JP7501000B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。
従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する。図１０は、従来の炭化珪素半導体装置の構造を示す断面図である。図１０に示すように、トレンチ型ＭＯＳＦＥＴ１５０では、ｎ+型炭化珪素基板１０１のおもて面にｎ+型バッファ層１１６およびｎ型炭化珪素エピタキシャル層１０２が堆積される。ｎ型炭化珪素エピタキシャル層１０２のｎ+型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０６が設けられている。また、ｎ型高濃度領域１０６のｎ+型炭化珪素基板１０１側に対して反対側の表面層には、第１ｐ+型ベース領域１０４が選択的に設けられている。ｎ型高濃度領域１０６には、トレンチ１１８の底面全体を覆うように第２ｐ+型ベース領域１０５が選択的に設けられている。
また、従来のトレンチ型ＭＯＳＦＥＴ１５０には、さらにｐ型炭化珪素エピタキシャル層１０３、ｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８、ゲート絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１３、裏面電極１１４、トレンチ１１８、ソース電極パッド１１５およびドレイン電極パッド（不図示）が設けられている。ソース電極１１３は、ｎ+型ソース領域１０７、ｐ++型コンタクト領域１０８上に設けられ、ソース電極１１３上にソース電極パッド１１５が設けられている。
トレンチ型ＭＯＳＦＥＴ１５０では、ソース－ドレイン間にボディダイオードとしてｐ型炭化珪素エピタキシャル層１０３とｎ型炭化珪素エピタキシャル層１０２とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。
また、基板と同程度の不純物濃度のバッファ層を成膜することで、バッファ層の厚みを抑制しつつ、大電流でバイポーラ動作させても、基板内の三角・帯状積層欠陥の発生を効果的に抑制することが可能で、従来のＦＴ－ＩＲ法でバッファ層の厚さを測定可能な半導体装置が公知である（例えば、下記特許文献１参照）。
また、ｎ+型バッファ層を、ｎ型不純物の他に、再結合中心を形成するバナジウムを添加することにより形成することで、低コストで製品の信頼性を向上させることができる炭化珪素半導体装置が公知である（例えば、下記特許文献２参照）。
特開２０１９－０１２８３５号公報 特開２０１９－１３４０４６号公報
トレンチ型ＭＯＳＦＥＴ１５０のボディダイオードを利用する場合、ドリフト層となるｎ型炭化珪素エピタキシャル層１０２のライフタイムを長くすることで、伝導度変調の効果を利用して、ｎ型炭化珪素エピタキシャル層１０２の抵抗を下げ、ボディダイオードを低抵抗で動作させている。
しかしながら、ドリフト層のライフタイムが長くなるとドリフト層内にキャリアが発生した状態となる。この状態で逆回復動作を行うとドリフト層内のキャリアが逆回復電流として流れる。このため、トレンチ型ＭＯＳＦＥＴ１５０のスイッチング動作の時に逆回復電流が大きくなり、スイッチング時の損失が増加し、サージ電圧の増大が発生してしまい、半導体装置の信頼性に影響を与えるという課題がある。
この発明は、上述した従来技術による問題点を解消するため、ボディダイオード動作時の抵抗を小さくしたまま、逆回復電流とサージ電圧を下げることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、半導体基板のおもて面側に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。また、前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に第２導電型の第２半導体層が設けられる。また、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。また、前記第２半導体層に接触するゲート絶縁膜が設けられる。また、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面にゲート電極が設けられる。また、前記第２半導体層および前記第１半導体領域の表面に第１電極が設けられる。また、前記半導体基板の裏面に第２電極が設けられる。前記半導体基板はホウ素を含み、前記ホウ素の濃度は、５×１０15／ｃｍ3以上５×１０16／ｃｍ3以下である。
また、この発明にかかる半導体装置は、上述した発明において、前記ホウ素は、前記半導体基板全体に前記濃度で含まれていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板と前記第１半導体層との間に、前記半導体基板と同じ不純物濃度の第１導電型の第３半導体層を備え、前記第３半導体層はホウ素を含むことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層の前記ホウ素の濃度は、前記半導体基板の前記ホウ素の濃度より低いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層は前記ホウ素を含み、前記半導体基板の前記ホウ素の濃度は、前記第１半導体層の前記ホウ素の濃度より高いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の前記ホウ素の濃度は、１×１０13／ｃｍ3未満であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のライフタイムは、前記第１半導体層のライフタイムより短いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のライフタイムは、０．５μｓ未満であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の多数キャリアトラップは、５×１０13／ｃｍ3以下であることを特徴とする。
上述した発明によれば、ｎ+型炭化珪素基板（第１導電型の半導体基板）は、ホウ素を含んでおり、ホウ素の濃度は、５×１０15／ｃｍ3以上５×１０16／ｃｍ3以下である。これにより、ｎ+型炭化珪素基板でのキャリア（電子）のライフタイムを短くし、逆回復動作時にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）に残ったキャリアをｎ+型炭化珪素基板側で再結合させて逆回復電流を下げることができる。このため、ボディダイオードを低抵抗にしたまま、スイッチング損失低減させ、サージ電流を低下させることができ、半導体装置の信頼性を向上させることができる。
本発明にかかる半導体装置によれば、ボディダイオード動作時の抵抗を小さくしたまま、逆回復電流とサージ電圧を下げることができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置の逆回復電流を示すグラフである。 実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のサージ電圧を示すグラフである。 従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。また、明細書全体を通じて同じ不純物濃度とは、同等のばらつきの範囲内を考慮しての同じを意味し、±２０％以内、好ましくは±１０％以内、より好ましくは±５％以内のばらつきを含むことを意味する。
（実施の形態）
実施の形態にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
実施の形態にかかる炭化珪素半導体装置は、半導体基板のおもて面（後述するｐ型炭化珪素エピタキシャル層３側の面）側にトレンチゲート構造のＭＯＳゲートを備えたトレンチ型ＭＯＳＦＥＴ５０である。炭化珪素半導体基体は、炭化珪素からなるｎ+型炭化珪素基板（第１導電型の半導体基板）１上にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２およびｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３を順にエピタキシャル成長させてなる。ｎ+型バッファ層（第１導電型の第３半導体層）１６をｎ+型炭化珪素基板１上にエピタキシャル成長させてもよい。また、ｎ型高濃度領域６をｎ型炭化珪素エピタキシャル層２上にエピタキシャル成長させてもよい。
ここで、ｎ+型炭化珪素基板１は、ホウ素（Ｂ）を含んでおり、ホウ素の濃度は、５×１０15／ｃｍ3以上５×１０16／ｃｍ3以下である。より好ましくは、ホウ素の濃度は、１×１０16／ｃｍ3以上５×１０16／ｃｍ3以下である。また、ｎ+型炭化珪素基板１は、窒素（Ｎ）を含んでおり、窒素の濃度は、１×１０18／ｃｍ3以上２×１０19／ｃｍ3以下である。つまり、ｎ+型炭化珪素基板１では、ホウ素の濃度は、窒素の濃度の１／１００以上１／１０以下となっている。
ｎ+型炭化珪素基板１において、ｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側の表面近傍の領域のみ上記ホウ素の濃度であってもよい。ただし、ｎ+型炭化珪素基板１の全領域において、上記ホウ素の濃度であることが好ましい。
また、ｎ型炭化珪素エピタキシャル層２にホウ素を含んでもよく、ｎ型炭化珪素エピタキシャル層２のホウ素の濃度は、ｎ+型炭化珪素基板１のホウ素の濃度より低く、例えば、１×１０13／ｃｍ3未満となっている。ｎ+型バッファ層６が設けられている場合、ｎ+型バッファ層６はホウ素を含んでいる。ｎ+型バッファ層６のホウ素の濃度は、ｎ+型炭化珪素基板１のホウ素の濃度より低く、ｎ型炭化珪素エピタキシャル層２のホウ素の濃度より高くなっている。ｎ+型バッファ層６は多層構造であってもよい。この場合、少なくともｎ型炭化珪素エピタキシャル層２側の層がホウ素を含んでおり、すべての層が、ホウ素を含んでいることが好ましい。
実施の形態では、ｎ型炭化珪素エピタキシャル層２よりｎ+型炭化珪素基板１のホウ素の濃度を高くすることで、ｎ+型炭化珪素基板１でのキャリア（電子）のライフタイムをｎ型炭化珪素エピタキシャル層２でのキャリアのライフタイムより短くしている。例えば、ｎ型炭化珪素エピタキシャル層２でのキャリアのライフタイムは、０．５μｓ以上であり、ｎ+型炭化珪素基板１のライフタイムはこれよりも短い。
ｎ型炭化珪素エピタキシャル層２でのキャリアのライフタイムは、０．５μｓ以上であるため、実施の形態のｎ型炭化珪素エピタキシャル層２をＤＬＴＳ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法で測定すると、ｎ型炭化珪素エピタキシャル層２の多数キャリアトラップ（電子トラップ）は、５×１０13／ｃｍ3以下となっている。
このように、ｎ+型炭化珪素基板１のキャリアのライフタイムを短くすることで、逆回復動作時にｎ型炭化珪素エピタキシャル層２に残ったキャリアをｎ+型炭化珪素基板１側で再結合させて逆回復電流を下げることができる。
実施の形態では、ライフタイムの長いｎ型炭化珪素エピタキシャル層２を利用して、ボディダイオード動作時に伝導度変調を利用して、抵抗を小さくしている。一方、ｎ型炭化珪素エピタキシャル層２より裏面電極１４側にあるｎ+型炭化珪素基板１でのキャリアのライフタイムを短くすることで、伝導度変調の効果はそのままで、逆回復電流を下げることができる。このため、ＭＯＳＦＥＴのボディダイオードを低抵抗にしたまま、スイッチング損失の低減とサージ電流の低下とにより、半導体装置の信頼性を向上させることができる。
トレンチゲート構造のＭＯＳゲートは、ｐ型炭化珪素エピタキシャル層３、ｎ+型ソース領域（第１導電型の第１半導体領域）７、ｐ++型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。
具体的には、トレンチ１８は、半導体基板のおもて面から深さ方向ｚにｐ型炭化珪素エピタキシャル層３を貫通して、ｎ型高濃度領域６（ｎ型高濃度領域６が設けられていない場合は、ｎ型炭化珪素エピタキシャル層２、以下（２）と称する）に達する。深さ方向ｚとは、半導体基板のおもて面から裏面へ向かう方向である。トレンチ１８は、例えば、ストライプ状に配置されている。
トレンチ１８の内部には、トレンチ１８の内壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９上にトレンチ１８の内部に埋め込むようにゲート電極１０が設けられている。１つのトレンチ１８内のゲート電極１０と、当該ゲート電極１０を挟んで隣り合うメサ領域（隣り合うトレンチ１８間の領域）と、でメイン半導体素子の１つの単位セルが構成される。図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
ｎ+型炭化珪素基板１のおもて面側に、ｎ+型バッファ層１６が設けられていてもよい。ｎ+型バッファ層１６は、ｎ+型炭化珪素基板１と同じ不純物濃度で、例えば窒素がドーピングされているバッファ層である。ｎ+型バッファ層１６内で電子－ホールの再結合を促進し、ｎ+型炭化珪素基板１に注入されるホール密度を抑えることで、三角・帯状積層欠陥の発生を効果的に抑制することができる。
ｎ型炭化珪素エピタキシャル層２のソース側（後述するソース電極１３側）の表面層に、ｐ型炭化珪素エピタキシャル層３に接するようにｎ型領域（以下、ｎ型高濃度領域とする）６が設けられていてもよい。ｎ型高濃度領域６は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型高濃度領域６は、例えば、トレンチ１８の内壁を覆うように、基板おもて面（半導体基板のおもて面）に平行な方向に一様に設けられている。
ｎ型高濃度領域６は、ｐ型炭化珪素エピタキシャル層３との界面から、トレンチ１８の底面よりもドレイン側（後述する裏面電極１４側）に深い位置に達している。ｎ型高濃度領域６の内部には、第１，２ｐ+型ベース領域４、５がそれぞれ選択的に設けられていてもよい。第１ｐ+型ベース領域４は、隣り合うトレンチ１８間（メサ領域）に、第２ｐ+型ベース領域５およびトレンチ１８と離して設けられ、かつｐ型炭化珪素エピタキシャル層３に接する。第２ｐ+型ベース領域５は、トレンチ１８の底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ１８の底面コーナー部とは、トレンチ１８の底面と側壁との境界である。
第１，２ｐ+型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合は、トレンチ１８の底面よりもドレイン側に深い位置に形成されている。ｎ型高濃度領域６を設けずに、第１，２ｐ+型ベース領域４、５がｎ型炭化珪素エピタキシャル層２の内部に設けられていてもよい。第１，２ｐ+型ベース領域４、５のドレイン側端部の深さ位置は、第１，２ｐ+型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合がトレンチ１８の底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１，２ｐ+型ベース領域４、５により、トレンチ１８の底面に沿った部分でゲート絶縁膜９に高電界が印加されることを防止することができる。
ｐ型炭化珪素エピタキシャル層３の内部には、ｎ+型ソース領域７が選択的に設けられている。ｎ+型ソース領域７と接するようにｐ++型コンタクト領域８が選択的に設けられていてもよい。ｎ+型ソース領域７は、トレンチ１８の側壁のゲート絶縁膜９に接し、トレンチ１８の側壁のゲート絶縁膜９を介してゲート電極１０に対向する。
層間絶縁膜１１は、ゲート電極１０を覆うように、半導体基板のおもて面全面に設けられている。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通して基板おもて面に達するコンタクトホールが開口されている。
ソース電極（第１電極）１３は、コンタクトホール内において半導体基板（ｎ+型ソース領域７）にオーミック接触し、かつ層間絶縁膜１１によりゲート電極１０と電気的に絶縁されている。ソース電極１３上に、ソース電極パッド１５が設けられている。ｐ++型コンタクト領域８が設けられている場合、ソース電極１３はｐ++型コンタクト領域８とオーミック接触する。ｐ++型コンタクト領域８が設けられていない場合、ソース電極１３はｐ型炭化珪素エピタキシャル層３とオーミック接触する。
半導体基板の裏面に、ドレイン電極となる裏面電極（第２電極）１４が設けられている。裏面電極１４上には、ドレイン電極パッド（不図示）が設けられている。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２～図７は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ホウ素の濃度が５×１０16／ｃｍ3以上５×１０16／ｃｍ3以下であるｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１のホウ素の濃度が５×１０16／ｃｍ3より低い場合、例えばホウ素をイオン注入することにより、ホウ素の濃度を上記範囲内にしてもよい。
そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながらｎ+型バッファ層１６をエピタキシャル成長させてもよい。ｎ+型バッファ層１６の不純物濃度は、ｎ+型炭化珪素基板１の不純物濃度と同じにする。次に、ｎ+型バッファ層１６の表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここで、ｎ+型バッファ層１６のホウ素の濃度が、ｎ+型炭化珪素基板１のホウ素の濃度より低くなるようにｎ+型バッファ層１６を形成する。同様に、第１ｎ型炭化珪素エピタキシャル層２ａのホウ素の濃度は、ｎ+型バッファ層１６およびｎ+型炭化珪素基板１のホウ素の濃度より低く形成する。ここまでの状態が図２に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５を形成する。
また、隣り合う下部第１ｐ+型ベース領域４ａと第２ｐ+型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域４ａおよび第２ｐ+型ベース領域５の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを形成してもよい。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図３に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。第２ｎ型炭化珪素エピタキシャル層２ｂのホウ素の濃度は、第１ｎ型炭化珪素エピタキシャル層２ａのホウ素の濃度と同じで、ｎ+型炭化珪素基板１のホウ素の濃度より低く形成する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂとを合わせてｎ型炭化珪素エピタキシャル層２となる。
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域４ｂを、下部第１ｐ+型ベース領域４ａに重なるように形成する。下部第１ｐ+型ベース領域４ａと上部第１ｐ+型ベース領域４ｂは連続した領域を形成し、第１ｐ+型ベース領域４となる。上部第１ｐ+型ベース領域４ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを形成してもよい。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図４に示されている。
次にｎ型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型炭化珪素エピタキシャル層３を１．１μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０17／ｃｍ3程度に設定する。ｐ型炭化珪素エピタキシャル層３をエピタキシャル成長により形成した後、ｐ型炭化珪素エピタキシャル層３にさらにアルミニウム等のｐ型の不純物を、ｐ型炭化珪素エピタキシャル層３のチャネル領域にイオン注入を行ってもよい。
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にリン等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を形成してもよい。ｐ++型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図５に示されている。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域４、第２ｐ+型ベース領域５、ｎ+型ソース領域７およびｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６（２）に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型高濃度領域６（２）に形成された第２ｐ+型ベース領域５に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図６に示されている。
次に、ｎ+型ソース領域７の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。ｐ++型コンタクト領域８を形成しない場合、ｎ+型ソース領域７およびｐ型炭化珪素エピタキシャル層３を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図７に示されている。また、層間絶縁膜１１にコンタクトホールを形成した後に、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。この場合、バリアメタルにもｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させるコンタクトホールが設けられる。
次に、層間絶縁膜１１に設けられたコンタクトホール内および層間絶縁膜１１上にソース電極１３となる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。また、ｎ+型炭化珪素基板１の第２主面上にも、同様にニッケル（Ｎｉ）膜を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、コンタクトホール内部のニッケル膜をシリサイド化してソース電極１３とする。同時に、第２主面に形成したニッケル膜は、ｎ+型炭化珪素基板１とオーミック接合を形成する裏面電極１４となる。その後、未反応のニッケル膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１３を残す。
次に、コンタクトホールを埋め込むようにソース電極パッド１５を形成する。ソース電極パッド１５を形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ+型炭化珪素基板１の裏面には、裏面電極１４のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、裏面電極１４を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、図１に示すトレンチ型ＭＯＳＦＥＴ５０が完成する。
図８は、実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置の逆回復電流を示すグラフである。図９は、実施の形態にかかる炭化珪素半導体装置と従来の炭化珪素半導体装置のサージ電圧を示すグラフである。図８および図９の実施の形態にかかる炭化珪素半導体装置は、ホウ素の濃度が５×１０15／ｃｍ3のｎ+型炭化珪素基板１上に形成されたトレンチ型ＭＯＳＦＥＴ５０であり、図８および図９の従来の炭化珪素半導体装置は、ホウ素の濃度が１×１０13／ｃｍ3より低いｎ+型炭化珪素基板１０１上に形成されたトレンチ型ＭＯＳＦＥＴ１５０である。これらのトレンチ型ＭＯＳＦＥＴ５０、１５０は、定格１２００Ｖ、３０Ａの素子として作成し、定格の半分の６００Ｖで動作させて、逆回復電流およびサージ電圧を測定した。また、トレンチ型ＭＯＳＦＥＴ５０、１５０は、ｎ+型炭化珪素基板１より上の上部構造は同等である。つまり、ドリフト層であるｎ型炭化珪素エピタキシャル層２のライフタイムは長く、ボディダイオードの抵抗は小さい。
図８において、横軸は、逆回復時からの時間を示し、単位はｓであり、縦軸はドレイン－ソース間の電流を示し、単位はＡである。ここで、逆回復電荷量Ｑｒｒは、定格電流３０Ａより大きい部分のグラフの面積になる。図８に示すように、実施の形態にかかる炭化珪素半導体装置は、逆回復電荷量Ｑｒｒが０．５０μＣであり、従来の炭化珪素半導体装置は、逆回復電荷量Ｑｒｒが０．７１μＣである。このように、実施の形態にかかる炭化珪素半導体装置は、従来の炭化珪素半導体装置より３０％以上逆回復電荷量Ｑｒｒが減少している。
図９において、横軸は、逆回復時からの時間を示し、単位はｓであり、縦軸はドレイン－ソース間の電圧を示し、単位はＶである。ここで、サージ電圧は、ボディダイオードの逆回復動作において逆回復電流が消滅するまでのピーク電圧である。図９に示すように、実施の形態にかかる炭化珪素半導体装置は、サージ電圧Ｖｒが８５９Ｖであり、従来の炭化珪素半導体装置は、サージ電圧Ｖｒが１００８Ｖである。このように、実施の形態にかかる炭化珪素半導体装置は、従来の炭化珪素半導体装置より１５０Ｖ以上サージ電圧Ｖｒが減少している。
図８および図９の結果より、実施の形態にかかる炭化珪素半導体装置は、ボディダイオードの抵抗を小さくしたまま、従来の炭化珪素半導体装置より逆回復電流が抑えられ、かつサージ電圧が低下しており、逆回復特性を改善している。
以上、説明したように、実施の形態にかかる半導体装置によれば、ｎ+型炭化珪素基板は、ホウ素を含んでおり、ホウ素の濃度は、５×１０15／ｃｍ3以上５×１０16／ｃｍ3以下である。これにより、ｎ+型炭化珪素基板でのキャリア（電子）のライフタイムを短くし、逆回復動作時にｎ型炭化珪素エピタキシャル層に残ったキャリアをｎ+型炭化珪素基板側で再結合させて逆回復電流を下げることができる。このため、ボディダイオードを低抵抗にしたまま、スイッチング損失低減させ、サージ電流を低下させることができ、半導体装置の信頼性を向上させることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）などの半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３、１０３ ｐ型炭化珪素エピタキシャル層
４、１０４ 第１ｐ+型ベース領域
４ａ 下部第１ｐ+型ベース領域
４ｂ 上部第１ｐ+型ベース領域
５、１０５ 第２ｐ+型ベース領域
６、１０６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７、１０７ ｎ+型ソース領域
８、１０８ ｐ++型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１３、１１３ ソース電極
１４、１１４ 裏面電極
１５、１１５ ソース電極パッド
１６、１１６ ｎ+型バッファ層
５０、１５０ トレンチ型ＭＯＳＦＥＴ

Claims (9)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面側に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層に接触するゲート絶縁膜と、
    前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられたゲート電極と、
    前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、前記半導体基板はホウ素を含み、前記ホウ素の濃度は、５×１０15／ｃｍ3以上５×１０16／ｃｍ3以下であることを特徴とする半導体装置。
  2. 前記ホウ素は、前記半導体基板全体に前記濃度で含まれていることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板と前記第１半導体層との間に、前記半導体基板と同じ不純物濃度の第１導電型の第３半導体層を備え、
    前記第３半導体層はホウ素を含むことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第３半導体層の前記ホウ素の濃度は、前記半導体基板の前記ホウ素の濃度より低いことを特徴とする請求項３に記載の半導体装置。
  5. 前記第１半導体層は前記ホウ素を含み、前記半導体基板の前記ホウ素の濃度は、前記第１半導体層の前記ホウ素の濃度より高いことを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
  6. 前記第１半導体層の前記ホウ素の濃度は、１×１０13／ｃｍ3未満であることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
  7. 前記半導体基板のライフタイムは、前記第１半導体層のライフタイムより短いことを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
  8. 前記半導体基板のライフタイムは、０．５μｓ未満であることを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
  9. 前記第１半導体層の多数キャリアトラップは、５×１０13／ｃｍ3以下であることを特徴とする請求項１～８のいずれか一つに記載の半導体装置。
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