JP2022120263A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】ｐ型ベース層への到達電流を引き抜き、ドリフト層へのホール注入を抑えて、ホール密度を低減できる炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置７０は、第１導電型の炭化珪素半導体基板１と、第１導電型の第１半導体層２と、第２導電型の第２半導体層６と、第１導電型の第１半導体領域７と、第２導電型の第２半導体領域８と、第１半導体領域７の深さ方向に対向する位置に設けられた第２半導体層６よりも高不純物濃度の第２導電型の第３半導体領域２０と、トレンチ１６と、ゲート絶縁膜９と、ゲート電極１０と、第３半導体領域２０が設けられていない第２半導体層６の表面に設けられ、第２半導体層６とショットキー接合する第３電極２３と、を備える。【選択図】図１

Description

この発明は、炭化珪素半導体装置に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。
図１７は、従来の炭化珪素半導体装置の構造を示す断面図である。従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴ１７０を例に説明する。トレンチ型ＭＯＳＦＥＴ１７０では、ｎ+型炭化珪素基板１０１のおもて面にｎ-型炭化珪素エピタキシャル層１０２が堆積される。ｎ-型炭化珪素エピタキシャル層１０２のｎ+型炭化珪素基板１０１側に対して反対側の表面側は、ｎ型高濃度領域１０５が設けられている。ｎ型高濃度領域１０５内には、トレンチ１１６の底面全体を覆うように第１ｐ+型ベース領域１０３が選択的に設けられている。
トレンチゲート構造のＭＯＳゲートは、ｐ型ベース層１０６、ｎ+型ソース領域１０７、ｐ+型コンタクト領域１０８、トレンチ１１６、ゲート絶縁膜１０９およびゲート電極１１０で構成される。なお、ｐ+型コンタクト領域１０８は設けられなくてもよい。以下、ｎ+型炭化珪素基板１０１とｎ-型炭化珪素エピタキシャル層１０２とｎ型高濃度領域１０５とｐ型ベース層１０６とを併せて炭化珪素半導体基体１１８とする。
また、ゲート電極１１０上に層間絶縁膜１１１が設けられ、層間絶縁膜１１１の開口部に、ｎ+型ソース領域１０７およびｐ+型コンタクト領域１０８と接するソース電極１１２が設けられる。ｎ+型炭化珪素基板１０１の裏面にドレイン電極となる裏面電極１１３が設けられる。
このような構造のトレンチ型ＭＯＳＦＥＴ１７０は、閾値電圧（Ｖｔｈ）を調整するため、ｐ型ベース層１０６のチャネルが形成される部分にイオン注入（以下、チャネルインプラと称する）を行っている。これにより、ｐ型ベース層１０６より高不純物濃度のチャネルインプラ部１２０が形成される。ＭＯＳＦＥＴでは、閾値電圧が高いほど、電磁雑音などによって誤オンする可能性が低くなるため、このチャネルインプラにより、電子電流を貫通しにくくして、閾値電圧（チャネル反転電圧）を上げている。
また、キャリア濃度を調節することにより、ライフタイムコントロールを行うことなく、ダイオードのスイッチング速度の高速化、低電流発振の低減およびリカバリ損失の低減を達成する半導体装置が知られている（例えば、下記特許文献１参照）。
また、ＭＯＳＦＥＴのアバランシェ耐量を向上させるため、第１のチャネル領域のｐ型不純物の不純物濃度の２倍以上１００倍以下の第１のストッパー領域を第１のチャネル領域に隣接する位置に設ける半導体装置が知られている（例えば、下記特許文献２参照）。
また、ｐウェル領域内に高濃度ｐ領域を設けることにより、等電位線のドリフト領域からｐウェル領域への入り込みを、ほぼ完全に抑制することにより、ゲート絶縁層の耐圧の向上が可能な半導体装置が知られている（例えば、下記特許文献３参照）。
特開２０１４－１８７３２０号公報 特許第６４１６１４３号公報 特許第６７１０５８９号公報
ここで、従来のトレンチ型ＭＯＳＦＥＴ１７０では、チャネルインプラを炭化珪素半導体基体１１８の上面側（ソース電極１２側）から全面に行っている。これにより、チャネルから離れた領域にもチャネルインプラが行われ、ｐ型ベース層１０６内に不純物濃度が高いチャネルインプラ部１２０が全面に設けられる。ここで、ソース電極１１２に高電位を印加することで動作させる逆導通時、ｐ+型コンタクト領域１０８からｐ型ベース層１０６とｎ-型炭化珪素エピタキシャル層１０２とを経由してｎ+型炭化珪素基板１０１への方向に電流が流れる。
この際、チャネルインプラ部１２０により、電子電流がｐ型ベース層１０６を貫通しにくくなり、全電流に対する電子電流の割合が減り、同じ電流密度でのドリフト層内部での蓄積ホール量が増える。ドリフト層内部でホール量が増えると、ドリフト層中で電子およびホールの再結合が発生しやすくなる。このとき、ｎ+型炭化珪素基板１０１の結晶に欠陥があると、発生するバンドギャップ相当の再結合エネルギー（３ｅＶ）により、ｎ+型炭化珪素基板１０１に存在する結晶欠陥の一種である基底面転位（ＢＰＤ：Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ）が移動し、２つの基底面転位に挟まれるシングルショックレー型積層欠陥（１ＳＳＦ：Ｓｈｏｃｋｌｅｙ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔｓ）が拡張する。積層欠陥が拡張すると、積層欠陥は電流を流しにくいため、ＭＯＳＦＥＴのオン抵抗および内蔵ダイオードの順方向電圧が上昇する。このように、チャネルインプラにより、トレンチ型ＭＯＳＦＥＴ１７０でバイポーラ劣化が発生するという課題がある。
この発明は、上述した従来技術による問題点を解消するため、ｐ型ベース層への到達電流を引き抜き、ドリフト層へのホール注入を抑えて、ホール密度を低減できる炭化珪素半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に、前記第１半導体領域と接する第２導電型の第２半導体領域が設けられる。前記第２半導体層の前記第１半導体領域の深さ方向に対向する位置に、前記第２半導体層よりも高不純物濃度の第２導電型の第３半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第１半導体領域および前記第１半導体領域の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記第３半導体領域が設けられていない前記第２半導体層の表面に、前記第２半導体層とショットキー接合する第３電極が設けられる。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第４半導体領域と、前記第１半導体層の前記トレンチと深さ方向に対向する位置に選択的に設けられた第２導電型の第５半導体領域と、を備え、前記第３電極と深さ方向に対向する位置に、前記第２半導体領域および前記第４半導体領域が設けられることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３電極の幅は、前記第４半導体領域と前記第５半導体領域との間の距離よりも広いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３半導体領域の幅は、前記第１半導体領域の幅よりも広いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３電極は、前記第２半導体領域に挟まれた前記第２半導体層の表面に設けられることを特徴とする。
上述した発明によれば、チャネルインプラ部は、チャネルが形成されるトレンチの側壁の近傍のみに形成されている。これにより、逆導通時では、電子電流がｐ型ベース層（第２導電型の第２半導体層）を貫通しやすくなり、ｐ型ベース層に到達電子を引き抜くことができる。このため、全電流に対する電子電流の割合が増え、同じ電流密度での蓄積ホール量を減らすことができ、炭化珪素ＭＯＳＦＥＴのバイポーラ劣化を抑えることができる。
また、チャネルインプラを行わない部分のｐ型ベース層上にｐ型ベース層とショットキー接合するショットキーメタル（第３電極）を設けている。これにより、電子電流が到達する電極をショットキーメタルとすることができ、逆バイアス時のリーク電流を抑えて、耐圧を維持することができる。
本発明にかかる炭化珪素半導体装置によれば、ｐ型ベース層への到達電流を引き抜き、ドリフト層へのホール注入を抑えて、ホール密度を低減できるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 チャネルインプラを全面に行った従来の炭化珪素半導体装置の不純物プロファイルを示す断面図である。 チャネルインプラを行わない従来の炭化珪素半導体装置の不純物プロファイルを示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の不純物プロファイルを示す断面図である。 チャネルインプラを全面に行った従来の炭化珪素半導体装置の逆導通時の電子電流経路を示す断面図である。 チャネルインプラを行わない従来の炭化珪素半導体装置の逆導通時の電子電流経路を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の逆導通時の電子電流経路を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置および従来の炭化珪素半導体装置のドリフト層のホール密度を示すグラフである。 実施の形態１にかかる炭化珪素半導体装置の耐圧を示すグラフである。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ７０を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１では、トレンチ型ＭＯＳＦＥＴ７０の主電流が流れる活性領域のみを示している。
図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度であり、例えば低濃度ｎ型ドリフト層である。ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域５が設けられていてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース層（第２導電型の第２半導体層）６が設けられている。以下、ｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２とｎ型高濃度領域５とｐ型ベース層６とを併せて炭化珪素半導体基体（炭化珪素からなる半導体基板）１８とする。
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体１８の裏面）には、裏面電極１３となるドレイン電極が設けられている。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体１８の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体１８の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ-型炭化珪素エピタキシャル層２、以下単に（２）と記載する）に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域５（２）およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（後述するソース電極１２が設けられている側）からソース電極１２側に突出していてもよい。
ｎ型高濃度領域５（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体１８の第１主面側）の表面層には、トレンチ１６の間に、第１ｐ+型ベース領域（第２導電型の第４半導体領域）３が設けられている。また、ｎ型高濃度領域５（２）内に、トレンチ１６の底部と接する第２ｐ+型ベース領域（第２導電型の第５半導体領域）４が設けられている。第２ｐ+型ベース領域４は、トレンチ１６の底部と深さ方向（ソース電極１２からドレイン電極１３への方向）に対向する位置に設けられる。第２ｐ+型ベース領域４の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型高濃度領域５（２）内に位置していてもよい。
ｐ型ベース層６の内部には、炭化珪素半導体基体１８の第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７とｐ+型コンタクト領域（第２導電型の第２半導体領域）８が選択的に設けられている。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。
ここで、閾値電圧（Ｖｔｈ）を調整するため、ｐ型ベース層６のチャネルが形成される部分にイオン注入（以下、チャネルインプラと称する）を行っている。これにより、ｐ型ベース層６よりも不純物濃度を高くしたチャネルインプラ部（第２導電型の第３半導体領域）２０が形成される。
実施の形態１では、ＭＯＳチャネルから離れた領域にチャネルインプラを行わず、ＭＯＳチャネル近傍の浅い領域のみにチャネルインプラを行っている。このため、チャネルインプラ部２０は、チャネルが形成されるトレンチ１６の側壁の近傍のみに形成されている。具体的には、チャネルインプラ部２０は、トレンチ１６の側壁と接し、ｎ+型ソース領域７と深さ方向（ソース電極１２から裏面電極１３への方向）に対応する位置に設けられている。また、チャネルインプラ部２０の幅ｗ０は、ｎ+型ソース領域７の幅ｗ１よりも広く、ｎ+型ソース領域７とｐ+型コンタクト領域８を合わせた幅ｗ２よりも狭いことが好ましい。
ここで、図２は、チャネルインプラを全面に行った従来の炭化珪素半導体装置の不純物プロファイルを示す断面図である。図３は、チャネルインプラを行わない従来の炭化珪素半導体装置の不純物プロファイルを示す断面図である。図４は、実施の形態１にかかる炭化珪素半導体装置の不純物プロファイルを示す断面図である。
図２に示すように、チャネルインプラを全面に行った従来の炭化珪素半導体装置では、不純物濃度が高いチャネルインプラ部１２０が、ｎ+型ソース領域１０７とｐ+型コンタクト領域１０８の下部に設けられている。図３に示すように、チャネルインプラを行わない従来の炭化珪素半導体装置では、ｎ+型ソース領域１０７とｐ+型コンタクト領域１０８の下部の不純物濃度がチャネルインプラを全面に行った従来の炭化珪素半導体装置より低くなっている。これに対して、実施の形態１にかかる炭化珪素半導体装置では、不純物濃度が高いチャネルインプラ部２０が、ｎ+型ソース領域７の下部のみに設けられ、ｐ+型コンタクト領域８の下部の不純物濃度がチャネルインプラを全面に行った従来の炭化珪素半導体装置より低くなっている。
このように、チャネルインプラ部２０をＭＯＳチャネル近傍のみに設けることにより、ＭＯＳチャネルより離れた部分ではｐ型ベース層６の不純物濃度を下げて、電子電流が貫通しやすいようになっている。ドレイン電極にソース電極１２よりも負電位が印加され、電流の向きが反対になる逆導通時には、ｐ+型コンタクト領域８からｐ型ベース層６とｎ-型炭化珪素エピタキシャル層２とを経由してｎ+型炭化珪素基板１への方向に電流が流れる。この際、ＭＯＳチャネルより離れた部分でｐ型ベース層６の不純物濃度を下げているため、電子電流がｐ型ベース層６を貫通しやすくなり、ｐ型ベース層６に到達電子を引き抜くことができる。
図５は、チャネルインプラを全面に行った従来の炭化珪素半導体装置の逆導通時の電子電流経路を示す断面図である。図６は、チャネルインプラを行わない従来の炭化珪素半導体装置の逆導通時の電子電流経路を示す断面図である。図７は、実施の形態１にかかる炭化珪素半導体装置の逆導通時の電子電流経路を示す断面図である。
図５および図６に示すように、従来の炭化珪素半導体装置では逆導通時に、最も電子密度が高い領域（図５および図６のハッチングが濃い領域）はｐ型ベース層１０６に達せず、電子電流がｐ型ベース層１０６を貫通しにくくなっていることがわかる。一方、図７に示すように、最も電子密度が高い領域（図７のハッチングが濃い領域）はｐ型ベース層６に達しており、実施の形態１にかかる炭化珪素半導体装置では、電子電流がｐ型ベース層６を貫通しやすくなっていることがわかる。
図８は、実施の形態１にかかる炭化珪素半導体装置および従来の炭化珪素半導体装置のドリフト層のホール密度を示すグラフである。図８において、縦軸はホール密度を示し、単位は／ｃｍ3である。横軸はドリフト層の表面（ｐ型ベース層６、１０６との界面）からの深さを示し、単位はμｍである。図８では、点線は、チャネルインプラを全面に行った従来の炭化珪素半導体装置のドリフト層のホール密度を示し、細線は、チャネルインプラを行わない従来の炭化珪素半導体装置のドリフト層のホール密度を示し、太線は、実施の形態１にかかる炭化珪素半導体装置のドリフト層のホール密度を示す。図８に示すように、実施の形態１にかかる炭化珪素半導体装置では、チャネルインプラ２０を部分的にすることにより、電子電流が縦方向に流れて、全電流に対する電子電流の割合が増え、同じ電流密度での蓄積ホール量を減らすことができる。
このように、実施の形態１にかかる炭化珪素ＭＯＳＦＥＴではドリフト層へのホール注入を抑えて、ドリフト層中で電子およびホールの再結合の発生を減少させることができ、積層欠陥の拡張を抑制して、炭化珪素ＭＯＳＦＥＴのバイポーラ劣化を抑えることができる。
また、実施の形態１では、チャネルインプラを行わない部分のｐ型ベース層６上にｐ型ベース層６とショットキー接合するショットキーメタル（第３電極）２３を設けている。例えば、図１に示すようにトレンチ１６間のｐ+型コンタクト領域８の間の領域に、ショットキーメタル２３を設けることが好ましい。また、ｐ+型コンタクト領域８とｎ+型ソース領域７とがトレンチ１６の奥行き方向に交互に設けられる形態でも、ｐ+型コンタクト領域８の間の領域に、ショットキーメタル２３を設けることが好ましい。ショットキーメタル２３は、トレンチ１６間のすべての領域に必要ではなく、少なくともトレンチ１６間の一部の領域に設けられることが好ましい。
図９は、実施の形態１にかかる炭化珪素半導体装置の耐圧を示すグラフである。図９において、縦軸はドレイン電流を示し、単位はＡである。横軸はドレイン電圧を示し、単位はＶである。図９では、ショットキーメタル２３のバリアハイトが３Ｖである場合（図９の実線）と１Ｖである場合（図９の点線）を示す。図９に示すように、実施の形態１にかかる炭化珪素半導体装置の耐圧は１８００Ｖ程度であることがわかる。このように、ショットキーメタル２３を設けることで、電子電流が到達する電極をショットキーメタル２３とすることができ、逆バイアス時のリーク電流を抑えて、耐圧を維持することができる。
層間絶縁膜１１は、炭化珪素半導体基体１８の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース層６に接する。また、ｐ+型コンタクト領域８が設けられる場合、ソース電極１２は、ｎ+型ソース領域７、ｐ型ベース層６およびｐ+型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル１４が設けられていてもよい。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図１０～図１５は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた下部ｎ-型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図１０に記載される。
次に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４を形成する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、下部ｎ-型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域５ａを形成してもよい。下部ｎ型高濃度領域５ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図１１に記載される。
次に、下部ｎ-型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした上部ｎ-型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。上部ｎ-型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、下部ｎ-型炭化珪素エピタキシャル層２ａと上部ｎ-型炭化珪素エピタキシャル層２ｂを合わせてｎ-型炭化珪素エピタキシャル層２となる。
次に、上部ｎ-型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域３ｂを、下部第１ｐ+型ベース領域３ａに重なるように形成する。下部第１ｐ+型ベース領域３ａと上部第１ｐ+型ベース領域３ｂは連続した領域を形成し、第１ｐ+型ベース領域３となる。上部第１ｐ+型ベース領域３ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、ｎ-型炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域５ｂを形成してもよい。上部ｎ型高濃度領域５ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域５ｂと下部ｎ型高濃度領域５ａは少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、主電流が流れる活性領域に形成し該活性領域の外周に形成されない場合等がある。ここまでの状態が図１２に記載される。
次に、ｎ-型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型ベース層６を１．１μｍ程度の厚さで形成する。ｐ型ベース層６の不純物濃度は５×１０15／ｃｍ3～５×１０16／ｃｍ3程度に設定する。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスク２１を例えば酸化膜で形成する。イオン注入用マスク２１は、ｎ+型ソース領域７が形成される領域を開口部とする。このため、ｐ+型コンタクト領域８やショットキーメタル２３が形成される領域上にイオン注入用マスク２１を形成する。そして、アルミニウム等のｐ型の不純物を、イオン注入用マスク２１の開口部に注入２２し、チャネルインプラ部２０をｐ型ベース層６の内部に形成する。これにより、チャネルインプラ部２０をＭＯＳチャネル近傍のみに設けることができる。チャネルインプラ部２０の不純物濃度は１×１０17／ｃｍ3程度に設定する。ここまでの状態が図１３に記載される。
次に、炭化珪素半導体基体１８の第１主面層（ｐ型ベース層６の表面層）に、ＭＯＳゲートを構成する所定領域を形成する。具体的には、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にホウ素等のｐ型の不純物をイオン注入し、ｐ+型コンタクト領域８を形成してもよい。ｐ+型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。
次に、イオン注入で形成した全領域を活性化するための熱処理（活性化アニール）を行う。例えば、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域３、第２ｐ+型ベース領域４、ｎ+型ソース領域７、ｐ+型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。ここまでの状態が図１４に記載される。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５（２）に達するトレンチ１６を形成する。トレンチ１６の底部はｎ型高濃度領域５（２）に形成された第２ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。次に、炭化珪素半導体基体１８のおもて面に例えばＲＣＡ洗浄（強酸および高塩基溶液を用いたウェット洗浄）を行う。
次に、ｎ+型ソース領域７の表面と、トレンチ１６の底部および側壁に沿ってゲート絶縁膜９を形成する。まず、酸素雰囲気中において１０００℃程度の温度の熱酸化または高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応(化学気相成長法)によってトレンチ内に酸化膜が堆積される。
次に、トレンチの底部およびトレンチの開口部の角を丸めるための犠牲酸化を行ってもよい。次に、酸化膜に対して、アニール処理を行う。熱酸化によって形成した場合、熱処理（ＰＯＡ（Ｐｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌ）処理）により、酸化膜と半導体部との界面の界面準位密度を低減させてもよい。ＨＴＯのような堆積法によって酸化膜を形成した場合は、電気的特性改善（移動度など）のため、一般的にＨＴＯ成膜後に、窒素（Ｎ2）を含んだガス等でポストアニールすることが行われる。例えば、１３００℃の温度、ＮＯ１０％／Ｎ2ガスで３０分程度のＮＯアニールを行う。これにより、ゲート絶縁膜９が形成される。ここまでの状態が図１５に記載される。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１６内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１６内部に残すことによって、ゲート電極１０を形成する。
次に、例えばスパッタリング等の物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、炭化珪素半導体基体１８のおもて面までの全面にチタン膜（不図示）を形成する。チタン膜の厚さは、例えば１００ｎｍ程度であってもよい。
次に、例えば５００℃程度の温度で１０分間程度の熱処理によりチタン膜をシンタリングする。この熱処理により、チタン膜とｐ型ベース層６とのショットキー接合が形成される。次に、フォトリソグラフィおよびエッチングにより当該チタン膜を選択的に除去して、ショットキーメタル２３を形成する。ここで、ショットキーメタル２３はＳｉＣとショットキー接合する金属であればＴｉ以外の金属でもよく、例えば、ニッケル（Ｎｉ）で形成することもできる。
次に、ショットキーメタル２３、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル１４を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
次に、層間絶縁膜１１を選択的に除去して炭化珪素半導体基体１８の表面に、ニッケル（Ｎｉ）かＴｉの膜を成膜する。次に、表面を保護してｎ+型炭化珪素基板１の裏面側にＮｉかＴｉの膜を成膜する。次に１０００℃程度の熱処理を行い炭化珪素半導体基体１８の表面側とｎ+型炭化珪素基板１の裏面の表面側にオーミック電極を形成する。
次に、上記コンタクトホール内に形成したオーミック電極部分に接触するように、および層間絶縁膜１１上にソース電極１２となる導電性の膜を設け、ｎ+型ソース領域７およびｐ+型コンタクト領域８とソース電極１２とを接触させる。
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできた裏面電極１３を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１と裏面電極１３とをオーミック接合する。
次に、例えばスパッタ法によって、炭化珪素半導体基体１８のおもて面のソース電極１２上および層間絶縁膜１１の開口部に、ソース電極パッド（不図示）となる電極パッドを堆積する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、ソース電極パッドを選択的に除去する。
次に、裏面電極１３の表面に、ドレイン電極パッド（不図示）として例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。以上のようにして、図１に示す半導体装置が完成する。
以上、説明したように、実施の形態１によれば、チャネルインプラ部は、チャネルが形成されるトレンチの側壁の近傍のみに形成されている。これにより、逆導通時では、電子電流がｐ型ベース層を貫通しやすくなり、ｐ型ベース層に到達電子を引き抜くことができる。このため、全電流に対する電子電流の割合が増え、同じ電流密度での蓄積ホール量を減らすことができ、炭化珪素ＭＯＳＦＥＴのバイポーラ劣化を抑えることができる。
また、チャネルインプラを行わない部分のｐ型ベース層上にｐ型ベース層とショットキー接合するショットキーメタルを設けている。これにより、電子電流が到達する電極をショットキーメタルとすることができ、逆バイアス時のリーク電流を抑えて、耐圧を維持することができる。
（実施の形態２）
図１６は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。図１６に示すように、実施の形態２にかかる炭化珪素半導体装置では、ショットキーメタル２３の深さ方向に対応する位置に、ショットキー部ｐ+型コンタクト領域８ａおよびショットキー部第１ｐ+型ベース領域３ｃが設けられている点で実施の形態１にかかる炭化珪素半導体装置と異なる。
ショットキー部ｐ+型コンタクト領域８ａは、ｐ型ベース層６の表面層に設けられ、ショットキー部第１ｐ+型ベース領域３ｃは、ｎ型高濃度領域５（２）の内部に設けられている。ショットキー部ｐ+型コンタクト領域８ａおよびショットキー部第１ｐ+型ベース領域３ｃを設けることにより、ショットキーメタル２３の下部の領域でも、電界強度を下げることができ、トレンチ１８の底面に沿った部分でゲート絶縁膜９に高電界が印加されることを防止することができる。
また、ショットキーメタル２３の幅ｄ１が広いと、ショットキーメタル２３の下部の領域で電界が高くなるため、幅ｄ１が広い場合、ショットキー部第１ｐ+型ベース領域３ｃとショットキー部ｐ+型コンタクト領域８ａを設けることが好ましい。例えば、ショットキーメタル２３の幅ｄ１が、第１ｐ+型ベース領域３と第２ｐ+型ベース領域４との間の距離ｄ２より広いときに、ショットキー部第１ｐ+型ベース領域３ｃとショットキー部ｐ+型コンタクト領域８ａを設けることが好ましい。
また、実施の形態２にかかる炭化珪素半導体装置は、第１ｐ+型ベース領域３およびｐ+型コンタクト領域８と同様の方法で、ショットキー部第１ｐ+型ベース領域３ｃおよびショットキー部ｐ+型コンタクト領域８ａを形成することにより、実施の形態１にかかる炭化珪素半導体装置の製造方法と同様に製造することができる。
以上、説明したように、実施の形態２によれば、ショットキーメタルの深さ方向に対応する位置に、ショットキー部ｐ+型コンタクト領域およびショットキー部第１ｐ+型ベース領域が設けられている。これにより、ショットキーメタルの下部の領域でも、電界強度を下げることができ、トレンチの底面に沿った部分でゲート絶縁膜に高電界が印加されることを防止することができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ-型炭化珪素エピタキシャル層
２ａ 下部ｎ-型炭化珪素エピタキシャル層
２ｂ 上部ｎ-型炭化珪素エピタキシャル層
３、１０３ 第１ｐ+型ベース領域
３ａ 下部第１ｐ+型ベース領域
３ｂ 上部第１ｐ+型ベース領域
３ｃ ショットキー部第１ｐ+型ベース領域
４、１０４ 第２ｐ+型ベース領域
５、１０５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
６、１０６ ｐ型ベース層
７、１０７ ｎ+型ソース領域
８、１０８ ｐ+型コンタクト領域
８ａ ショットキー部ｐ+型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ ソース電極
１３、１１３ 裏面電極
１６、１１６ トレンチ
１８、１１８ 炭化珪素半導体基体
２０、１２０ チャネルインプラ部
２１ イオン注入用マスク
２２ 注入
２３ ショットキーメタル
７０、１７０ トレンチ型ＭＯＳＦＥＴ

Claims (5)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられ、前記第１半導体領域と接する第２導電型の第２半導体領域と、
    前記第２半導体層の前記第１半導体領域の深さ方向に対向する位置に設けられた、前記第２半導体層よりも高不純物濃度の第２導電型の第３半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極上に設けられた層間絶縁膜と、
    前記第１半導体領域および前記第１半導体領域の表面に設けられた第１電極と、
    前記炭化珪素半導体基板の裏面に設けられた第２電極と、
    前記第３半導体領域が設けられていない前記第２半導体層の表面に設けられ、前記第２半導体層とショットキー接合する第３電極と、
    を備えることを特徴とする炭化珪素半導体装置。
  2. 前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第４半導体領域と、
    前記第１半導体層の前記トレンチと深さ方向に対向する位置に選択的に設けられた第２導電型の第５半導体領域と、
    を備え、
    前記第３電極と深さ方向に対向する位置に、前記第２半導体領域および前記第４半導体領域が設けられることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第３電極の幅は、前記第４半導体領域と前記第５半導体領域との間の距離よりも広いことを特徴とする請求項２に記載の炭化珪素半導体装置。
  4. 前記第３半導体領域の幅は、前記第１半導体領域の幅よりも広いことを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記第３電極は、前記第２半導体領域に挟まれた前記第２半導体層の表面に設けられることを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。
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