JP2018022852A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】寄生抵抗の増大を抑えつつ短チャネル効果を抑制でき、さらなる短チャネル化による低オン抵抗化が可能なこと。
【解決手段】半導体装置の電流が流れる活性領域は、ｎ+型の炭化珪素半導体基板２のおもて面に形成されたｎ-型炭化珪素エピタキシャル層１と、チャネル領域となるｐ層１６と、ｐ層１６に接するように形成され、酸化膜およびゲート電極２０で充填されたトレンチ１９と、トレンチ１９の下部およびトレンチ１９の間に配置されたｐ+層３ａと、ｐ層１６、ｐ+層３ｂおよびトレンチ１９とそれぞれ接し、ｐ+層３ａに接するかもしくは半導体基板の表面側に配置されたｎ-層１５ｂと、ｎ-型炭化珪素エピタキシャル層１およびｐ+層３ａとそれぞれ接し、ｎ-層１５ｂおよびｎ-型炭化珪素エピタキシャル層１よりも不純物濃度が高いｎ層１５ａと、を有する。
【選択図】図１

Description

この発明は、ワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ等の半導体装置およびその製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような特長は、炭化珪素以外の、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）である例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の低抵抗化および高耐圧化を図ることができる。
ワイドバンドギャップ半導体を用いたパワー半導体装置において、低オン抵抗化により効率が改善できる。従来の平面型ＭＯＳＦＥＴに対してトレンチ型ＭＯＳＦＥＴを用いるとセルピッチの短縮や高い移動度を得ることができるため低オン抵抗化が可能である（例えば、下記非特許文献１参照。）。
図１０は、従来のトレンチ型ＭＯＳＦＥＴの活性領域の構成を示す断面図である。ｎ+型炭化珪素基板（ワイドバンドギャップ半導体基板）２の第１主面、例えば（０００１）面（Ｓｉ面）、にｎ-型炭化珪素エピタキシャル層（ワイドバンドギャップ半導体堆積層）１が積層される。ｎ-型炭化珪素エピタキシャル層１の第１主面には、複数のｐ+型ベース領域３が形成される。
また、ｎ-型炭化珪素エピタキシャル層の第１主面（おもて面）側には、ｐ型チャネル領域１６と、ｎ+型ソース領域１７が形成される。また、複数のトレンチ１９が形成され、ポリシリコンのゲート電極２０で埋められている。また、ｎ-型炭化珪素エピタキシャル層１の第１主面（おもて面）には、フィールド絶縁膜２１、およびソース電極２２が形成される。
上記に示したトレンチ型ＭＯＳＦＥＴの更なる低オン抵抗化のためには、チャネル長を短くすることが有利である。
Ｔｓｕｎｅｎｏｂｕ Ｋｉｍｏｔｏ ａｎｄ Ｊａｍｅｓ Ａ． Ｃｏｏｐｅｒ，"Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｔｅｃｈｎｏｌｏｇｙ"，ｐｐ３２０−ｐｐ３２４．ＩＥＥＥ Ｐｒｅｓｓ，２０１４．
しかしながら、従来のトレンチ型ＭＯＳＦＥＴでは低オン抵抗化のためにチャネル長を短くすると閾値が下がってしまう等の短チャネル効果が生じてしまうため、短チャネル効果の抑制が新たな課題として生じる。例えば、短チャネル効果は、チャネル長が１．０μｍよりも短くなる領域で生じる。
この発明は上述した従来技術による問題点を解決するため、寄生抵抗の増大を抑えつつ短チャネル効果を抑制でき、さらなる短チャネル化による低オン抵抗化が可能となることを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、電流が流れる活性領域を有する半導体装置であって、前記活性領域は、第１導電型の半導体基板のおもて面に形成され、前記半導体基板より低濃度の第１導電型の第１半導体層と、チャネル領域となる第２導電型のチャネル領域と、前記チャネル領域に接するように形成され、酸化膜およびゲート電極で充填されたトレンチと、前記トレンチの下部および前記トレンチの間に配置された第２導電型の第２半導体層と、前記チャネル領域、第２導電型の第３半導体層および前記トレンチとそれぞれ接し、前記第２導電型の第２半導体層に接するかもしくは前記半導体基板の表面側に配置された第１導電型の第２半導体層と、前記第１導電型の第２半導体層、前記第１導電型の第１半導体層および前記第２導電型の第２半導体層とそれぞれ接し、前記第１導電型の第２半導体層および前記第１導電型の第１半導体層よりも不純物濃度が高い第１導電型の第３半導体層と、を有することを特徴とする。
また、上記の発明において、前記第１導電型の第２半導体層の不純物濃度は、前記第２導電型の第３半導体層の不純物濃度に対して１．０〜０．５倍であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、電流が流れる活性領域を有する半導体装置の製造方法であって、前記活性領域において、第１導電型の半導体基板のおもて面に前記半導体基板より低濃度の第１導電型の第１半導体層を形成する工程と、前記第１半導体層のおもて面に当該第１半導体層よりも不純物濃度が高い第１導電型の第３半導体層を形成する工程と、前記第３半導体層に第２導電型の第２半導体層を複数形成する工程と、前記第３半導体層のおもて面に当該第３半導体層よりも不純物濃度が低い第１導電型の第２半導体層を形成する工程と、前記第１導電型の第２半導体層に、複数の前記第２導電型の第２半導体層のうち一部が接する第２導電型の第３半導体層を形成する工程と、前記第１導電型の第２半導体層のおもて面にチャネル領域となる第２導電型のチャネル領域を形成する工程と、前記チャネル領域に接するように形成され、前記第２導電型の第２半導体層の複数のうち他の一部に達する深さを有し、酸化膜およびゲート電極で充填されたトレンチを形成する工程と、を含むことを特徴とする。
上記構成によれば、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ−Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）抑制に効果がある第２導電型のチャネル領域の近傍の第１導電型の半導体層を２層にし、上層側である第１導電型の第２半導体層の不純物濃度を下層側である第１導電型の第３半導体層の不純物濃度よりも下げる。これら第１導電型の半導体層の不純物濃度比を例えば、１．０〜０．５とすることで短チャネル効果を抑制しつつ寄生抵抗の増大を抑えることができる。
本発明にかかる半導体装置によれば、寄生抵抗の増大を抑えつつ短チャネル効果を抑制でき、さらなる短チャネル化による低オン抵抗化が可能となる効果を有する。
図１は、実施の形態にかかる本発明のトレンチ型ＭＯＳＦＥＴの活性領域の構成を示す断面図である。 図２は、２層のｎ型ＣＳＬの不純物濃度比とＤＩＢＬ、および寄生抵抗の関係を示す図表である。 図３は、実施の形態にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その１） 図４は、実施の形態にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その２） 図５は、実施の形態にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その３） 図６は、実施の形態にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その４） 図７は、実施の形態にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その５） 図８は、半導体装置の終端構造部の一例を示す断面図である。 図９は、半導体装置の終端構造部の他の一例を示す断面図である。 図１０は、従来のトレンチ型ＭＯＳＦＥＴの活性領域の構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。以下、実施の形態にかかる活性領域の構造について、第１導電型をｎ型とし、第２導電型をｐ型とした例について説明する。
図１は、実施の形態にかかる本発明のトレンチ型ＭＯＳＦＥＴの活性領域の構成を示す断面図である。実施の形態では、主にｐベース層３（３ａ，３ｂ）に接するｎ型ＣＳＬ層（ｎ層）１５の不純物濃度を下げることでオン状態において上述したＤＩＢＬと呼ばれる短チャネル効果に由来する閾値低下を抑制する。
ここで、ｎ層１５の不純物濃度を下げるとｐ層から空乏層が伸びやすくなり、電流経路をふさいでしまうためオン抵抗が急激に上昇してしまう。これを防ぐために、ｎ層（ＣＳＬ層）１５について、第２導電型の第２半導体層（ｐベース層３，ｐ+層３ａ，３ｂ）に接する高さ方向を２層構造とし、ｎ層（第１ＣＳＬ層、第１導電型の第３半導体層）１５ａの不純物濃度よりもＤＩＢＬ抑制に効果があるチャネルｐ層１６の近傍のｎ-層（第２ＣＳＬ層、第１導電型の第２半導体層）１５ｂの不純物濃度を低くして設ける。
ｎ層（第２ＣＳＬ層）１５ｂは、チャネル領域１６、ｐ+層３ｂおよびトレンチ１９とそれぞれ接する。また、ｎ層（第２ＣＳＬ層）１５ｂは、ｐ+層３ａに接するかもしくはｎ-型炭化珪素半導体基板２の表面（おもて面）側に配置される。ｎ層（第１ＣＳＬ層）１５ａは、第２ＣＳＬ層１５ｂ、ｎ-型炭化珪素エピタキシャル層１およびｐ+層３ａとそれぞれ接し、第２ＣＳＬ層１５ｂおよびｎ-型炭化珪素エピタキシャル層１よりも不純物濃度が高い。図１に記載の他の符号の詳細の構成は後述する（図７参照）。
図２は、２層のｎ型ＣＳＬの不純物濃度比とＤＩＢＬ、および寄生抵抗の関係を示す図表である。Ｘ軸はｎ-層１５ｂとｎ層１５ａの不純物濃度比、Ｙ軸には規制抵抗と、ΔＶｔｈを示す。ΔＶｔｈはＤＩＢＬの大きさを示す指標であり、値が小さい方が好ましい。
図２に示すように、不純物濃度比を１．０よりも小さくするほどＤＩＢＬが小さくできることがわかる。しかし不純物濃度比が０．５よりも小さいと急激に寄生抵抗が大きくなる。これはｐ層+３（３ａ，３ｂ）で挟まれたｎ-層１５ｂの領域の寄生抵抗の増大によるものである。以上より、ｎ-層１５ｂとｎ層１５ａの不純物濃度比を１．０〜０．５とすると短チャネル効果を抑制しつつ寄生抵抗の増大を抑えられることがわかる。
図３〜図７は、それぞれ実施の形態にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。
はじめに、図３に示すように、ワイドバンドギャップのｎ+型炭化珪素基板（第１導電型の高濃度半導体基板）２の第１主面、例えば（０００１）面（Ｓｉ面）、にｎ-型炭化珪素エピタキシャル層（低濃度の第１導電型の第１半導体層）１を堆積させる。
ｎ+型炭化珪素基板２は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層１は、ｎ+型炭化珪素基板２よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板２単体、またはｎ+型炭化珪素基板２とｎ-型炭化珪素エピタキシャル層１を併せて炭化珪素半導体基板とする。
つぎに、図４に示すように、ｎ-型炭化珪素エピタキシャル層１の第１主面側にフォトリソグラフィによるパターニングと窒素をイオン注入することで濃いｎ型領域（第１ＣＳＬ層）１５ａを形成する。濃いｎ型領域１５はｎ+型炭化珪素基板２よりも低くｎ-型炭化珪素エピタキシャル層１よりも高い不純物濃度で、例えば窒素をドーピングして形成する。ｎ層１５ａの活性化不純物濃度は１．０×１０16〜１．０×１０19ｃｍ-3程度、深さは０．１〜２．０μｍ程度が好ましい。
つぎに、ｎ層１５ａにパターニングとアルミニウムをイオン注入して長さ方向に複数のｐベース層（ｐ+層）３ａを形成する。３ａは第１ｐベース層である。ｐ+層３ａの活性化不純物濃度は１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。
また、ｎ+型炭化珪素基板２のｎ型炭化珪素エピタキシャル層１側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極を設けドレイン電極を形成する。
つぎに、図５に示すように、ｎ層１５ａのおもて面に窒素を添加したエピタキシャル成長によりｎ-層１と同等の濃度の炭化珪素を０．１〜１．５μｍ程度堆積し、フォトリソグラフィによるパターニングと窒素をイオン注入することでｎ-層１５ｂを形成する。ｎ-層１５ｂは、ｎ層１５ａに対する濃度比を１．０〜０．５とするように形成する。ｎ-層１５ｂの深さは０．１〜２．０μｍ程度が好ましい。
つぎに、パターニングとアルミニウムのイオン注入によりｐ+層３ａのおもて面側にｐ+層３ａと電気的に接続されるようにｐベース層（ｐ+層３ｂ）を形成する。３ｂは第２ｐベース層である。ｐ+層３ｂの活性化不純物濃度は１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．２〜２．０μｍ程度が好ましい。またｎ-層１５ｂはイオン注入を用いずに、エピタキシャル成長によりｎ層１５ａに対する濃度比を１．０〜０．５とするように形成しても良い。
つぎに、図６に示すように、ｎ-層１５ｂのおもて面に窒素、もしくはアルミニウムを添加したエピタキシャル成長により炭化珪素を０．１〜１．５μｍ程度堆積し、フォトリソグラフィによるパターニングとアルミニウムをイオン注入することでｐ型チャネル領域（ｐ層、第２導電型のチャネル領域）１６を形成する。ｐ層１６の活性化不純物濃度は１．０×１０16〜１．０×１０19ｃｍ-3程度、深さは０．３〜１．５μｍ程度が好ましい。なお、ｐ層１６はアルミニウムを添加したエピタキシャル成長を濃度１．０×１０16〜１．０×１０19ｃｍ-3程度で形成し、アルミニウムのイオン注入を行わなくても構わない。
つぎに、ｐ層１６のおもて面にフォトリソグラフィによるパターニングとリン、もしくは砒素、もしくは窒素をイオン注入することでｎ型ソース領域（ｎ+層）１７を形成する。ｎ+層１７の活性化不純物濃度は１．０×１０19〜１．０×１０20ｃｍ-3程度、深さは０．０５〜０．５μｍ程度が好ましい。
つぎに、ｎ+層１７のおもて面にフォトリソグラフィによるパターニングとアルミニウムをイオン注入することでｐ+層３ｂに電気的に接続されるようにｐ+層１８を形成する。ｐ+層１８の活性化不純物濃度は１．０×１０17〜１．０×１０20ｃｍ-3程度、深さは０．２〜２．０μｍ程度が好ましい。そして、カーボン膜を０．０１〜５．０μｍ程度堆積させた後にアニールを１５００℃〜１９００℃で実施し、イオン注入した不純物を活性化する。
つぎに、図７に示すように、炭化珪素半導体基板のおもて面からフォトリソグラフィによるパターニングとドライエッチングによりトレンチ１９をｐ+層３ａを貫かないように形成する。トレンチ１９は幅０．１〜１．５μｍ、深さ０．２〜２．０μｍ程度が好ましい。そして、トレンチ１９内を覆うように層間絶縁膜２１を堆積する。層間絶縁膜１９は、例えば減圧ＣＶＤ法により６００〜９００℃程度の高温で成膜するＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を厚さ３０ｎｍ〜２００ｎｍで形成する。
トレンチ１９内を埋めるようにポリシリコンを堆積した後に、トレンチ１９内の少なくとも２／３の深さのポリシリコンを残すようにエッチングしてゲート電極２０を形成する。そして、ゲート電極２０上には、酸化膜を厚さ０．１〜３．０μｍ程度堆積した後にパターニングとエッチングにより層間絶縁膜（フィールド絶縁膜）２１を形成する。
この後、炭化珪素半導体基板のおもて面に、蒸着もしくはスパッタ法によりチタン、ニッケル、タングステン、アルミニウムのいずれか一種類以上を総厚さ０．５〜８．０μｍ程度堆積し、パターニングとエッチングによりソース電極２２を形成する。
以上により実施の形態に示される活性領域の構造を形成することができる。そして、以上の半導体作製方法により、実施の形態のトレンチ型ＭＯＳＦＥＴの活性領域（図１）を形成することができる。
図７（および図１）では、３つのトレンチ構造のみを図示しているが、さらに多くのトレンチＭＯＳ構造が並列に配置されていてもよい。
ところで、オフ状態で耐圧を保持するために活性領域の素子外周部に終端構造部を設け耐圧構造とした構成がある。代表的な例としてメサ部に接合終端構造（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）を形成する方法がある。
図８および図９は、半導体装置の終端構造部の一例を示す断面図である。図８に示す終端構造部１０１は、炭化珪素半導体基板上において、上述した活性領域１０２の外側に形成される。終端構造部１０１は、ｎ+型炭化珪素基板２上に形成されたｎ-型炭化珪素エピタキシャル層１のおもて面側に形成されたｐ+型ベース層３、ｎ+型チャネルストッパ領域４、層間絶縁膜５、第１ＪＴＥ領域（ｐ型層）６、第２ＪＴＥ領域（ｐ-型層）７を有している。
図８に示す終端構造部１０１の場合、メサ部のように活性領域１０２と高さが異なる領域でパターニングを実施する際に、フォトリソグラフィの焦点深度が異なりプロセス難易度が向上する。この点に対応して、図９に示すようにメサ部を形成せず、終端構造部１０１と活性領域１０２とを同じ高さにする構造もある。このように、終端構造部１０１の構造は各種構造を用いることができる。
以上説明した活性領域の構造によれば、ｎ層を２層とし、チャネルｐ層１６の近傍のｎ-層１５ｂの不純物濃度をｎ層１５ａに対して下げて設ける。この構造によれば、ｎ層１５全体（１５ａ，１５ｂ）の不純物濃度を下げてオン状態においてＤＩＢＬの短チャネル効果に由来する閾値低下を抑制できる。
ここで、単に１層のｎ層１５の不純物濃度を下げるとｐ層から空乏層が伸びやすくなり、電流経路をふさいでしまいオン抵抗が急激に上昇してしまうが、実施の形態では、チャネルｐ層１６の近傍のｎ-層１５ｂの不純物濃度をｎ層１５ａに対して低くして設けた２層構造とすることでＤＩＢＬを抑制できるようになる。
この点、従来のトレンチ型ＭＯＳＦＥＴでは低オン抵抗化のためにチャネル長を短くすると閾値が下がってしまう等の短チャネル効果が生じていたが、ｎ-層１５ｂとｎ層１５ａの不純物濃度比を１．０〜０．５とすることで、短チャネル効果を抑制しつつ寄生抵抗の増大を抑えることができる。
以上のように、本発明の実施の形態によれば、寄生抵抗の増大を抑えつつ短チャネル効果を抑制でき、更なる短チャネル化による低オン抵抗化が可能となる。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ-型炭化珪素エピタキシャル層（ｎ-層）
２ ｎ+型炭化珪素基板
３ ｐベース層（ｐ+層）
３ａ 第１ｐベース層
３ｂ 第２ｐベース層
１５ ｎ型ＣＳＬ層（ｎ層）
１５ａ 第１ＣＳＬ層（ｎ層）
１５ｂ 第２ＣＳＬ層（ｎ-層）
１６ ｐ型チャネル領域（ｐ層）
１７ ｎ型ソース領域（ｎ+層）
１８ ｐ+層
１９ トレンチ
２０ ゲート電極
２１ 層間絶縁膜（フィールド絶縁膜）
２２ ソース電極

Claims (3)

  1. 電流が流れる活性領域を有する半導体装置であって、
    前記活性領域は、第１導電型の半導体基板のおもて面に形成され、前記半導体基板より低濃度の第１導電型の第１半導体層と、
    チャネル領域となる第２導電型のチャネル領域と、
    前記チャネル領域に接するように形成され、酸化膜およびゲート電極で充填されたトレンチと、
    前記トレンチの下部および前記トレンチの間に配置された第２導電型の第２半導体層と、
    前記チャネル領域、第２導電型の第３半導体層および前記トレンチとそれぞれ接し、前記第２導電型の第２半導体層に接するかもしくは前記半導体基板の表面側に配置された第１導電型の第２半導体層と、
    前記第１導電型の第２半導体層、前記第１導電型の第１半導体層および前記第２導電型の第２半導体層とそれぞれ接し、前記第１導電型の第２半導体層および前記第１導電型の第１半導体層よりも不純物濃度が高い第１導電型の第３半導体層と、
    を有することを特徴とする半導体装置。
  2. 前記第１導電型の第２半導体層の不純物濃度は、前記第２導電型の第３半導体層の不純物濃度に対して１．０〜０．５倍であることを特徴とする請求項１に記載の半導体装置。
  3. 電流が流れる活性領域を有する半導体装置の製造方法であって、
    前記活性領域において、第１導電型の半導体基板のおもて面に前記半導体基板より低濃度の第１導電型の第１半導体層を形成する工程と、
    前記第１半導体層のおもて面に当該第１半導体層よりも不純物濃度が高い第１導電型の第３半導体層を形成する工程と、
    前記第３半導体層に第２導電型の第２半導体層を複数形成する工程と、
    前記第３半導体層のおもて面に当該第３半導体層よりも不純物濃度が低い第１導電型の第２半導体層を形成する工程と、
    前記第１導電型の第２半導体層に、複数の前記第２導電型の第２半導体層のうち一部が接する第２導電型の第３半導体層を形成する工程と、
    前記第１導電型の第２半導体層のおもて面にチャネル領域となる第２導電型のチャネル領域を形成する工程と、
    前記チャネル領域に接するように形成され、前記第２導電型の第２半導体層の複数のうち他の一部に達する深さを有し、酸化膜およびゲート電極で充填されたトレンチを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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