CN107683530B - 电力用半导体装置 - Google Patents

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Abstract

保护扩散区域(11)具有：第一保护扩散区域(11A)，配置于最接近终端区域(200)的位置；以及第二保护扩散区域(11B)，与第一保护扩散区域(11A)隔着第一间隔(SP1)配置。作为终端扩散区域(12)与第一保护扩散区域(11A)之间的距离的第二间隔(SP2)大于第一间隔(SP1)。第一导电类型的电流扩散层(30)具有：第一电流扩散层(31)，位于第一保护扩散区域(11A)与第二保护扩散区域(11B)之间且具有比漂移层(2)的杂质浓度高的杂质浓度；以及第二电流扩散层(32V)，位于第一保护扩散区域(11A)与终端扩散区域(12)之间。第二电流扩散层(32V)包括具有比电流扩散层(31)的杂质浓度低的杂质浓度的区域。

Description

电力用半导体装置
技术领域
本发明涉及电力用半导体装置，特别涉及使用宽带隙半导体的沟槽栅型电力用半导体装置。
背景技术
作为半导体开关元件，广泛使用MOSFET(Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管)或者IGBT(Insulated GateBipolar Transistor，绝缘栅双极型晶体管)这样的绝缘栅型电力用半导体装置。在其典型的例子中，通过对栅电极施加阈值电压以上的电压而形成沟道，从而能得到开关元件的导通状态。特别是，在沟槽栅型的例子中，在半导体层形成有沟槽，该沟槽的侧面的基极区域被用作沟道。由此，沟道宽度密度(channel width density)提高，所以能够缩小单元间距，因此能够提高器件性能。
作为用于半导体开关元件的半导体材料，以提高耐压以及降低损耗为目的，近年来，宽带隙半导体受到瞩目。宽带隙半导体有望应用于特别是处理1kV左右或者其以上的高电压的技术领域。作为宽带隙半导体，除了SiC以外，还有例如氮化镓(GaN)系材料或者金刚石等。在使用宽带隙半导体的沟槽栅型碳化硅半导体装置中，硅氧化膜等栅极绝缘膜的击穿电场强度和基极区域与漂移层之间的pn结中的雪崩电场强度易于成为大致相同的程度。因此，为了提高耐压，需要考虑到这两方。
作为电力用半导体装置中的纵型的例子，有具有用栅电极划分的多个单位单元被并联连接而成的结构的例子。能够根据单位单元的配置图案对半导体装置进行分类。作为代表性的例子，有单元型(cell-type)以及条纹型(strip-type)。单元型中的一个单位单元具有按照正方形形状的图案形成的源极区域和包围其周围的栅极沟槽。在条纹型中，源极区域形成为细长的条纹形的图案，在两个该图案之间配设栅极沟槽。由多个单位单元构成作为半导体元件发挥功能的元件区域，在其周围设置有终端区域。
在元件区域中的与终端区域相邻的外周部分、和其内侧部分中，周围的结构不同，所以电场的状态相异。因此，在施加反向偏置时，电场强度有时在外周部分中变得特别高。由于半导体装置的耐压是由各个单元的耐压中的最低的耐压而决定的，所以外周部分的单元也最好具有与内侧部分的单元同等的耐压。因此，研究了用于提高外周部分的单元的耐压的构造。例如根据日本特开2005-322949号公报(专利文献1)，沟槽从元件区域延伸至终端区域，从而防止在元件区域的外周部分产生高电场。由此，防止栅极绝缘膜的破坏，从而半导体装置的耐压提高。
除了上述技术以外，为了防止SiC半导体装置中的栅极绝缘膜的破坏，公开了许多将具有与漂移层的导电类型相反的导电类型的扩散区域设置到比沟槽深的位置的技术。根据例如国际公开第98/35390号(专利文献2)，在栅极沟槽的底部形成有与漏极区域相反的导电类型的保护区域。另外，根据日本特开2009-194065号公报(专利文献3)，在n-漂移层中的比p型基极区域更下方的位置处，按照与栅极沟槽正交的朝向形成有p型深层。另外，根据日本特开2012-178536号公报(专利文献4)，达到n-漂移层的源极沟槽形成于碳化硅半导体内，在源极沟槽底部形成有p型的源极耐压保持区域。这些扩散区域在MOSFET的截止时，发挥缓和向栅电极的沟槽底部的电场集中的作用。由此，开关元件的耐压提高。
作为开关元件被期望的重要特性，有高的耐压和低的导通电阻。根据上述国际公开第98/35390号(专利文献2)，在沟槽栅型碳化硅半导体装置中，在p型的基极区域与n型的漂移层之间，设置具有比漂移层的杂质浓度高的杂质浓度的n型电流扩散层。通过设置电流扩散层，在电流通过在沟槽侧面的基极区域形成的沟道之后，经由电流扩散层，电流在横向上较宽地扩散流过。由此，能够降低导通电阻。
现有技术文献
专利文献
专利文献1：日本特开2005-322949号公报
专利文献2：国际公开第98/35390号
专利文献3：日本特开2009-194065号公报
专利文献4：日本特开2012-178536号公报
发明内容
发明所要解决的技术问题
在沟槽栅型碳化硅半导体装置中，为了将位于元件区域的栅电极电连接到栅极焊盘，考虑在终端区域中也设置沟槽，使栅电极向其内部延伸。在上述情况下，为了从外部向栅电极施加电压，需要在半导体层的表面抽出栅电极的构造。为了能够设置该构造，需要使元件区域中的与终端区域邻接的部分即外周部分的单元的宽度大于元件区域的内侧部分的单元的宽度。与之相伴或者由于其它设计上的理由，在元件区域的外周部分，为了提高耐压而配置的扩散区域间的间隔有时也会变大。
根据本案发明人的研究，扩散区域之间的间隔大的部位成为电力用半导体装置的耐压降低的原因。具体而言，由于雪崩电流集中到该部位而可能产生热破坏。由此，半导体装置的耐压可能降低。
本发明是为了解决如上的技术问题而完成的，其目的在于提供一种具有低的导通电阻和高的耐压的电力用半导体装置。
解决技术问题的技术方案
按照本发明的一个方面的电力用半导体装置具备：第一导电类型的漂移层，由宽带隙半导体构成；第二导电类型的基极区域，在元件区域中形成于漂移层的上部；第一导电类型的源极区域，形成于基极区域的上部；栅极绝缘膜，形成于元件沟槽的侧面及底面，该元件沟槽形成为贯通基极区域及源极区域而到达漂移层；栅电极，在元件沟槽的内部隔着栅极绝缘膜形成；第二导电类型的保护扩散区域，在元件区域的漂移层内，形成于比元件沟槽深的位置；第一导电类型的电流扩散层，形成于基极区域的下部；栅极抽出电极，在包围元件区域的终端区域中在侧面与基极区域相接的终端沟槽内隔着绝缘膜形成，与栅电极电连接；以及第二导电类型的终端扩散区域，在终端区域中，形成于比终端沟槽深的位置，在剖视图中，保护扩散区域具有：第一保护扩散区域，在元件区域内配置于最接近终端区域的位置；以及第二保护扩散区域，与第一保护扩散区域隔着第一间隔配置，作为终端扩散区域与第一保护扩散区域之间的距离的第二间隔大于第一间隔，电流扩散层具有：第一电流扩散层，位于第一保护扩散区域与第二保护扩散区域之间且具有比漂移层的杂质浓度高的杂质浓度；以及第二电流扩散层，位于第一保护扩散区域与终端扩散区域之间，第二电流扩散层包括具有比第一电流扩散层的杂质浓度低的杂质浓度的区域。
按照本发明的另一方面的电力用半导体装置具备：第一导电类型的漂移层，由宽带隙半导体构成；第二导电类型的基极区域，在元件区域中形成于漂移层的上部；第一导电类型的源极区域，形成于基极区域的上部；栅极绝缘膜，形成于元件沟槽的侧面及底面，该元件沟槽形成为贯通基极区域及源极区域而到达漂移层；栅电极，在元件沟槽的内部隔着栅极绝缘膜形成；第二导电类型的保护扩散区域，在元件区域的漂移层内，形成于比元件沟槽深的位置；第一导电类型的电流扩散层，形成于基极区域的下部；栅极抽出电极，在包围元件区域的终端区域中在侧面与基极区域相接的终端沟槽内隔着绝缘膜形成，与栅电极电连接；以及第二导电类型的终端扩散区域，在终端区域中，形成于比终端沟槽深的位置，在剖视图中，保护扩散区域具有：第一保护扩散区域，在元件区域内配置于最接近终端区域的位置；以及第二保护扩散区域，与第一保护扩散区域隔着第一间隔配置，作为终端扩散区域与第一保护扩散区域之间的距离的第二间隔大于第一间隔，保护扩散区域具有：在与第一间隔正交的方向上，夹着设置有第一间隔的区域并且隔着第三间隔配置的部分；以及在与第二间隔正交的方向上，夹着设置有第二间隔的区域并且隔着第四间隔配置的部分，第四间隔小于第三间隔。
按照本发明的又一方面的电力用半导体装置具备：第一导电类型的漂移层，由宽带隙半导体构成；第二导电类型的基极区域，在元件区域中形成于漂移层的上部；第一导电类型的源极区域，形成于基极区域的上部；栅极绝缘膜，形成于元件沟槽的侧面及底面，该元件沟槽形成为贯通基极区域及源极区域而到达漂移层；栅电极，在元件沟槽的内部隔着栅极绝缘膜形成；第二导电类型的保护扩散区域，在元件区域的漂移层内，形成于比元件沟槽深的位置；第一导电类型的电流扩散层，形成于基极区域的下部；栅极抽出电极，在包围元件区域的终端区域中在侧面与基极区域相接的终端沟槽内隔着绝缘膜形成，与栅电极电连接；以及第二导电类型的终端扩散区域，在终端区域中，形成于比终端沟槽深的位置，在剖视图中，保护扩散区域具有：第一保护扩散区域，在元件区域内配置于最接近终端区域的位置；以及第二保护扩散区域，与第一保护扩散区域隔着第一间隔配置，作为终端扩散区域与第一保护扩散区域之间的距离的第二间隔大于第一间隔，电流扩散层位于第一保护扩散区域与第二保护扩散区域之间且具有比漂移层的杂质浓度高的杂质浓度，在剖视图中，漂移层和基极区域在第一保护扩散区域与终端扩散区域之间直接相接。
按照本发明的又一方面的电力用半导体装置具备：第一导电类型的漂移层，由宽带隙半导体构成；第二导电类型的基极区域，在元件区域中形成于漂移层的上部；第一导电类型的源极区域，形成于基极区域的上部；栅极绝缘膜，形成于元件沟槽的侧面及底面，该元件沟槽形成为贯通基极区域及源极区域而到达漂移层；栅电极，在元件沟槽的内部隔着栅极绝缘膜形成；第二导电类型的保护扩散区域，在元件区域的漂移层内，形成于比元件沟槽深的位置；第一导电类型的电流扩散层，形成于基极区域的下部；栅极抽出电极，在包围元件区域的终端区域中在侧面与基极区域相接的终端沟槽内隔着绝缘膜形成，与栅电极电连接；以及第二导电类型的终端扩散区域，在终端区域中，形成于比终端沟槽深的位置，在剖视图中，保护扩散区域具有：第一保护扩散区域，在元件区域内配置于最接近终端区域的位置；以及第二保护扩散区域，与第一保护扩散区域隔着第一间隔配置，作为终端扩散区域与第一保护扩散区域之间的距离的第二间隔大于第一间隔，电流扩散层具有：第一电流扩散层，位于第一保护扩散区域与第二保护扩散区域之间且具有比漂移层的杂质浓度高的杂质浓度；以及第二电流扩散层，位于第一保护扩散区域与终端扩散区域之间且具有与第一电流扩散层的厚度相同的厚度，第二电流扩散层具有位于比第一电流扩散层深的位置的区域。
发明效果
根据按照本发明的一个方面的电力用半导体装置，位于终端区域附近的第二电流扩散层包括具有比第一电流扩散层的杂质浓度低的杂质浓度的区域。换言之，第一电流扩散层的杂质浓度高于该区域的杂质浓度。通过这样具有高的杂质浓度的第一电流扩散层，在电力用半导体装置处于导通状态时，在元件区域中，除了该终端区域附近以外，电流在横向上充分扩散。其结果是，能得到低的导通电阻。另一方面，通过如上所述第二电流扩散层包括具有低的杂质浓度的区域，从而在电力用半导体元件处于反向偏置状态时，能够补偿第一保护扩散区域与终端扩散区域之间的间隔大于第一以及第二保护扩散区域之间的间隔而引起的第一保护扩散区域与终端扩散区域之间的、耗尽层从pn结面向漂移层中的扩展不足。因此，防止第一保护扩散区域与终端扩散区域之间的雪崩破坏所引起的耐压降低。根据以上，能得到具有低的导通电阻和高的耐压的电力用半导体装置。
根据按照本发明的另一方面的电力用半导体装置，通过电流扩散层，在电力用半导体装置处于导通状态时，电流在横向上充分扩散。其结果是，能得到低的导通电阻。另一方面，通过将第四间隔设为小于第三间隔，从而在半导体装置处于反向偏置状态时，能够补偿第二间隔大于第一间隔而引起的耗尽层的扩展不足。换言之，利用耗尽层沿着第四间隔的扩展，能够补偿耗尽层沿着第二间隔的扩展不足。因此，防止第一保护扩散区域与终端扩散区域之间的雪崩破坏所引起的耐压降低。
根据按照本发明的又一方面的电力用半导体装置，具有比漂移层的杂质浓度高的杂质浓度的电流扩散层位于第一保护扩散区域与第二保护扩散区域之间。因此，在电力用半导体装置处于导通状态时，在元件区域中，除了该终端区域附近以外，电流在横向上充分扩散。其结果是，能得到低的导通电阻。另一方面，在第一保护扩散区域与终端扩散区域之间中，漂移层和基极区域直接相接。由此，在电力用半导体元件处于反向偏置状态时，能够补偿第一保护扩散区域与终端扩散区域之间的间隔大于第一以及第二保护扩散区域之间的间隔而引起的第一保护扩散区域与终端扩散区域之间的、耗尽层从pn结面向漂移层中的扩展不足。因此，防止第一保护扩散区域与终端扩散区域之间的雪崩破坏所引起的耐压降低。根据以上，能得到具有低的导通电阻和高的耐压的电力用半导体装置。
根据按照本发明的又一方面的电力用半导体装置，位于终端区域附近的第二电流扩散层包括位于比第一电流扩散层深的位置的区域。换言之，第一电流扩散层位于比该区域浅的位置。由于这样地位于浅的位置的第一电流扩散层，在电力用半导体装置处于导通状态时，在元件区域中，除了其终端区域附近以外，电流在横向上有效地扩散。其结果是，能得到低的导通电阻。另一方面，通过如上所述第二电流扩散层包括位于深的位置的区域，在电力用半导体元件处于反向偏置状态时，能够补偿第一保护扩散区域与终端扩散区域之间的间隔大于第一以及第二保护扩散区域之间的间隔而引起的第一保护扩散区域与终端扩散区域之间的、耗尽层从pn结面向漂移层中的扩展不足。因此，防止第一保护扩散区域与终端扩散区域之间的雪崩破坏所引起的耐压降低。根据以上，能得到具有低的导通电阻和高的耐压的电力用半导体装置。
本发明的目的、特征、方面以及优点根据以下的详细说明和附图将会更加清晰。
附图说明
图1是概略地示出本发明的实施方式1的电力用半导体装置的元件区域以及终端区域的俯视图。
图2是图1的虚线范围II的放大图。
图3是沿着图2的线III-III的概略剖面图。
图4是例示比较例的电力用半导体装置的反向偏置时的耗尽层的扩展的剖面图。
图5是例示图3的电力用半导体装置的反向偏置时的耗尽层的扩展的剖面图。
图6是概略地示出图3的电力用半导体装置的制造方法的第一工序的剖面图。
图7是概略地示出图3的电力用半导体装置的制造方法的第二工序的剖面图。
图8是概略地示出图3的电力用半导体装置的制造方法的第三工序的剖面图。
图9是概略地示出图3的电力用半导体装置的制造方法的第四工序的剖面图。
图10是概略地示出图3的电力用半导体装置的制造方法的第五工序的剖面图。
图11是概略地示出图3的电力用半导体装置的制造方法的第六工序的剖面图。
图12是概略地示出图3的电力用半导体装置的制造方法的第七工序的剖面图。
图13是概略地示出图3的电力用半导体装置的制造方法的第八工序的剖面图。
图14是概略地示出图3的电力用半导体装置的制造方法的第九工序的剖面图。
图15是示出图3的电力用半导体装置的第一变形例的剖面图。
图16是示出图3的电力用半导体装置的第二变形例的剖面图。
图17是概略地示出本实施方式2的电力用半导体装置的结构的剖面图。
图18是示出图17的电力用半导体装置的变形例的剖面图。
图19是概略地示出本实施方式3的电力用半导体装置的结构的剖面图。
图20是概略地示出本实施方式4的电力用半导体装置的结构的剖面图。
图21是概略地示出本实施方式5的电力用半导体装置的结构的剖面图。
图22是概略地示出本实施方式6的电力用半导体装置的结构的剖面图。
图23是图22的电力用半导体装置的、设置有电流扩散层的深度位置处的剖面图。
图24是概略地示出本实施方式7的电力用半导体装置的结构的剖面图。
图25是图24的电力用半导体装置的、设置有电流扩散层的深度位置处的剖面图。
图26是图24的电力用半导体装置的、设置有保护扩散区域的深度位置处的剖面图。
(符号说明)
JF：pn结面；SP1：第一间隔；SP2：第二间隔；SP3：第三间隔；SP4：第四间隔；TR1：元件沟槽；TS：源极沟槽；TR2：终端沟槽；1：SiC基板；2：漂移层；3：p基极区域；4：源极区域；6：栅极绝缘膜；6A：硅氧化膜(绝缘膜)；7：栅电极；7A：多晶硅膜(导电膜)；7P：栅极抽出电极；8：层间绝缘膜；9：源电极；10：漏电极；11、11a、11b：保护扩散区域；11A：第一保护扩散区域；11B：第二保护扩散区域；12、12b：终端扩散区域；13：硬掩模；14：抗蚀剂掩模；15：硅氧化膜；16：注入掩模；17：接触孔；19：蚀刻掩模；20：外延层；30：电流扩散层；31：第一电流扩散层；32C、32D、32L、32P、32Q、32T、32V：第二电流扩散层；37：栅极焊盘；100：元件区域；101：活性单元区域；102：外周单元区域；200：终端区域；501～507、501a、501b、502a：MOSFET(电力用半导体装置)。
具体实施方式
以下，根据附图对本发明的实施方式进行说明。
<实施方式1>
图1是概略地示出本实施方式的MOSFET 501(电力用半导体装置)具有的元件区域100以及终端区域200的俯视图。图2是图1的虚线范围II的放大图。
元件区域100是作为MOSFET元件(半导体开关元件)发挥作用的区域。终端区域200包围元件区域100。MOSFET 501是半导体芯片，整体上具有大致四边形形状。在终端区域200中设置有用于输入栅极电压的栅极焊盘37。通过使用四边形形状，能够使得易于通过切割进行芯片化，或者能够减小栅极焊盘37在MOSFET整体所占的面积。MOSFET 501在终端区域200中具有栅极抽出电极7P。栅极抽出电极7P如图2所示，与栅电极7连接。由此，栅极抽出电极7P与栅电极7电连接。此外，在图1中，栅极抽出电极7P完全包围元件区域100，但不是必须这样配置，而是与栅极焊盘37连接即可。
图3是沿着图2的线III-III的概略剖面图。在元件区域100中设置有单元构造。具体而言，在元件区域100中，设置有具有外周单元区域102和位于其内侧的活性单元区域101的多个单元区域，其中该外周单元区域102位于元件区域100中的最外周部分。各单元区域是具有作为MOSFET元件的功能的单位区域。
MOSFET 501具有n型(第一导电类型)的SiC基板1、外延层20、栅极绝缘膜6、绝缘膜6P、栅电极7、栅极抽出电极7P、源电极9、漏电极10以及层间绝缘膜8。SiC基板1以及外延层20各自跨过元件区域100以及终端区域200。外延层20具有n型的漂移层2、n型的电流扩散层30、p型(与第一导电类型不同的第二导电类型)的p基极区域3、n型的源极区域4、p型的保护扩散区域11以及p型的终端扩散区域12。
漂移层2设置于SiC基板1上。电流扩散层30形成于p基极区域3的下部，位于漂移层2上。电流扩散层30具有与p基极区域3相接的pn结面JF。p基极区域3在元件区域100中，隔着电流扩散层30设置于漂移层2的上部。源极区域4设置于p基极区域3的上部。
在外延层20中设置有位于元件区域100的元件沟槽TR1。元件沟槽TR1具有与漂移层2、电流扩散层30、p基极区域3以及源极区域4相接的侧面。元件沟槽TR1形成为贯通p基极区域3以及源极区域4而到达漂移层2。另外，在外延层20中，设置有位于终端区域200的终端沟槽TR2。在本实施方式中，终端沟槽TR2也具有与元件区域100的漂移层2、电流扩散层30、p基极区域3以及源极区域4相接的侧面。终端沟槽TR2的内周侧面(图3中的左侧面)对应于元件区域100与终端区域200的边界。
保护扩散区域11设置于元件区域100中7的漂移层2内，形成于比元件沟槽TR1深的位置。在本实施方式中，元件沟槽TR1具有被保护扩散区域11覆盖的底面。保护扩散区域11在图3的剖视图、即与外延层20的厚度方向平行的剖视图中，具有在元件区域100内配置于最接近终端区域200的位置的保护扩散区域11A(第一保护扩散区域)和与保护扩散区域11A隔着间隔SP1(第一间隔)配置的保护扩散区域11B(第二保护扩散区域)。
终端扩散区域12设置于终端区域200，形成于比终端沟槽TR2深的位置。在本实施方式中，终端沟槽TR2具有被终端扩散区域12覆盖的底面。在图3的剖视图中，终端扩散区域12与保护扩散区域11A之间的距离即间隔SP2(第二间隔)大于间隔SP1。
在图3的剖视图中，多个元件沟槽TR1相互隔开与间隔SP1大致同样的间隔而设置。终端沟槽TR2与元件沟槽TR1隔开与间隔SP2大致同样的间隔而设置。
电流扩散层30具有电流扩散层31(第一电流扩散层)和电流扩散层32V(第二电流扩散层)。电流扩散层31位于保护扩散区域11A与保护扩散区域11B之间，具有比漂移层2的杂质浓度高的杂质浓度。另一方面，电流扩散层32V(在图3中用虚线表示)具有与漂移层2的杂质浓度相等的杂质浓度，位于保护扩散区域11A与终端扩散区域12之间。即，本实施方式中的电流扩散层32V是在保护扩散区域11A与终端扩散区域12之间位于p基极区域3的下部的区域，并且由具有与电流扩散层31相同的厚度的假想区域来定义。因此，电流扩散层32V的全部区域具有比电流扩散层31的杂质浓度低的杂质浓度。此外，更直接地换言之，在本实施方式中，在保护扩散区域11A与保护扩散区域11B之间，设置有在漂移层2与基极区域3之间具有比漂移层2高的杂质浓度的电流扩散层，在保护扩散区域11A与终端扩散区域12之间，不存在具有比漂移层2高的杂质浓度的电流扩散层，漂移层2和p基极区域3直接相接。
通过上述结构，pn结面JF上的电流扩散层30的杂质浓度在保护扩散区域11A与终端扩散区域12之间比在保护扩散区域11A与保护扩散区域11B之间低。
漂移层2由宽带隙半导体构成。优选为电流扩散层30也由宽带隙半导体构成。更优选为外延层20整体由宽带隙半导体构成。作为宽带隙半导体，在本实施方式中使用SiC。
栅极绝缘膜6形成于元件沟槽TR1的底面以及侧面。绝缘膜6P具有在终端区域200中形成于终端沟槽TR2的底面以及侧面的部分和在元件区域100中位于外延层20上的部分。栅电极7隔着栅极绝缘膜6设置于元件沟槽TR1的内部。栅极抽出电极7P隔着绝缘膜6P设置于终端沟槽TR2内。栅极抽出电极7P具有从终端沟槽TR2中向外朝向元件区域100延伸的部分。由此，栅极抽出电极7P具有能与栅极焊盘37(图1)容易地连接的构造。由于设置该构造，所以在图3的剖视图中，外周单元区域102的宽度大于活性单元区域101的宽度。因此，在图2的俯视图中，活性单元区域101具有正方形形状，但外周单元区域102具有长方形形状，该长方形形状具有沿着元件区域100和终端区域200相邻的方向延伸的长边。
接下来，对比较例(图4)的MOSFET 501P进行说明。在MOSFET 501P中，在保护扩散区域11A以及终端扩散区域12之间，设置有仅由具有与电流扩散层31相同的杂质浓度的区域构成的电流扩散层32。在对MOSFET 501P施加反向偏置电压时，耗尽层DL从pn结面JF、保护扩散区域11以及终端扩散区域12的每一个向漂移层2扩展。来自pn结面JF的耗尽化(depletion)具有压制从保护扩散区域11以及终端扩散区域12延伸的耗尽层的效果。另外，耗尽化从保护扩散区域11以及终端扩散区域12不仅在深度方向上推进，而且还在横向上推进。由扩展后的耗尽层DL来保持反向偏置电压。
具有比漂移层2的杂质浓度高的杂质浓度的电流扩散层31以及32具有抑制耗尽层DL的扩展的作用。另一方面，在以窄的间隔SP1(图3)而设置的保护扩散区域11A以及B之间，来自保护扩散区域11A以及11B的耗尽化促进了耗尽层DL的扩展，所以上述抑制作用至少部分被抵消。然而，在以宽的间隔SP2(图3)而设置的保护扩散区域11A以及终端扩散区域12之间，来自保护扩散区域11A以及终端扩散区域12的耗尽化的作用不易到达远离它们的部分，因此上述抑制作用抑制了耗尽层DL的扩展。其结果是，当将来自pn结面JF的耗尽层DL的扩展深度，在保护扩散区域11A以及11B之间设为深度ET1，在保护扩散区域11A以及终端扩散区域12之间设为深度ET2P时，ET2P<ET1。因此，在反向偏置电压变大时，相比于保护扩散区域11A以及11B之间的部位，先在保护扩散区域11A以及终端扩散区域12之间的部位处产生雪崩。该电压规定MOSFET 501P的耐压的上限。
参照图5，相对于此，根据本实施方式的MOSFET 501，保护扩散区域11A以及终端扩散区域12之间的电流扩散层32V与电流扩散层31不同，具有与漂移层2的杂质浓度相同的杂质浓度。由此，在保护扩散区域11A以及终端扩散区域12之间，没有由电流扩散层30所起到对耗尽层DL的扩展的抑制作用。因此，能够使保护扩散区域11A以及终端扩散区域12之间的、耗尽层DL从pn结面JF的扩展深度ET2达到与深度ET1大致相同的程度或者其以上。由此，能够避免保护扩散区域11A以及终端扩散区域12之间的、雪崩所引起的耐压降低。换言之，能够消除MOSFET 501内的耐压的失衡。由此，能够提高MOSFET 501的耐压。
接下来，在以下对MOSFET 501的制造方法进行说明。
参照图6，首先，准备SiC基板1。例如，准备由具有4H的多型的SiC而制作的、n型且低电阻的SiC基板1。通过SiC基板1的第一主面(在图中上表面)上的外延生长，在SiC基板1上形成n型的外延层20。能够通过例如化学气相沉积(CVD：Chemical Vapor Deposition)法进行外延生长。外延层20例如具有1×1015cm-3以上1×1017cm-3以下的施主杂质浓度和5μm以上100μm以下的厚度。
参照图7，通过对外延层20的表层部离子注入预定的掺杂物作为受主，形成p基极区域3。受主是例如铝(Al)或者硼(B)。离子注入的深度在不超过外延层20的厚度的范围内，为例如0.5～3μm左右。使受主浓度高于外延层20的施主浓度。此时，在外延层20中比受主的注入深度深的区域为漂移层2。
接下来，在外延层20的上表面形成注入掩模(未图示)。使用该注入掩模，将预定的掺杂物作为施主离子注入到漂移层2的上部。通过该离子注入，在漂移层2的上部形成电流扩散层31，剩余部成为电流扩散层32V以及漂移层2。换言之，在漂移层2的上部，设置有具有电流扩散层31和电流扩散层32V的电流扩散层30，其中电流扩散层31具有比漂移层2的杂质浓度高的杂质浓度，电流扩散层32V具有与漂移层2的杂质浓度相同的杂质浓度。参照图3，电流扩散层31的末端的位置被设为比活性单元区域101的最外周的元件沟槽TR1的外周方向的侧壁更靠近内侧、并且比内周方向的侧壁更靠近外侧。能够根据注入掩模的图案来调整电流扩散层31的端的位置。能够根据在用于注入掩模的图案化的光刻中使用的光罩的图案来调整注入掩模的图案。在离子注入后，去除注入掩模。
接下来，在外延层20的上表面形成其它注入掩模(未图示)。接下来，通过离子注入预定的掺杂物作为施主，形成源极区域4。在俯视图中，源极区域4以与之后形成的栅电极7的布局对应的格子形的图案被形成。由此，在形成栅电极7时，在栅电极7的两侧配设源极区域4。源极区域4的施主是例如氮(N)或者磷(P)。该施主的离子注入深度比p基极区域3的厚度浅。另外，该施主的杂质浓度高于p基极区域3的受主浓度，为例如1×1018cm-3～1×1021cm-3的范围。在离子注入后，去除注入掩模。
此外，形成p基极区域3、电流扩散层30以及源极区域4的工序的顺序是任意的，只要最终能得到图7所示的构造即可。
参照图8，为了形成后述的硬掩模，在外延层20的上表面首先形成硅氧化膜15。硅氧化膜15的厚度是例如1μm～2μm左右。在其上形成抗蚀剂掩模14。通过光刻技术，对抗蚀剂掩模14赋予元件沟槽TR1以及终端沟槽TR2(图3)的形成区域被开口的图案。元件沟槽TR1以及终端沟槽TR2(图2)具有格子形的图案，所以抗蚀剂掩模14具有该格子形的图案被反转的、矩阵形的图案。上述图案具有包围与外周单元区域102对应的长方形形状(参照图2)的开口。
参照图9，通过使用抗蚀剂掩模14的反应性离子蚀刻(RIE)处理(在图中参照箭头)，硅氧化膜15被图案化。换言之，抗蚀剂掩模14的图案被转印到硅氧化膜15。由此，根据硅氧化膜15形成硬掩模13。之后，去除抗蚀剂掩模14。
参照图10，通过使用硬掩模13的RIE处理，在外延层20形成贯通源极区域4、p基极区域3以及电流扩散层30的沟槽。即，形成元件沟槽TR1以及终端沟槽TR2。元件沟槽TR1以及终端沟槽TR2的深度为电流扩散层30的深度以上，为例如1.0μm～6.0μm左右。
参照图11，形成具有使元件沟槽TR1以及终端沟槽TR2露出的图案、即与抗蚀剂掩模14的图案同样地一部分缺损的矩阵形的图案的注入掩模16。通过使用注入掩模16的离子注入，在元件沟槽TR1以及终端沟槽TR2各自的底部形成保护扩散区域11以及终端扩散区域12。之后，去除注入掩模16。
此外，也可以省略形成注入掩模16，而替代地使用硬掩模13。由此，能够实现制造工序的简化以及成本削减。在该情况下，在用于形成元件沟槽TR1以及终端沟槽TR2的RIE处理完成时，硬掩模13需要具有为了作为离子注入掩模发挥功能而所需的厚度。能够根据最初形成的硅氧化膜15的厚度和RIE的条件来调整该时间点的硬掩模13的厚度。
接下来，为了电激活所注入的杂质，使用热处理装置来进行退火。例如，在氩(Ar)气等惰性气体气氛中或者真空中，在1300～1900℃左右的温度下，以30秒～1小时左右的时间进行该退火。
参照图12，在包括元件沟槽TR1以及终端沟槽TR2的底面以及侧面的、外延层20的上表面整个面上，形成具有作为栅极绝缘膜6以及绝缘膜6P(图3)的部分的硅氧化膜6A(绝缘膜)。该形成可以根据热氧化法或者沉积法的任意方法。接下来，在硅氧化膜6A上形成具有作为栅电极7以及栅极抽出电极7P(图3)的部分的多晶硅膜7A(导体膜)。该形成能够通过例如减压CVD法来进行。接下来，形成选择性地覆盖多晶硅膜7A中的、作为栅极抽出电极7P(图3)的部分的蚀刻掩模19。蚀刻掩模19具有从终端沟槽TR2中向外朝向元件区域100延伸的部分。元件沟槽TR1与终端沟槽TR2的间隔越大，越不要求精密的加工精度而能够容易地进行该部分的形成。接下来，通过使用蚀刻掩模19的蚀刻，对多晶硅膜7A进行图案化。
参照图13，通过上述图案化，形成栅极抽出电极7P以及栅电极7。栅电极7中的元件沟槽TR1内的部分由于元件沟槽TR1的宽度窄，所以即便未被蚀刻掩模19覆盖也能够残存。换言之，栅电极7中的元件沟槽TR1内的部分能够无需蚀刻掩模而通过蚀刻来形成。之后，去除蚀刻掩模19。
参照图14，在设置有栅极绝缘膜6以及栅电极7的外延层20上，进行利用减压CVD法来沉积绝缘膜和其图案化。以使层间绝缘膜8覆盖栅电极7的方式进行该图案化。另外，在该图案化时硅氧化膜6A(图13)也被图案化，从而形成栅极绝缘膜6以及绝缘膜6P。由此，形成贯通层间绝缘膜8以及栅极绝缘膜6而到达源极区域4以及p基极区域3的接触孔17。
接下来，在在接触孔17的底部露出的源极区域4以及p基极区域3的上表面上形成欧姆电极。例如，在包括接触孔17内的外延层20的上表面整个面上，形成以镍(Ni)为主成分的金属膜。接下来，使该金属膜通过600～1100℃的热处理与碳化硅反应，从而形成作为欧姆电极的硅化物膜。之后，通过使用硝酸、硫酸或盐酸、或者它们的与过氧化氢水的混合液等的湿法蚀刻来去除在层间绝缘膜8上残留的未反应的金属膜。也可以在去除在层间绝缘膜8上残留的金属膜之后，再次进行热处理。优选在比先前的热处理更高的温度下进行再次的热处理，由此实现更低接触电阻的欧姆接触。
进而，以覆盖欧姆电极和层间绝缘膜8的方式沉积Al合金、铜(Cu)等电极材料。由此，在层间绝缘膜8上以及在接触孔17内形成源电极9(图3)。另外，通过在作为SiC基板1的第二主面的背面上沉积Al合金或者Cu等电极材料，形成漏电极10。通过以上能得到MOSFET501(图3)。
根据本实施方式，电流扩散层31的杂质浓度比位于终端区域200附近的电流扩散层32V的杂质浓度高。由于电流扩散层31的杂质浓度高，在MOSFET 501处于导通状态时，在元件区域100中，除了其终端区域200附近以外，电流在横向上充分扩散。其结果是，能得到低的导通电阻。另一方面，电流扩散层32V具有比电流扩散层31的杂质浓度低的杂质浓度，从而在MOSFET 501处于反向偏置状态时，能够补偿保护扩散区域11A与终端扩散区域12之间的间隔SP2大于保护扩散区域11A以及11B之间的间隔SP1而引起的保护扩散区域11A与终端扩散区域12之间的、耗尽层从pn结面JF向漂移层2中的扩展不足。因此，防止保护扩散区域11A与终端扩散区域12之间的雪崩破坏所引起的耐压降低。根据以上，能得到具有低的导通电阻和高的耐压的MOSFET 501。
电流扩散层32V具有与漂移层2的杂质浓度相同的杂质浓度。由此，能够简化电流扩散层30的形成工序。
换言之，根据本实施方式，具有比漂移层2的杂质浓度高的杂质浓度的电流扩散层位于保护扩散区域11A与保护扩散区域11B之间。因此，在MOSFET 501处于导通状态时，在元件区域100中，除了其终端区域200附近以外，电流在横向上充分扩散。其结果是，能得到低的导通电阻。另一方面，在保护扩散区域11A与终端扩散区域12之间，漂移层2和p基极区域3直接相接。由此，在MOSFET 501处于反向偏置状态时，能够补偿保护扩散区域11A与终端扩散区域12之间的间隔SP2大于保护扩散区域11A以及11B之间的间隔SP1而引起的保护扩散区域11A与终端扩散区域12之间的、耗尽层从pn结面JF向漂移层2中的扩展不足。因此，防止保护扩散区域11A与终端扩散区域12之间的雪崩破坏所引起的耐压降低。根据以上，能得到具有低的导通电阻和高的耐压的MOSFET 501。
终端沟槽TR2具有面对元件区域100的漂移层2、p基极区域3以及源极区域4的侧面。由此，元件区域100中的面对终端沟槽TR2的部分也能够作为晶体管发挥功能。由此，能够进一步降低导通电阻。此外，在无需该作用的情况下，终端沟槽TR2不是必须面对漂移层2、p基极区域3以及源极区域4的全部。
具有比漂移层2的杂质浓度高的杂质浓度的电流扩散层31未设置于pn结面JF中的保护扩散区域11A与终端扩散区域12之间。由此，在MOSFET 501处于反向偏置状态时，能够进一步补偿保护扩散区域11A与终端扩散区域12之间的、耗尽层从pn结面JF向漂移层2中的扩展不足。因此，更可靠地防止保护扩散区域11A与终端扩散区域12之间的雪崩破坏所引起的耐压降低。
元件沟槽TR1具有被保护扩散区域11覆盖的底面。在该情况下，通过向元件沟槽TR1的底面的离子注入能够容易地形成保护扩散区域11。终端沟槽TR2具有被终端扩散区域12覆盖的底面。在该情况下通过向终端沟槽TR2的底面的离子注入能够容易地形成终端扩散区域12。
另外，多个元件沟槽TR1相互隔开与间隔SP1大致同样的间隔而设置。终端沟槽TR2从元件沟槽TR1隔开与间隔SP2大致同样的间隔而设置。换言之，在沟槽间隔窄的活性单元区域101设置高杂质浓度的电流扩散层31，从而降低导通电阻，同时在沟槽间隔宽的外周单元区域102不设置高杂质浓度的电流扩散层31，从而耐压高。由此，通过消除MOSFET 501内的耐压的失衡，能够防止雪崩电流集中到外周单元区域102而引起的热破坏。
(变形例)
在上述本实施方式中，如图3所示，元件沟槽TR1具有被保护扩散区域11覆盖的底面。另外，在平面布局中，保护扩散区域11整体与元件沟槽TR1的底面大致重叠。同样地，终端沟槽TR2具有被终端扩散区域12覆盖的底面。另外，在平面布局中，终端扩散区域12整体与终端沟槽TR2的底面大致重叠。
然而，保护扩散区域11不是必须与元件沟槽TR1的底面相接，位于比元件沟槽TR1深的位置即可。另外，在平面布局中，保护扩散区域11也可以不一定与元件沟槽TR1的底面重叠。另外，终端扩散区域12不是必须与终端沟槽TR2的底面相接，位于比终端沟槽TR2深的位置即可。另外，在平面布局中，终端扩散区域12也可以不一定与终端沟槽TR2的底面重叠。
另外，在本实施方式中，活性单元区域101具有正方形形状，外周单元区域102具有长方形形状，但也能够使用其它形状。因此，元件区域100中的栅电极7的形状不限定于格子形(图2)，也可以是例如条纹形。
参照图15，在第一变形例的MOSFET 501a中，在活性单元区域101以及外周单元区域102中，在外延层20设置有离开源极区域4的源极沟槽TS。源极沟槽TS贯通p基极区域3以及电流扩散层30而到达漂移层2。源极沟槽TS内被埋入有源电极9。本变形例的保护扩散区域11a覆盖源极沟槽TS的底面。
图16是概略地示出第二变形例的MOSFET 501b的结构的剖面图。MOSFET 501b是条纹型，因此栅电极7在元件区域100中沿着条纹方向(在图中为横向)延伸。本变形例的保护扩散区域11b沿着与条纹方向交叉的方向(在图中为与纸面垂直的方向)延伸。终端扩散区域12b不仅覆盖终端沟槽TR2的底面，而且还覆盖终端沟槽TR2的内周侧面的一部分。因此，终端扩散区域12b从终端区域200向元件区域100中延伸。即，终端扩散区域12b在元件区域100内具有作为从终端区域200向元件区域100中侵入的部分的侵入部分。在这样的情况下，侵入部分和与其邻接的保护扩散区域11b之间的间隔对应于间隔SP2。此外，不限于本变形例，在其它方式中也能够设置侵入部分。
<实施方式2>
参照图17，在本实施方式的MOSFET 502(电力用半导体装置)中，代替电流扩散层32V(图3：实施方式1)而设置有电流扩散层32L(第二电流扩散层)。电流扩散层32L的杂质浓度低于电流扩散层31的杂质浓度。即，电流扩散层32L的全部区域具有比电流扩散层31的杂质浓度低的杂质浓度。另外，电流扩散层32L的杂质浓度至少在电流扩散层32L的上表面(pn结面JF)高于漂移层2的杂质浓度。即，本实施方式是漂移层2与电流扩散层32L的杂质浓度不同的方式。在上述情况下，虽然漂移层2与电流扩散层32L的边界可能会有并不分明的情况，但在本说明书中，电流扩散层32L定义为与电流扩散层31相同的厚度的区域。因此，MOSFET 502构成为在保护扩散区域11A与终端扩散区域12之间，距离p基极区域3的下表面与电流扩散层31相同的厚度的区域(电流扩散层32L)中的杂质浓度低于电流扩散层31的杂质浓度、并且高于漂移层2的杂质浓度。
通过上述结构，与实施方式1同样地，pn结面JF上的电流扩散层30的杂质浓度在保护扩散区域11A与终端扩散区域12之间低于在保护扩散区域11A与保护扩散区域11B之间。
通过将用于形成电流扩散层30的离子注入条件在活性单元区域101与外周单元区域102之间设为不同，从而能得到具有相互不同的杂质浓度的电流扩散层31以及32L。
此外，关于上述以外的结构以及制造方法，由于与上述实施方式1的结构大致相同，所以对相同或者对应的要素附加相同符号，不重复其说明。
根据本实施方式，能够在漂移层2的杂质浓度与电流扩散层31的杂质浓度之间细致地调整保护扩散区域11A以及终端扩散区域12之间的杂质浓度。由此，能够进一步减小活性单元区域101的耐压与外周单元区域102的耐压的差异。
参照图18，在变形例的MOSFET 502a(电力用半导体装置)中，代替电流扩散层32L(图17)而设置有电流扩散层32T(第二电流扩散层)。电流扩散层32T具有区域32a以及区域32b。区域32a与漂移层2相接，通过区域32b与p基极区域3隔开。区域32b与p基极区域3相接，通过区域32a与漂移层2隔开。区域32a具有比电流扩散层31的杂质浓度低的杂质浓度，而可以具有与漂移层2的杂质浓度相同的杂质浓度。区域32b具有比区域32a的杂质浓度高的杂质浓度，而可以具有与电流扩散层31的杂质浓度相同的杂质浓度。根据本变形例也能得到与上述实施方式2大致同样的效果。
<实施方式3>
参照图19，在本实施方式的MOSFET 503(电力用半导体装置)中，代替电流扩散层32V(图3：实施方式1)而设置有电流扩散层32P(第二电流扩散层)。电流扩散层32P包括具有比电流扩散层31的杂质浓度低的杂质浓度的区域32h(第一区域)和具有比区域32h的杂质浓度高的杂质浓度的区域32i(第二区域)。区域32h以及32i各自与p基极区域3相接。
具体而言，区域32h具有与漂移层2的杂质浓度相同的杂质浓度。因此，区域32h是杂质浓度比电流扩散层31的杂质浓度低的区域。区域32i具有与电流扩散层31的杂质浓度相同的杂质浓度。
通过上述结构，pn结面JF上的电流扩散层30的杂质浓度在保护扩散区域11A与终端扩散区域12之间部分地低于在保护扩散区域11A与保护扩散区域11B之间。
能够通过变更在实施方式1中说明过的离子注入工序(参照图7)中的掩模图案，而无需特别增加注入次数地形成本实施方式的电流扩散层30。
此外，关于上述以外的结构以及制造方法，由于与上述实施方式1的结构大致相同，所以对相同或者对应的要素附加相同符号，不重复其说明。
根据本实施方式，能够根据电流扩散层32P中的区域32h与32i的比率来细致地调整保护扩散区域11A以及终端扩散区域12之间的有效的杂质浓度。电流扩散层32P的区域32h具有与漂移层2的杂质浓度相同的杂质浓度。由此，能够简化用于在漂移层2上设置区域32h的工序。电流扩散层32P的区域32i具有与电流扩散层31的杂质浓度相同的杂质浓度。由此，能够与电流扩散层31同时形成电流扩散层32P。
<实施方式4>
参照图20，在本实施方式的MOSFET 504(电力用半导体装置)中，代替电流扩散层32V(图3：实施方式1)而设置有电流扩散层32D(第二电流扩散层)。电流扩散层32D位于比电流扩散层31深的位置。换言之，电流扩散层32D的全部区域位于比电流扩散层31深的位置。因此，pn结面JF在保护扩散区域11A以及11B之间位于深度DP1，并且在保护扩散区域11A以及终端扩散区域12之间位于深度DP2，满足DP2>DP1。
在本实施方式中，可以与实施方式1～3同样地，电流扩散层32D(第二电流扩散层)具有比电流扩散层31(第一电流扩散层)的杂质浓度低的杂质浓度。为了满足与杂质浓度有关的该条件，电流扩散层32D(第二电流扩散层)除了关于其深度位置的特征以外，可具有与电流扩散层32V、32L、32T或者32P(图3、图17、图18或者图19)同样的结构。或者，也可以与实施方式1～3不同，电流扩散层32D具有与电流扩散层31的杂质浓度相同的杂质浓度。另外，在深度DP1与DP2之差大的情况下，电流扩散层32D有时也可以具有比电流扩散层31的杂质浓度高的杂质浓度。
此外，关于上述以外的结构以及制造方法，由于与上述实施方式1的结构大致相同，所以对相同或者对应的要素附加相同符号，不重复其说明。
根据本实施方式，相比于位于终端区域200附近的电流扩散层32D，电流扩散层31位于较浅的位置。由于电流扩散层31位于较浅的位置，从而在MOSFET 504处于导通状态时，在元件区域100中，除了其终端区域200附近以外，电流在横向上有效地扩散。其结果是，能得到低的导通电阻。另一方面，电流扩散层32D位于比电流扩散层31深的位置，从而在MOSFET 504处于反向偏置状态时，能够补偿保护扩散区域11A与终端扩散区域12之间的间隔SP2(图3)大于保护扩散区域11A以及11B之间的间隔SP1(图3)而引起的保护扩散区域11A与终端扩散区域12之间的、耗尽层从pn结面JF向漂移层2中的扩展不足。因此，防止保护扩散区域11A与终端扩散区域12之间的雪崩破坏所引起的耐压降低。根据以上，能得到具有低的导通电阻和高的耐压的MOSFET 504。
<实施方式5>
参照图21，在本实施方式的MOSFET 505(电力用半导体装置)中，代替电流扩散层32D(图20：实施方式4)而设置有电流扩散层32C(第二电流扩散层)。电流扩散层32C包括位于比电流扩散层31深的位置的区域32j(第一区域)和位于比区域32j浅的位置的区域32k(第二区域)。在本实施方式中，区域32k位于与电流扩散层31相同的深度。
由于区域32j比区域32k深，所以在电流扩散层32C形成的pn结面JF存在凹陷。沿着该凹陷存在外延层20中的电流扩散层32C上的部分。因此，外延层20在区域32j的上方，具有凹陷EV。以凹陷EV的外侧的外延层20的表面为基准，pn结面JF在保护扩散区域11A以及11B之间位于深度DP1，并且在保护扩散区域11A以及终端扩散区域12之间部分地位于深度DP2。在此，满足DP2>DP1。
为了设置区域32k以及32j的深度的差异，在离子注入工序(参照图7)中，在用于形成电流扩散层30以及p基极区域3的离子注入之前，在外延层20形成凹陷EV(图21)即可。向凹陷EV入射的离子向外延层20中更深地侵入，其结果是，在比区域32k的位置深的位置处形成区域32j。此外，可以在凹陷EV的形成之前或之后形成源极区域4。
此外，关于上述以外的结构以及制造方法，由于与上述实施方式4的结构大致相同，所以对相同或者对应的要素附加相同符号，不重复其说明。
根据本实施方式，在设置有凹陷EV的外延层20设置电流扩散层30，从而即使不变更离子注入的能量，也能够选择性地更深地配置电流扩散层30的一部分。由此，能够容易地在电流扩散层30设置在保护扩散区域11A以及终端扩散区域12之间位于更深的位置的区域32j。
<实施方式6>
图22以及图23是概略地示出本实施方式的MOSFET 506(电力用半导体装置)的结构的剖面图。图22的剖面的位置与图3等的剖面的位置对应。图23的剖面是设置有电流扩散层30的深度位置处的、与图22的剖面正交的剖面。
在MOSFET 506中，代替电流扩散层32V(图3：实施方式1)而设置有电流扩散层32Q(第二电流扩散层)。电流扩散层32Q具有与电流扩散层31的厚度相同的厚度。电流扩散层32Q包括区域32m(第一区域)和区域32n(第二区域)。区域32m具有与漂移层2的杂质浓度相同的杂质浓度。另外，区域32n具有与电流扩散层31的杂质浓度相同的杂质浓度。因此，区域32n的杂质浓度高于区域32m的杂质浓度。
区域32m以及32n各自与p基极区域3相接。区域32n设置于与栅极绝缘膜6相接的区域。换言之，区域32n不均地分布于元件沟槽TR1以及终端沟槽TR2的周围。电流扩散层32Q中的、除了区域32n以外的部分为区域32m。
区域32m(在图22中用虚线表示)具有与漂移层2的杂质浓度相等的杂质浓度，所以区域32m与漂移层2的边界是假想的边界。区域32m是位于p基极区域3的下部的区域，并且由具有与电流扩散层31相同的厚度的假想的区域来定义。如果不定义区域32m而根据其它观点更直接地说明本实施方式的结构，则可以说是在保护扩散区域11A与终端扩散区域12之间，在区域32n的外侧，不存在具有比漂移层2的杂质浓度高的杂质浓度的电流扩散层，漂移层2和p基极区域3直接相接。
能够通过变更在实施方式1中说明的离子注入工序(参照图7)中的掩模图案，而无需特别增加注入次数地形成本实施方式的电流扩散层30。
此外，关于上述以外的结构以及制造方法，由于与上述实施方式1的结构大致相同，所以对相同或者对应的要素附加相同符号，不重复其说明。
根据本实施方式，在与栅极绝缘膜6相接的区域设置有区域32n。即，在导通状态时在外周单元区域102中在作为电流路径的部位设置有区域32n。区域32n的杂质浓度与电流扩散层31的杂质浓度相同。因此，能够使外周单元区域102的导通电阻与活性单元区域101的导通电阻大致相同。因此，即使设置有可谓实质上未设置有电流扩散层的区域的区域32m，也能够抑制其导致的导通电阻增大。即，能够得到比MOSFET 501(图3：实施方式1)低的导通电阻。
另一方面，通过设置可谓实质上未设置有电流扩散层的区域的区域32m，在MOSFET506处于反向偏置状态时，能够补偿保护扩散区域11A与终端扩散区域12之间的、耗尽层从pn结面JF向漂移层2中的扩展不足。因此，防止保护扩散区域11A与终端扩散区域12之间的雪崩破坏所引起的耐压降低。
作为变形例，也可以在将区域32m的杂质浓度设为小于区域32n的杂质浓度以外还设为大于漂移层2的杂质浓度。根据本变形例，区域32m的杂质浓度大于漂移层2的杂质浓度，从而能够进一步降低导通电阻。另外，如果区域32m的杂质浓度不过大，则能够充分地得到补偿耗尽层的扩展不足的效果。此外，在该变形例中，与上述本实施方式不同，进行用于形成区域32m的离子注入工序。
<实施方式7>
图24是概略地示出本实施方式的MOSFET 507(电力用半导体装置)的结构的剖面图。图24的剖面的位置与图3等的剖面的位置对应，沿着图25以及图26的线XXIV。图25以及图26分别是设置有电流扩散层30以及保护扩散区域11的深度位置处的、与图24的剖面正交的剖面。
在MOSFET 507中，代替电流扩散层32V(图3：实施方式1)而设置有电流扩散层32R(第二电流扩散层)。电流扩散层32R具有与电流扩散层31的杂质浓度相同的杂质浓度。另外，电流扩散层32R具有与电流扩散层31的厚度相同的厚度。因此，在本实施方式中，包括电流扩散层31以及32R的电流扩散层30在面内方向上是均匀的。
参照图26，在本实施方式中，保护扩散区域11具有在与间隔SP1正交的方向(在图中为纵向)上夹着设置有间隔SP1的区域并且隔着间隔SP3(第三间隔)配置的部分。进而，保护扩散区域11具有在与间隔SP2正交的方向(在图中为纵向)上夹着设置有间隔SP2的区域并且隔着间隔SP4(第四间隔)配置的部分。间隔SP4小于间隔SP3。
在本实施方式中，电流扩散层30在面内方向上是均匀的。由此，在电流扩散层30内无需设置杂质浓度的分布。因此，在离子注入工序(参照图7)中，在用于形成电流扩散层30的离子注入工序中不需要掩模图案。另外，用于形成p基极区域3的离子注入工序也不需要掩模图案，所以还能够连续地进行这些工序。由此，能够削减制造工序。
此外，关于上述以外的结构以及制造方法，由于与上述实施方式1的结构大致相同，所以对相同或者对应的要素附加相同符号，不重复其说明。
根据本实施方式，设置电流扩散层30，从而能得到低的导通电阻。具体而言，在活性单元区域101以及外周单元区域102的所有区域设置有均匀的电流扩散层30。因此，在外周单元区域102中也与活性单元区域101同样地，能得到由电流扩散层30所起到的、抑制导通电阻的效果。
另一方面，使间隔SP4小于间隔SP3，从而在MOSFET 507处于反向偏置状态时，能够补偿间隔SP2大于间隔SP1而引起的耗尽层的扩展不足。换言之，由于耗尽层沿着间隔SP4扩展，从而能够补偿耗尽层沿着间隔SP2的扩展不足。因此，防止保护扩散区域11A与终端扩散区域12之间的雪崩破坏所引起的耐压降低。
作为变形例，也可以代替电流扩散层32R而应用在实施方式1～6中说明过的电流扩散层32C、32D、32L、32P、32Q、32T、32V等。由此，能够更自由地分别调整导通电阻以及耐压。此外，在该变形例中，与上述本实施方式不同，在用于形成电流扩散层30的离子注入工序中使用掩模图案。
此外，本发明能够在该发明的范围内，自由地组合各实施方式或者将各实施方式适宜地变形、省略。例如，作为SiC以外的宽带隙半导体，能够使用氮化镓(GaN：GaliumNitride)系材料或者金刚石。另外，也可以代替SiC基板1而使用具有导电性的其它基板。该基板优选为适于上述宽带隙半导体的外延生长，例如由同样的宽带隙半导体构成。另外，也可以使用氧化膜以外的绝缘膜作为MOSFET的栅极绝缘膜。即，电力用半导体装置也可以是MOSFET以外的MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)。另外，电力用半导体装置不限定于MISFET，也可以是例如IGBT。为了构成IGBT，例如，将基板的导电类型设为第二导电类型，或者在基板与第二电极之间设置第二导电类型的集电极层。在该情况下，第一电极以及第二电极分别作为IGBT的发射极电极以及集电极电极而发挥功能。另外，也可以是第一导电类型为p型并且第二导电类型为n型。此时，将上述说明中的施主置换为受主，将受主置换为施主。
虽然详细说明了本发明，但上述说明在所有方面中仅为例示，本发明不限于此。理解为未例示的无数变形例为不脱离本发明的范围而能够想到的。

Claims (12)

1.一种电力用半导体装置，具备：
第一导电类型的漂移层，由宽带隙半导体构成；
第二导电类型的基极区域，在元件区域中，形成于所述漂移层的上部；
第一导电类型的源极区域，形成于所述基极区域的上部；
栅极绝缘膜，形成于元件沟槽的侧面及底面，所述元件沟槽形成为贯通所述基极区域及所述源极区域而到达所述漂移层；
栅电极，在所述元件沟槽的内部隔着所述栅极绝缘膜形成；
第二导电类型的保护扩散区域，在所述元件区域的所述漂移层内，形成于比所述元件沟槽深的位置；
第一导电类型的电流扩散层，形成于所述基极区域的下部；
栅极抽出电极，在包围所述元件区域的终端区域中在侧面与所述基极区域相接的终端沟槽内隔着绝缘膜形成，与所述栅电极电连接；以及
第二导电类型的终端扩散区域，在所述终端区域中，形成于比所述终端沟槽深的位置，
在剖视图中，
所述保护扩散区域具有：第一保护扩散区域，在所述元件区域内配置于最接近所述终端区域的位置；以及第二保护扩散区域，与所述第一保护扩散区域隔着第一间隔配置，
作为所述终端扩散区域与所述第一保护扩散区域之间的距离的第二间隔大于所述第一间隔，
所述电流扩散层具有：第一电流扩散层，位于所述第一保护扩散区域与所述第二保护扩散区域之间且具有比所述漂移层的杂质浓度高的杂质浓度；以及第二电流扩散层，位于所述第一保护扩散区域与所述终端扩散区域之间，
所述第二电流扩散层包括具有比所述第一电流扩散层的杂质浓度低的杂质浓度的区域。
2.根据权利要求1所述的电力用半导体装置，其中，
所述第二电流扩散层具有与所述漂移层的杂质浓度相同的杂质浓度。
3.根据权利要求1所述的电力用半导体装置，其中，
所述第二电流扩散层具有比所述漂移层的杂质浓度高的杂质浓度。
4.根据权利要求1所述的电力用半导体装置，其中，
所述第二电流扩散层包括：
第一区域，具有比所述第一电流扩散层的杂质浓度低的杂质浓度；以及
第二区域，具有比所述第一区域的杂质浓度高的杂质浓度。
5.根据权利要求4所述的电力用半导体装置，其中，
所述第一区域具有与所述漂移层的杂质浓度相同的杂质浓度。
6.根据权利要求4所述的电力用半导体装置，其中，
所述第二区域具有与所述第一电流扩散层的杂质浓度相同的杂质浓度。
7.根据权利要求5所述的电力用半导体装置，其中，
所述第二区域具有与所述第一电流扩散层的杂质浓度相同的杂质浓度。
8.根据权利要求4所述的电力用半导体装置，其中，
所述第二区域具有与所述第一电流扩散层的杂质浓度相同的杂质浓度，设置于与所述栅极绝缘膜相接的区域。
9.根据权利要求1至8中的任意一项所述的电力用半导体装置，其中，
所述第二电流扩散层具有与所述第一电流扩散层的厚度相同的厚度。
10.一种电力用半导体装置，具备：
第一导电类型的漂移层，由宽带隙半导体构成；
第二导电类型的基极区域，在元件区域中，形成于所述漂移层的上部；
第一导电类型的源极区域，形成于所述基极区域的上部；
栅极绝缘膜，形成于元件沟槽的侧面及底面，该元件沟槽形成为贯通所述基极区域及所述源极区域而到达所述漂移层；
栅电极，在所述元件沟槽的内部隔着所述栅极绝缘膜形成；
第二导电类型的保护扩散区域，在所述元件区域的所述漂移层内，形成于比所述元件沟槽深的位置；
第一导电类型的电流扩散层，形成于所述基极区域的下部；
栅极抽出电极，在包围所述元件区域的终端区域中在侧面与所述基极区域相接的终端沟槽内隔着绝缘膜形成，与所述栅电极电连接；以及
第二导电类型的终端扩散区域，在所述终端区域中，形成于比所述终端沟槽深的位置，
在剖视图中，所述保护扩散区域具有：第一保护扩散区域，在所述元件区域内配置于最接近所述终端区域的位置；以及第二保护扩散区域，与所述第一保护扩散区域隔着第一间隔配置，作为所述终端扩散区域与所述第一保护扩散区域之间的距离的第二间隔大于所述第一间隔，
所述保护扩散区域具有：
第一部分，在与所述第一间隔正交的方向上，夹着设置有所述第一间隔的区域并且隔着第三间隔配置；以及
第二部分，在与所述第二间隔正交的方向上，夹着设置有所述第二间隔的区域并且隔着第四间隔配置，
所述第四间隔小于所述第三间隔。
11.一种电力用半导体装置，具备：
第一导电类型的漂移层，由宽带隙半导体构成；
第二导电类型的基极区域，在元件区域中，形成于所述漂移层的上部；
第一导电类型的源极区域，形成于所述基极区域的上部；
栅极绝缘膜，形成于元件沟槽的侧面及底面，该元件沟槽形成为贯通所述基极区域及所述源极区域而到达所述漂移层；
栅电极，在所述元件沟槽的内部隔着所述栅极绝缘膜形成；
第二导电类型的保护扩散区域，在所述元件区域的所述漂移层内，形成于比所述元件沟槽深的位置；
第一导电类型的电流扩散层，形成于所述基极区域的下部；
栅极抽出电极，在包围所述元件区域的终端区域中在侧面与所述基极区域相接的终端沟槽内隔着绝缘膜形成，与所述栅电极电连接；以及
第二导电类型的终端扩散区域，在所述终端区域中，形成于比所述终端沟槽深的位置，
在剖视图中，
所述保护扩散区域具有：第一保护扩散区域，在所述元件区域内配置于最接近所述终端区域的位置；以及第二保护扩散区域，与所述第一保护扩散区域隔着第一间隔配置，
作为所述终端扩散区域与所述第一保护扩散区域之间的距离的第二间隔大于所述第一间隔，
所述电流扩散层具有：第一电流扩散层，位于所述第一保护扩散区域与所述第二保护扩散区域之间且具有比所述漂移层的杂质浓度高的杂质浓度；以及第二电流扩散层，位于所述第一保护扩散区域与所述终端扩散区域之间且具有与所述第一电流扩散层的厚度相同的厚度，
所述第二电流扩散层具有位于比所述第一电流扩散层深的位置的区域。
12.根据权利要求11所述的电力用半导体装置，其中，
所述第二电流扩散层包括：第一区域，位于比所述第一电流扩散层深的位置；以及第二区域，位于比所述第一区域浅的位置。
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