CN104078504A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN104078504A
CN104078504A CN201410055965.0A CN201410055965A CN104078504A CN 104078504 A CN104078504 A CN 104078504A CN 201410055965 A CN201410055965 A CN 201410055965A CN 104078504 A CN104078504 A CN 104078504A
Authority
CN
China
Prior art keywords
semiconductor layer
semiconductor device
type semiconductor
shaped semiconductor
shaped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410055965.0A
Other languages
English (en)
Other versions
CN104078504B (zh
Inventor
冈彻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2013063331A external-priority patent/JP6036461B2/ja
Priority claimed from JP2013220954A external-priority patent/JP6107597B2/ja
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Publication of CN104078504A publication Critical patent/CN104078504A/zh
Application granted granted Critical
Publication of CN104078504B publication Critical patent/CN104078504B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Led Devices (AREA)

Abstract

本发明提供一种半导体装置及其制造方法。其中，半导体装置具备：第一n型半导体层，其具有第一界面、和构成从第一界面突出的凸部的上面的第二界面；p型半导体层，其是层叠于第一n型半导体层的p型半导体层，层叠于第一界面的第一部位、和层叠于第二界面的第二部位一样连接；第二n型半导体层；槽部，其是从第二n型半导体层贯通p型半导体层，并下陷至第一n型半导体层中的上述凸部的内侧。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
作为半导体装置（半导体器件、半导体元件）的结构，已知有在沟槽（槽部）形成栅极电极的沟槽栅极结构。在专利文献1～4中记载了为了缓和在沟槽栅极结构中的沟槽的底部产生的电场集中，而在沟槽底部的附近形成p型半导体。在专利文献5～9中记载了为了缓和在沟槽栅极结构中的沟槽的底部产生的电场集中，使用离子注入以及热扩散的至少一方，在沟槽底部形成p型半导体作为浮置区域。通过这些技术，能够使半导体装置的耐电压提高。
专利文献1：日本特开平6－224437号公报
专利文献2：日本特开2001－267570号公报
专利文献3：日本特开2009－117593号公报
专利文献4：日本特开2011－44513号公报
专利文献5：日本特开平1－310576号公报
专利文献6：日本特开平10－98188号公报
专利文献7：日本特开2005－116822号公报
专利文献8：日本特开2007－158275号公报
专利文献9：日本特开2009－267029号公报
专利文献1、2的沟槽栅极结构存在如下课题，即：由于通过离子注入在沟槽底部的附近形成p型半导体，所以不能够适用于难以通过离子注入形成p型半导体的半导体（例如以氮化镓（GaN）为代表的III族氮化物半导体）。
专利文献3、4的沟槽栅极结构存在如下课题，即：由于通过选择再生长在沟槽底部的附近形成p型半导体，所以制造工序复杂化，其中，选择再生长是在通过掩蔽选择出的区域进行晶体生长的。
专利文献3、4的沟槽栅极结构存在如下课题，即：在通过选择再生长在沟槽底部的附近形成p型半导体时，已经形成的p型半导体的掺杂物（杂质）向已经形成的n型半导体层扩散，从而已经形成的n型半导体层的电特性恶化（例如通态电阻的增加）。
在专利文献5～9的沟槽栅极结构中存在如下课题，即：由于p型半导体的掺杂物（杂质）向n型半导体层扩散，n型半导体层的电特性恶化（例如沟道长以及通态电阻的增加）。特别是在应用于难以通过离子注入形成p型半导体的半导体（例如以氮化镓（GaN）为代表的III族氮化物半导体）的情况下，由于需要以较高温度进行长时间的加热处理（例如900℃、60分钟），所以n型半导体层中的电特性的恶化显著。
在半导体装置中的使用了沟槽的终端结构中也存在与沟槽栅极结构相同的课题。
发明内容
因此，期望一种能够使具有沟槽的半导体装置的电特性提高的技术。除此而外，在半导体装置中也期望实现微细化、低成本化、省资源化、制造容易化、使用方便性提高、耐老化性提高等。
根据本发明的一方式，提供一种半导体装置。该半导体装置具备：第一n型半导体层，其具有第一界面、和构成从上述第一界面突出的凸部的上面的第二界面；p型半导体层，其是层叠于上述第一n型半导体层的p型半导体层，层叠于上述第一界面的第一部位、和层叠于上述第二界面的第二部位一致地连接；第二n型半导体层，其层叠于上述p型半导体层；槽部，其从上述第二n型半导体层贯通上述p型半导体层，并下陷至上述第一n型半导体层中的上述凸部的内侧。根据该方式，能够通过p型半导体层缓和槽部中的电场集中。其结果，能够使半导体装置的电特性提高。
在上述方式的半导体装置中，上述p型半导体层还可以具有朝向上述凸部突出的突出方向沿上述凸部隆起的第一隆起部，上述第二n型半导体层还可以具有朝向上述突出方向沿上述第一隆起部隆起的第二隆起部。根据该方式，能够缓和形成在具有各隆起部的各半导体层上的槽部中的电场集中。
上述方式的半导体装置还可以具备隔着绝缘膜形成于上述槽部的电极。根据该方式，能够缓和隔着绝缘膜形成了电极的槽部中的电场集中。
在上述方式的半导体装置中，上述凸部从上述第一界面突出的高度Hm可以比上述第一部位中的上述p型半导体层的厚度Tp和上述第一部位中的上述第二n型半导体层的厚度Tn相加而得的厚度Tu小。根据该方式，能够使形成在凸部上的各型半导体层的晶体质量提高。
在上述方式的半导体装置中，也可以为上述槽部相对于上述凸部的上述上面下陷的深度h1是0μm以上，且是上述凸部从上述第一界面突出的高度Hm加上0.4μm后的深度以下。根据该方式，能够确保正向电流的流动，有效实现槽部中的电场集中的缓和。
在上述方式的半导体装置中，也可以为上述凸部突出的沿X轴方向的、从上述第一界面至上述槽部的底面的高度h2在从上述第一界面朝向上述第二界面的＋X轴方向侧是1.0μm以下，且在从上述第二界面朝向上述第一界面的－X轴方向侧是0.4μm以下。根据该方式，能够抑制第一n型半导体层的厚度的增大，并且能够有效实现槽部中的电场集中的缓和。
在上述方式的半导体装置中，上述凸部的侧端和上述槽部的底面之间的距离w1也可以满足0.1μm≤w1≤2.0μm。根据该方式，能够抑制距离w1过近引起的通态电阻的增加，并且能够抑制距离w1过远引起的槽部中的电场集中的增加。
在上述方式的半导体装置中，上述凸部的侧端和上述槽部的底面之间的距离w1也可以满足0.2μm≤w1≤1.0μm。根据该方式，能够进一步抑制距离w1过近引起的通态电阻的增加，并且能够进一步抑制距离w1过远引起的槽部中的电场集中的增加。
上述方式的半导体装置还可以具备层叠于上述第一n型半导体层和上述p型半导体层之间的第三n型半导体层。根据该方式，能够使p型半导体层的晶体质量提高。
上述方式的半导体装置还可以具备层叠于上述第一n型半导体层和上述p型半导体层之间的本征半导体层。根据该方式，能够使p型半导体层的晶体质量提高。
在上述方式的半导体装置中，上述第一部位中的受主浓度也可以与上述第二部位中的受主浓度相同。根据该方式，能够通过从第一部位至第二部位均质的p型半导体层来缓和槽部中的电场集中。
在上述方式的半导体装置中，上述第一n型半导体层、上述p型半导体层、以及上述第二n型半导体层也可以是主要由氮化镓（GaN）构成的半导体层。根据该方式，在难以通过离子注入形成p型半导体的GaN系的半导体装置中，能够提高耐电压。
在上述方式的半导体装置中，也可以为上述槽部是多个，上述凸部至少在比上述多个槽部中位于上述半导体装置的终端侧的槽部靠近上述终端侧，从上述第一界面突出。根据该方式，至少能够缓和位于终端侧的槽部中的电场集中。
在上述方式的半导体装置中，还可以具备：台阶部，其形成在上述半导体装置的比上述槽部靠近终端侧，从上述第二n型半导体层经由上述p型半导体层至上述第一n型半导体层；绝缘膜，其具有电绝缘性，并覆盖上述台阶部；电极，其具有导电性，并层叠于上述绝缘膜，且在与上述台阶部之间夹有上述绝缘膜。根据该方式，通过由台阶部中的绝缘膜以及电极形成的场板结构，能够缓和产生于台阶部中的第一n型半导体层和p型半导体层的pn结部的电场集中。
在上述方式的半导体装置中，还具备形成于从上述第二n型半导体层至上述p型半导体层的凹部的源极电极、和隔着绝缘膜形成于上述槽部的栅极电极，在沿层叠有上述第一n型半导体层、上述p型半导体层以及上述第二n型半导体层的层叠方向的剖面中，也可以交替地配置上述源极电极的一部分和上述栅极电极的一部分。根据该方式，在由上述源极电极以及上述栅极电极的各部位构成的多个元件的每一个元件中，分别能够缓和电极集中。
在上述方式的半导体装置中，上述第一n型半导体层包括从上述p型半导体层分离的下层侧的n型半导体层、和具有上述第一界面以及上述第二界面的上层侧的n型半导体层，在上述下层侧的n型半导体层的、与上述凸部对应的位置形成有具有其他上面的其他凸部，在上述其他凸部的上述其他上面层叠有与上述p型半导体层不同的其他p型半导体层，上述槽部也可以下陷至上述其他p型半导体层。根据该方式，能够通过其他p型半导体层缓和槽部的电场集中。其结果，能够提高半导体装置的电特性。
在上述方式的半导体装置中，上述槽部也可以是具有下陷至上述其他p型半导体层的内侧的底面的形状，或者也可以是具有比上述其他p型半导体层宽的底面的形状。根据该方式，在具有下陷至其他p型半导体层的内侧的底面的情况下，在形成槽部时，能够实现槽部相对于其他p型半导体层的定位的容易化。另外，在具有比其他p型半导体层宽的底面的情况下，能够通过其他p型半导体层进一步抑制耗尽层向上层侧的n型半导体层扩展引起的通态电阻的增加。
在上述方式的半导体装置中，上述第一n型半导体层还可以包括层叠于上述下层侧的n型半导体层以及上述其他p型半导体层、和上述上层侧的n型半导体层之间的其他半导体层。根据该方式，能够提高上层侧的n型半导体层的晶体质量。
根据本发明的一方式，提供一种半导体装置的制造方法。该制造方法包括：形成第一n型半导体层的工序；通过干式蚀刻在上述第一n型半导体层上形成凸部的工序；通过晶体生长在上述第一n型半导体层中的包括上述凸部的表面上形成p型半导体层的工序；通过晶体生长在上述p型半导体层的表面上形成第二n型半导体层的工序；通过干式蚀刻形成从上述第二n型半导体层贯通上述p型半导体层，并下陷至上述第一n型半导体层中的上述凸部的内侧的槽部的工序。根据该方式，不使用离子注入以及选择再生长，就能够以能够缓和槽部的电场集中的方式形成p型半导体层。其结果，能够抑制制造成本。另外，能够抑制p型半导体层的掺杂物向第一n型半导体层以及第二n型半导体层的至少一方扩散引起的通态电阻的增加。
在上述方式的半导体装置的制造方法中，形成上述凸部的工序也可以包括进行了上述干式蚀刻后，对上述第一n型半导体层实施湿式蚀刻的工序。根据该方式，能够通过湿式蚀刻缓和第一n型半导体层的表面中的由干式蚀刻引起的损伤，能够容易进行p型半导体层的晶体生长。
根据本发明的一方式，提供一种半导体装置。该半导体装置具备：第一n型半导体层，其形成了具有上面的凸部；第一p型半导体层，其层叠于上述凸部的上述上面；第二n型半导体层，其层叠于上述第一n型半导体层以及上述第一p型半导体层；第二p型半导体层，其层叠于上述第二n型半导体层；第三n型半导体层，其层叠于上述第二p型半导体层；槽部，其是从上述第三n型半导体层贯通上述第二p型半导体层和上述第二n型半导体层，并下陷至上述第一p型半导体层。根据该方式，能够通过第一p型半导体层缓和槽部的电场集中。其结果，能够提高半导体装置的电特性。
在上述方式的半导体装置中，上述第一n型半导体层也可以仅在上述凸部的上述上面与上述第一p型半导体层邻接。根据该方式，能够通过第一p型半导体层有效实现槽部的电场集中的缓和。
在上述方式的半导体装置中，上述第二n型半导体层也可以具有朝向上述凸部突出的突出方向，沿上述凸部以及上述第一p型半导体层隆起的第一隆起部；上述第二p型半导体层也可以具有朝向上述突出方向沿上述第一隆起部隆起的第二隆起部；上述第三n型半导体层也可以具有朝向上述突出方向沿上述第二隆起部隆起的第三隆起部。根据该方式，能够缓和形成于具有各隆起部的各半导体层的槽部的电场集中。
上述方式的半导体装置还可以具备隔着绝缘膜形成于上述槽部的电极。根据该方式，能够缓和隔着绝缘膜形成了电极的槽部的电场集中。
在上述方式的半导体装置中，上述第一p型半导体层的厚度Tp1也可以是0.1μm以上。根据该方式，能够通过第一p型半导体层有效实现槽部的电场集中的缓和。
在上述方式的半导体装置中，上述凸部的高度Hn1和上述第一p型半导体层的厚度Tp1相加的高度Hm也可以比上述第二n型半导体层的厚度Tn2、上述第二p型半导体层的厚度Tp2和上述第三n型半导体层的厚度Tn3相加的厚度Tu小。根据该方式，能够提高形成在凸部以及第一p型半导体层上的各半导体层的晶体质量。
在上述方式的半导体装置中，上述第二n型半导体层的厚度Tn2也可以是上述第一p型半导体层的厚度Tp1以上。根据该方式，能够提高第二n型半导体层的晶体质量。
在上述方式的半导体装置中，上述第二n型半导体层的厚度Tn2也可以是0.2μm以上。根据该方式，能够通过第一p型半导体层抑制耗尽层向第二n型半导体层扩展引起的通态电阻的增加。
在上述方式的半导体装置中，上述第二n型半导体层的厚度Tn2也可以是0.5μm以上。根据该方式，能够通过第一p型半导体层进一步抑制耗尽层向第二n型半导体层扩展引起的通态电阻的增加。
在上述方式的半导体装置中，上述槽部也可以形成下陷至上述第一p型半导体层的内侧的形状。根据该方式，在形成槽部时，能够实现槽部相对于第一p型半导体层的定位的容易化。
在上述方式的半导体装置中，上述第一p型半导体层的侧端和上述槽部的底面之间的距离w1也可以是0.5μm以下。根据该方式，能够通过第一p型半导体层抑制耗尽层向第二n型半导体层扩展引起的通态电阻的增加。
在上述方式的半导体装置中，上述第一p型半导体层的侧端和上述槽部的底面之间的距离w1也可以是0.25μm以下。根据该方式，能够通过第一p型半导体层进一步抑制耗尽层向第二n型半导体层扩展引起的通态电阻的增加。
在上述方式的半导体装置中，上述凸部以及上述第一p型半导体层也可以比上述槽部的底面窄。根据该方式，能够通过第一p型半导体层进一步抑制耗尽层向第二n型半导体层扩展引起的通态电阻的增加。
在上述方式的半导体装置中，上述第一p型半导体层的侧端和上述槽部的底面之间的距离w2也可以是0.5μm以下。根据该方式，能够通过第一p型半导体层有效实现槽部的电场集中的缓和。
上述方式的半导体装置还可以具备层叠于上述第一n型半导体层以及上述第一p型半导体层和上述第二n型半导体层之间的其他n型半导体层。根据该方式，能够提高第二n型半导体层的晶体质量。
上述方式的半导体装置还可以具备层叠于上述第一n型半导体层以及上述第一p型半导体层和上述第二n型半导体层之间的本征半导体层。根据该方式，能够提高第二n型半导体层的晶体质量。
在上述方式的半导体装置中，也可以在沿上述第一p型半导体层扩展的方向延伸的、通过上述第一p型半导体层的虚拟平面上存在上述第二p型半导体层。根据该方式，能够通过第一p型半导体层以及第二p型半导体层进一步缓和槽部的电场集中。
在上述方式的半导体装置中，上述第一n型半导体层、上述第二n型半导体层、上述第三n型半导体层、上述第一p型半导体层、以及上述第二p型半导体层也可以是主要由氮化镓（GaN）构成的半导体层。根据该方式，能够在难以通过离子注入形成p型半导体的GaN系的半导体装置中提高耐电压。
根据本发明的一方式，提供一种半导体装置的制造方法。该制造方法具备：形成第一n型半导体层的工序；通过晶体生长在上述第一n型半导体层上形成第一p型半导体层形成的工序；通过对上述第一n型半导体层和上述第一p型半导体层的干式蚀刻，在上述第一n型半导体层上形成上面层叠有上述第一p型半导体层的凸部的工序；通过晶体生长在上述第一n型半导体层以及上述第一p型半导体层的各表面上形成第二n型半导体层的工序；通过晶体生长在上述第二n型半导体层的表面上形成第二p型半导体层的工序；通过晶体生长在上述第二p型半导体层的表面上形成第三n型半导体层的工序；通过干式蚀刻形成从上述第三n型半导体层贯通上述第二p型半导体层和上述第二n型半导体层，并下陷至上述第一p型半导体层的槽部的工序。根据该方式，不使用离子注入以及热扩散，就能够缓和槽部的电场集中地形成第一p型半导体层。因此，能够抑制第一p型半导体层的掺杂物向第一n型半导体层以及第二n型半导体层的至少一方扩散引起的通态电阻的增加、和第二p型半导体层的掺杂物向第三n型半导体层扩散引起的通态电阻的增加。其结果，能够提高半导体装置的电特性。
在上述方式的半导体装置的制造方法中，形成上述凸部的工序也可以包括在进行了上述干式蚀刻后，对上述第一n型半导体层和上述第一p型半导体层进行湿式蚀刻的工序。根据该方式，能够通过湿式蚀刻缓和第一n型半导体层以及第一p型半导体层的各表面中的由干式蚀刻引起的损伤，所以能够容易进行第二n型半导体层的晶体生长。
本发明也能够以半导体装置以及其制造方法以外的各种方式来实现。例如，本申请发明能够以设置有上述方式的半导体装置的电气设备、制造上述方式的半导体装置的制造装置等的方式实现。
附图说明
图1是示意地表示第一实施方式中的半导体装置的结构的剖视图。
图2是示意地表示以凸部以及槽部为中心放大了的半导体装置的结构的剖视图。
图3是表示半导体装置的制造方法的工序图。
图4是表示处于制造中途的半导体装置的结构的说明图。
图5是表示处于制造中途的半导体装置的结构的说明图。
图6是表示处于制造中途的半导体装置的结构的说明图。
图7是表示处于制造中途的半导体装置的结构的说明图。
图8是表示处于制造中途的半导体装置的结构的说明图。
图9是示意地表示评价试验所使用的半导体装置的结构的剖视图。
图10是表示评价试验的结果的说明图。
图11是示意地表示第二实施方式中的半导体装置的结构的剖视图。
图12是示意地表示第三实施方式中的半导体装置的结构的剖视图。
图13是示意地表示第四实施方式中的半导体装置的结构的剖视图。
图14是示意地表示第五实施方式中的半导体装置的结构的剖视图。
图15是示意地表示第五实施方式的变形例中的半导体装置的结构的剖视图。
图16是示意地表示第六实施方式中的半导体装置的结构的剖视图。
图17是示意地表示第六实施方式的变形例中的半导体装置的结构的剖视图。
图18是示意地表示第七实施方式中的半导体装置的结构的剖视图。
图19是示意地表示以槽部为中心放大了的半导体装置的结构的剖视图。
图20是表示半导体装置的制造方法的工序图。
图21是表示处于制造中途的半导体装置的结构的说明图。
图22是表示处于制造中途的半导体装置的结构的说明图。
图23是表示处于制造中途的半导体装置的结构的说明图。
图24是表示处于制造中途的半导体装置的结构的说明图。
图25是表示处于制造中途的半导体装置的结构的说明图。
图26是表示处于制造中途的半导体装置的结构的说明图。
图27是示意地表示评价试验所使用的半导体装置的结构的剖视图。
图28是表示评价试验的结果的说明图。
图29是示意地表示第八实施方式中的半导体装置的结构的剖视图。
图30是示意地表示第九实施方式中的半导体装置的结构的剖视图。
图31是表示评价试验的结果的说明图。
图32是示意地表示第十实施方式中的半导体装置的结构的剖视图。
图33是表示评价试验的结果的说明图。
图34是示意地表示第十一实施方式中的半导体装置的结构的剖视图。
图35是示意地表示第十二实施方式中的半导体装置的结构的剖视图。
符号说明
10…半导体装置；10a～10e…处于制造中途的半导体装置；12、13、14、15、16、17、18…半导体装置；60…半导体装置；60a～60f…处于制造中途的半导体装置；62…半导体装置；63…半导体装置；64…半导体装置；65…半导体装置；66…半导体装置；90…半导体装置；90B…半导体装置；110…基板；120…n型半导体层；121、121D…第一界面；122、122D…第二界面；125…半导体层；130…p型半导体层；131、131D…第一部位；132、132D…第二部位；135、135D…隆起部；140…n型半导体层；145、145D…隆起部；150、150E…凸部；152…部位；158…部位；170、170D…槽部；172…部位；180…凹部；192…台阶部；194…终端部；210…电极；230…电极；232…电极；234…电极；250…电极；260E、260F…电极；269E、269F…部位；340、340D…绝缘膜；345D…填充部；350E、350F…绝缘膜；359E、359F…部位；410E、410F…场板结构；610…基板；620…n型半导体层；626、626F…凸部；627、627F…上面；628…部位；630、630F…p型半导体层；635…半导体层；640…n型半导体层；645、645F…隆起部；650…p型半导体层；655、655F…隆起部；660…n型半导体层；665、665F…隆起部；670、670F…槽部；672…部位；680…凹部；710…电极；730…电极；732…电极；734…电极；750…电极；840、840F…绝缘膜；845F…填充部；910、910B…基板；920、920B…n型半导体层；930、930B…p型半导体层；940、940B…n型半导体层；970、970B…槽部；980、980B…凹部；991、993、995、991B、993B、995B…电极；994、994B…绝缘膜。
具体实施方式
A.第一实施方式
A－1.半导体装置的结构
图1是示意地表示第一实施方式中的半导体装置10的结构的剖视图。半导体装置10是使用氮化镓（GaN）形成的GaN系的半导体装置。在本实施方式中，半导体装置10是沟槽栅型MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor：金属氧化物半导体场效晶体管），用于电力控制，也被称作功率器件。
半导体装置10具备基板110、n型半导体层120、p型半导体层130、n型半导体层140、电极210、230、250、绝缘膜340。在半导体装置10形成有槽部170以及凹部180。半导体装置10具有n型半导体层120、型半导体层130以及n型半导体层140依次层叠而成的结构。半导体装置10具有在槽部170形成电极250的沟槽栅极结构。
在图1中示出相互正交的XYZ轴。图1的XYZ轴中的X轴是沿n型半导体层120层叠于基板110的层叠方向的轴。沿X轴的X轴方向中的＋X轴方向是从基板110朝向n型半导体层120的方向，－X轴方向是与＋X轴方向相对的方向。图1的XYZ轴中的、Y轴以及Z轴是与X轴正交且相互正交的轴。沿Y轴的Y轴方向中的、＋Y轴方向是从图1的纸面左侧朝向纸面右侧的方向，－Y轴方向是与＋Y轴方向相对的方向。沿Z轴的Z中的＋Z轴方向是从图1的纸面侧朝向纸面内侧的方向，－Z轴方向是与＋Z轴方向相对的方向。
半导体装置10的基板110是沿Y轴以及Z轴扩展的半导体层。在本实施方式中，基板110主要由氮化镓（GaN）构成，以比n型半导体层120高的浓度含有硅（Si）作为施主。在本实施方式中，基板110的整个区域中的Si的平均浓度是1.0×1018cm-3以上。
半导体装置10的n型半导体层120是通过晶体生长而层叠于基板110的＋X轴方向侧，且沿Y轴以及Z轴扩展的第一n型半导体层。n型半导体层120主要由氮化镓（GaN）构成，且以比n型半导体层140低的浓度含有硅（Si）作为施主。在本实施方式中，n型半导体层120的整个区域中的Si的平均浓度是1.0×1016cm-3以下。n型半导体层120也被称作“n-－GaN”。
n型半导体层120具有向p型半导体层130侧（＋X轴方向侧）突出的凸部150。在本实施方式中，凸部150是沿Z轴方向延伸的台状的台面（mesa）结构。在本实施方式中，凸部150的剖面形状形成＋X轴方向侧的宽度和－X轴方向侧的宽度相等的矩形。在本实施方式中，凸部150是通过干式蚀刻以及湿式蚀刻成形的结构。
n型半导体层120具有第一界面121和第二界面122。n型半导体层120中的第一界面121是朝向＋X轴方向的面，与p型半导体层130邻接。n型半导体层120中的第二界面122构成凸部150的上面的朝向＋X轴方向的面，与p型半导体层130邻接。在本实施方式中，第一界面121以及第二界面122是通过干式蚀刻以及湿式蚀刻成形的面。
半导体装置10的p型半导体层130是通过晶体生长层叠在n型半导体层120的＋X轴方向侧，且沿Y轴以及Z轴扩展的半导体层。p型半导体层130主要由氮化镓（GaN）构成，含有镁（Mg）作为受主。在本实施方式中，p型半导体层130的整个区域的Mg的平均浓度是1.0×1017cm-3以上1.0×1020cm-3以下。p型半导体层130也被称作“p－GaN”。
p型半导体层130具有第一部位131和第二部位132。p型半导体层130中的第一部位131是p型半导体层130中层叠于n型半导体层120中的第一界面121的部分。p型半导体层130中的第二部位132是p型半导体层130中层叠于n型半导体层120中的第二界面122的部分。第一部位131以及第二部位132相互一致地连接。在本实施方式中，第一部位131中的受主浓度与第二部位132中的受主浓度相同。在其他的实施方式中，第一部位131中的受主浓度也可以与第二部位132中的受主浓度不同，该情况下，从第一部位131至第二部位132的受主浓度的变化缓慢地推移。
p型半导体层130具有隆起部135。隆起部135是朝向n型半导体层120的凸部150突出的突出方向（＋X轴方向），沿凸部150隆起的第一隆起部。在本实施方式中，p型半导体层130在隆起部135中被槽部170断开。
半导体装置10的n型半导体层140是通过晶体生长层叠而在p型半导体层130的＋X轴方向侧，且沿Y轴以及Z轴扩展的第二n型半导体层。n型半导体层140主要由氮化镓（GaN）构成，以比n型半导体层120高的浓度含有硅（Si）作为施主。在本实施方式中，n型半导体层140的整个区域中的Si的平均浓度是3.0×1018cm-3以上。n型半导体层140也被称作“n+－GaN”。
n型半导体层140具有隆起部145。隆起部145是朝向＋X轴方向沿p型半导体层130的隆起部135隆起的第二隆起部。在本实施方式中，n型半导体层140在隆起部145中被槽部170断开。
半导体装置10的槽部170是从n型半导体层140的＋X轴方向侧贯通p型半导体层130并下陷至n型半导体层120而成的沟槽（trench）。槽部170形成下陷至n型半导体层120的凸部150的内侧的形状。在本实施方式中，槽部170形成沿Z轴方向延伸的形状。在本实施方式中，槽部170是通过干式蚀刻进行处理后，通过湿式蚀刻进行处理而形成的。
在槽部170的表面，直至到达n型半导体层140的＋X轴方向侧形成有绝缘膜340。在本实施方式中，绝缘膜340由二氧化硅（SiO2）构成。
半导体装置10的凹部180是通过干式蚀刻以及湿式蚀刻形成的，是从n型半导体层140的＋X轴方向侧下陷至p型半导体层130而成的凹陷（recess）。
半导体装置10的电极210是形成于基板110的－X轴方向侧的漏极电极。在本实施方式中，电极210是在由钛（Ti）构成的层上层叠由铝（Al）构成的层后进行烧制形成的。
半导体装置10的电极230是形成于凹部180的源极电极。在本实施方式中，电极230是通过在由钯（Pd）构成的层上层叠由钛（Ti）构成的层和由铝（Al）构成的层后进行烧制形成的。
半导体装置10的电极250是隔着绝缘膜340形成于槽部170的栅极电极。在本实施方式中，电极250由铝（Al）构成。
图2是示意地表示以凸部150以及槽部170为中心放大了的半导体装置10的结构的剖视图。凸部150具有部位152和部位158。凸部150的部位152是凸部150向＋X轴方向突出的起点。凸部150的部位158是凸部150的顶点。部位152以及部位158也是凸部150的侧端。槽部170具有作为槽部170的底面的一端的部位172。
对于凸部150的高度Hm，从使形成在凸部150上的p型半导体层130以及n型半导体层140的晶体质量提高的观点考虑，优选凸部150从第一界面121突出的高度Hm比p型半导体层130的厚度Tp和n型半导体层140的厚度Tn加在一起而得的厚度Tu小，更加优选比p型半导体层130的厚度Tp小。在本实施方式中，凸部150的高度Hm是0.3μm（微米），p型半导体层130的厚度Tp是1.0μm。在本实施方式中，沿Y轴方向的凸部150的宽度Wm是2.0μm。
从确保正向电流的流动的观点考虑，优选槽部170相对于凸部150的上面下陷的深度h1是0μm以上，换句话说，优选槽部170到达凸部150。从有效实现槽部170中的电场集中的缓和的观点考虑，优选深度h1是凸部150的高度Hm加上0.4μm而得的深度以下。在本实施方式中，深度h1是0.2μm。
从有效实现槽部170中的电场集中的缓和的观点考虑，优选沿X轴方向的从部位152至部位172的高度h2在－X轴方向侧是0.4μm以下，换句话说，优选在与在－X轴方向侧和部位152相距0.4μm的位置相比，靠近＋X轴方向侧存在部位172。从避免槽部170的底部的损伤而使雪崩耐量增加的观点考虑，更加优选高度h2在＋X轴方向侧是0.0μm以上，换句话说，更优选从部位152在＋X轴方向侧存在部位172。从抑制n型半导体层120的厚度增大，进而抑制制造成本的观点考虑，优选高度h2在＋X轴方向侧是1.0μm以下。
优选沿Y轴方向的部位152和部位172之间的距离w1满足0.1μm≤w1≤2.0μm，更加优选满足0.2μm≤w1≤1.0μm。在本实施方式中，距离w1是0.5μm。在距离w1比0.1μm短的情况下，由于位于Y轴方向侧的p型半导体层130的影响，在正向动作时，耗尽层向槽部170的底部扩展，电流不易流动，半导体装置10的通态电阻增加。在距离w1超过2.0μm的情况下，不能够通过p型半导体层130充分缓和部位172中的电场集中。
A－2.半导体装置的制造方法
图3是表示半导体装置10的制造方法的工序图。在制造半导体装置10时，制造者首先通过晶体生长在基板110上形成n型半导体层120（工序P110）。在本实施方式中，制造者通过使用用于实现有机金属化学气相沉积法（MOCVD）的MOCVD装置进行晶体生长，来在基板110上形成n型半导体层120。
图4是表示处于制造中途的半导体装置10a的结构的说明图。半导体装置10a是通过n型半导体层120在基板110上的晶体生长（工序P110）制作而成的。半导体装置10a具有在基板110上层叠了n型半导体层120的结构。在本实施方式中，通过晶体生长（工序P110）形成的n型半导体层120的厚度是10μm。
返回至图3的说明，在形成了n型半导体层120后（工序P110），制造者通过干式蚀刻以及湿式蚀刻在n型半导体层120形成凸部150（工序P120）。在本实施方式中，制造者在n型半导体层120中的成为凸部150的部位形成了蚀刻掩膜后，通过干式蚀刻去除n型半导体层120中的从＋X轴方向侧至0.3μm的深度的部位。接着干式蚀刻，制造者通过湿式蚀刻处理了通过干式蚀刻露出的n型半导体层120的表面后，清洗n型半导体层120的表面。接着湿式蚀刻，制造者去除了蚀刻掩膜后，清洗n型半导体层120的表面。经过这些处理，在n型半导体层120形成凸部150。在其他实施方式中，制造者也可以不进行湿式蚀刻，仅通过干式蚀刻形成凸部150。
图5是表示处于制造中途的半导体装置10b的结构的说明图。半导体装置10b是通过针对半导体装置10a的n型半导体层120实施干式蚀刻以及湿式蚀刻（工序P120）制作而成的。半导体装置10b具备在＋X轴方向侧形成了凸部150的n型半导体层120。在本实施方式中，沿X轴方向的凸部150的高度是0.3μm。
返回至图3的说明，在形成了凸部150后（工序P120），制造者通过晶体生长在n型半导体层120中的包括凸部150的＋X轴方向侧的表面上形成p型半导体层130（工序P130）。在本实施方式中，p型半导体层130形成沿n型半导体层120的凸部150向＋X轴方向侧隆起的形状。在其他实施方式中，p型半导体层130也可以形成沿YZ平面在＋X轴方向侧具有一样平坦的表面的形状。
在本实施方式中，制造者通过使用MOCVD装置进行晶体生长，在n型半导体层120上形成p型半导体层130。在本实施方式中，制造者通过晶体生长在n型半导体层120中的＋X轴方向侧的整个面上形成p型半导体层130。在本实施方式中，通过晶体生长（工序P130）形成的p型半导体层130的厚度是1.0μm。
图6是表示处于制造中途的半导体装置10c的结构的说明图。半导体装置10c是通过p型半导体层130在半导体装置10b的n型半导体层120上的晶体生长（工序P130）制作而成的。半导体装置10c具备具有隆起部135的p型半导体层130。p型半导体层130的隆起部135是沿n型半导体层120的凸部150向＋X轴方向侧隆起的部位。
返回至图3的说明，在形成了p型半导体层130之后（工序P130），制造者通过晶体生长在p型半导体层130中的＋X轴方向侧的表面上形成n型半导体层140（工序P140）。在本实施方式中，n型半导体层140形成沿p型半导体层130的隆起部135向＋X轴方向侧隆起的形状。在其他实施方式中，n型半导体层140也可以形成沿YZ平面在＋X轴方向侧具有一样平坦的表面的形状。
在本实施方式中，制造者通过使用MOCVD装置进行晶体生长，在p型半导体层130上形成n型半导体层140。在本实施方式中，制造者通过晶体生长在p型半导体层130中的＋X轴方向侧的整个面上形成n型半导体层140。在本实施方式中，通过晶体生长（工序P140）形成的n型半导体层140的厚度是0.3μm。
图7是表示处于制造中途的半导体装置10d的结构的说明图。半导体装置10d是通过n型半导体层140在半导体装置10c的p型半导体层130上的晶体生长（工序P140）制作而成的。半导体装置10d具备具有隆起部145的n型半导体层140。n型半导体层140的隆起部145是沿p型半导体层130的隆起部135向＋X轴方向侧隆起的部位。隆起部145也是沿n型半导体层120的凸部150向＋X轴方向侧隆起的部位。
返回至图3的说明，在形成了n型半导体层140后（工序P140），制造者通过干式蚀刻以及湿式蚀刻来形成槽部170（工序P150）。在本实施方式中，制造者在n型半导体层140中的成为槽部170的部位的周围形成了蚀刻掩膜后，通过干式蚀刻去除从n型半导体层140贯通p型半导体层130，并到达n型半导体层120中的凸部150的内侧的部位。接着干式蚀刻，制造者通过湿式蚀刻处理了通过干式蚀刻露出的各半导体层的表面后，清洗各半导体层的表面。接着湿式蚀刻。制造者去除蚀刻掩膜后，清洗各半导体层的表面。经过这些处理，形成槽部170。在其他实施方式中，制造者也可以不进行湿式蚀刻，仅通过干式蚀刻形成槽部170。
图8是表示处于制造中途的半导体装置10e的结构的说明图。半导体装置10e是通过针对半导体装置10d实施干式蚀刻以及湿式蚀刻（工序P150）制作而成的。半导体装置10e具备从n型半导体层140贯通p型半导体层130，并下陷至n型半导体层120中的凸部150的内侧的槽部170。
返回至图3的说明，在形成了槽部170后（工序P150），制造者进行加热处理（工序P160）。在加热处理（工序P160）中，制造者在含有氧气（O2）的气体中加热（退火）半导体装置10e。由此，由干式蚀刻引起的各半导体层的损伤恢复，并且作为p型半导体层130的受主的Mg活化。在本实施方式中，用于加热处理（工序P160）的气体的温度是800℃。在本实施方式中，在加热处理（工序P160）中加热半导体装置10e的时间是5分钟。
进行了加热处理（工序P160）后，制造者在槽部170以及n型半导体层140的表面形成绝缘膜340（工序P170）。
在形成了绝缘膜340后（工序P170），制造者在形成了绝缘膜340的半导体装置10e形成电极210、230、250（工序P180）。经过这些工序，半导体装置10完成。
A－3.评价试验
图9是示意地表示评价试验所使用的半导体装置90的结构的剖视图。与图1相同，在图9中示出XYZ轴。半导体装置90具备基板910、n型半导体层920、p型半导体层930、n型半导体层940、电极991、993、995、绝缘膜994。在半导体装置90形成有槽部970以及凹部980。
半导体装置90的基板910与半导体装置10的基板110相同。
半导体装置90的n型半导体层920除了没有形成凸部150这一点外，与半导体装置10的n型半导体层120相同。
半导体装置90的p型半导体层930除了没有形成隆起部135这一点外，与半导体装置10的p型半导体层130相同。
半导体装置90的n型半导体层940除了没有形成隆起部145这一点外，与半导体装置10的n型半导体层140相同。
半导体装置90的槽部970除了是从n型半导体层940的＋X轴方向侧贯通p型半导体层930，并下陷至n型半导体层920的沟槽这一点外，与半导体装置10的槽部170相同。
半导体装置90的凹部980除了是从n型半导体层940的＋X轴方向侧下陷至p型半导体层930的凹陷这一点外，与半导体装置10的凹部180相同。
半导体装置90的电极991、993、995分别与半导体装置10的电极210、230、250相同。绝缘膜994除了形成在槽部970以及n型半导体层940的表面这一点外，与半导体装置10的绝缘膜340相同。
图10是表示评价试验的结果的说明图。在图10的评价试验中，试验者准备半导体装置10作为试样1，准备半导体装置90作为试样2。试验者测定了各试样的通态电阻以及耐电压。如图10所示，半导体装置10的耐电压是1400～1500V（伏特），半导体装置90的耐电压是800～900V。即，半导体装置10的耐电压相对于半导体装置90提高了50％以上。半导体装置10的通态电阻相对于半导体装置90只不过增大3～5％。
A－4.效果
根据以上说明的第一实施方式，能够通过p型半导体层130缓和槽部170中的电场集中。其结果为，能够提高半导体装置10的电特性。另外，在难以通过离子注入来形成p型半导体的GaN系的半导体装置10中，能够提高耐电压。
另外，不使用离子注入以及选择再生长，就能够可缓和槽部170中的电场集中而形成p型半导体层130。其结果为，能够抑制制造成本。另外，能够抑制p型半导体层130的掺杂物向n型半导体层120以及n型半导体层140的至少一方扩散而导致的通态电阻的增加。
另外，由于凸部150的高度Hm比p型半导体层130的厚度Tp和n型半导体层140的厚度Tn相加而得的厚度Tu小，所以能够提高形成在凸部150上的p型半导体层130以及n型半导体层140的晶体质量。
另外，由于槽部170的深度h1是0.0μm以上，且是凸部150的高度Hm加上0.4μm后的深度以下，所以能够确保正向电流的流动，且能够有效实现槽部170中的电场集中的缓和。
另外，由于从第一界面121至槽部170的高度h2在＋X轴方向侧是1.0μm以下，且在－X轴方向侧是0.4μm以下，所以能够抑制n型半导体层120的厚度的增大，并且能够有效实现槽部170中的电场集中的缓和。
另外，由于距离w1满足0.1μm≤w1≤2.0μm，所以能够抑制距离w1过近引起的通态电阻的增加，并且能够抑制距离w1过远引起的槽部170中的电场集中的增加。
B.第二实施方式
图11是示意地表示第二实施方式中的半导体装置12的结构的剖视图。与图1相同，在图11中示出XYZ轴。第二实施方式的半导体装置12除了还具备半导体层125这一点外，与第一实施方式的半导体装置10相同。
半导体层125是层叠于n型半导体层120和p型半导体层130之间的半导体层，还能够将半导体层125作为n型半导体层120的一部分。在本实施方式中，半导体装置12的半导体层125是施主浓度比p型半导体层130低的第三n型半导体层。在其他的实施方式中，半导体层125也可以是施主浓度比p型半导体层130低的本征半导体层（未掺杂半导体层），还可以是由n型半导体层和本征半导体层的至少一方构成的多个半导体层。
半导体装置12的制造者通过干式蚀刻以及湿式蚀刻在n型半导体层120形成了凸部150后（工序P120），在形成p型半导体层130（工序P130）之前，在n型半导体层120上形成半导体层125。在本实施方式中，制造者通过晶体生长在n型半导体层120中的＋X轴方向侧的整个面形成半导体层125。为了得到良好的晶体质量，优选使半导体层125的晶体生长的温度是比使p型半导体层130的晶体生长的温度低50℃～100℃的温度，也可以是与使p型半导体层130的晶体生长的温度相同的温度。
半导体装置12的制造者在n型半导体层120上形成了半导体层125后，通过晶体生长在半导体层125中的＋X轴方向侧的表面上形成p型半导体层130（工序P130）。
根据以上说明的第二实施方式，与第一实施方式相同，能够使半导体装置12的电特性提高。另外，与第一实施方式相同，能够抑制制造成本。另外，即便在受到用于形成凸部150的干式蚀刻以及湿式蚀刻（工序P120）的影响，阻碍了在n型半导体层120的表面的晶体生长的情况下（例如，表面形态的皲裂、表面上的异物的附着等），也能够通过形成半导体层125，容易地使p型半导体层130晶体生长。其结果，能够使p型半导体层130的晶体质量提高。
C.第三实施方式
图12是示意地表示第三实施方式中的半导体装置13的结构的剖视图。与图1相同，在图12中示出XYZ轴。第三实施方式的半导体装置13除了替换电极230而具备适合p型半导体层130的电极232、和适合n型半导体层140的电极234这一点外，与第一实施方式的半导体装置10相同。
在本实施方式中，电极232是由钯（Pd）构成的电极。在本实施方式中，电极234是在由钛（Ti）构成的层上层叠了由铝（Al）构成的层后进行烧制形成的。
根据以上说明的第三实施方式，与第一实施方式相同，能够使半导体装置13的电特性提高。
D.第四实施方式
图13是示意地表示第四实施方式中的半导体装置14的结构的剖视图。与图1相同，在图13中示出XYZ轴。第四实施方式的半导体装置14除了具有使用了槽部170D的终端结构这一点外，与第一实施方式相同。半导体装置14除了具备槽部170D作为终端结构之外，还具备凸部150D、第一界面121D、第二界面122D、第一部位131D、第二部位132D、隆起部135D、隆起部145D、以及绝缘膜340D作为终端结构。
第四实施方式的凸部150D除了被设置在与槽部170D对应的位置这一点外，与第一实施方式的凸部150相同。
n型半导体层120中的第一界面121D与第一实施方式的第一界面121相同，是朝向＋X轴方向的面，与p型半导体层130邻接。n型半导体层120中的第二界面122D除了是构成凸部150D的上面的、朝向＋X轴方向的面这一点外，与第一实施方式的第二界面122相同。
p型半导体层130中的第一部位131D是p型半导体层130中层叠于n型半导体层120的第一界面121D的部分。p型半导体层130中的第二部位132D是p型半导体层130中层叠于n型半导体层120的第二界面122D的部分。第一部位131D以及第二部位132D相互一致地连接。在本实施方式中，第一部位131D的受主浓度与第二部位132D的受主浓度相同。在其他实施方式中，第一部位131D中的受主浓度也可以与第二部位132D中的受主浓度不同，该情况下，从第一部位131D至第二部位132D的受主浓度的变化缓慢地推移。
第四实施方式的隆起部135D、145D除了被设置于与槽部170D对应的位置这一点外，与第一实施方式的隆起部135、145相同。
第四实施方式的槽部170D除了是构成终端结构的沟槽这一点外，与第一实施方式的槽部170相同。槽部170D是从n型半导体层140的＋X轴方向侧贯通p型半导体层130，并下陷至n型半导体层120的沟槽。槽部170D形成下陷至n型半导体层120的凸部150D的内侧的形状。在其他的实施方式中，也可以将第二实施方式以及第三实施方式的各结构适用于槽部170D。
第四实施方式的绝缘膜340D除了具有填充至槽部170D的填充部345D这一点外，与第一实施方式的绝缘膜340相同。在其他实施方式中，也可以替换填充部345D，而与第一实施方式的电极250相同地，在槽部170D设置电极。
根据以上说明的第四实施方式，与第一实施方式相同，能够通过p型半导体层130缓和槽部170D中的电场集中。其结果为，能够使半导体装置14的电特性提高。
E.第五实施方式
图14是示意地表示第五实施方式中的半导体装置15的结构的剖视图。与图1相同，在图14中示出XYZ轴。
与第一实施方式相同，第五实施方式的半导体装置15具备基板110、n型半导体层120、p型半导体层130、n型半导体层140。半导体装置15具备台阶部192和终端部194作为－Y轴方向侧的终端结构。在本实施方式中，半导体装置15与－Y轴方向侧同样地在＋Y轴方向侧具有终端结构。
半导体装置15的台阶部192形成从n型半导体层140经由p型半导体层130至n型半导体层120的台阶。台阶部192包括n型半导体层140中的朝向－Y轴方向的界面、p型半导体层130中的朝向－Y轴方向的界面、和n型半导体层120中的朝向－Y轴方向的界面。
半导体装置15的终端部194是位于比台阶部192靠近－Y轴方向侧的半导体装置15的端部。终端部194包括n型半导体层120的朝向－Y轴方向的界面、和基板110的朝向－Y轴方向的界面。在n型半导体层120的台阶部192和终端部194之间形成有朝向＋X轴方向的界面129。
与第一实施方式相同，半导体装置15具备电极210、电极230、电极250、绝缘膜340。在半导体装置15中，电极230以及电极250是多个，在Y轴方向上交替地配置电极230和电极250。在本实施方式中，电极230以及电极250分别沿Z轴方向延伸。在本实施方式中，半导体装置15中的多个电极250通过未图示的部位并联连接。
半导体装置15具有在槽部170形成了电极250的多个沟槽栅极结构。半导体装置15的n型半导体层120具有凸部150E。凸部150E在比多个槽部170中位于半导体装置15的终端侧（即，形成有终端部194的－Y轴方向侧）的槽部170靠近终端侧（－Y轴方向侧），从第一界面121突出。在本实施方式中，凸部150E是从－Y轴方向侧的终端结构侧的槽部170遍及＋Y轴方向侧的终端结构侧的槽部170，朝向p型半导体层130侧（＋X轴方向侧）突出的部位。
半导体装置15还具备电极260E和绝缘膜350E。
半导体装置15的绝缘膜350E具有电绝缘性，覆盖界面129、台阶部192、电极230、电极250、以及绝缘膜340。绝缘膜350E具有覆盖台阶部192的部位359E。在本实施方式中，绝缘膜350E由二氧化硅（SiO2）构成。
半导体装置15的电极260E具有导电性，且层叠于绝缘膜350E。电极260E是具有分别与多个电极230连接的多个连接部262E的源极布线电极。由此，多个与电极250对应的多个元件被并联连接。在本实施方式中，电极260E由铝（Al）构成。
电极260E具有与台阶部192之间夹有绝缘膜350E的部位269E。电极260E的部位269E与绝缘膜350E的部位359E一同构成场板结构410E。
根据以上说明的第五实施方式，在终端侧的槽部170中，与第一实施方式相同，能够通过p型半导体层130缓和电场集中。其结果，能够使半导体装置15的电特性提高。
另外，由于作为终端侧的pn结部亦即第一界面121与终端侧的槽部170以及第二界面122相比靠近－X轴方向侧，所以在向电极210和电极230之间施加了高电压的情况下，在作为终端侧的pn结部的第一界面121产生雪崩击穿。这样，避免槽部170的损伤，从而使雪崩耐力增加。
另外，能够通过场板结构410E缓和产生于台阶部192的终端侧的作为pn结部的第一界面121的电场集中。
图15是示意地表示第五实施方式的变形例中的半导体装置16的结构的剖视图。与图1相同，在图15中示出XYZ轴。半导体装置16除了与第二实施方式相同而具备半导体层125这一点外，与图14的半导体装置15相同。根据该变形例，与第五实施方式相同，能够使半导体装置16的电特性提高。
F.第六实施方式
图16是示意地表示第六实施方式中的半导体装置17的结构的剖视图。与图1相同，在图16中示出XYZ轴。
与第一实施方式相同，第六实施方式的半导体装置17具备基板110、n型半导体层120、p型半导体层130、n型半导体层140。与第五实施方式的半导体装置15相同，半导体装置17作为－Y轴方向侧的终端结构具备台阶部192和终端部194。在本实施方式中，与－Y轴方向侧相同，半导体装置17在＋Y轴方向侧具有终端结构。
与第一实施方式相同，半导体装置17具备电极210、电极230、电极250、绝缘膜340。在半导体装置17中，电极230以及电极250是多个，在Y轴方向交替地配置有电极230和电极250。在本实施方式中，电极230以及电极250分别沿Z轴方向延伸。在本实施方式中，半导体装置17中的多个电极250通过未图示的部位并联连接。
半导体装置17具有在槽部170形成了电极250的多个沟槽栅极结构。半导体装置17的n型半导体层120在分别与多个槽部170对应的位置分别具有多个凸部150。
半导体装置17还具备绝缘膜350F和电极260F。
半导体装置17的绝缘膜350F除了具有与多个凸部150对应的形状这一点外，与第五实施方式的绝缘膜350E相同。绝缘膜350F具有覆盖台阶部192的部位359F。
半导体装置17的电极260F除了具有与多个凸部150对应的形状这一点外，与第五实施方式的电极260E相同。电极260F是具有分别与多个电极230连接的多个连接部262F的源极布线电极。
电极260F具有在与台阶部192之间夹有绝缘膜350F的部位269F。电极260F的部位269F与绝缘膜350F的部位359F一起构成场板结构410F。
根据以上说明的第六实施方式，在多个槽部170中，与第一实施方式相同，能够通过p型半导体层130缓和电场集中。其结果，能够使半导体装置17的电特性提高。另外，与第五实施方式相同，能够使雪崩耐力增加。另外，能够通过场板结构410F缓和产生于台阶部192的终端侧的作为pn结部的第一界面121的电场集中。
图17是示意地表示第六实施方式的变形例中的半导体装置18的结构的剖视图。与图1相同，在图17中示出XYZ轴。半导体装置18除了与第二实施方式同样地具备半导体层125这一点外，与图16的半导体装置17相同。根据该变形例，与第六实施方式相同，能够使半导体装置18的电特性提高。
G.第七实施方式
G－1.半导体装置的结构
图18是示意地表示第七实施方式中的半导体装置60的结构的剖视图。半导体装置60是使用氮化镓（GaN）形成的GaN系的半导体装置。在本实施方式中，半导体装置60是沟槽栅型MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor），用于电力控制，也被称作功率器件。
半导体装置60具备基板610、n型半导体层620、p型半导体层630、n型半导体层640、p型半导体层650、n型半导体层660、电极710、730、750、绝缘膜840。在半导体装置60形成有槽部670以及凹部680。半导体装置60具有在槽部670形成了电极750的沟槽栅极结构。
在图18示出相互正交的XYZ轴。图18的XYZ轴中，X轴是沿n型半导体层620层叠于基板610的层叠方向的轴。沿X轴的X轴方向中，＋X轴方向是从基板610朝向n型半导体层620的方向，－X轴方向是与＋X轴方向相对的方向。图18的XYZ轴中，Y轴以及Z轴是与X轴正交且相互正交的轴。沿Y轴的Y轴方向中，＋Y轴方向是从图18的纸面左侧朝向纸面右侧的方向，－Y轴方向是与＋Y轴方向相对的方向。沿Z轴的Z轴方向中，＋Z轴方向是从图18的纸面侧朝向纸面内侧的方向，－Z轴方向是与＋Z轴方向相对的方向。
半导体装置60的基板610是沿Y轴以及Z轴扩展的半导体层。在本实施方式中，基板610主要由氮化镓（GaN）构成，以比n型半导体层620高的浓度含有硅（Si）作为施主。在本实施方式中，基板610的整个区域中的Si的平均浓度是1.0×1018cm-3以上。
半导体装置60的n型半导体层620是通过晶体生长形成的第一n型半导体层。n型半导体层620层叠于基板610的＋X轴方向侧，且沿Y轴以及Z轴扩展。n型半导体层620主要由氮化镓（GaN）构成，且以比n型半导体层660低的浓度含有硅（Si）作为施主。在本实施方式中，n型半导体层620的整个区域中的Si的平均浓度是1.0×1016cm-3以下。n型半导体层620也被称作“n-－GaN”。
n型半导体层620具有朝向＋X轴方向侧突出的凸部626。凸部626具有朝向＋X轴方向侧的面亦即上面627。在凸部626的上面627层叠有p型半导体层630。在本实施方式中，凸部626与p型半导体层630一起构成沿Z轴方向延伸的台状的台面（mesa）结构。在本实施方式中，台面结构的剖面形状形成＋X轴方向侧的宽度和－X轴方向侧的宽度相等的矩形。在本实施方式中，凸部626是通过干式蚀刻以及湿式蚀刻与p型半导体层630一起成形的结构。
半导体装置60的p型半导体层630是通过晶体生长形成的第一p型半导体层。p型半导体层630层叠于n型半导体层620中的凸部626的上面627，沿Y轴以及Z轴扩展。p型半导体层630是通过n型半导体层640而从p型半导体层650分离的浮置（floating）区域。p型半导体层630与槽部670的－X轴方向侧邻接。p型半导体层630主要由氮化镓（GaN）构成，含有镁（Mg）作为受主。在本实施方式中，p型半导体层630的整个区域中的Mg的平均浓度是1.0×1017cm-3以上1.0×1020cm-3以下。
半导体装置60的n型半导体层640是通过晶体生长形成的第二n型半导体层。n型半导体层640层叠于n型半导体层620以及p型半导体层630中的＋X轴方向侧，沿Y轴以及Z轴扩展。n型半导体层640主要由氮化镓（GaN）构成，以与n型半导体层620相同程度的浓度含有硅（Si）作为施主。n型半导体层640也被称作“n-－GaN”。
n型半导体层640具有隆起部645。隆起部645是朝向n型半导体层620的凸部626突出的突出方向（＋X轴方向），沿凸部626以及p型半导体层630隆起的第一隆起部。在本实施方式中，n型半导体层640在隆起部645被槽部670断开。
半导体装置60的p型半导体层650是通过晶体生长形成的第二p型半导体层。p型半导体层650层叠于n型半导体层640的＋X轴方向侧，沿Y轴以及Z轴扩展。p型半导体层650主要由氮化镓（GaN）构成，含有镁（Mg）作为受主。在本实施方式中，p型半导体层650的整个区域中的Mg的平均浓度是1.0×1017cm-3以上1.0×1020cm-3以下。p型半导体层650也被称作“p－GaN”。
p型半导体层650具有隆起部655。隆起部655是沿n型半导体层640的隆起部645朝向＋X轴方向隆起的第二隆起部。在本实施方式中，p型半导体层650在隆起部655被槽部670断开。
半导体装置60的n型半导体层660是通过晶体生长形成的第三n型半导体层。n型半导体层660层叠于p型半导体层650的＋X轴方向侧，沿Y轴以及Z轴扩展。n型半导体层660主要由氮化镓（GaN）构成，以比n型半导体层620以及n型半导体层640高的浓度含有硅（Si）作为施主。在本实施方式中，n型半导体层660的整个区域中的Si的平均浓度是3.0×1018cm-3以上。n型半导体层660也被称作“n+－GaN”。
n型半导体层660具有隆起部665。隆起部665是沿p型半导体层650的隆起部655朝向＋X轴方向隆起的第三隆起部。在本实施方式中，n型半导体层660在隆起部665被槽部670断开。
半导体装置60的槽部670是从n型半导体层660的＋X轴方向侧贯通p型半导体层650和n型半导体层640并下陷至p型半导体层630的沟槽（trench）。在本实施方式中，槽部670形成下陷至p型半导体层630的内侧的形状。在本实施方式中，槽部670形成沿Z轴方向延伸的形状。在本实施方式中，槽部670是通过干式蚀刻处理后，在通过湿式蚀刻进行处理而形成的。
在槽部670的表面形成绝缘膜840直至n型半导体层660的＋X轴方向侧。在本实施方式中，绝缘膜840由二氧化硅（SiO2）构成。
半导体装置60的凹部680是通过干式蚀刻以及湿式蚀刻形成，是从n型半导体层660的＋X轴方向侧下陷至p型半导体层650的凹陷（recess）。
半导体装置60的电极710是形成于基板610的－X轴方向侧的漏极电极。在本实施方式中，电极710是通过在由钛（Ti）构成的层上层叠了由铝（Al）构成的层后进行烧制而形成的。
半导体装置60的电极730是形成于凹部680的源极电极。在本实施方式中，电极730是通过在由钯（Pd）构成的层上层叠了由钛（Ti）构成的层和由铝（Al）构成的层后进行烧制而形成的。
半导体装置60的电极750是隔着绝缘膜840形成于槽部670的栅极电极。在本实施方式中，电极750由铝（Al）构成。
图19是示意地表示以槽部670为中心放大了的半导体装置60的结构的剖视图。与图18相同，在图19中示出了XYZ轴。
槽部670具有作为槽部670的底面的一端的部位672。位于槽部670的－X轴方向侧的凸部626具有部位628。凸部626的部位628是凸部626向＋X轴方向突出的起点。部位628也是凸部626的侧端。
在本实施方式中，槽部670形成下陷至p型半导体层630的内侧的形状，槽部670的沿Y轴方向的底面的宽度Wt比凸部626以及p型半导体层630的沿Y轴方向的宽度Wm小。换句话说，凸部626以及p型半导体层630比槽部670的底面宽。
从通过p型半导体层630的影响来抑制耗尽层向n型半导体层640扩展引起的半导体装置60的通态电阻的增加的观点考虑，优选部位628和部位672之间的沿Y轴方向的距离w1是0.5μm（微米）以下，更加优选是0.25μm以下。在本实施方式中，宽度Wm是2.0μm，宽度Wt是1.5μm，距离w1是0.25μm。
从通过p型半导体层630来充分地缓和槽部670的部位672中的电场集中的观点考虑，优选p型半导体层630的沿X轴方向的厚度Tp1是0.1μm以上。从使形成在凸部626以及p型半导体层630上的各半导体层的晶体质量提高的观点考虑，优选使凸部626的高度Hn1和p型半导体层630的厚度Tp1相加的高度Hm小于n型半导体层640的厚度Tn2、p型半导体层650的厚度Tp2和n型半导体层660的厚度Tn3相加而得的厚度Tu。
从确保凸部626的周边的晶体质量的观点考虑，优选n型半导体层640的沿X轴方向的厚度Tn2为p型半导体层630的厚度Tp1以上。从通过p型半导体层630的影响来抑制耗尽层向n型半导体层640扩展引起的半导体装置60的通态电阻的增加的观点考虑，优选n型半导体层640的厚度Tn2为0.2μm以上，更加优选为0.5μm以上。从制造成本的观点考虑，优选n型半导体层640的厚度Tn2为1.0μm以下。
G－2.半导体装置的制造方法
图20是表示半导体装置60的制造方法的工序图。在制造半导体装置60时，制造者首先通过晶体生长在基板610上形成n型半导体层620（工序P212）。在本实施方式中，制造者通过使用用于实现有机金属化学气相沉积法（MOCVD）的MOCVD装置进行晶体生长，形成n型半导体层620。在本实施方式中，通过晶体生长（工序P212）形成的n型半导体层620的厚度是9.5μm。
在形成了n型半导体层620后（工序P212），制造者通过晶体生长在n型半导体层620上形成p型半导体层630（工序P214）。在本实施方式中，制造者通过使用MOCVD装置进行晶体生长来形成p型半导体层630。在本实施方式中，制造者在n型半导体层620的＋X轴方向侧的整个面形成p型半导体层630。在本实施方式中，通过晶体生长（工序P214）形成的p型半导体层630的厚度是0.2μm。
图21是表示处于制造中途的半导体装置60a的结构的说明图。半导体装置60a是通过n型半导体层620的晶体生长（工序P212）、以及p型半导体层630的晶体生长（工序P214）制作而成的。半导体装置60a具有将n型半导体层620和p型半导体层630依次层叠在基板610上的结构。
返回至图20的说明，在形成了p型半导体层630后（工序P214），制造者通过对n型半导体层620和p型半导体层630进行干式蚀刻以及湿式蚀刻，在n型半导体层620形成p型半导体层630层叠于上面627的凸部626（工序P222）。在本实施方式中，制造者在p型半导体层630的＋X轴方向侧的表面中与凸部626对应的部分形成了蚀刻掩膜后，通过干式蚀刻去除从p型半导体层630的＋X轴方向侧至0.3μm的深度的部位。接着干式蚀刻，制造者通过湿式蚀刻处理了通过干式蚀刻露出的n型半导体层620以及p型半导体层630的表面后，清洗n型半导体层620以及p型半导体层630的表面。接着湿式蚀刻，制造者去除了蚀刻掩膜后，清洗n型半导体层620以及p型半导体层630的表面。经过这些处理，在n型半导体层620形成凸部626，在凸部626的上面627留下p型半导体层630。在其他实施方式中，制造者也可以不进行湿式蚀刻，仅通过干式蚀刻形成凸部626以及p型半导体层630。
图22是表示处于制造中途的半导体装置60b的结构的说明图。半导体装置60b是通过对半导体装置60a进行干式蚀刻以及湿式蚀刻（工序P222）制作而成的。半导体装置60b具备在＋X轴方向侧形成了凸部626的n型半导体层620。在凸部626的上面627层叠有p型半导体层630。
返回至图20的说明，在进行了干式蚀刻以及湿式蚀刻（工序P222）后，制造者进行加热处理（工序P228）。在加热处理（工序P228）中，制造者在含有氧气（O2）的气体中加热（退火）半导体装置60b。由此，干式蚀刻引起的各半导体层的损伤恢复，并且p型半导体层630的作为受主的Mg活化。在本实施方式中，用于加热处理（工序P228）的气体的温度是800℃。在本实施方式中，在加热处理（工序P228）中加热半导体装置60b的时间是5分钟。在其他实施方式中，制造者也可以不实施加热处理（工序P228）。
在进行了加热处理（工序P228）后，制造者通过晶体生长在n型半导体层620以及p型半导体层630中的＋X轴方向侧的各表面上形成n型半导体层640（工序P232）。在本实施方式中，n型半导体层640形成沿n型半导体层620的凸部626和p型半导体层630向＋X轴方向侧隆起的形状。在其他实施方式中，n型半导体层640也可以形成在＋X轴方向侧具有沿YZ平面一样地平坦的表面的形状。
在本实施方式中，制造者通过使用MOCVD装置进行晶体生长来形成n型半导体层640。在本实施方式中，制造者在n型半导体层620以及p型半导体层630中的＋X轴方向侧的整个面上形成n型半导体层640。在本实施方式中，通过晶体生长（工序P232）形成的n型半导体层640的厚度是0.5μm。
图23是表示处于制造中途的半导体装置60c的结构的说明图。半导体装置60c是通过对半导体装置60b的晶体生长（工序P232）制作而成的。在本实施方式中，半导体装置60c具备具有隆起部645的n型半导体层640。n型半导体层640的隆起部645是沿n型半导体层620的凸部626和p型半导体层630向＋X轴方向侧隆起的部位。
返回至图20的说明，在进行了晶体生长（工序P232）后，制造者通过晶体生长在n型半导体层640中的＋X轴方向侧的表面上形成p型半导体层650（工序P234）。在本实施方式中，p型半导体层650形成沿n型半导体层640的隆起部645向＋X轴方向侧隆起的形状。在其他的实施方式中，p型半导体层650也可以在＋X轴方向侧具有沿YZ平面一样地平坦的表面的形状。
在本实施方式中，制造者通过使用MOCVD装置进行的晶体生长来形成p型半导体层650。在本实施方式中，制造者在n型半导体层640的＋X轴方向侧的整个面上形成p型半导体层650。在本实施方式中，通过晶体生长（工序P234）形成的p型半导体层650的厚度是1.0μm。
图24是表示处于制造中途的半导体装置60d的结构的说明图。半导体装置60d是通过对半导体装置60c的晶体生长（工序P234）制作而成的。在本实施方式中，半导体装置60d具备具有隆起部655的p型半导体层650。p型半导体层650的隆起部655是沿n型半导体层640的隆起部645向＋X轴方向侧隆起的部位。
返回至图20的说明，在进行了晶体生长（工序P234）后，制造者通过晶体生长在p型半导体层650的＋X轴方向侧的表面上形成n型半导体层660（工序P236）。在本实施方式中，n型半导体层660形成沿p型半导体层650的隆起部655向＋X轴方向侧隆起的形状。在其他的实施方式中，n型半导体层660也可以形成在＋X轴方向侧具有沿YZ平面一样地平坦的表面的形状。
在本实施方式中，制造者通过使用MOCVD装置进行的晶体生长来形成n型半导体层660。在本实施方式中，制造者在p型半导体层650的＋X轴方向侧的整个面上形成n型半导体层660。在本实施方式中，通过晶体生长（工序P236）形成的n型半导体层660的厚度是0.3μm。
图25是表示处于制造中途的半导体装置60e的结构的说明图。半导体装置60e是通过对半导体装置60d的晶体生长（工序P236）制作而成的。在本实施方式中，半导体装置60e具备具有隆起部665的n型半导体层660。n型半导体层660的隆起部665是沿p型半导体层650的隆起部655向＋X轴方向侧隆起的部位。
返回至图20的说明，在进行了晶体生长（工序P236）后，制造者通过干式蚀刻以及湿式蚀刻形成槽部670（工序P250）。在本实施方式中，制造者在n型半导体层660的＋X轴方向侧的表面中与槽部670对应的部分的周围形成了蚀刻掩膜后，通过干式蚀刻去除从n型半导体层660贯通p型半导体层650和n型半导体层640直至p型半导体层630的部位。接着干式蚀刻，制造者通过湿式蚀刻处理了通过干式蚀刻露出的各半导体层的表面后，清洗各半导体层的表面。接着湿式蚀刻，制造者去除了蚀刻掩膜后，清洗各半导体层的表面。经过这些处理，形成槽部670。在其他的实施方式中，制造者也可以不进行湿式蚀刻，仅通过干式蚀刻来形成槽部670。
图26是表示处于制造中途的半导体装置60f的结构的说明图。半导体装置60f是通过对半导体装置60e的干式蚀刻以及湿式蚀刻（工序P250）制作而成的。半导体装置60f具备从n型半导体层660贯通p型半导体层650和n型半导体层640并下陷至p型半导体层630的槽部670。
返回至图20的说明，在形成了槽部670后（工序P250），制造者进行加热处理（工序P260）。在加热处理（工序P260）中，制造者在含有氧气（O2）的气体中加热（退火）半导体装置60f。由此，由干式蚀刻引起的各半导体层的损伤恢复，并且p型半导体层650的作为受主的Mg活化。在本实施方式中，用于加热处理（工序P260）的气体的温度是800℃。在本实施方式中，在加热处理（工序P260）中加热半导体装置60f的时间是5分钟。
在进行了加热处理（工序P260）后，制造者在槽部670以及n型半导体层660的表面形成绝缘膜840（工序P270）。
在形成了绝缘膜840后（工序P270），制造者在形成了绝缘膜840的半导体装置60f形成电极710、730、750（工序P280）。经过这些工序，半导体装置60完成。
G－3.评价试验
图27是示意地表示评价试验所使用的半导体装置90B的结构的剖视图。与图18相同，在图27中示出XYZ轴。半导体装置90B具备基板910B、n型半导体层920B、p型半导体层930B、n型半导体层940B、电极991B、993B、995B、绝缘膜994B。在半导体装置90B形成有槽部970B以及凹部980B。
半导体装置90B的基板910B与半导体装置60的基板610相同。
半导体装置90B的n型半导体层920B除了没有形成凸部626这一点外，与半导体装置60的n型半导体层620相同。
半导体装置90B的p型半导体层930B除了没有形成隆起部655这一点外，与半导体装置60的p型半导体层650相同。
半导体装置90B的n型半导体层940B除了没有形成隆起部665这一点外，与半导体装置60的n型半导体层660相同。
半导体装置90B的槽部970B除了是从n型半导体层940B的＋X轴方向侧贯通p型半导体层930B，并下陷至n型半导体层920B的沟槽这一点外，与半导体装置60的槽部670相同。
半导体装置90B的凹部980B除了是从n型半导体层940B的＋X轴方向侧下陷至p型半导体层930B的凹陷这一点外，与半导体装置60的凹部680相同。
半导体装置90B的电极991B、993B、995B分别与半导体装置60的电极710、730、750相同。绝缘膜994B除了形成于槽部970B以及n型半导体层940B的表面这一点外，与半导体装置60的绝缘膜840相同。
图28是表示评价试验的结果的说明图。在图28的评价试验中，试验者准备半导体装置60作为试样3，准备半导体装置90B作为试样4。试验者测定了各试样的通态电阻以及耐电压。如图28所示，半导体装置60的耐电压是1400～1500V（伏特），半导体装置90B的耐电压是800～900V。即，半导体装置60的耐电压相对于半导体装置90B提高了50％以上提高。半导体装置60的通态电阻相对于半导体装置90B只不过增大3～5％。
G－4.效果
根据以上说明的第七实施方式，能够通过p型半导体层630缓和槽部670中的电场集中。其结果，能够使半导体装置60的电特性提高。另外，能够在难以通过离子注入形成p型半导体的GaN系的半导体装置60中使耐电压提高。
另外，不使用离子注入以及热扩散，就能够以能够缓和槽部670中的电场集中的方式形成p型半导体层630。因此，能够抑制p型半导体层630的掺杂物向n型半导体层620以及n型半导体层640的至少一方扩散引起的通态电阻的增加、和p型半导体层650的掺杂物向n型半导体层660扩散引起的通态电阻的增加。其结果，能够使半导体装置60的电特性提高。
H.第八实施方式
图29是示意地表示第八实施方式中的半导体装置62的结构的剖视图。与图18相同，在图29示出XYZ轴。第八实施方式的半导体装置62除了替换电极730而具备适合p型半导体层650的电极732、和适合n型半导体层660的电极734这一点外，与第七实施方式的半导体装置60相同。
在本实施方式中，电极732是由钯（Pd）构成的电极。在本实施方式中，电极734是通过在由钛（Ti）构成的层上层叠由铝（Al）构成的层后进行烧制而形成的。
根据以上说明的第八实施方式，与第七实施方式相同，能够使半导体装置62的电特性提高。
I.第九实施方式
图30是示意地表示第九实施方式中的半导体装置63的结构的剖视图。与图18相同，在图30示出XYZ轴。第九实施方式的半导体装置63除了宽度Wt比宽度Wm宽这一点外，与第七实施方式的半导体装置60相同。换句话说，第九实施方式的半导体装置63除了凸部626以及p型半导体层630比槽部670的底面窄这一点外，与第七实施方式的半导体装置60相同。
从能够通过p型半导体层630有效实现槽部670中的电场集中的缓和的观点考虑，优选部位628和部位672之间的沿Y轴方向的距离w2是0.5μm以下。在本实施方式中，宽度Wm是1.5μm，宽度Wt是2.0μm，距离w2是0.25μm。
图31是表示评价试验的结果的说明图。在图31的评价试验中，试验者准备半导体装置63作为试样5，准备半导体装置90B作为试样6。试验者测定了各试样的通态电阻以及耐电压。如图31所示，半导体装置63的耐电压是1300～1400V，半导体装置90B的耐电压是800～900V。即，半导体装置63的耐电压相对于半导体装置90B提高了40％以上。半导体装置63的通态电阻是与半导体装置90B相同的程度。
根据以上说明的第八实施方式，与第七实施方式相同，能够使半导体装置63的电特性提高。另外，由于凸部626以及p型半导体层630比槽部670的底面窄，所以能够通过p型半导体层630进一步抑制耗尽层向n型半导体层640扩展引起的通态电阻的增加。
J.第十实施方式
图32是示意地表示第十实施方式中的半导体装置64的结构的剖视图。与图18相同，在图32中示出XYZ轴。第十实施方式的半导体装置64除了在沿p型半导体层630扩展的方向的、通过p型半导体层630的虚拟平面P（YZ平面）上存在p型半导体层650这一点外，与第七实施方式相同。若在存在p型半导体层630的沿X轴的范围内，则也可以将虚拟平面P设定在任意的位置。
图33是表示评价试验的结果的说明图。在图33的评价试验中，试验者准备半导体装置64作为试样7，准备半导体装置90B作为试样8。试验者测定了各试样的通态电阻以及耐电压。如图33所示，半导体装置64的耐电压是1500～1600V，半导体装置90B的耐电压是800～900V。即，半导体装置64的耐电压相对于半导体装置90B提高了60％以上。半导体装置64的通态电阻相对于半导体装置90B只不过增大3～5％。
根据以上说明的第九实施方式，与第七实施方式相同，能够使半导体装置64的电特性提高。另外，能够通过p型半导体层630以及p型半导体层650进一步缓和槽部670中的电场集中。
K.第十一实施方式
图34是示意地表示第十一实施方式中的半导体装置65的结构的剖视图。与图18相同，在图34中示出XYZ轴。第十一实施方式的半导体装置65除了还具备半导体层635这一点外，与第七实施方式的半导体装置60相同。
半导体装置65的半导体层635是层叠于n型半导体层620以及p型半导体层630、和n型半导体层640之间的半导体层，也能够将半导体层635作为n型半导体层640的一部分。在本实施方式中，半导体层635是施主浓度比n型半导体层640低的其他n型半导体层。在其他的实施方式中，半导体层635也可以是施主浓度比p型半导体层630低的本征半导体层（未掺杂半导体层），还可以是由n型半导体层和本征半导体层的至少一方构成的多个半导体层。
半导体装置65的制造者在通过干式蚀刻以及湿式蚀刻形成了p型半导体层630层叠于上面627的凸部626后（工序P222），形成n型半导体层640（工序P232）前，通过晶体生长来在n型半导体层620以及p型半导体层630的＋X轴方向侧的各表面上形成半导体层635。为了得到良好的晶体质量，优选使半导体层635的晶体生长的温度是比使n型半导体层640的晶体生长的温度低50℃～100℃的温度，也可以是与使n型半导体层640的晶体生长的温度相同的温度。
半导体装置65的制造者在形成了半导体层635后，通过晶体生长在半导体层635＋X轴方向侧的表面上形成n型半导体层640（工序P232）。
根据以上说明的第十一实施方式，与第七实施方式相同，能够使半导体装置65的电特性提高。另外，即便在受到用于形成p型半导体层630层叠于上面627的凸部626的干式蚀刻以及湿式蚀刻（工序P222）的影响，阻碍了对n型半导体层620以及p型半导体层630的各表面的晶体生长的情况下（例如表面形态的皲裂、表面中的异物的附着等），也能够通过形成半导体层635容易地使n型半导体层640晶体生长。其结果，能够使n型半导体层640的晶体质量提高。
L.第十二实施方式
图35是示意地表示第十二实施方式中的半导体装置66的结构的剖视图。与图18相同，在图35中示出XYZ轴。第十二实施方式的半导体装置66除了具有使用了槽部670F的终端结构这一点外，与第七实施方式相同。半导体装置66作为终端结构，除了具备槽部670F外，还具备凸部626F、p型半导体层630F、隆起部645F、隆起部655F、隆起部665F、绝缘膜840F。
第十二实施方式的凸部626F除了被设置于与槽部670F对应的位置这一点外，与第七实施方式的凸部626相同。第十二实施方式的p型半导体层630F除了被设置在与槽部670F对应的位置这一点外，与第七实施方式的p型半导体层630相同。在凸部626F的上面627F层叠有p型半导体层630F。
第十二实施方式的隆起部645F、655F、665F除了被设置在与槽部670F对应的位置这一点外，与第七实施方式的隆起部645、655、665相同。
第十二实施方式的槽部670F除了是构成终端结构的沟槽这一点外，与第七实施方式的槽部670相同。槽部670F是从n型半导体层660的＋X轴方向侧贯通p型半导体层650和n型半导体层640，并下陷至p型半导体层630F的沟槽。在本实施方式中，槽部670F形成下陷至p型半导体层630F的内侧的形状。在其他的实施方式中，也可以将第八实施方式、第九实施方式以及第十实施方式的各结构应用于槽部670F。
第十二实施方式的绝缘膜840F除了具有填充至槽部670F的填充部845F这一点外，与第七实施方式的绝缘膜840相同。在其他的实施方式中，也可以替换填充部845F，与第七实施方式的电极750相同地，在槽部670F设置电极。
根据以上说明的第十二实施方式，与第七实施方式相同，能够通过p型半导体层630F缓和槽部670F的电场集中。其结果，能够使半导体装置66的电特性提高。
M.其他的实施方式
本发明并不局限于上述的实施方式、实施例、变形例，在不脱离其主旨的范围内能够以各种的结构实现。例如，为了解决上述课题的一部分或者全部，或者为了实现上述效果的一部分或者全部，可以适当地对与发明的概要栏所记载的各方式中的技术特征对应的实施方式、实施例、变形例中的技术特征进行替换、组合。另外，若未将该技术特征作为必要技术特征在本说明书中说明，则能够适当地删除。
在上述的第一至第六实施方式中，凸部150也可以形成沿YZ平面的任意的方向延伸的形状。在上述的实施方式中，凸部150的剖面形状是向＋X轴方向突出的形状即可，也可以形成－X轴方向侧的宽度比＋X轴方向侧的宽度宽的梯形，还可以形成＋X轴方向侧的宽度比－X轴方向侧的宽度宽的梯形。在上述的第一至第六实施方式中，也可以不通过湿式蚀刻进行处理，而仅通过干式蚀刻来形成凸部150。
在上述的第一～第六实施方式中，槽部170也可以形成沿YZ平面的任意的方向延伸的形状。在上述的第一～第六实施方式中，也可以不通过湿式蚀刻进行处理，而仅通过干式蚀刻来形成槽部170。
在上述的第一～第六实施方式中，p型半导体层130也可以是＋X轴方向侧具有沿YZ平面一样地平坦的表面的形状，即，也可以是未形成隆起部135、135D的形状。在上述的第一～第六实施方式中，比槽部170靠近＋Y轴方向侧的p型半导体层130的部位、和比槽部170靠近－Y轴方向侧的p型半导体层130的部位也可以通过未图示的p型半导体层130的部位连接。
在上述的第一～第六实施方式中，n型半导体层140也可以是在＋X轴方向侧具有沿YZ平面一样地平坦的表面的形状，即，也可以是未形成隆起部145、145D的形状。在上述的第一～第六实施方式中，比槽部170靠近＋Y轴方向侧的n型半导体层140的部位、和比槽部170靠－Y轴方向侧的n型半导体层140的部位也可以通过未图示的n型半导体层140的部位连接。
在第五实施方式以及第六实施方式中，多个电极250是从＋X轴方向侧观察的形状形成具有多个网眼（例如六角形的网眼）的网眼状的电极的各部位，也可以在这些多个网眼的每一个网眼中形成电极230。另外，在第五实施方式以及第六实施方式中，多个电极230以及多个电极250分别沿Z轴方向延伸，且多个电极230在＋Z轴方向侧相互连接，多个电极250在－Z轴方向侧相互连接。
在上述的第七～第十二实施方式中，凸部626以及p型半导体层630也可以形成沿YZ平面的任意的方向延伸的形状。在上述的第七～第十二实施方式中，凸部626以及p型半导体层630的剖面形状是向＋X轴方向突出的形状即可，也可以形成－X轴方向侧的宽度比＋X轴方向侧的宽度宽的梯形，还可以形成+X轴方向侧的宽度比-X轴方向侧的宽度宽的梯形。在上述的第七～第十二实施方式中，也可以不通过湿式蚀刻进行处理，而仅通过干式蚀刻来形成凸部626以及p型半导体层630。
在上述的第七～第十二实施方式中，槽部670也可以形成沿YZ平面延伸的任意的方向的形状。在在上述的第七～第十二实施方式中，也可以不通过湿式蚀刻进行处理，而仅通过干式蚀刻来形成槽部670。
在上述的第七～第十二实施方式中，n型半导体层640也可以是在＋X轴方向侧具有沿YZ平面一样地平坦的表面的形状，即，也可以是未形成隆起部645、645F的形状。在上述的第七～第十二实施方式中，比槽部670靠＋Y轴方向侧的n型半导体层640的部位、和比槽部670靠－Y轴方向侧的n型半导体层640的部位也可以通过未图示的n型半导体层640的部位连接。
在上述的第七～第十二实施方式中，p型半导体层65也可以在＋X轴方向侧具有沿YZ平面一样地平坦的表面的形状，即，也可以是未形成有隆起部655、655F的形状。在上述的第七～第十二实施方式中，比槽部670靠＋Y轴方向侧的p型半导体层650的部位、和比槽部670靠－Y轴方向侧的p型半导体层650的部位也可以通过未图示的p型半导体层650的部位连接。
在上述的第七～第十二实施方式中，n型半导体层660也可以是在＋X轴方向侧具有沿YZ平面一样地平坦的表面的形状，即，是未形成有隆起部665、665F的形状。在上述的第七～第十二实施方式中，比槽部670靠＋Y轴方向侧的n型半导体层660的部位、和比槽部670靠－Y轴方向侧的n型半导体层660的部位通过未图示的n型半导体层660的部位连接。
在上述的第九实施方式以及第十实施方式中，与第八实施方式相同，也可以将电极730划分为适合p型半导体层的电极732和适合n型半导体层的电极734来构成。
第七实施方式的n型半导体层620以及n型半导体层640相当于第一实施方式的n型半导体层120（参照图1以及图18）。第七实施方式的p型半导体层650相当于第一实施方式的p型半导体层130。第七实施方式的槽部670相当于第一实施方式的槽部170。第七实施方式的隆起部645相当于第一实施方式的凸部150。
第七实施方式的n型半导体层620是从p型半导体层650分离的下层侧的n型半导体层。第七实施方式的n型半导体层640是具有相当于第一实施方式中的第一界面121以及第二界面122的各界面的上层侧的n型半导体层。在下层侧的n型半导体层620的、与隆起部645对应的位置形成有具有其他的上面627的其他的凸部626。在上面627层叠有与p型半导体层650不同的其他的p型半导体层630。槽部670直至下陷至其他的p型半导体层630。
如图18所示，槽部670也可以是具有下陷至其他的p型半导体层630的内侧形成的底面的形状，如图30所示，还可以是具有比其他的p型半导体层630宽的底面的形状。
第十一实施方式的半导体层635相当于第一实施方式的n型半导体层120的一部分（参照图1以及图34）。半导体层635是层叠于下层侧的n型半导体层620以及其他的p型半导体层630、和上层侧的n型半导体层640之间的其他的半导体层。
在上述的实施方式中，也可以在基板和n型半导体层之间形成本征半导体层，还可以在n型半导体层和p型半导体层之间形成本征半导体层。
在上述的实施方式中，基板的材质并不局限于氮化镓（GaN），也可以是硅（Si）、氧化铝（Al2O3）、炭化硅（SiC）等。
在上述的实施方式中，包含于基板和n型半导体层的至少一方的施主并不局限于硅（Si），也可以是锗（Ge）、氧（O）等。
在上述的实施方式中，包含于p型半导体层的受主并不局限于镁（Mg），也可以是锌（Zn）、碳（C）等。
在上述的实施方式中，绝缘膜的材料并不局限于二氧化硅（SiO2），也可以是氮化硅（SiN）、氮氧化硅（SiON）、氧化铝（Al2O3）、氮氧化铝（AlON）、二氧化锆（ZrO2）、氧化钛（TiO2）、五氧化二钽（Ta2O5），五氧化铌（Nb2O5）、二氧化铪（HfO2）、氮化铝（AlN）等。在上述的实施方式中，绝缘膜并不局限于单层，也可以是由不同材料的多个层构成的结构。
上述的实施方式中的沟槽栅极结构并不局限于MOSFET，也可以应用于其他的半导体装置（例如绝缘栅极双极晶体管（IGBT：InsulatedGate Bipolar Transistor））。

Claims (20)

1.一种半导体装置，其特征在于，具备：
第一n型半导体层，其具有第一界面、和构成从所述第一界面突出的凸部的上面的第二界面；
p型半导体层，其是层叠于所述第一n型半导体层的p型半导体层，该p型半导体层具有层叠于所述第一界面的第一部位、和层叠于所述第二界面的第二部位，所述第一部位和所述第二部位一致地连接；
第二n型半导体层，其层叠于所述p型半导体层；以及
槽部，其从所述第二n型半导体层贯通所述p型半导体层并下陷至所述第一n型半导体层中的所述凸部的内侧。
2.根据权利要求1所述的半导体装置，其特征在于，
所述p型半导体层具有第一隆起部，该第一隆起部朝向所述凸部突出的突出方向沿所述凸部隆起，
所述第二n型半导体层具有第二隆起部，该第二隆起部朝向所述突出方向沿所述第一隆起部隆起。
3.根据权利要求1或者权利要求2所述的半导体装置，其特征在于，
还具备隔着绝缘膜形成于所述槽部的电极。
4.根据权利要求1至权利要求3中任意一项所述的半导体装置，其特征在于，
所述凸部从所述第一界面突出的高度Hm比所述第一部位中的所述p型半导体层的厚度Tp和所述第一部位中的所述第二n型半导体层的厚度Tn相加而得的厚度Tu小。
5.根据权利要求1至权利要求4中任意一项所述的半导体装置，其特征在于，
所述槽部相对于所述凸部的所述上面下陷的深度h1是0μm以上，且是所述凸部从所述第一界面突出的高度Hm加上0.4μm后的深度以下。
6.根据权利要求1至权利要求5中任意一项所述的半导体装置，其特征在于，
所述凸部突出的沿X轴方向的、从所述第一界面至所述槽部的底面的高度h2在从所述第一界面朝向所述第二界面的＋X轴方向侧是1.0μm以下，且在从所述第二界面朝向所述第一界面的－X轴方向侧是0.4μm以下。
7.根据权利要求1至权利要求6中任意一项所述的半导体装置，其特征在于，
所述凸部的侧端和所述槽部的底面之间的距离w1满足0.1μm≤w1≤2.0μm。
8.根据权利要求1至权利要求7中任意一项所述的半导体装置，其特征在于，
所述凸部的侧端和所述槽部的底面之间的距离w1满足0.2μm≤w1≤1.0μm。
9.根据权利要求1至权利要求8中任意一项所述的半导体装置，其特征在于，
还具备层叠于所述第一n型半导体层和所述p型半导体层之间的第三n型半导体层。
10.根据权利要求1至权利要求9中任意一项所述的半导体装置，其特征在于，
还具备层叠于所述第一n型半导体层和所述p型半导体层之间的本征半导体层。
11.根据权利要求1至权利要求10中任意一项所述的半导体装置，其特征在于，
所述第一部位的受主浓度与所述第二部位的受主浓度相同。
12.根据权利要求1至权利要求11中任意一项所述的半导体装置，其特征在于，
所述第一n型半导体层、所述p型半导体层、以及所述第二n型半导体层是主要由氮化镓构成的半导体层。
13.根据权利要求1至权利要求12中任意一项所述的半导体装置，其特征在于，
所述槽部是多个，
所述凸部至少在比所述多个槽部中位于所述半导体装置的终端侧的槽部靠近所述终端侧，从所述第一界面突出。
14.根据权利要求1至权利要求13中任意一项所述的半导体装置，其特征在于，还具备：
台阶部，其形成在所述半导体装置的比所述槽部靠近终端侧，从所述第二n型半导体层经由所述p型半导体层至所述第一n型半导体层；
绝缘膜，其具有电绝缘性，并覆盖所述台阶部；
电极，其具有导电性，并层叠于所述绝缘膜，且在与所述台阶部之间夹有所述绝缘膜。
15.根据权利要求1至权利要求14中任意一项所述的半导体装置，其特征在于，还具备：
源极电极，其形成于从所述第二n型半导体层至所述p型半导体层的凹部；
栅极电极，其隔着绝缘膜形成于所述槽部，
在沿层叠有所述第一n型半导体层、所述p型半导体层以及所述第二n型半导体层的层叠方向的剖面中，交替地配置所述源极电极的一部分和所述栅极电极的一部分。
16.根据权利要求1至权利要求15中任意一项所述的半导体装置，其特征在于，
所述第一n型半导体层包括从所述p型半导体层分离的下层侧的n型半导体层、和具有所述第一界面以及所述第二界面的上层侧的n型半导体层，
在所述下层侧的n型半导体层的、与所述凸部对应的位置形成有具有其他上面的其他凸部，
在所述其他凸部的所述其他上面，层叠有与所述p型半导体层不同的其他p型半导体层，
所述槽部下陷至所述其他p型半导体层。
17.根据权利要求16所述的半导体装置，其特征在于，
所述槽部是具有下陷至所述其他p型半导体层的内侧的底面的形状，或者是具有比所述其他p型半导体层宽的底面的形状。
18.根据权利要求16或者权利要求17所述的半导体装置，其特征在于，
所述第一n型半导体层还包括层叠在所述下层侧的n型半导体层以及所述其他p型半导体层、和所述上层侧的n型半导体层之间的其他半导体层。
19.一种半导体装置的制造方法，其特征在于，具备：
形成第一n型半导体层的工序；
通过干式蚀刻在所述第一n型半导体层上形成凸部的工序；
通过晶体生长在所述第一n型半导体层中的包括所述凸部的表面上形成p型半导体层的工序；
通过晶体生长在所述p型半导体层的表面上形成第二n型半导体层的工序；
通过干式蚀刻形成从所述第二n型半导体层贯通所述p型半导体层，并下陷至所述第一n型半导体层中的所述凸部的内侧的槽部的工序。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于，
形成所述凸部的工序包括在进行了所述干式蚀刻后，对所述第一n型半导体层进行湿式蚀刻的工序。
CN201410055965.0A 2013-03-26 2014-02-19 半导体装置及其制造方法 Active CN104078504B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2013-063329 2013-03-26
JP2013063329 2013-03-26
JP2013063331A JP6036461B2 (ja) 2013-03-26 2013-03-26 半導体装置およびその製造方法
JP2013-063331 2013-03-26
JP2013220954A JP6107597B2 (ja) 2013-03-26 2013-10-24 半導体装置およびその製造方法
JP2013-220954 2013-10-24

Publications (2)

Publication Number Publication Date
CN104078504A true CN104078504A (zh) 2014-10-01
CN104078504B CN104078504B (zh) 2017-05-10

Family

ID=51599666

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410055965.0A Active CN104078504B (zh) 2013-03-26 2014-02-19 半导体装置及其制造方法

Country Status (2)

Country Link
US (1) US9349856B2 (zh)
CN (1) CN104078504B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107683530A (zh) * 2015-06-09 2018-02-09 三菱电机株式会社 电力用半导体装置
CN108470767A (zh) * 2017-02-15 2018-08-31 丰田自动车株式会社 氮化物半导体器件

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6367760B2 (ja) * 2015-06-11 2018-08-01 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
US11594601B2 (en) * 2017-11-15 2023-02-28 Flosfia Inc. Semiconductor apparatus
DE102019101304B4 (de) * 2019-01-18 2023-04-27 Infineon Technologies Dresden GmbH & Co. KG Leistungshalbleitervorrichtung und Verfahren zum Bilden einer Leistungshalbleitervorrichtung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080217684A1 (en) * 2007-03-05 2008-09-11 Renesas Technology Corp. Semiconductor device and manufacturing method thereof and power supply apparatus using the same
US20100078714A1 (en) * 2008-10-01 2010-04-01 Niko Semiconductor Co., Ltd. Trench metal oxide-semiconductor transistor and fabrication method thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100460A (ja) 1981-12-11 1983-06-15 Hitachi Ltd 縦形ｍｏｓ半導体装置
JPS6211272A (ja) 1985-07-09 1987-01-20 Toshiba Corp 高耐圧プレ−ナ型半導体装置
JPH01287966A (ja) 1987-12-29 1989-11-20 Matsushita Electron Corp 縦型ｍｏｓ電界効果トランジスタ
JPH01265570A (ja) 1988-04-15 1989-10-23 Shindengen Electric Mfg Co Ltd モス電界効果型トランジスタ
JPH0783118B2 (ja) 1988-06-08 1995-09-06 三菱電機株式会社 半導体装置およびその製造方法
US5910669A (en) 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
JPH08167713A (ja) 1994-12-14 1996-06-25 Sanyo Electric Co Ltd 縦型ｍｏｓ半導体装置
JP3471509B2 (ja) 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
JPH1098188A (ja) 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
US6342709B1 (en) 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
JP4738562B2 (ja) 2000-03-15 2011-08-03 三菱電機株式会社 半導体装置の製造方法
JP4538211B2 (ja) 2003-10-08 2010-09-08 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
KR100767078B1 (ko) 2003-10-08 2007-10-15 도요다 지도샤 가부시끼가이샤 절연 게이트형 반도체 장치 및 그 제조 방법
US7045857B2 (en) * 2004-03-26 2006-05-16 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
JP4735224B2 (ja) 2005-12-08 2011-07-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2008226914A (ja) 2007-03-08 2008-09-25 Rohm Co Ltd ＧａＮ系半導体素子
JP4798119B2 (ja) 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2009267029A (ja) 2008-04-24 2009-11-12 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP2011044513A (ja) 2009-08-20 2011-03-03 National Institute Of Advanced Industrial Science & Technology 炭化珪素半導体装置
US8581341B2 (en) * 2010-04-20 2013-11-12 Maxpower Semiconductor, Inc. Power MOSFET with embedded recessed field plate and methods of fabrication
JP6290526B2 (ja) * 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080217684A1 (en) * 2007-03-05 2008-09-11 Renesas Technology Corp. Semiconductor device and manufacturing method thereof and power supply apparatus using the same
US20100078714A1 (en) * 2008-10-01 2010-04-01 Niko Semiconductor Co., Ltd. Trench metal oxide-semiconductor transistor and fabrication method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107683530A (zh) * 2015-06-09 2018-02-09 三菱电机株式会社 电力用半导体装置
CN107683530B (zh) * 2015-06-09 2020-08-18 三菱电机株式会社 电力用半导体装置
CN108470767A (zh) * 2017-02-15 2018-08-31 丰田自动车株式会社 氮化物半导体器件

Also Published As

Publication number Publication date
CN104078504B (zh) 2017-05-10
US20140291756A1 (en) 2014-10-02
US9349856B2 (en) 2016-05-24

Similar Documents

Publication Publication Date Title
TWI663698B (zh) 半導體裝置
JP5678119B2 (ja) 横型ｈｅｍｔ
JP6341679B2 (ja) 半導体装置
JP6107597B2 (ja) 半導体装置およびその製造方法
JP6767411B2 (ja) 半導体装置、電源回路、及び、コンピュータ
TW201528503A (zh) 半導體裝置
CN104078504A (zh) 半导体装置及其制造方法
US10424643B2 (en) Diamond air bridge for thermal management of high power devices
JP6588340B2 (ja) 窒化物パワーデバイスおよびその製造方法
CN1670964A (zh) 金属氧化物半导体场效应晶体管及其制造方法
JP5145694B2 (ja) ＳｉＣ半導体縦型ＭＯＳＦＥＴの製造方法。
JP2008205414A (ja) 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法
CN108962993B (zh) 半导体装置及其制造方法
JP2011071307A (ja) 電界効果トランジスタ及びその製造方法
TW201838178A (zh) 半導體元件
JP6319151B2 (ja) 半導体装置および半導体装置の製造方法
JP5556863B2 (ja) ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ
JP7196463B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP5098293B2 (ja) ワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置およびその製造方法
CN107068748A (zh) 半导体功率元件
US20140299946A1 (en) Semiconductor device
CN114864677A (zh) 晶体管器件及其制造方法
TW201737354A (zh) 半導體裝置，電子部件，電子設備及用於製造半導體裝置之方法
KR101652246B1 (ko) 질화갈륨계 비휘발성 메모리 장치 및 그 제조 방법
CN115663015B (zh) 一种半导体器件结构及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant