CN114864677A - 晶体管器件及其制造方法 - Google Patents

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R·西门尼克
I·穆里
T·施洛瑟
H-J·舒尔茨
O·斯托贝克
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Abstract

公开了晶体管器件及其制造方法。提出了一种晶体管器件(10)。晶体管器件(10)的示例包括半导体本体(100)，其具有第一主表面(101)、与第一主表面(101)相对的第二主表面(102)。晶体管器件(10)进一步包括晶体管单元阵列(610)，其包括多个晶体管单元(TC)。晶体管单元阵列(610)包括在第一主表面(101)上的第一负载电极(L1)。第一负载电极(L1)被电连接到多个晶体管单元(TC)。晶体管单元阵列(610)进一步包括在第二主表面(102)上的第二负载电极(L2)。第二负载电极(L2)被电连接到多个晶体管单元(TC)。多个晶体管单元(TC)包括至少一个控制电极(C)，该至少一个控制电极(C)包括碳。

Description

晶体管器件及其制造方法
技术领域
本公开涉及晶体管器件和制造晶体管器件的方法，特别是涉及包括多个晶体管单元的晶体管器件，多个晶体管单元包括控制电极。
背景技术
新一代晶体管器件——例如诸如金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极晶体管(IGBT)的绝缘栅场效应晶体管(IGFET)——的技术发展致力于通过缩减器件几何尺寸来改进电器件特性并且降低成本。虽然可以通过缩减器件几何尺寸来降低成本，但是当增加每单位面积的器件功能时必须满足各种折衷和挑战。例如，考虑到满足对于每单位芯片面积的热耗散、器件可靠性或开关速度的要求，器件几何尺寸的缩减可能伴随有挑战。
可能存在对于针对晶体管器件和其制造方法的改进的构思的期望。
发明内容
本公开的示例涉及一种晶体管器件。该晶体管器件包括具有第一主表面、与第一主表面相对的第二主表面、以及晶体管单元阵列的半导体本体。晶体管单元阵列包括多个晶体管单元。晶体管单元阵列进一步包括在第一主表面上的第一负载电极。第一负载电极被电连接到多个晶体管单元。晶体管单元阵列进一步包括在第二主表面上的第二负载电极。第二负载电极被电连接到多个晶体管单元。多个晶体管单元包括至少一个控制电极，该至少一个控制电极包括碳。
本公开的另一示例涉及一种制造晶体管器件的方法。方法包括提供具有第一主表面和与第一主表面相对的第二主表面的半导体本体。方法进一步包括形成晶体管单元阵列。形成晶体管单元阵列包括形成多个晶体管单元。多个晶体管单元包括至少一个控制电极，该至少一个控制电极包括碳。形成晶体管单元阵列进一步包括在第一主表面上形成第一负载电极。第一负载电极被电连接到多个晶体管单元。形成晶体管单元阵列进一步包括在第二主表面上形成第二负载电极。第二负载电极被电连接到多个晶体管单元。
本领域技术人员在阅读以下详细描述并且查看随附附图时将认识到附加的特征和优点。
附图说明
随附附图被包括以提供对实施例的进一步理解并且随附附图被合并在本说明书中并且构成本说明书的一部分。附图图示晶体管器件的示例并且与描述一起用于解释示例的原理。在以下的详细描述和权利要求中描述进一步的示例。
图1和图2是用于图示包括沟槽栅极电极和屏蔽区的晶体管器件的示例的示意性横截面视图，沟槽栅极电极包括碳。
图3A、图3B、图3C是用于图示包括沟槽栅极电极和沟槽场电极的晶体管器件的示例的示意性平面视图和横截面视图，沟槽栅极电极包括碳，其中沟槽栅极电极和沟槽场电极被布置在横向上彼此分离的沟槽中。
图4是用于图示包括沟槽栅极电极和沟槽场电极的晶体管器件的示例的示意性横截面视图，其中沟槽栅极电极和沟槽场电极被在竖向上彼此间隔开地布置在沟槽中。
具体实施方式
在以下的详细描述中，参照随附附图，随附附图形成在此的一部分，并且在附图中通过图示方式示出其中可以处理半导体衬底的具体示例。要理解的是，在不脱离本公开的范围的情况下，可以利用其它示例并且可以作出结构或逻辑上的改变。例如，针对一个示例图示或描述的特征可以被使用在其它示例上或者与其它示例结合使用，以产生进一步的示例。本公开旨在包括这样的修改和变化。使用特定语言描述了示例，特定语言不应当被解释为限制所附权利要求的范围。附图并非是按比例的并且仅用于说明的目的。如果没有另外说明，则在不同的附图中对应的要素由相同的参考标号指明。
术语“具有”、“包含”、“包括”、和“包括有”等是开放的，并且术语指示所声明的结构、要素或特征的存在但是不排除附加的要素或特征的存在。量词“一”、“一个”和指代词“该”旨在包括复数以及单数，除非上下文另外清楚地指示。
术语“电连接”描述电连接的元件之间的永久的低电阻连接，例如相关元件之间的直接接触或经由金属和/或重掺杂半导体材料的低电阻连接。术语“电耦合”包括被适配用于信号和/或功率传输的一个或多个的(多个)中间元件可以被连接在电耦合的元件——例如可控制以在第一状态中临时提供低电阻连接并且在第二状态中临时提供高电阻电解耦的元件——之间。欧姆接触是非整流的电气结。
针对物理尺寸给定的范围包括边界值。例如，针对参数y的从a到b的范围读作为a≤y≤b。这同样适用于具有一个边界值(如“至多”和“至少”)的范围。
来自化学化合物或合金的层或结构的主要成分是其原子形成化学化合物或合金的这样的元素。例如，硅(Si)和碳(C)是碳化硅(SiC)层的主要成分。
术语“在…上”不应被解释为仅意味着“直接在…上”。相反，如果一个要素位于另一要素“上”(例如一层在另一层“上”或者在衬底“上”)，则进一步的组件(例如进一步的层)可以位于两个要素之间(例如，如果一层在衬底“上”，则进一步的层可以位于该一层和所述衬底之间)。
晶体管器件的示例可以包括半导体本体，半导体本体具有第一主表面、与第一主表面相对的第二主表面、以及晶体管单元阵列。晶体管单元阵列可以包括多个晶体管单元。晶体管单元阵列可以进一步包括在第一主表面上的第一负载电极。第一负载电极可以被电连接到多个晶体管单元。例如，第一负载电极可以被电连接到多个晶体管单元中的每个。晶体管单元阵列可以进一步包括在第二主表面上的第二负载电极。第二负载电极可以被电连接到多个晶体管单元。例如，第二负载电极可以被电连接到多个晶体管单元中的每个。多个晶体管单元可以包括至少一个控制电极，该至少一个控制电极包括碳。
例如，晶体管器件可以是绝缘栅场效应晶体管(IGFET)，例如金属氧化物半导体场效应晶体管(MOSFET)。晶体管器件也可以是例如绝缘栅双极晶体管(IGBT)。
半导体本体可以包括如下或者由如下构成：IV族元素半导体、IV-IV族化合物半导体材料、III-V族化合物半导体材料或II-VI族化合物半导体材料。来自IV族元素半导体的半导体材料的示例除了其它之外还包括硅(Si)和锗(Ge)。IV-IV族化合物半导体材料的示例除了其它之外还包括碳化硅(SiC)和硅锗(SiGe)。III-V族化合物半导体材料的示例除了其它之外还包括砷化镓(GaAs)、氮化镓(GaN)、磷化镓(GaP)、磷化铟(InP)、氮化铟镓(InGaN)和砷化铟镓(InGaAs)。II-VI族化合物半导体材料的示例除了其它之外还包括碲化镉(CdTe)、碲镉汞(CdHgTe)和碲镉镁(CdMgTe)。
例如，半导体本体可以是晶体SiC半导体衬底。例如，碳化硅晶体可以具有六边形多型，例如4H或6H。碳化硅半导体本体可以是均匀掺杂的，或者可以包括不同地掺杂的SiC层部分。碳化硅半导体本体可以包括来自与晶体碳化硅相比具有接近的或更高的熔点的另外的材料的一个或多个层。例如，来自另外的材料的层可以被嵌入在晶体碳化硅衬底中。碳化硅半导体衬底可以具有两个实质上平行的主表面——该两个实质上平行的主表面具有相同的形状和大小——以及连接两个主表面的边缘的侧表面区域。
例如，晶体管单元阵列的晶体管单元可以具有相同的布局。晶体管单元阵列可以是多个晶体管单元的一维或二维的规则布置。例如，晶体管单元阵列的多个晶体管单元可以是并联地电连接的。例如，IGFET或IGBT晶体管单元阵列的多个晶体管单元的源极区可以被电连接在一起。同样地，IGFET晶体管单元阵列的多个晶体管单元的漏极区可以被电连接在一起，或者IGBT晶体管单元阵列的多个晶体管单元的集电极区可以被电连接在一起。例如，IGFET或IGBT晶体管单元阵列的多个晶体管单元的栅极电极可以被电连接在一起。晶体管单元阵列的晶体管单元或其一部分(例如栅极电极)可以被设计为例如例如呈条带、多边形、圆形或椭圆形的形状。
例如，IGFET(IGBT)的第一负载电极(例如源极(发射极)电极)可以是接触区域并且是由布线层的全部或部分形成的。例如，布线层可以对应于在第一主表面上的布线区域的一个布线层级，其中在多个布线层级的情况下，布线区域的所述一个布线层级可以定位为最靠近第一主表面。布线区域可以包括一个或多于一个(例如两个、三个、四个或甚至更多)的布线层级。每个布线层级可以是由单独一个导电层形成的或者是导电层的堆叠，导电层例如为(多个)金属层。布线层级可以是例如被平版印刷图案化的。在堆叠的布线层级之间可以布置有中间电介质。(多个)接触插塞或(多个)接触线可以被形成在中间电介质中的开口中以将不同的布线层级的部分(例如金属线或接触区域)彼此电连接。例如，第一负载电极的接触区域可以被通过布置在半导体本体中的多个晶体管单元的每个的源极区和第一负载电极的接触区域之间的接触插塞而电连接到源极区。
与第一负载电极类似，第二负载电极——例如IGFET的漏极电极或IGBT的集电极电极——可以是接触区域并且是由另外的布线层的全部或部分形成的。例如，该另外的布线层可以对应于在第二主表面上的布线区域的一个布线层级。第二主表面上的布线区域和/或第二负载电极的结构变化可以类似于上面关于布线区域和/或第一负载电极描述的结构变化。
例如，晶体管器件可以是集成电路的一部分，或者是分立的晶体管器件。晶体管器件可以是功率晶体管器件，例如竖向功率晶体管器件，其具有在半导体本体的第一主表面上的第一负载电极和第二主表面上的第二负载电极之间流动的负载电流。在竖向晶体管器件中，负载电流可以沿着垂直于第一主表面和/或第二主表面的竖向方向流动。晶体管器件可以配置为传导大于1A或大于10A或甚至大于30A的电流。例如，晶体管单元阵列的晶体管单元的数量可以取决于最大负载电流。例如，晶体管单元阵列的晶体管单元的数量可以例如大于100，或大于1000，或甚至大于10000。功率晶体管器件可以被进一步配置为阻断负载端子之间(例如IGBT的发射极和集电极之间或MOSFET的漏极和源极之间)的大于10V、12V、60V、100V、400V、650V、1.2kV、1.7kV、3.3kV、4.5kV、5.5kV、6kV、6.5kV的电压。例如，阻断电压可以对应于在功率晶体管器件的数据表中指定的电压等级。可以通过半导体本体中的漂移区的杂质浓度和/或竖向延伸来调整晶体管器件的阻断电压。漂移区的掺杂浓度可以至少在其竖向延伸的部分中随着到第一主表面的距离的增加而逐渐地或逐步地增加或减小。根据其它示例，漂移区中的杂质浓度可以是近似均匀的。对于基于硅的功率晶体管而言，漂移区中的平均杂质浓度可以在2×1012cm-3和1×1017cm-3之间，例如在从5×1012cm-3到1×1015cm-3或到2×1014cm-3的范围内。在一些情况下，对于基于硅的功率晶体管而言漂移区中的平均杂质浓度可以在从1×1015cm-3到1×1017cm-3的范围内。在基于SiC的功率晶体管器件的情况下，漂移区中的平均杂质浓度可以在5×1014cm-3和1×1017cm-3之间，例如在从1×1015cm-3到2×1016cm-3的范围内。漂移区的竖向延伸可以取决于竖向功率晶体管器件的电压阻断要求，例如指定的电压等级。当在电压阻断模式下操作竖向功率晶体管器件时，空间电荷区可以取决于施加到竖向功率晶体管器件的阻断电压而在竖向上部分地或完全地延伸通过漂移区。当在指定的最大阻断电压下或接近于指定的最大阻断电压来操作竖向功率晶体管器件时，空间电荷区可能到达或穿透到场停止区中，场停止区被配置为防止空间电荷区进一步到达半导体本体的第二主表面处的漏极接触或集电极接触。对于IGBT而言，以这种方式，可以使用合期望的低掺杂水平并且以合期望的厚度来形成漂移区，同时实现软开关。
例如，至少一个包括碳的控制电极可以是被配置为通过场效应控制晶体管沟道区的导电性的控制电极。换句话说，至少一个控制电极可以包括栅极电极。此外或者作为替换，至少一个包括碳的控制电极可以是被配置为控制电场分布和寄生电容的控制电极。换句话说，至少一个控制电极可以包括所谓的场电极。
至少一个包括碳的控制电极可以提供许多技术益处。例如，与典型的电极材料(例如掺杂多晶硅)相比，可以实现电极材料的导电性的增加。这可以允许例如增加晶体管器件的开关速度。例如，与典型的控制电极(例如掺杂多晶硅)相比，可以减小控制电极的薄片电阻与控制电极的厚度的相关性。此外，包括碳的控制电极可以由于高的升华温度而承受高温处理和操作期间的高温应力。此外，可以填充具有例如80:1的高度：宽度的高纵横比的沟槽。另外，常规的化学气相沉积设备可以被用于制造包括碳的控制电极。鉴于大量的化学碳化合物提供各种不同的构造和焓的形成，有竞争力的前体材料是可用的。例如，这可以包括无卤素前体材料以用于避免对栅极氧化物层的损坏。包括碳的控制电极也可以是使用半导体制造厂(例如代工厂)中已经可用的处理设备图案化的。例如，关于减小由Si或SiC晶体管器件中的碳电极材料的低机械应力引起的晶片弯曲，包括碳的控制电极也可以是有益的。与其它典型的电极材料(例如金属)相比，包括碳的控制电极还可以允许降低应力引发的裂缝的可能性。因此，包括碳的控制电极关于制造的容易性、高温稳定性和高导电性可以是有益的。包括碳的控制电极还可以允许避免或减少消耗有源区域的电极指设计，电极指设计典型地用于将电极驱动速度保持得低。
例如，晶体管器件可以进一步包括邻接至少一个控制电极的帽层。例如，帽层可以包括被配置为充当氧扩散屏障的材料。例如，帽层可以邻接或包封至少一个控制电极。帽层还可以邻接一个或多个层以形成包封结构，其中该一个或多个层中的每个还可以被配置为充当氧扩散屏障。包封结构可以包封——例如完全围绕——至少一个控制电极。例如，帽层可以包括例如氮化物层、碳化硅层或多晶硅层中的至少之一作为氧屏障层。例如TiC或三元碳化物的碳化物也可以例如被用作为帽层。
例如，至少一个控制电极的碳可以包括同素异形体单层石墨烯、双层石墨烯、多层石墨烯、类石墨烯的碳或碳纳米管中的至少之一。碳可以是例如热解碳。热解碳的形成可以是例如在LPCVD(低压化学气相沉积)批次反应器中通过在700℃至1000℃的范围内的温度下并且在10Pa至1000Pa的范围内的压力下进行沉积而实现的。作为前体，可以使用来自脂肪族、芳香族和杂芳香族物质类别的气态或液态烃，诸如甲烷、乙烷、乙烯、乙醇、甲苯或吡啶。可以适当地选取处理参数——诸如沉积速率和沉积温度，其可能影响类石墨烯的特性——以用于使得能够以良好限定的方式调整碳层的电阻率。至少一个控制电极的碳可以不同于任何碳化合物。例如，SiC可能不可当作为包括碳的控制电极。例如，至少控制电极可以是栅极电极，并且同素异形体单层石墨烯、双层石墨烯、多层石墨烯、类石墨烯的碳或碳纳米管中的至少之一可以直接邻接与沟道区相对的电介质，例如栅极电介质。例如，栅极电极的至少60%、或至少70%、或至少80%、或至少90%的例如体积%可以是由同素异形体单层石墨烯、双层石墨烯、多层石墨烯、类石墨烯的碳或碳纳米管中的至少之一形成的。例如，栅极电极的仅一小部分，例如栅极电极的小于40%、或小于30%、或小于20%、或小于10%的例如体积%可以是由除碳之外的材料——例如碳化合物或适合于控制电极的任何其它材料——形成的。例如，栅极电极可以是由单层或层的堆叠形成的，层的堆叠例如为由碳的不同的同素异形体形成的层的堆叠。
例如，至少一个包括碳的控制电极可以包括平面栅极电极或沟槽栅极电极。对于平面栅极电极而言，平面栅极电介质可以在半导体本体中的沟道区和平面栅极电极之间地布置在第一主表面上。对于沟槽栅极电极而言，沟槽栅极电介质可以衬垫沟槽的侧壁的至少一部分，其中沟槽栅极电介质被布置在半导体本体中的沟道区和沟槽栅极电极之间。例如，多个晶体管单元可以被形成为沿着第一横向方向(例如栅极电极的纵向方向)平行延伸的条带。例如，沟槽栅极电极的宽度和沟槽栅极电极的长度之间的比率可以在102和105之间的范围内。宽度可以有关于沟槽栅极电极在位于第一主表面和沟槽栅极电极的底部侧之间的中心处的竖向水平处沿着垂直于第一横向方向的第二横向方向的延伸。换句话说，宽度可以取得在沟槽栅极电极相对于第一主表面的深度的一半处。长度可以有关于沟槽栅极电极沿着第一横向方向的延伸。例如，宽度范围可以在50nm和1μm之间或者在50nm和500nm之间或者在50nm和300nm之间的范围内。
晶体管器件可以进一步包括沟槽场电极。沟槽场电极的最大横向延伸与沟槽场电极的最大竖向延伸之间的比率可以在0.05和0.5之间的范围内。例如，最大横向延伸可以对应于在第一主表面处或附近取得的延伸。例如，包括沟槽场电极的沟槽可以具有针状形状。沟槽场电极和沟槽栅极电极可以被布置在横向上彼此分离的沟槽中。例如，在竖向参照水平(例如第一主表面)处沟槽场电极的最小横向延伸与沟槽场电极的最大横向延伸之间的比率可以在0.2和1之间的范围内。例如，从顶部查看的沟槽场电极的形状可以是如下中的至少之一：方形、矩形、圆形、椭圆形、八边形、六边形。例如，沟槽场电极的材料的导电性可以小于沟槽栅极电极的材料的导电性。例如，沟槽栅极电极可以包括碳或由碳构成，并且沟槽场电极可以包括掺杂多晶硅或由掺杂多晶硅构成。
例如，至少一个包括碳的控制电极可以包括沟槽场电极。沟槽场电极可以被布置在沟槽栅极电极和第二主表面之间。例如，沟槽场电极和沟槽栅极电极可以包括碳电极。作为替换，例如，沟槽栅极电极可以由不同于碳的电极材料形成。
例如，晶体管器件可以包括漂移区。漂移区可以例如通过如下而被配置用于大于12V或大于100V或大于500V或甚至大于1000V的在第一负载电极和第二负载电极之间的击穿电压：调整漂移区中的厚度和/或竖向掺杂浓度轮廓。例如，漂移区可以被形成在硅半导体本体中。
例如，漂移区可以被形成在碳化硅半导体本体中。晶体管器件可以是绝缘栅场效应晶体管或绝缘栅双极晶体管。至少一个控制电极可以包括沟槽栅极电极。晶体管器件可以进一步包括与漂移区的导电类型不同的导电类型的屏蔽区。屏蔽区的底部侧可以被布置在包括沟槽栅极电极的栅极沟槽的底部侧和第二主表面之间。屏蔽区可以被配置为通过屏蔽栅极电介质免受高电场影响来避免栅极电介质的寿命的劣化。
关于上面的晶体管器件的特征描述的结构和功能细节可以同样地应用于与下面的示例性方法相关的对应特征。
一种制造晶体管器件的方法可以包括提供具有第一主表面和与第一主表面相对的第二主表面的半导体本体。方法可以进一步包括形成晶体管单元阵列。形成晶体管单元阵列可以包括形成多个晶体管单元。多个晶体管单元可以包括至少一个控制电极，该至少一个控制电极包括碳。形成晶体管单元阵列可以进一步包括在第一主表面上形成第一负载电极。第一负载电极可以被电连接到多个晶体管单元，例如电连接到多个晶体管单元中的每个。形成晶体管单元阵列可以进一步包括在第二主表面上形成第二负载电极。第二负载电极可以被电连接到多个晶体管单元，例如电连接到多个晶体管单元中的每个。
例如，提供半导体本体和形成晶体管单元阵列可以进一步包括下面的处理特征i1)至i7)中的至少之一。处理特征i1)包括形成从第一主表面进入到半导体本体中的沟槽，其中半导体本体包括硅衬底。处理特征i2)包括在沟槽中形成沟槽场电介质。处理特征i3)包括在沟槽中形成沟槽场电极，其中沟槽场电极包括碳。处理特征i4)包括在沟槽中的碳上形成帽层。处理特征i5)包括在沟槽中形成沟槽栅极电介质。处理特征i6)包括在沟槽中形成沟槽栅极电极。接着可以是处理特征i7)，其中处理特征i7)包括在半导体本体中形成掺杂的半导体区。处理特征i7)或其部分也可以是在处理特征i1)之前或在上面描述的处理特征之间执行的。例如，一个或多个掺杂半导体区可以是例如在制造处理期间在不同的时间形成的。
例如，方法可以进一步包括在沟槽中的沟槽栅极电极上形成第二帽层，其中沟槽栅极电极包括碳。上面参照邻接控制电极的帽层描述的功能细节同样适用于第二帽层。
例如，提供半导体本体和形成晶体管单元阵列可以进一步包括以下的处理特征K1)至K8)中的至少之一。处理特征k1)包括形成从第一主表面进入到半导体本体中的场电极沟槽，其中半导体本体包括硅衬底，并且其中场电极沟槽在第一主表面处的最大横向延伸与场电极沟槽的最大竖向延伸之间的比率在0.05和0.5之间的范围内。处理特征k2)包括在场电极沟槽中形成沟槽场电介质。处理特征k3)包括在场电极沟槽中形成沟槽场电极。处理特征k4)包括形成从第一主表面进入到半导体本体中的沟槽栅极电极沟槽。处理特征k5)包括在栅极电极沟槽中形成沟槽栅极电介质。处理特征k6)包括在栅极电极沟槽中形成沟槽栅极电极，其中沟槽栅极电极包括碳。处理特征k7)包括在栅极电极沟槽中的碳上形成帽层。之后接着可以是处理特征k8)，其中处理特征k8)包括在半导体本体中形成掺杂的半导体区。处理特征k8)或其一部分也可以是在处理特征k1)之前或在上面描述的处理特征之间执行的。例如，一个或多个掺杂半导体区可以是例如在制造处理期间在不同的时间形成的。
例如，方法可以进一步包括在沟槽中的沟槽场电极上形成第二帽层，其中沟槽场电极包括碳。上面参照邻接控制电极的帽层描述的功能细节同样适用于第二帽层。
例如，提供半导体本体和形成晶体管单元阵列可以进一步包括以下处理特征m1)至m5)中的至少之一。处理特征m1)包括在半导体本体中形成掺杂半导体区，其中半导体本体包括碳化硅衬底。之后接着可以是处理特征m2)至m5)中的一个或多个。处理特征m2)包括形成从第一主表面进入到半导体本体中的沟槽。处理特征m3)包括在沟槽中形成沟槽栅极电介质。处理特征m4)包括在沟槽中形成沟槽栅极电极，其中沟槽栅极电极包括碳。处理特征m5)包括在沟槽中的碳上形成帽层。
上面的处理特征可以与以下处理特征中的一个或多个组合：
a1)在半导体本体的第一主表面上形成图案化的掩模；
a2)使用图案化的掩模以用于从第一主表面蚀刻出进入到半导体本体中的沟槽；
a3)在沟槽中形成电极材料之后，可以使电极材料的一部分——例如在沟槽外部的电极材料——凹陷；
a4)在第一主表面上形成布线区域，其中形成布线区域包括在第一主表面上形成至少一个层间电介质以及在第一主表面上形成至少一个金属层。
可以将在上面描述的以及以下的示例和特征进行组合。
与碳化硅衬底有关地描述上面和下面的示例中的一些。替换地，可以处理宽带隙半导体衬底(例如宽带隙晶片)，其例如包括不同于碳化硅的宽带隙半导体材料。宽带隙半导体晶片可以具有比硅的带隙(1.1eV)大的带隙。例如，宽带隙半导体晶片可以是碳化硅(SiC)晶片、或砷化镓(GaAs)晶片、或氮化镓(GaN)晶片。
与上面或下面描述的示例有关地提及更多的细节和方面。处理宽带隙半导体晶片可以包括对应于与所提出的构思或者上面或下面描述的一个或多个示例有关地提及的一个或多个方面的一个或多个可选的附加特征。
连同先前描述的示例和各图中的一个或多个一起提及和描述的方面和特征也可以与其它示例中的一个或多个组合，以便替换其它示例的类似特征或者以便向其它示例附加地引入特征。
描述和附图仅图示本公开的原理。更进一步地，在此记述的所有示例主要意图明确地仅用于说明的目的，以帮助读者理解本公开的原理和由(多个)发明人为扩展本领域而贡献的构思。在此记述本公开的原理、方面和示例的所有叙述以及其具体示例旨在涵盖其等同物。
要理解的是，除非另外明确地或隐含地声明(例如出于技术原因而例如通过类似于“之后”的表达)，否则在说明书或权利要求书中公开的多个动作、处理、操作、步骤或功能的公开可以不被解释为在特定顺序之内。因此，多个动作或功能的公开将不将这些动作或功能限制于特定的顺序，除非这样的动作或功能是出于技术原因不可互换的。更进一步地，在一些示例中，单个动作、功能、处理、操作或步骤相应地可以包括或可以被分成多个子动作、子功能、子处理、子操作或子步骤。除非被明确排除，否则这样的子动作可以被包括在该单个动作的公开中并且是其一部分。
图1中图示的晶体管器件10可以是IGBT(绝缘栅双极晶体管)或IGFET(绝缘栅场效应晶体管)，例如MOSFET(金属氧化物半导体FET)。
晶体管器件10包括半导体本体100，其可以包括具有主要成分硅和碳的碳化硅衬底。碳化硅衬底可以包括杂质，如氢和氧和/或掺杂剂原子。
在半导体本体100的前侧处的第一主表面101可以是平面的或带线条形状(ripped)的。正交于平面的第一表面101或正交于带线条形状的第一表面101的平均平面的表面法线104限定竖向方向。与表面法线104正交的方向是水平方向和横向方向。在半导体本体背侧处的第二主表面102可以平行于第一主表面101延伸。
晶体管器件10包括晶体管单元阵列610。图示了晶体管单元阵列610的晶体管单元TC，其可以包括从第一主表面101延伸到半导体本体100中的栅极结构150。栅极结构150包括沟槽栅极电介质159和作为控制电极153的一个示例的包括碳的沟槽栅极电极155。栅极电极155的碳可以包括同素异形体单层石墨烯、双层石墨烯、多层石墨烯、类石墨烯的碳或碳纳米管中的至少之一。栅极电极155与半导体本体100电分离。帽层125邻接栅极电极155并且包括氮化物层、碳化硅层或多晶硅层中的至少之一。帽层被配置为氧屏障层。例如，栅极电介质159可以完全分离栅极电极155和半导体本体100。沟槽栅极电极155的宽度w和沟槽栅极电极的长度之间的比率可以在102和105之间的范围内，宽度w是沟槽栅极电极155在位于第一主表面101和沟槽栅极电极155的底部侧之间的中心处的竖向水平处沿着垂直于第一横向方向x1的第二横向方向x2的延伸。沟槽栅极电极155的长度是沟槽栅极电极155沿着第一横向方向x1的延伸，其可以沿着垂直于图1的附图平面的方向延伸。
晶体管单元TC进一步包括源极区110、本体区120和屏蔽区140。源极区110和本体区120直接邻接栅极结构150的第一侧壁。源极区110在本体区120和第一表面101之间。本体区120将源极区110与漂移结构130分离。漂移结构130形成在本体区120和第二表面102之间。本体区120和漂移结构130形成第一pn结pn1。本体区120和源极区110形成第二pn结pn2。
屏蔽区140可以沿着栅极结构150的第二侧壁延伸并且可选地沿着沟槽底部的至少一部分延伸。与沿着第一侧壁的本体区120中的掺杂剂浓度相比沿着第二侧壁的屏蔽区140中的掺杂剂浓度可以更高，例如至少十倍高。屏蔽区140的竖向延伸可以大于栅极结构150的竖向延伸。例如，与栅极结构150的底部相比屏蔽区140中的局部掺杂剂浓度最大值可以具有更大的到第一表面101的距离。
漂移结构130包括电压维持层。例如，电压维持层可以例包括漂移区131。选择漂移区131中的竖向延伸和掺杂剂浓度，以使得晶体管器件10达到其标称阻断电压能力。漂移区131可以被形成在通过外延生长形成的层中。漂移区131中的平均净掺杂剂浓度可以在从1.0×1015cm-3到5.0×1016cm-3的范围内。漂移区131的竖向延伸与半导体器件10的标称阻断能力有关。漂移区131的竖向延伸可以在大约1μm至几十μm的范围内，或者在5μm和12μm之间的范围内。
漂移结构130进一步包括直接邻接第二主表面102的重掺杂的接触层139。重掺杂的接触层139与直接邻接第二主表面102的背侧金属化320接触。背侧金属化320是第二负载端子L2的一个示例。沿着第二主表面102，接触层139中的掺杂剂浓度足够高，使得接触层139和背侧金属化320形成低电阻欧姆接触。在半导体器件10是或者包括IGFET的情况下，接触层139具有与漂移区131相同的导电类型。在半导体器件10是IGBT的情况下，接触层139具有漂移区131的互补导电类型，或者包括两种导电类型的区带以用于实现反向导通IGBT(RC-IGBT)。
漂移区131可以直接邻接接触层139，或者场停止或缓冲区带135可以被形成在漂移区131和接触层139之间。场停止或缓冲区带135与漂移区131形成单极结。缓冲区带135的场停止的竖向延伸可以近似地在从1μm到10μm的范围内。通过示例的方式，场停止或缓冲区带135中的平均掺杂剂浓度可以在从1.0×1017cm-3到5.0×1018cm-3或者从3.0×1017cm-3到3.0×1018cm-3的范围内。缓冲区带135的场停止可以缓和半导体本体100中的机械应力和/或可以充当用于自由电荷载流子的复合层和/或可以贡献于对漂移结构130中的电场进行构形。
漂移结构130可以包括进一步的掺杂区，例如势垒区带和/或漂移区131的导电类型的电流扩布区137或相反掺杂的区。每个电流扩布区137可以直接邻接本体区120或者可以在本体区120之下，并且可以在邻近的屏蔽区140之间延伸。与漂移区131中相比电流扩布区137中的平均净掺杂剂浓度更高。
前侧电极310电连接到源极区110、本体区120和屏蔽区140。前侧电极是第一负载电极L1的一个示例。层间电介质210将前侧电极310和栅极电极155电分离。
根据示例，晶体管单元TC是具有p掺杂本体区120、n掺杂源极区110和n掺杂漂移区带131的n沟道FET单元。根据另一实施例，晶体管单元TC是具有n掺杂本体区120、p掺杂源极区110和p掺杂漂移区带131的p沟道FET单元。
图2的示意性横截面视图图示半导体本体100中的晶体管器件10的另一示例，半导体本体100可以包括具有主要成分硅和碳的碳化硅衬底。图2的示例与图1中图示的晶体管器件的不同之处在于，本体区120邻接沟槽栅极结构150的相对的侧壁。屏蔽区140电连接到沟槽接触190，沟槽接触190与沟槽栅极结构150在横向上分离。沟槽接触190进一步经由沟槽接触190的侧壁电连接到源极区110和本体区120。p+掺杂的本体接触区可以被布置在本体区120和沟槽接触190之间以用于改进本体区120和沟槽接触190之间的欧姆接触。同样地，p+掺杂的屏蔽接触区可以被布置在屏蔽区140和沟槽接触190之间以用于改进屏蔽区140和沟槽接触190之间的欧姆接触。
图3A至图3C涉及包括多个相同的晶体管单元TC的晶体管器件10。在上面的示例中描述的细节同样适用于下面描述的所图示的示例。为了避免重复细节，例如在上面的示例中描述的要素或处理的材料、尺寸、功能，这些细节对应地适用于下面进一步描述的所图示的示例。
晶体管器件10基于来自单晶半导体材料的半导体本体100，单晶半导体材料诸如为硅(Si)、碳化硅(SiC)、锗(Ge)、硅锗晶体(SiGe)、氮化镓(GaN)、砷化镓(GaAs)或任何其它AIIIBV半导体。
参照图3A中图示的示例，晶体管单元阵列610包括晶体管单元TC，其中形成规则栅网的栅极结构150将晶体管单元TC的晶体管区段TS彼此分离。栅极结构150可以形成完整栅网，其网格完全围绕晶体管区段TS，或者栅极结构150可以包括间隙，在其处半导体本体100的连接区段在邻近的晶体管区段TS之间形成桥。根据图3A中图示的示例，栅极结构150形成栅网，并且晶体管区段TS被形成在栅极结构150的网格中。栅极结构150从第一主表面101延伸到半导体本体100中，并且可以包括条带形状的栅极边缘部分153以及栅极节点部分154。在晶体管单元阵列610内，每个栅极边缘部分153沿着两个邻近的晶体管区段TS的一个公共边缘延伸。栅极边缘部分153具有均匀的宽度并且是直的而没有弯曲。栅极边缘部分153可以是沿着晶体管单元阵列610内的所有功能晶体管单元TC的晶体管区段TS的所有边缘形成的。栅极节点部分154将两个、三个或更多个栅极边缘部分153彼此连接，并且被形成在栅极结构150的一些或所有节点处，其中栅极结构150可以包括两个或更多个不同类型的节点部分154。
参照图3B中图示的示例，晶体管单元阵列610包括晶体管单元TC，其中多个晶体管单元TC被形成为沿着第一横向方向x1平行延伸的条带。
图3C的横截面视图是沿着图3A或图3B的切割线BB取得的。
栅极结构150包括栅极电极155，栅极电极155包括碳。栅极电极155是包括碳的控制电极C的一个示例。栅极电极155与半导体本体100电绝缘，其中栅极电介质151将栅极电极155至少与本体区120分离。栅极电介质151将栅极电极155电容耦合到本体区120的沟道部分。栅极电介质151可以包括如下或者由如下构成：半导体氧化物，例如热生长或沉积的氧化硅；半导体氮化物，例如沉积或热生长的氮化硅；半导体氧氮化物，例如氧氮化硅；或者它们的组合。
栅极结构150的竖向延伸可以在从100 nm至5000 nm的范围内，例如在从300 nm至1000 nm的范围内。栅极边缘部分153的水平宽度可以在从100 nm至1000 nm的范围内，例如在从250 nm至750 nm的范围内。
晶体管单元TC的晶体管区段TS包括晶体管单元TC的半导体部分以及从第一主表面101延伸到半导体本体100中的沟槽场电极结构160。第一表面101和掩埋端部部分之间的沟槽场电极结构160的部分可以具有近似竖向的侧壁，或者可以相对于第一表面101以例如89度的角度略微成锥形。侧壁可以是直的或略微隆起的。
沟槽场电极结构160可以沿着平行线等距地间隔开，其中具有相同的水平横截面面积的多个第一沟槽场电极结构160可以是沿着每条线布置的，并且其中各线可以是等距地间隔开的。
每个沟槽场电极结构160相应地包括沟槽场电极165和围绕沟槽场电极165的沟槽场电极电介质161。沟槽场电极165包括碳和/或重掺杂的硅层和/或包含金属的层，或者由碳和/或重掺杂的硅层和/或包含金属的层构成。沟槽场电介质161将沟槽场电极165与周围的半导体本体100的半导体材料分离，并且可以包括如下或者由如下构成：热生长的氧化硅层；沉积的氧化硅层，例如基于TEOS(原硅酸四乙酯)的氧化硅；或者这两者。如果沟槽场电极165包括碳，则可以形成第二帽层126并且第二帽层126邻接沟槽场电极165的碳。
沟槽场电极结构160的竖向延伸小于第一主表面101和接触部分139之间的距离，使得漂移区131可以包括沟槽场电极结构160和接触部分139之间的连续漂移区段131a以及邻近的沟槽场电极结构160之间的柱状漂移区段131b。沟槽场电极结构160的竖向延伸大于栅极结构150的竖向延伸。沟槽场电极结构160的竖向延伸可以在从1μm至50μm的范围内，例如在从2μm至20μm的范围内。沟槽场电极结构160的第一水平延伸可以相应地在从0.1μm至20μm的范围内，例如在从0.2μm至5μm的范围内。沟槽场电极结构160的邻近行的沟槽场电极结构160可以相对于沿着第一横向方向x1的位置偏移。
沟槽场电极165和沟槽场电极结构160的横截面区域可以是矩形、具有或不具有倒圆角部和/或斜角部的规则的或扭曲的多边形、椭圆形或卵形。根据示例，两个正交的水平延伸近似相等，并且沟槽场电极165和沟槽场电极结构160的横截面区域是圆形或者具有或不具有倒圆角部或斜角部的规则多边形，诸如八边形、六边形或方形。沟槽场电极165的最大横向延伸lmax与沟槽场电极的最大竖向延伸vmax之间的比率可以在0.05和0.5之间的范围内。
沟槽场电极结构160允许漂移结构131中的高掺杂剂浓度而不损失晶体管器件10的阻断能力。与条带形状的场电极相比，针状形状的沟槽场电极165使用于漂移区131的可用横截面面积增加并且减小导通状态电阻RDSon。
具有晶体管单元TC的半导体部分的晶体管区段TS被形成在半导体本体100的台面区段中，从沟槽场电极结构160和第二主表面102之间的半导体本体100的连续区段突出。台面区段的水平平均宽度可以在从0.2μm到10μm的范围内，例如在从0.3μm到1μm的范围内。
每个晶体管区段TS包括第二导电类型的本体区120。本体区120与漂移结构130(例如柱状漂移区段131b)形成第一pn结pn1，并且与形成在本体区120和第一表面101之间的源极区110形成第二pn结pn2。每个本体区120可以包括重掺杂的部分以用于与金属接触结构形成欧姆接触。
源极区110可以是从第一表面101延伸到半导体本体100中(例如延伸到本体区120中)的阱。源极区110可以直接邻接沟槽场电极结构160或者可以与沟槽场电极结构160间隔开。
源极区110以及本体区120电连接到前侧电极310。前侧电极是第一负载电极L1的一个示例。第一负载电极L1例如在晶体管器件10是IGFET的情况下是源极端子，或者在晶体管器件10是IGBT的情况下是发射极端子。可以使用各种接触方案将源极区110和本体区120电连接到前侧电极L1，例如通过凹槽接触或通过台面的沿着台面的纵向方向在其处本体区120延伸到前侧以用于被电连接的部分。这些和进一步的接触变化被以简化的方式通过本体区120内和源极区110内的接触节点在图3C的横截面视图中图示。
直接邻接第二主表面102和接触部分139的背侧电极320是第二负载电极L2的一个示例，其在晶体管器件10是IGFET的情况下可以是漏极端子，或者在晶体管器件10是IGBT的情况下可以是集电极端子。
沟槽场电极165可以被电连接到第一负载电极L1、晶体管器件10的另外的端子、内部或外部驱动器电路的输出，或者可以浮置。沟槽场电极165还可以被划分成不同的子电极，这些子电极可以彼此绝缘并且可以被耦合到相同或不同的电势。
在所图示的示例和对应的描述中，本体区120是p型的，而源极区110和漂移结构131是n型的。如下面概述的类似考虑也适用于具有n型本体区120、p型源极区110和p型漂移区131的示例。
当施加到栅极电极155的电压超过预设阈值电压时，电子累积并且在本体区120的直接邻接本体区120中的栅极电介质151的沟道部分中形成反型沟道。因此，负载电流在竖向方向上在第一负载电极L1和第二负载电极L2之间流动通过晶体管器件10。
图4涉及在晶体管单元阵列610中包括多个晶体管单元TC的晶体管器件10的另一示例。与参照共用于图1至图3C中图示的示例的图1至图3C描述的特征的结构或功能细节同样适用。
在图4中图示的晶体管器件10中，沟槽电极结构170包括沟槽栅极电极155和栅极沟槽电介质151。沟槽电极结构170进一步包括沟槽场电极165和沟槽场电介质161。沟槽场电极165被布置在沟槽栅极电极155和第二主表面102之间。一个电极，例如沟槽栅极电极155或沟槽场电极165，或这两个电极，例如沟槽栅极电极155和沟槽场电极165，可以包括碳作为电极材料。当沟槽栅极电极155包括碳时，第二帽层126可以邻接沟槽栅极电极155的碳。当沟槽场电极165包括碳时，帽层125可以邻接沟槽场电极165的碳。
沟槽场电极165可以电连接到第一负载电极L1、晶体管器件10的另外的端子、内部或外部驱动器电路的输出，或者可以浮置。沟槽场电极165还可以被划分成不同的子电极，这些子电极可以彼此绝缘并且可以被耦合到相同或不同的电势。
根据示例，晶体管单元TC是具有p掺杂本体区120、n掺杂源极区110和n掺杂漂移区带131的n沟道FET单元。根据另一实施例，晶体管单元TC是具有n掺杂本体区120、p掺杂源极区110和p掺杂漂移区带131的p沟道FET单元。
描述和附图仅说明本公开的原理。更进一步地，在此记述的所有示例主要意图明确地仅用于说明的目的，以帮助读者理解本公开的原理和由(多个)发明人为扩展本领域而贡献的构思。在此记述本公开的原理、方面和示例的所有叙述以及其具体示例旨在涵盖其等同物。
要理解的是，除非另外明确地或隐含地声明(例如出于技术原因而例如通过类似于“之后”的表达)，否则在说明书或权利要求书中公开的多个动作、处理、操作、步骤或功能的公开可以不被解释为在特定顺序之内。因此，多个动作或功能的公开将不将这些动作或功能限制于特定的顺序，除非这样的动作或功能是出于技术原因不可互换的。更进一步地，在一些示例中，单个动作、功能、处理、操作或步骤相应地可以包括或可以被分成多个子动作、子功能、子处理、子操作或子步骤。除非被明确排除，否则这样的子动作可以被包括在该单个动作的公开中并且是其一部分。
连同先前详述的示例和各图中的一个或多个一起提及和描述的方面和特征也可以与一个或多个其它示例组合，以便替换其它示例的类似特征或者以便向其它示例附加地引入特征。
与上面或下面描述的实施例有关地提及更多的细节和方面。处理宽带隙半导体晶片可以包括对应于与所提出的构思或者上面或下面描述的一个或多个实施例有关地提及的一个或多个方面的一个或多个可选的附加特征。

Claims (18)

1.一种晶体管器件(10)，包括：
半导体本体(100)，其具有第一主表面(101)、与第一主表面(101)相对的第二主表面(102)以及晶体管单元阵列(610)，其中晶体管单元阵列(610)包括：
多个晶体管单元(TC)；
在第一主表面(101)上的第一负载电极(L1)，其中第一负载电极(L1)被电连接所述多个晶体管单元(TC)；
在第二主表面(102)上的第二负载电极(L2)，其中第二负载电极(L2)被电连接到所述多个晶体管单元(TC)，并且其中
所示多个晶体管单元(TC)包括至少一个控制电极(C)，所述至少一个控制电极(C)包括碳，所述至少一个控制电极的碳包括同素异形体单层石墨烯、双层石墨烯、多层石墨烯、类石墨烯的碳或碳纳米管中的至少之一，并且直接邻接与沟道区相对的电介质以用于被配置为栅极电极(155)。
2.根据前项权利要求所述的晶体管器件(10)，进一步包括邻接所述至少一个控制电极(C)的帽层(125)。
3.根据前项权利要求所述的晶体管器件(10)，其中帽层(125)包括氮化物层、碳化硅层或多晶硅层中的至少之一。
4.根据前述权利要求中的任何一项所述的晶体管器件(10)，其中所述至少一个包括碳的控制电极(C)包括平面栅极电极或沟槽栅极电极(155)。
5.根据前项权利要求所述的晶体管器件(10)，其中所述多个晶体管单元(TC)被形成为沿着第一横向方向(x1)平行延伸的条带。
6.根据前项权利要求所述的晶体管器件(10)，其中沟槽栅极电极(155)的宽度(w)与沟槽栅极电极(155)的长度之间的比率在102和105之间的范围内，宽度(w)是沟槽栅极电极(155)在位于第一主表面(101)和沟槽栅极电极(155)的底部侧之间的中心处的竖向水平处沿着垂直于第一横向方向(x1)的第二横向方向(x2)的延伸，并且长度是沟槽栅极电极(155)沿着第一横向方向(x1)的延伸。
7.根据前项权利要求所述的晶体管器件(10)，其中宽度(w)在50nm和1μm之间的范围内。
8.根据权利要求4所述的晶体管器件(10)，进一步包括沟槽场电极(165)，其中沟槽场电极(165)的最大横向延伸(lmax)与沟槽场电极(165)的最大竖向延伸(vmax)之间的比率在0.05和0.5之间的范围内，并且其中沟槽场电极(165)和沟槽栅极电极(155)被布置在横向上彼此分离的沟槽中。
9.根据权利要求4至7中的任何一项所述的晶体管器件(10)，其中所述至少一个包括碳的控制电极(C)包括沟槽场电极(165)，并且其中沟槽场电极(165)被布置在沟槽栅极电极(155)和第二主表面(102)之间。
10.根据前述权利要求中的任何一项所述的晶体管器件(10)，进一步包括漂移区(131)，其中漂移区(131)被配置用于第一负载电极(L1)和第二负载电极(L2)之间的大于12V的击穿电压。
11.根据前项权利要求所述的晶体管器件(10)，其中漂移区(131)被形成在硅半导体本体中，并且晶体管器件(10)是绝缘栅场效应晶体管或绝缘栅双极晶体管。
12.根据权利要求10所述的晶体管器件(10)，其中漂移区(131)被形成在碳化硅半导体本体中，所述晶体管器件(10)是绝缘栅场效应晶体管或绝缘栅双极晶体管，并且所述至少一个控制电极(C)包括沟槽栅极电极(155)，并且其中所述晶体管器件(10)进一步包括与漂移区(131)的导电类型不同的导电类型的屏蔽区(140)，并且屏蔽区(140)的底部侧被布置在包括沟槽栅极电极(155)的栅极沟槽的底部侧和第二主表面(102)之间。
13.一种制造晶体管器件(10)的方法，包括：
提供半导体本体(100)，半导体本体(100)具有第一主表面(101)和与第一主表面(101)相对的第二主表面(102)；
形成晶体管单元阵列(610)，包括：
形成多个晶体管单元(TC)，其中所述多个晶体管单元(TC)包括至少一个控制电极(C)，所述至少一个控制电极(C)包括碳，所述至少一个控制电极的碳包括同素异形体单层石墨烯、双层石墨烯、多层石墨烯、类石墨烯的碳或碳纳米管中的至少之一，并且直接邻接与沟道区相对的电介质以用于被配置为栅极电极(155)；
在第一主表面(101)上形成第一负载电极(L1)，其中第一负载电极(L1)被电连接到所述多个晶体管单元(TC)；以及
在第二主表面(102)上形成第二负载电极(L2)，其中第二负载电极(L2)被电连接到所述多个晶体管单元(TC)。
14.根据前项权利要求所述的方法，其中提供半导体本体(100)和形成晶体管单元阵列(610)进一步包括：
形成从第一主表面(101)进入到半导体本体(100)中的沟槽，其中半导体本体(100)包括硅衬底；
在沟槽中形成沟槽场电介质(161)；
在沟槽中形成沟槽场电极(165)，其中沟槽场电极(165)包括碳；
在沟槽中的碳上形成帽层(125)；
在沟槽中形成沟槽栅极电介质(151)；
在沟槽中形成沟槽栅极电极(155)；以及
在半导体本体(100)中形成掺杂的半导体区(110，120)。
15.根据前项权利要求所述的方法，进一步包括：
在沟槽中的沟槽栅极电极(155)上形成第二帽层(126)，其中沟槽栅极电极(155)包括碳。
16.根据权利要求14所述的方法，其中提供半导体本体(100)和形成晶体管单元阵列(610)进一步包括：
形成从第一主表面(101)进入到半导体本体(100)中的场电极沟槽，其中半导体本体(100)包括硅衬底，并且其中场电极沟槽在第一主表面(101)处的最大横向延伸与场电极沟槽的最大竖向延伸之间的比率在0.05和0.5之间的范围内；
在场电极沟槽中形成沟槽场电介质(161)；
在场电极沟槽中形成沟槽场电极(165)；
形成从第一主表面(101)进入到半导体本体(100)中的栅极电极沟槽，
在栅极电极沟槽中形成沟槽栅极电介质(151)；
在栅极电极沟槽中形成沟槽栅极电极(155)，其中沟槽栅极电极(155)包括碳；
在栅极电极沟槽中的碳上形成帽层(125)；以及
在半导体本体(100)中形成掺杂的半导体区(110,120)。
17.根据前项权利要求所述的方法，进一步包括：
在场电极沟槽中的沟槽场电极(165)上形成第二帽层(126)，其中沟槽场电极(165)包括碳。
18.根据权利要求13所述的方法，其中提供半导体本体(100)和形成晶体管单元阵列(610)进一步包括：
在半导体本体(100)中形成掺杂的半导体区(110，120)，其中半导体本体(100)包括碳化硅衬底；此后
形成从第一主表面(101)进入到半导体本体(100)中的沟槽；
在沟槽中形成沟槽栅极电介质(151)；
在沟槽中形成沟槽栅极电极(155)，其中沟槽栅极电极(155)包括碳；以及
在沟槽中的碳上形成帽层(125)。
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