JP2003523088A - 絶縁ゲート電界効果デバイス - Google Patents
絶縁ゲート電界効果デバイスInfo
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Abstract
(57)【要約】
半導体基体１０は、第１及び第２の対向する主表面１０ａ，１０ｂを備えており、一方導電型の第１の領域１１と、この第１の領域１１とｐｎ接合を形成する反対導電型の複数の基体領域３２とを有している。複数のソース領域３３は、第１の主表面１０ａと接すると共に、それぞれが、各ソース領域３３と対応する基体領域３２との間に伝導チャネル収容部３３ａが規定されるように対応する基体領域３２と関連している。絶縁ゲート構造体３０，３１は、各伝導チャネル領域３３ａに隣接し、ソース領域３３から第１の領域１１を介して第２の主表面１０ｂに隣接する他の領域１４まで多数電荷キャリヤの流れを制御するために、伝導チャネル領域における伝導チャネルの形成を制御する。複数の電界成形領域２０が、第１の領域１１内に分散されている。この複数の電界成形領域２０は、使用時に、ソース領域３３と他の領域１４との間に電圧が印加され、当該デバイスが非導通状態である場合に、電界成形領域２０がソース領域３３から、かつ第１の領域１１を少なくとも部分的に経る電荷キャリヤ用の経路を設けて、第１の領域１１を介して他の領域１４に向かって延在するように第１の領域１１に空乏領域を生じさせ、当該デバイスの逆降伏電圧を増大させるように、ソース領域３２から他の領域１４に向かって延在している。
Description
【０００１】
本発明は、絶縁ゲート電界効果デバイスに係り、特に、非導通時に高い逆電圧
に耐えることができる縦型（vertical）絶縁ゲート電界効果デバイスに関する。
に耐えることができる縦型（vertical）絶縁ゲート電界効果デバイスに関する。
【０００２】
ドーパント濃度を減少させること及びドレインドリフト領域の大きさを増大さ
せることにより、縦型絶縁ゲート電界効果デバイスの逆電圧耐性能力が向上し得
ることは、半導体技術においてよく知られている。しかしながら、これは、また
、当該デバイスが導通状態にあるときに、該デバイスを通る多数電荷キャリヤ経
路の抵抗率及び長さを増加させる。これは、上記デバイスを通る多数電荷キャリ
ヤに関する上記電流経路の直列抵抗、従って絶縁ゲート電界効果デバイスのオン
抵抗が、所望の逆降伏電圧のほぼ２乗に比例して増加することを意味する。
せることにより、縦型絶縁ゲート電界効果デバイスの逆電圧耐性能力が向上し得
ることは、半導体技術においてよく知られている。しかしながら、これは、また
、当該デバイスが導通状態にあるときに、該デバイスを通る多数電荷キャリヤ経
路の抵抗率及び長さを増加させる。これは、上記デバイスを通る多数電荷キャリ
ヤに関する上記電流経路の直列抵抗、従って絶縁ゲート電界効果デバイスのオン
抵抗が、所望の逆降伏電圧のほぼ２乗に比例して増加することを意味する。
【０００３】
米国特許第４，７５４，３１０（出願人整理番号ＰＨＢ３２７４０）号は、反
対導電型の第２の領域と交互配置された一方導電型の第１の領域から形成された
ゾーンとしてドレインドリフト領域を設け、上記第１及び第２の領域のドーパン
ト濃度及び大きさを、動作時にデバイスが逆方向にバイアスされ、上記ゾーンが
電荷キャリヤのない空乏化状態にある際に、空間電荷に起因する電界が、少なく
ともなだれ降伏が生じる臨界電界強度よりも小さい程度まではバランスするよう
な濃度、大きさとすることにより上述した問題に対処している。これは、必要と
される逆降伏電圧特性が、他の場合には必要とされるであろうドーパント濃度よ
りも高いドーパント濃度、従ってより低い抵抗率を個々には有する、交互配置さ
れた半導体領域を用いて得られることを可能にする。その結果、第１及び第２の
領域の直列抵抗、従ってデバイスのオン抵抗が従来のデバイスに関してよりも低
くなり得る。
対導電型の第２の領域と交互配置された一方導電型の第１の領域から形成された
ゾーンとしてドレインドリフト領域を設け、上記第１及び第２の領域のドーパン
ト濃度及び大きさを、動作時にデバイスが逆方向にバイアスされ、上記ゾーンが
電荷キャリヤのない空乏化状態にある際に、空間電荷に起因する電界が、少なく
ともなだれ降伏が生じる臨界電界強度よりも小さい程度まではバランスするよう
な濃度、大きさとすることにより上述した問題に対処している。これは、必要と
される逆降伏電圧特性が、他の場合には必要とされるであろうドーパント濃度よ
りも高いドーパント濃度、従ってより低い抵抗率を個々には有する、交互配置さ
れた半導体領域を用いて得られることを可能にする。その結果、第１及び第２の
領域の直列抵抗、従ってデバイスのオン抵抗が従来のデバイスに関してよりも低
くなり得る。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、縦型高電圧絶縁ゲート電界効果デバイスにおける降伏電圧と
オン抵抗との兼ね合い（trade off）を改善する他の方法を提供することにある
。ここで、「縦型」という語は、デバイスを通る主電流経路が、該デバイスの第
１及び第２の対向する主表面間に存在すると理解されたい。
オン抵抗との兼ね合い（trade off）を改善する他の方法を提供することにある
。ここで、「縦型」という語は、デバイスを通る主電流経路が、該デバイスの第
１及び第２の対向する主表面間に存在すると理解されたい。
【０００５】
本発明の一観点によれば、デバイス内に上記ドレインドリフト領域が分散し、
実質的にこのドレインドリフト領域を介した多数電荷キャリアの主経路の方向に
、複数の半絶縁性領域が延在し、ドレインドリフト領域内における空乏領域を上
記経路が存在しない場合よりも大きい範囲まで広げるために、使用時に、当該デ
バイスが非導通状態であり、前記ソース領域と前記他の領域との間に電圧が印加
された場合に、ソース領域からドレインドリフト領域を通る漏れ電流経路を与え
るように、該半絶縁性領域が当該デバイスのソース領域と隣接する、ＭＯＳＦＥ
Ｔのような縦型絶縁電界効果デバイスが提供される。
実質的にこのドレインドリフト領域を介した多数電荷キャリアの主経路の方向に
、複数の半絶縁性領域が延在し、ドレインドリフト領域内における空乏領域を上
記経路が存在しない場合よりも大きい範囲まで広げるために、使用時に、当該デ
バイスが非導通状態であり、前記ソース領域と前記他の領域との間に電圧が印加
された場合に、ソース領域からドレインドリフト領域を通る漏れ電流経路を与え
るように、該半絶縁性領域が当該デバイスのソース領域と隣接する、ＭＯＳＦＥ
Ｔのような縦型絶縁電界効果デバイスが提供される。
【０００６】
本発明の一観点によれば、デバイス内に上記ドレインドリフト領域が分散し、
複数の半絶縁性又は抵抗性経路が、実質的にドレインドリフト領域を介した多数
電荷キャリアの主経路の方向に延在すると共に、使用時に、当該デバイスが非導
通状態であり、前記ソース領域と前記他の領域との間に電圧が印加された場合に
、ソース領域から漏れ電流経路を与えるように、ＭＯＳＦＥＴのソース領域に電
気的に結合された、ＭＯＳＦＥＴのような縦型絶縁電界効果デバイスが提供され
る。
複数の半絶縁性又は抵抗性経路が、実質的にドレインドリフト領域を介した多数
電荷キャリアの主経路の方向に延在すると共に、使用時に、当該デバイスが非導
通状態であり、前記ソース領域と前記他の領域との間に電圧が印加された場合に
、ソース領域から漏れ電流経路を与えるように、ＭＯＳＦＥＴのソース領域に電
気的に結合された、ＭＯＳＦＥＴのような縦型絶縁電界効果デバイスが提供され
る。
【０００７】
本発明のある観点によれば、請求項１に記載されたような絶縁電界効果デバイ
スが提供される。
スが提供される。
【０００８】
このように、本発明は、逆降伏電圧とオン抵抗との兼ね合いが米国特許第４，
７５４，３１０号において提案されている形態とは異なる形態において改善され
ることを可能にし、少なくともある状況において、より簡単及び又は経済的に製
造することができる絶縁電界効果デバイスが提供されることを可能にする。
７５４，３１０号において提案されている形態とは異なる形態において改善され
ることを可能にし、少なくともある状況において、より簡単及び又は経済的に製
造することができる絶縁電界効果デバイスが提供されることを可能にする。
【０００９】
本発明に係る他の有利な技術的特徴は、追加の従属請求項に記載されている。
【００１０】
本発明の実施態様を、添付の模式的な図面を参照して例として説明する。
【００１１】
ここでは、図１を参照する。図１は、ＭＯＳＦＥＴの形態の絶縁ゲート電界効
果半導体デバイス１を表すものである。このＭＯＳＦＥＴ１は、第１及び第２の
対向する主表面１０ａ，１０ｂを備えた単結晶シリコン半導体基体１０を有して
いる。半導体基体１０は、相対的に高濃度にドープされた一方導電型（この例で
はｎ＋導電型）の基板１４を有しており、これが当該ＭＯＳＦＥＴのドレイン領
域を形成している。相対的に低濃度にドープされた一方導電型（この例ではｎ− 導電型）の半導体領域１１は、当該ＭＯＳＦＥＴのドレインドリフト領域を形成
している。典型的には、上記半導体の第１の領域１１内のドーパント濃度は、２
×１０１５ａｔｏｍ／ｃｍ３である。
果半導体デバイス１を表すものである。このＭＯＳＦＥＴ１は、第１及び第２の
対向する主表面１０ａ，１０ｂを備えた単結晶シリコン半導体基体１０を有して
いる。半導体基体１０は、相対的に高濃度にドープされた一方導電型（この例で
はｎ＋導電型）の基板１４を有しており、これが当該ＭＯＳＦＥＴのドレイン領
域を形成している。相対的に低濃度にドープされた一方導電型（この例ではｎ− 導電型）の半導体領域１１は、当該ＭＯＳＦＥＴのドレインドリフト領域を形成
している。典型的には、上記半導体の第１の領域１１内のドーパント濃度は、２
×１０１５ａｔｏｍ／ｃｍ３である。
【００１２】
第１の主表面１０ａの上には、ゲート誘電層３０及びゲート導電層３１よりな
る絶縁ゲート構造体Ｇが設けられている。従来知られているように、絶縁ゲート
構造体Ｇは、表面１０ａを見下ろす平面図で見た場合、開口を有する規則的なメ
ッシュ又はグリッドを規定している。上記開口のそれぞれには、ソースセルＳＣ
が形成されている。このソースセルＳＣは、ドレインドリフト領域１１とｐｎ接
合３４を形成する反対導電型（この例ではｐ導電型）の基体領域３２により構成
されると共に、一方導電型（この例ではｎ導電型）のソース領域３３を含んでお
り、基体領域３２の一部が、ソース領域３３と共に絶縁ゲート構造体Ｇの下部に
伝導チャネル領域３３ａを規定し、絶縁ゲート構造体Ｇを介して、絶縁ゲート構
造体Ｇに印加される電圧により伝導チャネルが制御されるようになっている。
る絶縁ゲート構造体Ｇが設けられている。従来知られているように、絶縁ゲート
構造体Ｇは、表面１０ａを見下ろす平面図で見た場合、開口を有する規則的なメ
ッシュ又はグリッドを規定している。上記開口のそれぞれには、ソースセルＳＣ
が形成されている。このソースセルＳＣは、ドレインドリフト領域１１とｐｎ接
合３４を形成する反対導電型（この例ではｐ導電型）の基体領域３２により構成
されると共に、一方導電型（この例ではｎ導電型）のソース領域３３を含んでお
り、基体領域３２の一部が、ソース領域３３と共に絶縁ゲート構造体Ｇの下部に
伝導チャネル領域３３ａを規定し、絶縁ゲート構造体Ｇを介して、絶縁ゲート構
造体Ｇに印加される電圧により伝導チャネルが制御されるようになっている。
【００１３】
絶縁ゲート構造体Ｇを覆うように、絶縁領域３５が設けられている。ソース電
極Ｓを設けるために、第１の主表面１０ａの上には、絶縁領域３５を覆うように
、ソース領域３３全体と接触するソース金属被覆部（metallisation）３６が設
けられている。図示はしないが、絶縁領域３５を介して１つ又はそれ以上の窓部
を形成し、ゲート導電層３１の一部を露出させ、上記ソース金属被覆部をパター
ン形成して分離したゲート電極を設けることにより、絶縁ゲート構造体Ｇへの電
気的接続が与えられている。ドレイン電極Ｄを設けるために、金属被覆部１６が
ドレイン電極１４とオーミックコンタクトを形成している。
極Ｓを設けるために、第１の主表面１０ａの上には、絶縁領域３５を覆うように
、ソース領域３３全体と接触するソース金属被覆部（metallisation）３６が設
けられている。図示はしないが、絶縁領域３５を介して１つ又はそれ以上の窓部
を形成し、ゲート導電層３１の一部を露出させ、上記ソース金属被覆部をパター
ン形成して分離したゲート電極を設けることにより、絶縁ゲート構造体Ｇへの電
気的接続が与えられている。ドレイン電極Ｄを設けるために、金属被覆部１６が
ドレイン電極１４とオーミックコンタクトを形成している。
【００１４】
図１では、１つの完全なソースセルＳＣのみが示されているが、実際には、Ｍ
ＯＳＦＥＴ１は共通のドレイン領域１４を共用する、並列接続された何千ものソ
ースセルから構成されている。このＭＯＳＦＥＴ１は、縦型ＭＯＳＦＥＴ、すな
わち、ソース領域３３からドレイン領域１４への主電流経路が第１及び第２の主
表面１０ａ，１０ｂに対して垂直な方向にあるＭＯＳＦＥＴである。
ＯＳＦＥＴ１は共通のドレイン領域１４を共用する、並列接続された何千ものソ
ースセルから構成されている。このＭＯＳＦＥＴ１は、縦型ＭＯＳＦＥＴ、すな
わち、ソース領域３３からドレイン領域１４への主電流経路が第１及び第２の主
表面１０ａ，１０ｂに対して垂直な方向にあるＭＯＳＦＥＴである。
【００１５】
これまで説明したＭＯＳＦＥＴ１の構造は、従来の縦型ＤＭＯＳＦＥＴを形成
する。しかしながら、このＭＯＳＦＥＴ１は、従来のＤＭＯＳＦＥＴとは異なり
、各ソースセルＳＣが、ソース電極３６から当該ソースセルＳＣの基体領域３２
を介し、ドレインドリフト領域１１を介してドレイン領域１４に向かって延在す
る電界成形（shaping）領域２０と関連するように、ドレインドリフト領域１１
全体に分布する複数の電界成形領域２０を有している。図に示した例では、電界
逃がし（relief）領域２０はわずかにドレイン領域１４内まで延びている。
する。しかしながら、このＭＯＳＦＥＴ１は、従来のＤＭＯＳＦＥＴとは異なり
、各ソースセルＳＣが、ソース電極３６から当該ソースセルＳＣの基体領域３２
を介し、ドレインドリフト領域１１を介してドレイン領域１４に向かって延在す
る電界成形（shaping）領域２０と関連するように、ドレインドリフト領域１１
全体に分布する複数の電界成形領域２０を有している。図に示した例では、電界
逃がし（relief）領域２０はわずかにドレイン領域１４内まで延びている。
【００１６】
この電界逃がし領域２０は、ソース電極Ｓとドレイン電極Ｄとの間に電圧が印
加されているが、ＭＯＳＦＥＴ１が非導通状態である場合に、ソース電極Ｓから
ドレインドリフト領域１１内へ上記ドレイン領域に向かって（図に示したように
ドレイン領域内へ）電流漏れ経路が得られるように作用する。ＭＯＳＦＥＴ１が
導通状態の場合は、この経路は、単に、ドレインドリフト領域１１を通る、ソー
ス−ドレイン主電流経路と並列な小さなソース−ドレイン電流を与える。
加されているが、ＭＯＳＦＥＴ１が非導通状態である場合に、ソース電極Ｓから
ドレインドリフト領域１１内へ上記ドレイン領域に向かって（図に示したように
ドレイン領域内へ）電流漏れ経路が得られるように作用する。ＭＯＳＦＥＴ１が
導通状態の場合は、この経路は、単に、ドレインドリフト領域１１を通る、ソー
ス−ドレイン主電流経路と並列な小さなソース−ドレイン電流を与える。
【００１７】
図１に示した実施態様では、各電界成形領域は、図示したように、第１の主表
面１０ａからソース領域３３、基体領域３２及びドレインドリフト領域１１を経
て、ちょうどドレイン領域１４まで、又は図示したようにドレイン領域内へと延
在する、対応する開口１７内に堆積された半絶縁性層又は高抵抗性材料層２１を
有している。上述した抵抗率に関する上限及び下限は、デバイスの特性に依存し
、下限は最大許容漏れ電流により決定され、上限は必要とされるスイッチング特
性及び耐久性により決定される。
面１０ａからソース領域３３、基体領域３２及びドレインドリフト領域１１を経
て、ちょうどドレイン領域１４まで、又は図示したようにドレイン領域内へと延
在する、対応する開口１７内に堆積された半絶縁性層又は高抵抗性材料層２１を
有している。上述した抵抗率に関する上限及び下限は、デバイスの特性に依存し
、下限は最大許容漏れ電流により決定され、上限は必要とされるスイッチング特
性及び耐久性により決定される。
【００１８】
抵抗性層又は半絶縁性層２１は、例えば、典型的には約１０７〜約１０９Ω・
ｃｍの範囲の抵抗率を有するように酸素及び／又は窒素がドープされた多結晶シ
リコンの層であってもよいし、上記範囲と同様の範囲の抵抗率を有する窒化シリ
コンの層であってもよい。半絶縁性層２１は、典型的には二酸化シリコンである
絶縁材料の各層２２により、開口１７の壁面から分離されている。典型的には、
半絶縁性層２１は０．５μｍ（マイクロメートル）の厚さを有しており、絶縁層
２２は３０ｎｍ（ナノメートル）の厚さを有している。平らな第１の主表面１０
ａの上に上記金属被覆部を設けるために、開口１７はＴＥＯＳ（テトラエチルオ
ルトシリケート）のような充填材２３により埋められている。
ｃｍの範囲の抵抗率を有するように酸素及び／又は窒素がドープされた多結晶シ
リコンの層であってもよいし、上記範囲と同様の範囲の抵抗率を有する窒化シリ
コンの層であってもよい。半絶縁性層２１は、典型的には二酸化シリコンである
絶縁材料の各層２２により、開口１７の壁面から分離されている。典型的には、
半絶縁性層２１は０．５μｍ（マイクロメートル）の厚さを有しており、絶縁層
２２は３０ｎｍ（ナノメートル）の厚さを有している。平らな第１の主表面１０
ａの上に上記金属被覆部を設けるために、開口１７はＴＥＯＳ（テトラエチルオ
ルトシリケート）のような充填材２３により埋められている。
【００１９】
典型的には、ドレインドリフト領域１１は４０μｍの厚さを有しており、開口
１７は、第１の主表面１０ａを見下ろす平面図で見た場合には、必ずしも必要で
はないがソースセルＳＣと同様の形状を有し、例えば正方形、六角形、ストライ
プ又は円形である。一実施態様では、絶縁ゲート構造体Ｇが正方形のグリッドを
規定するときには、第１の主表面１０ａを見下ろして見た場合、開口１７は正方
形である。開口１７のピッチはソースセルＳＣのピッチに対応しており、そのよ
うには図示されていないが、各開口の幅Ｗは隣接する開口１７間の距離Ｄと同一
であるかまたはそれに近い。例えば、Ｗ及びＤは、５〜１０μｍの範囲にある。
ドーパントの濃度［ｎ］と、開口１７によって境界付けられたドレインドリフト
領域１１の区域１１ａの幅Ｄとの積は、米国特許第４７５４３１０号公報におい
て述べられているように、２×１０１２ａｔｏｍ／ｃｍ２であるべきであり、Ｄ
及びＷは共に、最も小さいオン抵抗（Ｒｄｓｏｎ）に関してできる限り小さいべ
きである。１つのソースセルについて１つの電界成形領域２０のみが示されてい
るが、２つ又はそれ以上存在してもよい。
１７は、第１の主表面１０ａを見下ろす平面図で見た場合には、必ずしも必要で
はないがソースセルＳＣと同様の形状を有し、例えば正方形、六角形、ストライ
プ又は円形である。一実施態様では、絶縁ゲート構造体Ｇが正方形のグリッドを
規定するときには、第１の主表面１０ａを見下ろして見た場合、開口１７は正方
形である。開口１７のピッチはソースセルＳＣのピッチに対応しており、そのよ
うには図示されていないが、各開口の幅Ｗは隣接する開口１７間の距離Ｄと同一
であるかまたはそれに近い。例えば、Ｗ及びＤは、５〜１０μｍの範囲にある。
ドーパントの濃度［ｎ］と、開口１７によって境界付けられたドレインドリフト
領域１１の区域１１ａの幅Ｄとの積は、米国特許第４７５４３１０号公報におい
て述べられているように、２×１０１２ａｔｏｍ／ｃｍ２であるべきであり、Ｄ
及びＷは共に、最も小さいオン抵抗（Ｒｄｓｏｎ）に関してできる限り小さいべ
きである。１つのソースセルについて１つの電界成形領域２０のみが示されてい
るが、２つ又はそれ以上存在してもよい。
【００２０】
図２は、電界成形領域２０すなわち抵抗性経路を設けたことによる効果を説明
するために、上記ＭＯＳＦＥＴの一部を拡大して示したものである。この説明の
ため、ドレインドリフト領域１１はハッチングを施さずに示されている。動作時
に、ｐｎ接合３４が、主電極Ｓ，Ｄ間に印加される電圧により逆方向バイアスさ
れており、ＭＯＳＦＥＴ１が非導通状態にある場合、すなわち、伝導チャネル領
域３３ａに形成される伝導チャネルが存在しない場合、抵抗性経路２１のそれぞ
れに沿って小さな漏れ電流が流れ、これは抵抗性経路２１に沿って線形の電位降
下を生じさせる。その結果、絶縁層２２と第１の領域１１との界面近傍の縦方向
の電界は、ほぼ一定である。図２は、ｐｎ接合３４の両端の逆方向バイアスの電
圧の増加に伴う、すなわちソース−ドレイン電圧の増加に伴うドレインドリフト
領域１１内における空乏領域ＤＲの範囲の変化を示している。実線ｄ１〜ｄ３は
空乏領域ＤＲの範囲を示し、破線ｅ１〜ｅ３は抵抗性経路２１が存在しない状態
における空乏領域の範囲を示している。線ｄ１及び線ｅ１によって示されている
ように、相対的に低い逆方向バイアスの電圧では、抵抗性経路２１が、空乏領域
ＤＲをドレイン領域１４に向かって延ばす。逆方向バイアスの電圧が増加し、従
って抵抗性経路２１に沿って電位差が増加すると、抵抗性経路２１近傍の上記空
乏領域の部分は、線ｄ３によって示されているように、ドレイン領域１１がほぼ
電荷担体のない空乏化状態とされるように空乏領域が合流するまで広がる。隣接
する抵抗性経路２１間のピッチが充分に小さい場合、典型的には２×１０１５〜
４×１０１５ａｔｏｍ／ｃｍ３のドレインドリフト領域のドーパント濃度につい
て該ピッチが５ないし１０μｍの場合には、ドレインドリフト領域１１において
なだれ降伏に関する臨界電圧に達する前は、上記縦方向の電界はどの部分におい
てもほぼ一定である。これにより、（電圧成形領域２０が省略された場合と）同
じ逆降伏電圧特性が、電圧成形領域２０が省略された場合よりも非常に高いドレ
インドリフト領域１１のドーパント濃度と共に達成されることを可能にする。８
００ボルトのＭＯＳＦＥＴ、すなわち８００ボルトの逆降伏電圧を伴うＭＯＳＦ
ＥＴが必要とされる場合は、上記電界成形領域が存在しないと、（ドレインドリ
フト領域の厚さのような）他の寸法が上述したような寸法であれば、ドレインド
リフト領域に対して３×１０１４／ｃｍ３のドーパント濃度が要求される。対照
的に、本発明のように電界成形領域が設けられており、Ｄ＝１０μｍである場合
は、ドレインドリフト領域はより低いオン抵抗を可能とする２×１０１５／ｃｍ ３ のドーパント濃度Ｎを有することができる。
するために、上記ＭＯＳＦＥＴの一部を拡大して示したものである。この説明の
ため、ドレインドリフト領域１１はハッチングを施さずに示されている。動作時
に、ｐｎ接合３４が、主電極Ｓ，Ｄ間に印加される電圧により逆方向バイアスさ
れており、ＭＯＳＦＥＴ１が非導通状態にある場合、すなわち、伝導チャネル領
域３３ａに形成される伝導チャネルが存在しない場合、抵抗性経路２１のそれぞ
れに沿って小さな漏れ電流が流れ、これは抵抗性経路２１に沿って線形の電位降
下を生じさせる。その結果、絶縁層２２と第１の領域１１との界面近傍の縦方向
の電界は、ほぼ一定である。図２は、ｐｎ接合３４の両端の逆方向バイアスの電
圧の増加に伴う、すなわちソース−ドレイン電圧の増加に伴うドレインドリフト
領域１１内における空乏領域ＤＲの範囲の変化を示している。実線ｄ１〜ｄ３は
空乏領域ＤＲの範囲を示し、破線ｅ１〜ｅ３は抵抗性経路２１が存在しない状態
における空乏領域の範囲を示している。線ｄ１及び線ｅ１によって示されている
ように、相対的に低い逆方向バイアスの電圧では、抵抗性経路２１が、空乏領域
ＤＲをドレイン領域１４に向かって延ばす。逆方向バイアスの電圧が増加し、従
って抵抗性経路２１に沿って電位差が増加すると、抵抗性経路２１近傍の上記空
乏領域の部分は、線ｄ３によって示されているように、ドレイン領域１１がほぼ
電荷担体のない空乏化状態とされるように空乏領域が合流するまで広がる。隣接
する抵抗性経路２１間のピッチが充分に小さい場合、典型的には２×１０１５〜
４×１０１５ａｔｏｍ／ｃｍ３のドレインドリフト領域のドーパント濃度につい
て該ピッチが５ないし１０μｍの場合には、ドレインドリフト領域１１において
なだれ降伏に関する臨界電圧に達する前は、上記縦方向の電界はどの部分におい
てもほぼ一定である。これにより、（電圧成形領域２０が省略された場合と）同
じ逆降伏電圧特性が、電圧成形領域２０が省略された場合よりも非常に高いドレ
インドリフト領域１１のドーパント濃度と共に達成されることを可能にする。８
００ボルトのＭＯＳＦＥＴ、すなわち８００ボルトの逆降伏電圧を伴うＭＯＳＦ
ＥＴが必要とされる場合は、上記電界成形領域が存在しないと、（ドレインドリ
フト領域の厚さのような）他の寸法が上述したような寸法であれば、ドレインド
リフト領域に対して３×１０１４／ｃｍ３のドーパント濃度が要求される。対照
的に、本発明のように電界成形領域が設けられており、Ｄ＝１０μｍである場合
は、ドレインドリフト領域はより低いオン抵抗を可能とする２×１０１５／ｃｍ ３ のドーパント濃度Ｎを有することができる。
【００２１】
図３は、逆方向の降伏電圧（Ｖｂｖ；単位はＶ）に対するオン抵抗（Ｒｏｎ；
単位はｍΩ／ｍｍ２）のグラフを示している。図３において、線Ａは理論的なシ
リコンの１Ｄの限界を示している。一方で、線Ｂは、ピッチ（図１におけるＷ又
はＤ）が４μｍであり、ドレインドリフト領域１１の厚さが３０μｍである本発
明に係るシリコンＭＯＳＦＥＴによって達成可能な限界を示している。少なくと
も、ドレインドリフト領域の厚さと必要な逆降伏電圧とのある組合せに関しては
、本発明は、オン抵抗と降伏電圧との改善された兼ね合いが、米国特許第４，７
５４，３１０号公報において必要とされる精確な電荷のバランスに関する要求を
伴わずに、米国特許第４，７５４，３１０号公報に開示されている発明を用いて
達成され得るのと同様に達成されることを可能にする。
単位はｍΩ／ｍｍ２）のグラフを示している。図３において、線Ａは理論的なシ
リコンの１Ｄの限界を示している。一方で、線Ｂは、ピッチ（図１におけるＷ又
はＤ）が４μｍであり、ドレインドリフト領域１１の厚さが３０μｍである本発
明に係るシリコンＭＯＳＦＥＴによって達成可能な限界を示している。少なくと
も、ドレインドリフト領域の厚さと必要な逆降伏電圧とのある組合せに関しては
、本発明は、オン抵抗と降伏電圧との改善された兼ね合いが、米国特許第４，７
５４，３１０号公報において必要とされる精確な電荷のバランスに関する要求を
伴わずに、米国特許第４，７５４，３１０号公報に開示されている発明を用いて
達成され得るのと同様に達成されることを可能にする。
【００２２】
図４ないし図８は、図１に示したようなＭＯＳＦＥＴ１を製造する一方法にお
ける工程を説明するために、半導体基体の一部の断面を示したものである。初め
に、ドレイン領域１４を形成するためのｎ＋導電型基板よりなる半導体基体１０
が提供される。ドレインドリフト領域１１を形成するために、基板１４上にｎ導
電型のエピタキシャル層１１０が成長する。エピタキシャル層１１０の表面上に
マスキング層（例えば、二酸化シリコン、窒化シリコン又はレジストの層）４０
が設けられ、マスキング層４０に窓部４１を規定するために通常のフォトリソグ
ラフィ技術を用いてパターン形成される。次いで、図４に示した構造をもたらす
ように、エピタキシャル層１１０を介して基板１４へと広がる開口１７を規定す
るために、従来知られているように異方性エッチングプロセスが行われる。
ける工程を説明するために、半導体基体の一部の断面を示したものである。初め
に、ドレイン領域１４を形成するためのｎ＋導電型基板よりなる半導体基体１０
が提供される。ドレインドリフト領域１１を形成するために、基板１４上にｎ導
電型のエピタキシャル層１１０が成長する。エピタキシャル層１１０の表面上に
マスキング層（例えば、二酸化シリコン、窒化シリコン又はレジストの層）４０
が設けられ、マスキング層４０に窓部４１を規定するために通常のフォトリソグ
ラフィ技術を用いてパターン形成される。次いで、図４に示した構造をもたらす
ように、エピタキシャル層１１０を介して基板１４へと広がる開口１７を規定す
るために、従来知られているように異方性エッチングプロセスが行われる。
【００２３】
次いで、通常のマスキング層除去技術を用いてマスキング層４０が除去され、
露出面がクリーニングされたのち、図５に示したように露出したシリコン表面に
熱酸化物層２２０が成長する。次いで、絶縁層２２を形成するために、上記酸化
物を開口１７の側壁１７ａ上にのみ残すように（図６参照）熱酸化物層２２０に
異方性エッチングプロセスが施される。次いで、既知のＣＶＤ技術を用いて半絶
縁性層又は抵抗性材料（この場合には、酸素がドープされた多結晶シリコン又は
半絶縁性の窒化シリコン）層２１０が堆積される。次いで、比較的平らな露出面
を有する層２３０を形成するために、半絶縁性層２１０を覆うように例えばＴＥ
ＯＳのような充填材が堆積される。次いで、図８に示したように平らな表面をも
たらすように、層２１０の材料と同じ速度で層２３０の材料をエッチングする通
常のエッチング技術を用いて層２３０及び層２１０がエッチバックされる。
露出面がクリーニングされたのち、図５に示したように露出したシリコン表面に
熱酸化物層２２０が成長する。次いで、絶縁層２２を形成するために、上記酸化
物を開口１７の側壁１７ａ上にのみ残すように（図６参照）熱酸化物層２２０に
異方性エッチングプロセスが施される。次いで、既知のＣＶＤ技術を用いて半絶
縁性層又は抵抗性材料（この場合には、酸素がドープされた多結晶シリコン又は
半絶縁性の窒化シリコン）層２１０が堆積される。次いで、比較的平らな露出面
を有する層２３０を形成するために、半絶縁性層２１０を覆うように例えばＴＥ
ＯＳのような充填材が堆積される。次いで、図８に示したように平らな表面をも
たらすように、層２１０の材料と同じ速度で層２３０の材料をエッチングする通
常のエッチング技術を用いて層２３０及び層２１０がエッチバックされる。
【００２４】
次いで、第１の主表面１０ａ上にゲート誘電層が熱成長し、このゲート誘電層
の上にドープした多結晶シリコン層が堆積される。これら２つの層は、図８に示
したように、絶縁ゲート構造体３０，３１を規定するために、既知のフォトリソ
グラフィ技術及びエッチング技術を用いてパターン形成される。次いで、従来知
られているように、絶縁ゲート構造体３０，３１をマスクとして用いて、第１の
主表面１０ａ内にｐ導電型の不純物が添加され、そののち、ｎ導電型の不純物が
添加される。その結果、後の処理中で拡散したのち、絶縁ゲート構造体３０，３
１と位置合わせされるように、図１に示したｐ型基体領域３２とソース領域３３
とが形成される。次いで、絶縁領域３５を規定するために、上記表面構造体を覆
うように誘電層が設けられ、既知のマスキング技術及びエッチング技術を用いて
パターン形成される。図示はしないが、金属被覆部がゲート導電層３１に接触可
能となるように、絶縁領域３５に１つ又は複数の窓部が形成され、そののち、ソ
ース金属被覆部３６及び（図１には示されていない）ゲート金属被覆部を規定す
るために、該金属配線が堆積され、パターン形成される。
の上にドープした多結晶シリコン層が堆積される。これら２つの層は、図８に示
したように、絶縁ゲート構造体３０，３１を規定するために、既知のフォトリソ
グラフィ技術及びエッチング技術を用いてパターン形成される。次いで、従来知
られているように、絶縁ゲート構造体３０，３１をマスクとして用いて、第１の
主表面１０ａ内にｐ導電型の不純物が添加され、そののち、ｎ導電型の不純物が
添加される。その結果、後の処理中で拡散したのち、絶縁ゲート構造体３０，３
１と位置合わせされるように、図１に示したｐ型基体領域３２とソース領域３３
とが形成される。次いで、絶縁領域３５を規定するために、上記表面構造体を覆
うように誘電層が設けられ、既知のマスキング技術及びエッチング技術を用いて
パターン形成される。図示はしないが、金属被覆部がゲート導電層３１に接触可
能となるように、絶縁領域３５に１つ又は複数の窓部が形成され、そののち、ソ
ース金属被覆部３６及び（図１には示されていない）ゲート金属被覆部を規定す
るために、該金属配線が堆積され、パターン形成される。
【００２５】
従来知られているように、寄生バイポーラ作用を抑止するために、絶縁ゲート
構造体３０，３１により規定される窓部内における第１の主表面１０ａの一部が
、ソース不純物の添加からマスクされてもよく、ｐ型不純物のより高い濃度を有
していてもよい。その結果、ソース金属被覆部３６は、堆積時に、基体領域３２
をソース領域３３に対して電気的に短絡させ、寄生バイポーラ作用が抑制される
。
構造体３０，３１により規定される窓部内における第１の主表面１０ａの一部が
、ソース不純物の添加からマスクされてもよく、ｐ型不純物のより高い濃度を有
していてもよい。その結果、ソース金属被覆部３６は、堆積時に、基体領域３２
をソース領域３３に対して電気的に短絡させ、寄生バイポーラ作用が抑制される
。
【００２６】
上述したＭＯＳＦＥＴでは、絶縁層２２により、抵抗性経路２１がドレインド
リフト領域１１から分離されている。絶縁層２２の厚さは、必要とされる耐久性
及び当該ＭＯＳＦＥＴの速度によって決定され、従って、スイッチング過渡中に
おけるＭＯＳＦＥＴ内部の電界の大きさに依存する。典型的には、絶縁層２２は
３０ｎｍの厚さである。この絶縁層２２は、抵抗性経路２１とドレインドリフト
領域１１との導通の可能性を抑止するか、又は少なくとも低減することにより、
直線的な電圧降下又は抵抗性経路２１に沿った電位差を実現するために役割を果
たす。しかしながら、抵抗性経路２１は、絶縁層２２が存在しない場合において
さえも、依然としてドレイン領域１４に向けて上記空乏領域の広がりを増加させ
るように機能し、絶縁層２２を伴わないと、上記抵抗性経路に沿った電位差が直
線的に少なくなるが、本発明の効果は、上記絶縁層を伴わなくても達成可能であ
り、特に、抵抗性経路２１が、酸素がドープされた多結晶シリコン（ＳＩＰＯＳ
）を有する場合に達成され得る。更に、電界成形領域２０は、ｐ型基体領域３２
の下方の少なくとも幾らかの距離まで広がっているべきであるが、必ずしも上記
ドレインドリフト領域を貫通して全体に広がっている必要はない。
リフト領域１１から分離されている。絶縁層２２の厚さは、必要とされる耐久性
及び当該ＭＯＳＦＥＴの速度によって決定され、従って、スイッチング過渡中に
おけるＭＯＳＦＥＴ内部の電界の大きさに依存する。典型的には、絶縁層２２は
３０ｎｍの厚さである。この絶縁層２２は、抵抗性経路２１とドレインドリフト
領域１１との導通の可能性を抑止するか、又は少なくとも低減することにより、
直線的な電圧降下又は抵抗性経路２１に沿った電位差を実現するために役割を果
たす。しかしながら、抵抗性経路２１は、絶縁層２２が存在しない場合において
さえも、依然としてドレイン領域１４に向けて上記空乏領域の広がりを増加させ
るように機能し、絶縁層２２を伴わないと、上記抵抗性経路に沿った電位差が直
線的に少なくなるが、本発明の効果は、上記絶縁層を伴わなくても達成可能であ
り、特に、抵抗性経路２１が、酸素がドープされた多結晶シリコン（ＳＩＰＯＳ
）を有する場合に達成され得る。更に、電界成形領域２０は、ｐ型基体領域３２
の下方の少なくとも幾らかの距離まで広がっているべきであるが、必ずしも上記
ドレインドリフト領域を貫通して全体に広がっている必要はない。
【００２７】
ほぼ平らな表面を設けることができ、この表面に絶縁ゲート構造体及びその後
の金属被覆部を堆積することができるように、充填材２３が供給される。このよ
うな平らな表面が不可欠ではない場合は、充填材を省略することも可能である。
また、開口１７の相対的な大きさ及び抵抗性経路２１の厚さは、抵抗性経路２１
の材料が開口１７をほぼ埋め、充填材が不要であるような大きさ及び厚さであっ
てもよい。より幅の広い開口１７を有することは、該開口に材料を堆積すること
をより容易にするが、ソースセルＳＣのより高い実装密度が可能とされるべきで
あるため、より幅の狭い開口を有することが有利である。また、開口１７が充分
に幅の狭い場合は、上記抵抗性経路を提供する半絶縁性材料が開口１７をほぼ満
たし、その結果、充填材が不要である。
の金属被覆部を堆積することができるように、充填材２３が供給される。このよ
うな平らな表面が不可欠ではない場合は、充填材を省略することも可能である。
また、開口１７の相対的な大きさ及び抵抗性経路２１の厚さは、抵抗性経路２１
の材料が開口１７をほぼ埋め、充填材が不要であるような大きさ及び厚さであっ
てもよい。より幅の広い開口１７を有することは、該開口に材料を堆積すること
をより容易にするが、ソースセルＳＣのより高い実装密度が可能とされるべきで
あるため、より幅の狭い開口を有することが有利である。また、開口１７が充分
に幅の狭い場合は、上記抵抗性経路を提供する半絶縁性材料が開口１７をほぼ満
たし、その結果、充填材が不要である。
【００２８】
上述した例では、ソース領域は半導体領域である。しかしながら、上記ソース
領域は、上記基体領域でショットキー障壁を形成するシリサイド（例えばプラチ
ナシリサイド）のようなショットキー金属被覆部により設けられ得る。また、上
述した例では、絶縁ゲート電界効果デバイスは、ドレインドリフト領域と同じ導
電型である基板１４を有するＭＯＳＦＥＴである。しかしながら、本発明は、ド
レインドリフト領域と反対の導電型（上記の例ではｐ導電型）の基板を形成する
ことにより、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）に適用され得る。
また、上述した絶縁ゲート電界効果デバイスは、ノーマリオフ、すなわちエンハ
ンスメントモードのデバイスである。しかしながら、伝導チャネル領域３３ａの
適切なドーピングにより、上記デバイスは、ノーマリオン、すなわちデプレッシ
ョンモードのデバイスになり得る。
領域は、上記基体領域でショットキー障壁を形成するシリサイド（例えばプラチ
ナシリサイド）のようなショットキー金属被覆部により設けられ得る。また、上
述した例では、絶縁ゲート電界効果デバイスは、ドレインドリフト領域と同じ導
電型である基板１４を有するＭＯＳＦＥＴである。しかしながら、本発明は、ド
レインドリフト領域と反対の導電型（上記の例ではｐ導電型）の基板を形成する
ことにより、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）に適用され得る。
また、上述した絶縁ゲート電界効果デバイスは、ノーマリオフ、すなわちエンハ
ンスメントモードのデバイスである。しかしながら、伝導チャネル領域３３ａの
適切なドーピングにより、上記デバイスは、ノーマリオン、すなわちデプレッシ
ョンモードのデバイスになり得る。
【００２９】
勿論、本発明は、上記の導電型を反対にした場合であっても適用され得ること
が理解されると共に、ゲルマニウム又はゲルマニウム−シリコン合金のようなシ
リコン以外の半導体材料が用いられ得ることが理解されるであろう。
が理解されると共に、ゲルマニウム又はゲルマニウム−シリコン合金のようなシ
リコン以外の半導体材料が用いられ得ることが理解されるであろう。
【００３０】
本発明は、また、約５００ボルト又はそれ以上の降伏電圧を伴うトレンチＦＥ
Ｔにも適用され得る。
Ｔにも適用され得る。
【００３１】
上述した実施態様では、絶縁ゲート構造体はグリッド状の又はメッシュの構造
を有し、開口１７は不連続（discrete）の開口である。しかしながら、この状況
は、開口１７がグリッド状の構造を有する連続的なトレンチを形成し、従って、
抵抗性経路が抵抗性のグリッド状の領域を形成するため、互いに接続されるよう
に変えることができる。
を有し、開口１７は不連続（discrete）の開口である。しかしながら、この状況
は、開口１７がグリッド状の構造を有する連続的なトレンチを形成し、従って、
抵抗性経路が抵抗性のグリッド状の領域を形成するため、互いに接続されるよう
に変えることができる。
【００３２】
上述した実施態様では、抵抗性経路は、酸素及び／又は窒素がドープされた多
結晶シリコン、又は窒化シリコンのような半絶縁性材料により設けられる。しか
しながら、所望の漏れ電流、スイッチング特性及び耐久性が達成され得るように
実際の抵抗率が選択された、上記の抵抗率と同様の抵抗率を提供する他の材料が
用いられ得る。
結晶シリコン、又は窒化シリコンのような半絶縁性材料により設けられる。しか
しながら、所望の漏れ電流、スイッチング特性及び耐久性が達成され得るように
実際の抵抗率が選択された、上記の抵抗率と同様の抵抗率を提供する他の材料が
用いられ得る。
【００３３】
本発明の開示を読むことから、当業者であれば他の変更及び変形が明らかであ
る。このような変更及び変形は、半導体デバイスの設計、製造及び使用において
既に知られている同等及び他の特徴を含んでいてもよく、これらの特徴は、ここ
で既に述べた特徴に代えて、又は該特徴に加えて用いられてもよい。本出願にお
いて、特許請求の範囲は、特別な特徴の組合せに対して明確に表現されているが
、本発明の開示の範囲は、あらゆる新しい特徴、又は明示的若しくは暗黙的に本
明細書中に開示されている特徴のあらゆる新しい組合せ、又はそのあらゆる概念
を含むことに注意されたい。これは、上述したことが、本出願において任意の特
許請求の範囲に記載された発明と同一の発明に関係があるか否かを問わず、また
それが本発明の技術的課題のいずれか又は全てと同一の技術的課題を軽減するか
否かを問わない。本出願人は、本出願又は本出願から導き出される他の任意の出
願の手続遂行中、任意のこのような特徴及び／又はこのような特徴の組合せに対
して新しい特許請求の範囲が案出され得ることをここに通知する。
る。このような変更及び変形は、半導体デバイスの設計、製造及び使用において
既に知られている同等及び他の特徴を含んでいてもよく、これらの特徴は、ここ
で既に述べた特徴に代えて、又は該特徴に加えて用いられてもよい。本出願にお
いて、特許請求の範囲は、特別な特徴の組合せに対して明確に表現されているが
、本発明の開示の範囲は、あらゆる新しい特徴、又は明示的若しくは暗黙的に本
明細書中に開示されている特徴のあらゆる新しい組合せ、又はそのあらゆる概念
を含むことに注意されたい。これは、上述したことが、本出願において任意の特
許請求の範囲に記載された発明と同一の発明に関係があるか否かを問わず、また
それが本発明の技術的課題のいずれか又は全てと同一の技術的課題を軽減するか
否かを問わない。本出願人は、本出願又は本出願から導き出される他の任意の出
願の手続遂行中、任意のこのような特徴及び／又はこのような特徴の組合せに対
して新しい特許請求の範囲が案出され得ることをここに通知する。
【図１】 本発明に係る絶縁ゲート電界効果半導体デバイスの一実施態様の
一部を模式的に表す断面図である。
一部を模式的に表す断面図である。
【図２】 図１のデバイスの一部を拡大して示した図であり、デバイスが非
導通状態であり、その主電極間に電圧が印加された場合のデバイスの動作を説明
するためのものである。
導通状態であり、その主電極間に電圧が印加された場合のデバイスの動作を説明
するためのものである。
【図３】 逆降伏電圧（Ｖｂｖ）に対するオン抵抗（Ｒｏｎ）のグラフであ
り、本発明の効果を説明するためのものである。
り、本発明の効果を説明するためのものである。
【図４】 図１に示した絶縁ゲート電界効果デバイスを製造する際に利用可
能な方法の一例の一工程を表す図である。
能な方法の一例の一工程を表す図である。
【図５】 図１に示した絶縁ゲート電界効果デバイスを製造する際に利用可
能な方法の一例の他の工程を表す図である。
能な方法の一例の他の工程を表す図である。
【図６】 図１に示した絶縁ゲート電界効果デバイスを製造する際に利用可
能な方法の一例の更に他の工程を表す図である。
能な方法の一例の更に他の工程を表す図である。
【図７】 図１に示した絶縁ゲート電界効果デバイスを製造する際に利用可
能な方法の一例の更に他の工程を表す図である。
能な方法の一例の更に他の工程を表す図である。
【図８】 図１に示した絶縁ゲート電界効果デバイスを製造する際に利用可
能な方法の一例の更に他の工程を表す図である。
能な方法の一例の更に他の工程を表す図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ヴァン ダレン ロブ
オランダ国 5656 アーアー アインドー
フェン プロフ ホルストラーン ６
【要約の続き】
の領域１４に向かって延在するように第１の領域１１に
空乏領域を生じさせ、当該デバイスの逆降伏電圧を増大
させるように、ソース領域３２から他の領域１４に向か
って延在している。
Claims (11)
- 【請求項１】 第１及び第２の対向する主表面を備えた半導体基体と、前記
第１の主表面に接する複数のソース領域と、絶縁ゲート構造体とを有し、 前記半導体基体が一方導電型の第１の領域と反対導電型の複数の基体領域とを
有すると共に、前記複数の基体領域のそれぞれが前記第１の領域とｐｎ接合を形
成し、 前記複数のソース領域のそれぞれが、対応する基体領域と各ソース領域との間
に伝導チャネル収容部が規定されるように該対応する基体領域と関連し、 前記絶縁ゲート構造体は、各伝導チャネル領域に隣接し、前記ソース領域から
前記第１の領域を介して前記第２の主表面に隣接する他の領域まで多数電荷キャ
リヤの流れを制御するために、前記伝導チャネル領域における伝導チャネルの形
成を制御する絶縁ゲート電界効果デバイスにおいて、 前記第１の領域内に複数の電界成形領域が分散され、 使用時に、前記ソース領域と前記他の領域との間に電圧が印加され、当該デバ
イスが非導通状態である場合に、当該電界成形領域が前記ソース領域から、かつ
前記第１の領域を少なくとも部分的に経る電荷キャリヤ用の経路を設けて、前記
第１の領域を介して前記他の領域に向かって延在するように前記第１の領域に空
乏領域を生じさせ、当該デバイスの逆降伏電圧を増大させるように、前記電界成
形領域が前記基体領域から前記他の領域に向かって延在することを特徴とする絶
縁ゲート電界効果デバイス。 - 【請求項２】 各ソース領域が、単一の電界成形領域に関連する請求項１記
載のデバイス。 - 【請求項３】 前記電界成形領域が半絶縁性経路を有し、該半絶縁性経路の
それぞれがソース領域と電気的に結合された一端部を有する請求項１又は２記載
のデバイス。 - 【請求項４】 各半絶縁性経路が、前記第１の領域を通り前記他の領域に向
かって延在する、対応する開口の表面上に、層として形成された請求項３記載の
デバイス。 - 【請求項５】 前記開口が、前記半絶縁性層上に設けられた充填材により埋
められた請求項４記載のデバイス。 - 【請求項６】 各半絶縁性経路が、絶縁領域により前記第１の領域から分離
された請求項３ないし５のいずれか１項に記載のデバイス。 - 【請求項７】 前記半絶縁性経路が、酸素がドープされた多結晶シリコン及
び窒化シリコンのうちの少なくとも一方を有する請求項３ないし６のいずれか１
項に記載のデバイス。 - 【請求項８】 前記電界成形領域の少なくとも幾つかが、前記第１の領域を
通り、かつ前記他の領域内に完全に延在する電荷キャリア用の経路を与える請求
項１又は２記載のデバイス。 - 【請求項９】 前記他の領域が、前記第１の領域と同一の導電型であるが、
前記第１の領域よりも高濃度にドープされた半導体領域である請求項１ないし８
のいずれか１項に記載のデバイス。 - 【請求項１０】 前記他の領域が、前記第１の領域と反対の導電型であり、
前記第１の領域よりも高濃度にドープされた半導体領域である請求項１ないし８
のいずれか１項に記載のデバイス。 - 【請求項１１】 前記ソース領域が、前記第１の領域と同一の導電型の半導
体領域である請求項１ないし１０のいずれか１項に記載のデバイス。
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