JP3899231B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、スーパージャンクション構造部を有する半導体装置に関する。
【0002】
【背景技術】
縦型MOS電界効果トランジスタに代表される縦型半導体装置は、例えば、家庭用電気機器や自動車のモータの電力変換や電力制御に使われる。縦型半導体装置のうち、スーパージャンクション構造部を備えたものが、例えば、特開平11−233759号公報や特開平9−266311号公報に開示されている。スーパージャンクション構造部とは、第1導電型の第1半導体領域と第2導電型の第2半導体領域とが交互に、半導体基板上に並ぶ構造のことである。この構造部によれば、シリコンリミットを超える性能を実現できるので、縦型半導体装置の低オン抵抗化を図るには有効である。
【0003】
【発明が解決しようとする課題】
スーパージャンクション構造部は、終端にある半導体領域のところで、第1導電型の半導体領域と第2導電型の半導体領域とが交互に並ぶ構造が終わる。よって、スーパージャンクション構造部の終端にある半導体領域をいかにするかが問題となる。何ら手段を施さないと、第1導電型の半導体領域と第2導電型の半導体領域との接合耐圧より、電圧が大きくなると、スーパージャンクション構造部の終端にある半導体領域のところで、絶縁破壊が起こる。その結果、シリコンリミットを超える耐圧を実現できなくなるのである。
【0004】
本発明の目的は、高耐圧な半導体装置を提供することである。
【0005】
【課題を解決するための手段】
本発明は、縦型半導体素子を備えた半導体装置であって、
ドレイン領域を構成する第1導電型の半導体基板と、
前記半導体基板下に形成された第1電極部と、
前記半導体基板上に形成され、第1導電型の第1半導体領域と第2導電型の第2半導体領域とが交互に並ぶスーパジャンクション構造部であって、該スーパジャンクション構造部は、セルの形成部と、該セルの形成部の周辺に位置する周辺部とを有し、
前記セルの形成部上に形成された第2導電型の第3半導体領域と、
前記第3半導体領域に接して形成された第1導電型のソース領域と、
前記スーパジャンクション構造部の終端と距離を設けた位置にあり、かつ、前記第3半導体領域、前記ソース領域および前記周辺部の前記第2半導体領域と電気的に導通可能な第2電極部と、
前記周辺部上に形成され、該周辺部の前記第2半導体領域および前記第2電極部と電気的に導通可能な第2導電型の第4半導体領域と、を備える。
【0006】
第1導電型の第1半導体領域と第2導電型の第2半導体領域とが、半導体基板上で交互に並ぶ構造部とは、スーパージャンクション構造部のことである。本発明は、構造部の終端と距離を設けた位置にあり、かつ、周辺部を構成する第2半導体領域と電気的に導通されている電極部を備える。このため、構造部の内部において、構造部の終端に向けて空乏層を広げることが可能となるほか、構造部のうち、電極部が配置されている側において、構造部の終端に向けて空乏層を広げることが可能となる。これにより、構造部のうち、電極部が配置されている側(つまり、構造部の表面近傍)の電界集中を緩和できるので、半導体装置の耐圧向上が可能となる。この結果、本発明によれば、シリコンリミットを超える耐圧を得ることが可能となる。
【0007】
本発明は、前記周辺部上に形成され、該周辺部の前記第2半導体領域および前記第2電極部と電気的に導通可能な第2導電型の第4半導体領域を備える。
【0008】
本発明によれば、スーパージャンクションにより基板内を完全空乏化できること、及び、基板表面近傍の空乏層を伸ばすことにより電界集中を緩和できる。よって、耐圧を、さらに、向上させることが可能となる。
【0009】
本発明は、前記周辺部の内部に位置し、前記周辺部の前記第1半導体領域同士を導通させる、第1導電型の第5半導体領域を備える。
【0010】
本発明によれば、半導体装置のOFF時に、半導体基板および電極部に電圧が印加されると、空乏層は、垂直電界と水平電界とに分割される。特に、水平電界により、低電圧時のリーク電流低減に効果がある。
【0011】
【発明の実施の形態】
[参考例]
図1は、参考例の断面図である。参考例は、縦型MOS電界効果トランジスタ1に本発明を適用している。縦型MOS電界効果トランジスタ1の大まかな構造を説明する。縦型MOS電界効果トランジスタ1は、多数のセル39(つまり、多数の縦型半導体素子)で構成される。セル39は、縦型MOS電界効果トランジスタ1の動作の一単位となる。セル39は、図1の紙面に対して、左右方向および垂直方向に並んでいる。スーパージャンクション構造部13は、セル39の形成部13aと、形成部13aの周辺に位置する周辺部13bと、を含む。参考例は、電極部31と周辺部13bのP型シリコン単結晶領域15(15a)とを接続することにより、電極部31とP型シリコン単結晶領域15(15a)とを電気的に導通したことを特徴の一つする。
【0012】
次に、縦型MOS電界効果トランジスタ1の詳細な構造を説明する。縦型MOS電界効果トランジスタ1は、N+型ドレイン領域11、スーパージャンクション構造部13およびN+型ソース領域21を備えている。N+型ドレイン領域11は、シリコン基板に形成されている。このシリコン基板下には、例えば、アルミニウムからなる電極部14が取り付けれている。
【0013】
N+型ドレイン領域11上には、スーパージャンクション構造部13が位置している。スーパージャンクション構造部13は、P型シリコン単結晶領域15とN型シリコン単結晶領域17とが、N+型ドレイン領域11(シリコン基板)上で交互に並んでいる。N型シリコン単結晶領域17は、ドリフト領域であり、電流はドリフト領域を流れる。スーパージャンクション構造部13の終端13b1は、周辺部13bに含まれている。
【0014】
スーパージャンクション構造部13の外側には、N型シリコン単結晶領域12が位置している。N型シリコン単結晶領域12が縦型MOS電界効果トランジスタ1の側部となる。N型シリコン単結晶領域12は、N型シリコン単結晶領域17とN型不純物濃度が同じである。
【0015】
セル39の形成部13a上には、P型シリコン単結晶領域19が位置している。P型シリコン単結晶領域19には、N型シリコン単結晶領域17に到達するトレンチ23が形成されている。トレンチ23には、例えば、ポリシリコン膜からなるトレンチゲート電極25が埋め込まれている。トレンチ23の底面とトレンチゲート電極25との間、およびトレンチ23の側面とトレンチゲート電極25との間には、例えば、シリコン酸化膜からなるゲート絶縁膜27が形成されている。P型シリコン単結晶領域19のうち、トレンチ23の側面に沿った領域にチャネルが形成される。N+型ソース領域21は、トレンチ23の周囲であって、かつP型シリコン単結晶領域19の表面に位置している。P型シリコン単結晶領域19上および周辺部13b上には、例えば、シリコン酸化膜からなる絶縁膜29が位置している。絶縁膜29には、N+型ソース領域21の一部およびP型シリコン単結晶領域19の一部を露出させるコンタクトホール37が形成されている。また、絶縁膜29には、P型シリコン単結晶領域15(15a)を露出させるコンタクトホール35が形成されている。P型シリコン単結晶領域15(15a)は、スーパージャンクション構造部13の終端13b1から離れた位置にある。
【0016】
絶縁膜29上には、例えば、アルミニウムからなる電極部31が位置している。電極部31は、コンタクトホール37、39に充填されている。これらを介して電極部31は、N+型ソース領域21、P型シリコン単結晶領域19、P型シリコン単結晶領域15(15a)と接続されている。
【0017】
次に、参考例の主な効果を説明する。電極部31は、スーパージャンクション構造部13の終端13b1と距離を設けた位置にあり、かつ、周辺部13bを構成するP型シリコン単結晶領域15(15a)と電気的に接続されている。このため、スーパージャンクション構造部13の内部において、終端13b1に向けて空乏層を広げることが可能となるほか、スーパージャンクション構造部13のうち、電極部31が配置されている側において、終端13b1に向けて空乏層を広げることが可能となる。これにより、スーパージャンクション構造部13のうち、電極部13b1が配置されている側(つまり、スーパージャンクション構造部13の表面近傍)の電界集中を緩和できるので、縦型MOS電界効果トランジスタ1の耐圧向上が可能となる。
【0018】
参考例には、以下の変形例がある。
【0019】
(1)N+型ソース領域21、P型シリコン単結晶領域19、P型シリコン単結晶領域15(15a)は、共通の電極部31であるが、P型シリコン単結晶領域15(15a)の電極部と、N+型ソース領域21、P型シリコン単結晶領域19の電極部とを分離してもよい。
【0020】
(2)周辺部13bを構成するP型シリコン単結晶領域15のうち、電極部31と接続するP型シリコン単結晶領域15(15a)は、終端13b1と最も離れた位置にある。しかしながら、電極部31と接続するP型シリコン単結晶領域15(15a)は、終端13b1と離れた位置にあれば、他の位置でもよい。
【0021】
(3)トレンチゲート電極25をゲート電極としてるが、平面ゲート電極をゲート電極としてもよい。
【0022】
(4)縦型MOS電界効果トランジスタ1に本発明を適用しているが、他の縦型半導体装置に本発明を適用することもできる。
【0023】
(5)縦型MOS電界効果トランジスタ1は、N型であるが、P型でもよい。
【0024】
なお、これらの変形例は、次に説明する第1、2実施形態にも当てはまる。
【0025】
[第1実施形態]
図2は、本発明の第1実施形態の断面図である。第1実施形態は、縦型MOS電界効果トランジスタ3に本発明を適用している。図1に示す縦型MOS電界効果トランジスタ1と同等の機能を有する部分には、同一符号を付している。縦型MOS電界効果トランジスタ3が縦型MOS電界効果トランジスタ1と相違する部分を説明し、同じ部分については説明を省略する。
【0026】
周辺部13b上には、P型シリコン単結晶領域41が形成されている。P型シリコン単結晶領域41は、周辺部13bを構成するP型シリコン単結晶領域15と接続されている。P型シリコン単結晶領域41のP型不純物濃度は、P型シリコン単結晶領域15のそれと同じでもよいし、異なっていてもよい。電極部31は、コンタクトホール35を介してP型シリコン単結晶領域41と接続されている。第1実施形態によれば、後のシミュレーションで説明するように、参考例よりも高耐圧化が可能となる。
【0027】
[第2実施形態]
図3は、本発明の第2実施形態の断面図である。第2実施形態は、縦型MOS電界効果トランジスタ5に本発明を適用している。縦型MOS電界効果トランジスタ1、3と同等の機能を有する部分には、同一符号を付している。縦型MOS電界効果トランジスタ5が縦型MOS電界効果トランジスタ1、3と相違する部分を説明し、同じ部分については説明を省略する。
【0028】
周辺部13bを構成するP型シリコン単結晶領域15は、それぞれ、N型シリコン単結晶領域43により、上下に分離されている。N型シリコン単結晶領域43を介して、N型シリコン単結晶領域17同士が電気的に導通される。N型シリコン単結晶領域43のN型不純物濃度は、N型シリコン単結晶領域17のそれと同じでもよいし、異なっていてもよい。N型シリコン単結晶領域43の形成方法は、例えば、以下のとおりである。スーパージャンクション構造部13は、エピタキシャル成長層形成、エピタキシャル成長層にN型、P型イオンを選択的に注入、を繰り返すことにより形成される。N型シリコン単結晶領域43は、これらの繰り返し工程の中で形成される。つまり、N型シリコン単結晶領域43が形成されるべきエピタキシャル成長層形成工程後、周辺部13bの全面にN型不純物をイオン注入すると、N型シリコン単結晶領域17の一部と共に、N型シリコン単結晶領域43が形成される。
【0029】
第2実施形態によれば、縦型MOS電界効果トランジスタ5のOFF時に、空乏層は、垂直電界と水平電界とに分割される。特に、水平電界により、低電圧時のリーク電流低減に効果がある。また、シミュレーションによれば、電圧50V以下において通常よりもリーク電流を約1/3に低減できた。
【0030】
[シミュレーション]
図4〜図12のそれぞれ(A)に示すスーパージャンクション構造部の周辺部についてシミュレーションを行った。図4の(A)に示す周辺部(例1)は、参考例の縦型MOS電界効果トランジスタ1と対応する。図5の(A)に示す周辺部(例2)、図6の(A)に示す周辺部(例3)、図7の(A)に示す周辺部(例4)は、第1実施形態の縦型MOS電界効果トランジスタ3と対応する。図8の(A)に示す周辺部(例5)、図9の(A)に示す周辺部(例6)、図10の(A)に示す周辺部(例7)は、第2実施形態の縦型MOS電界効果トランジスタ5と対応する。図11の(A)に示す周辺部(例8)は、比較例である。図12の(A)に示す周辺部(例9)は、従来例である。
【0031】
{周辺部の条件}
(例1の周辺部の条件)
N+型ドレイン領域11のn型不純物濃度:1×1019/cm3
N型シリコン単結晶領域12、17のn型不純物濃度:1×1016/cm3
P型シリコン単結晶領域15、15(15a)のp型不純物濃度:1×1016/cm3
N型シリコン単結晶領域17の幅:0.5μm
N型シリコン単結晶領域17の深さ:15μm
P型シリコン単結晶領域15、15(15a)の幅:0.5μm
P型シリコン単結晶領域15、15(15a)の深さ:15μm
(例2〜例4の周辺部の条件)
N+型ドレイン領域11のn型不純物濃度:1×1019/cm3
N型シリコン単結晶領域12、17のn型不純物濃度:1×1016/cm3
P型シリコン単結晶領域15、15(15a)のp型不純物濃度:1×1016/cm3
N型シリコン単結晶領域17の幅:0.5μm
N型シリコン単結晶領域17の深さ:14.5μm、15μm
P型シリコン単結晶領域15、15(15a)の幅:0.5μm
P型シリコン単結晶領域15、15(15a)の深さ:14.5μm、15μm
P型シリコン単結晶領域41の深さ:0.5μm
図5のP型シリコン単結晶領域41の横方向の長さ:5.0μm
図6のP型シリコン単結晶領域41の横方向の長さ:15μm
図7のP型シリコン単結晶領域41の横方向の長さ:25μm
(例5〜例7の周辺部の条件)
N+型ドレイン領域11のn型不純物濃度:1×1019/cm3
N型シリコン単結晶領域12、17のn型不純物濃度:1×1016/cm3
P型シリコン単結晶領域15のp型不純物濃度:1×1016/cm3
N型シリコン単結晶領域17の幅:1.0μm
N型シリコン単結晶領域17の深さ:14μm
P型シリコン単結晶領域15の幅:1.0μm
P型シリコン単結晶領域15の深さ:14μm
P型シリコン単結晶領域41の深さ:1.0μm
図8〜図10のP型シリコン単結晶領域41の横方向の長さ:25μm
図8〜図10のN型シリコン単結晶領域43の幅:1.0μm
図8〜図10のN型シリコン単結晶領域43の深さ:1.0μm
(例8の周辺部の条件)
N+型ドレイン領域11のn型不純物濃度:1×1019/cm3
N型シリコン単結晶領域12、17のn型不純物濃度:1×1016/cm3
P型シリコン単結晶領域15のp型不純物濃度:1×1016/cm3
N型シリコン単結晶領域17の幅:0.5μm
N型シリコン単結晶領域17の深さ:14.5μm
P型シリコン単結晶領域15の幅:0.5μm
P型シリコン単結晶領域15の深さ:14.5μm
P型シリコン単結晶領域41の深さ:0.5μm
P型シリコン単結晶領域41の横方向の長さ:25μm
(例9の周辺部の条件)
N+型ドレイン領域11のn型不純物濃度:1×1019/cm3
N型シリコン単結晶領域12、17のn型不純物濃度:1×1016/cm3
P型シリコン単結晶領域15のp型不純物濃度:1×1016/cm3
N型シリコン単結晶領域17の幅:0.5μm
N型シリコン単結晶領域17の深さ:14.5μm
P型シリコン単結晶領域15の幅:0.5μm
P型シリコン単結晶領域15の深さ:14.5μm
{耐圧特性}
上記スーパージャンクション構造部の周辺部の耐圧特性(ドレイン電圧Vdとドレイン電流Id)のシミュレーションをした。その結果を図4〜図12の(B)のグラフに示す。なお、条件は、次のとおりである。
【0032】
ゲート電圧:0V
ドレイン電圧:0〜300Vの範囲において、0.5Vづつ電圧を上昇
ソース電圧:0V
ボディ電圧:0V
図4の(B)は、例1のスーパージャンクション構造部の周辺部の耐圧特性を示している。図4の(B)のグラフから分かるように、ドレイン電圧が195Vで、この構造は、絶縁破壊している。よって、上記条件において、この周辺部の耐圧は、195Vであることが分かる。なお、図4の(A)の45は等電位線であり、例1のスーパージャンクション構造部の周辺部を含む縦型MOS電界効果トランジスタのOFF時において、ドレイン電圧が190Vにおける電位分布を示している。等電位は、10Vステップで分布している。図4の(A)から分かるように、スーパージャンクション構造部の周辺部の全体に、等電位線45が分布している。これは、スーパージャンクション構造部の周辺部が完全空乏化していることを意味している。このように、ドレイン電圧が190Vにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【0033】
図5の(B)は、例2のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、240Vであることが分かる。なお、図5の(A)の45は等電位線であり、例2のスーパージャンクション構造部の周辺部を含む縦型MOS電界効果トランジスタのOFF時において、ドレイン電圧が230Vにおける電位分布を示している。このように、ドレイン電圧が230Vにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【0034】
図6の(B)は、例3のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、275Vであることが分かる。なお、図6の(A)の45は等電位線であり、例3の(A)に示すスーパージャンクション構造部の周辺部を含む縦型MOS電界効果トランジスタのOFF時において、ドレイン電圧が270Vにおける電位分布を示している。このように、ドレイン電圧が270Vにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【0035】
図7の(B)は、例4のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、275Vであることが分かる。なお、図7の(A)の45は等電位線であり、例4のスーパージャンクション構造部の周辺部を含む縦型MOS電界効果トランジスタのOFF時において、ドレイン電圧が270Vにおける電位分布を示している。このように、ドレイン電圧が270Vにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【0036】
図8の(B)は、例5のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、250Vであることが分かる。なお、図8の(A)の45は等電位線であり、例5のスーパージャンクション構造部の周辺部を含む縦型MOS電界効果トランジスタのOFF時において、ドレイン電圧が240Vにおける電位分布を示している。このように、ドレイン電圧が240Vにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【0037】
図9の(B)は、例6のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、245Vであることが分かる。なお、図9の(A)の45は等電位線であり、例6のスーパージャンクション構造部の周辺部を含む縦型MOS電界効果トランジスタのOFF時において、ドレイン電圧が240Vにおける電位分布を示している。このように、ドレイン電圧が240Vにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【0038】
図10の(B)は、例7のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、245Vであることが分かる。なお、図10の(A)の45は等電位線であり、例7のスーパージャンクション構造部の周辺部を含む縦型MOS電界効果トランジスタのOFF時において、ドレイン電圧が240Vにおける電位分布を示している。このように、ドレイン電圧が240Vにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【0039】
図11の(B)は、例8のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、40Vであることが分かる。なお、図11の(A)の45は等電位線であり、例8のスーパージャンクション構造部の周辺部を含む縦型MOS電界効果トランジスタのOFF時において、ドレイン電圧が約35Vにおける電位分布を示している。このように、ドレイン電圧が約35Vにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。但し、例8では、完全空乏化していなので、耐圧が低くなる。
【0040】
図12の(B)は、例9のスーパージャンクション構造部の周辺部の耐圧特性を示している。この周辺部の耐圧は、100Vであることが分かる。なお、図12の(A)の45は等電位線であり、例9のスーパージャンクション構造部の周辺部を含む縦型MOS電界効果トランジスタのOFF時において、ドレイン電圧が約95Vにおける電位分布を示している。このように、ドレイン電圧が約95Vにおいて、スーパージャンクション構造部の周辺部には空乏層があるので、絶縁破壊していないことが分かる。
【0041】
これらの耐圧をグラフに表すと図13のようになる。横軸は、P型シリコン単結晶領域41の横方向の長さを示している。但し、例1(図4)は、P型シリコン単結晶領域41を有しないが、表面部にP型シリコン単結晶領域15(15a)があるので、P型シリコン単結晶領域15(15a)の幅をP型シリコン単結晶領域41の幅と見なしている。
【0042】
例10は、従来の通常の場合(片面階段接合)の耐圧を示している。片面階段接合の耐圧は、基板のうち、空乏層を広げる側の領域の不純物濃度で決定される。今回の基板のn型不純物濃度は、1×1016/cm3であるから、Physics of Semiconductor Devices,S.M.Szeの第105頁によれば、理論上の最大耐圧は約60V程度である。実際の耐圧は、不純物濃度分布、すなわち、拡散層の曲率形状やエピ厚みに依存して耐圧が60V以下(約40V)となる。
【0043】
図13を見れば分かるように、例1〜例7(本発明)によれば、例8(比較例)、例9(従来例)、例10(従来の片面階段接合の例)と比べて、優れた耐圧になる。また、例2〜例7のように、P型シリコン単結晶領域41を設ければ、例1のようにP型シリコン単結晶領域41を設けない場合に比べて、耐圧を高くすることができる。
【図面の簡単な説明】
【図1】 本発明の参考例の断面図である。
【図2】 本発明の第1実施形態の断面図である。
【図3】 本発明の第2実施形態の断面図である。
【図4】 参考例に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図5】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図6】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図7】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図8】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図9】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図10】 本実施形態に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図11】 比較例に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図12】 従来例に係るスーパージャンクション構造部の周辺部のシミュレーションの結果を示す図である。
【図13】 各スーパージャンクション構造部の周辺部における耐圧を示すグラフである。
【符号の説明】
1、3、5 縦型MOS電界効果トランジスタ
11 N+型ドレイン領域
12 N型シリコン単結晶領域
13 スーパージャンクション構造部
13a 形成部
13b 周辺部
13b1 終端
14 電極部
15(15a) P-型シリコン単結晶領域
17 N型シリコン単結晶領域
19、19a P型シリコン単結晶領域
21 N+型ソース領域
23 トレンチ
25 トレンチゲート電極
27 ゲート絶縁膜
29 絶縁膜
31 電極部
35 コンタクトホール
37 コンタクトホール
39 セル
41 P型シリコン単結晶領域
43 N型シリコン単結晶領域
45 等電位線
Claims (2)
- 縦型半導体素子を備えた半導体装置であって、
ドレイン領域を構成する第1導電型の半導体基板と、
前記半導体基板下に形成された第1電極部と、
前記半導体基板上に形成され、第1導電型の第1半導体領域と第2導電型の第2半導体領域とが交互に並ぶスーパジャンクション構造部であって、該スーパジャンクション構造部は、セルの形成部と、該セルの形成部の周辺に位置する周辺部とを有し、
前記セルの形成部上に形成された第2導電型の第3半導体領域と、
前記第3半導体領域に接して形成された第1導電型のソース領域と、
前記スーパジャンクション構造部の終端と距離を設けた位置にあり、かつ、前記第3半導体領域、前記ソース領域および前記周辺部の前記第2半導体領域と電気的に導通可能な第2電極部と、
前記周辺部上に形成され、該周辺部の前記第2半導体領域および前記第2電極部と電気的に導通可能な第2導電型の第4半導体領域と、を備える、半導体装置。 - 請求項1において、
前記周辺部の内部に位置し、前記周辺部の前記第1半導体領域同士を導通可能な第1導電型の第5半導体領域を備える、半導体装置。
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