JP2001332726A - 縦形電界効果半導体装置及びその製造方法 - Google Patents
縦形電界効果半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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-
- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 電気特性の良好な大電力縦形電界効果トラン
ジスタ及びその製造方法を提供する。 【解決手段】 主表面が｛１１０｝面の半導体単結晶基
板に形成され、電流流路に並列配置された複数のＰ型と
Ｎ型の領域でなるドレイン側ドリフト領域を有する縦型
電界効果トランジスタにおいて、壁面が主表面に垂直で
垂直と水平の断面がいずれも矩形状としたゲート溝を、
その水平断面の矩形の長手方向を＜１１０＞方向に平行
にして複数箇配置する。或いは、断面がＶ字形状で壁面
が垂直に交わり主表面に水平な断面を矩形状としたゲー
ト溝を、水平断面の矩形の長手方向を＜１００＞方向に
平行として複数箇配置する。
ジスタ及びその製造方法を提供する。 【解決手段】 主表面が｛１１０｝面の半導体単結晶基
板に形成され、電流流路に並列配置された複数のＰ型と
Ｎ型の領域でなるドレイン側ドリフト領域を有する縦型
電界効果トランジスタにおいて、壁面が主表面に垂直で
垂直と水平の断面がいずれも矩形状としたゲート溝を、
その水平断面の矩形の長手方向を＜１１０＞方向に平行
にして複数箇配置する。或いは、断面がＶ字形状で壁面
が垂直に交わり主表面に水平な断面を矩形状としたゲー
ト溝を、水平断面の矩形の長手方向を＜１００＞方向に
平行として複数箇配置する。
Description
【発明の属する技術分野】本発明は高耐圧半導体装置、
特に縦型電界効果トランジスタの構造及び製造方法に関
する。
特に縦型電界効果トランジスタの構造及び製造方法に関
する。
【従来の技術】本明細書において半導体結晶の面や方向
を表わす場合、所謂ミラー指数を用い記述する。この場
合、結晶面は｛１００｝、方向は＜１００＞のように通
常の表記方法で記述するが、対称性を持つ面や方向はそ
の性質が等価であることから、説明を分かり易くするた
め区別しないことにする。従来、使用電圧が数１０Ｖ〜
数１００Ｖ、また、電流が数１００ｍＡから数１０Ａ以
上の所謂パワー用の個別半導体装置の一部には、その動
作の高速性からユニポーラ素子である電界効果型トラン
ジスタが用いられる。特に、素子の表面側をソース、裏
面側をドレインとして主電流を流し、前記素子表面のソ
ース領域とソース領域下部のチャネル（反転層）形成領
域（その一部は表面に露出されソース電極に連結され
る）を部分的に除去して形成した多数の溝（ゲート溝）
の側面にゲート絶縁膜とゲート電極を設け、前記ゲート
電極の印加電圧によりチャネル形成領域に部分的に形成
されて電流の流路となるチャネルを変えて主電流のＯＮ
／ＯＦＦを制御する、いわゆる縦型の電界効果トランジ
スタは大きな主電流を高い応答性を持って制御できる。
前記縦型電界効果トランジスタはゲート電極に電圧を印
加しないＯＦＦ状態では主電流経路のドリフト領域（チ
ャネル形成領域の一部とドレイン領域の一部で形成され
る）には高い電圧が印加されることから、半導体内部に
発生する電界強度がアバランシェ降伏に至る臨界強度よ
り低くなるようにチャネル形成領域／ドレイン領域の界
面に空乏層が形成される必要がある。したがって、一般
にはチャネル形成領域に接するドレイン領域の抵抗率を
高くし、さらに、その厚みを電圧降下方向に対し大きく
して空乏層が拡がり易くしている。このことは、逆にＯ
Ｎ状態では抵抗率が高く、厚みの大きな前述高抵抗ドレ
イン領域が抵抗として作用し、素子のＯＮ動作の時の損
失を大きくする欠点がある。特公平２―５４６６１号公
報に開示された縦型電界効果トランジスタは、前述抵抗
率が高く、厚みの大きな高抵抗ドレイン領域（ドレイン
側ドリフト領域）を、複数のＰ型半導体領域にはさみ込
まれた複数のＮ型半導体領域に置き替えた構造として前
述素子の動作時損失の低減を図っている。この構造は、
Ｐ型領域とＮ型領域それぞれの多数キャリヤの量を同等
として自由電荷キャリアを打ち消した、十分な厚みの空
乏層領域によって素子のＯＦＦ動作時のアバランシェ破
壊を防ぐことができる。一方、この構造では電流経路と
して働く並列的に配置された複数のＮ型領域の抵抗率は
従来構造に比べて大幅に小さくでき、したがって、動作
時損失の低減も同時に達成される。前記構造の縦型電界
効果トランジスタの複数のＰ型及びＮ型の領域は、正負
の自由電荷キャリヤの量を精密に制御することが重要
で、前述特公平２―５４６６１には加工精度の高い｛１
１０｝結晶面半導体基板の異方性エッチングにより前述
複数の溝を形成し、この溝をキャリヤ濃度の精密制御が
可能なエピタキシャル成長法により反対導電型の半導体
層を形成して埋める方法が記載されている。しかしなが
ら、前記縦型電界効果トランジスタは素子がＯＮ状態の
場合に、ゲート絶縁膜に接するチャネル形成領域に形成
され電流の流路となるチャネルの抵抗を低減する配慮が
不足しており、動作時損失の低減が不十分であった。特
公平４−４７９８８号公報にはチャネル抵抗を低減し素
子の動作時の抵抗を小さくする縦型電界効果トランジス
タが開示されている。この方法はシリコン単結晶の｛１
００｝結晶面を基板として用い、この｛１００｝面を素
子の主表面として、＜１１１＞方向と４５度の角度をな
す矩形状の溝を設け、この溝の壁面となり結晶を構成す
る原子の未結合手が少なくキャリヤの移動度の大きな
｛１００｝面にゲート電極を設置することより、チャネ
ルの抵抗の低減を実現している。この方法ではゲート絶
縁膜下部のチャネルの抵抗の低減は達成されているが、
高抵抗ドレイン領域の抵抗の低減は不十分で阻止電圧の
大きな素子では動作時の抵抗が大きい。前述した二つの
構造の縦型電界効果トランジスタから、前記｛１００｝
結晶面を用いる縦型電界効果トランジスタの高抵抗ドレ
イン領域の一部を、前述複数のＰ型及びＮ型領域として
チャネル抵抗と同時にドレイン側ドリフト領域の抵抗を
低減する構造が考えられるが、基板結晶面を｛１００｝
面とする場合にはウエットの異方性エッチングで形成さ
れる溝の形状はＶ字状断面となることから、前記Ｐ型及
びＮ型の複数の領域を形成する場合に異方性エッチング
を適用することができないという欠点がある。また、前
述溝をドライエッチングなどで形成する他の方法では、
使用電圧が数１００Ｖの素子においては実質的な前記Ｐ
型及びＮ型の領域として深さが略５０μｍ、幅が略５μ
ｍの溝を多数形成する必要があるが、溝のアスペクト比
（深さ／幅）が大きくて形成が困難な上、精度も低く、
また、工程も複雑化する欠点がある。一方、｛１１０｝
結晶面の半導体基板を用いて前記Ｐ型及びＮ型でなる複
数の領域を形成してドレイン側ドリフト領域の抵抗を低
減し、さらに、ゲートを形成する溝を＜１１１＞方向と
４５度の角度をなすように設ける他の構造も考えられる
が、基板の結晶面が｛１１０｝面であることからゲート
溝を｛１００｝面としてチャネルの抵抗を低減する目的
は達成されない。以上のように、現状の縦型電界効果ト
ランジスタの構造はチャネル、あるいはドレイン側ドリ
フト領域のいずれかの抵抗が素子の特性を低下させると
いう欠点がある。なお、前記したドレイン側ドリフト領
域の他の形成方法については特開平１０−２２３８９６
号公報に詳細に記載されている。
を表わす場合、所謂ミラー指数を用い記述する。この場
合、結晶面は｛１００｝、方向は＜１００＞のように通
常の表記方法で記述するが、対称性を持つ面や方向はそ
の性質が等価であることから、説明を分かり易くするた
め区別しないことにする。従来、使用電圧が数１０Ｖ〜
数１００Ｖ、また、電流が数１００ｍＡから数１０Ａ以
上の所謂パワー用の個別半導体装置の一部には、その動
作の高速性からユニポーラ素子である電界効果型トラン
ジスタが用いられる。特に、素子の表面側をソース、裏
面側をドレインとして主電流を流し、前記素子表面のソ
ース領域とソース領域下部のチャネル（反転層）形成領
域（その一部は表面に露出されソース電極に連結され
る）を部分的に除去して形成した多数の溝（ゲート溝）
の側面にゲート絶縁膜とゲート電極を設け、前記ゲート
電極の印加電圧によりチャネル形成領域に部分的に形成
されて電流の流路となるチャネルを変えて主電流のＯＮ
／ＯＦＦを制御する、いわゆる縦型の電界効果トランジ
スタは大きな主電流を高い応答性を持って制御できる。
前記縦型電界効果トランジスタはゲート電極に電圧を印
加しないＯＦＦ状態では主電流経路のドリフト領域（チ
ャネル形成領域の一部とドレイン領域の一部で形成され
る）には高い電圧が印加されることから、半導体内部に
発生する電界強度がアバランシェ降伏に至る臨界強度よ
り低くなるようにチャネル形成領域／ドレイン領域の界
面に空乏層が形成される必要がある。したがって、一般
にはチャネル形成領域に接するドレイン領域の抵抗率を
高くし、さらに、その厚みを電圧降下方向に対し大きく
して空乏層が拡がり易くしている。このことは、逆にＯ
Ｎ状態では抵抗率が高く、厚みの大きな前述高抵抗ドレ
イン領域が抵抗として作用し、素子のＯＮ動作の時の損
失を大きくする欠点がある。特公平２―５４６６１号公
報に開示された縦型電界効果トランジスタは、前述抵抗
率が高く、厚みの大きな高抵抗ドレイン領域（ドレイン
側ドリフト領域）を、複数のＰ型半導体領域にはさみ込
まれた複数のＮ型半導体領域に置き替えた構造として前
述素子の動作時損失の低減を図っている。この構造は、
Ｐ型領域とＮ型領域それぞれの多数キャリヤの量を同等
として自由電荷キャリアを打ち消した、十分な厚みの空
乏層領域によって素子のＯＦＦ動作時のアバランシェ破
壊を防ぐことができる。一方、この構造では電流経路と
して働く並列的に配置された複数のＮ型領域の抵抗率は
従来構造に比べて大幅に小さくでき、したがって、動作
時損失の低減も同時に達成される。前記構造の縦型電界
効果トランジスタの複数のＰ型及びＮ型の領域は、正負
の自由電荷キャリヤの量を精密に制御することが重要
で、前述特公平２―５４６６１には加工精度の高い｛１
１０｝結晶面半導体基板の異方性エッチングにより前述
複数の溝を形成し、この溝をキャリヤ濃度の精密制御が
可能なエピタキシャル成長法により反対導電型の半導体
層を形成して埋める方法が記載されている。しかしなが
ら、前記縦型電界効果トランジスタは素子がＯＮ状態の
場合に、ゲート絶縁膜に接するチャネル形成領域に形成
され電流の流路となるチャネルの抵抗を低減する配慮が
不足しており、動作時損失の低減が不十分であった。特
公平４−４７９８８号公報にはチャネル抵抗を低減し素
子の動作時の抵抗を小さくする縦型電界効果トランジス
タが開示されている。この方法はシリコン単結晶の｛１
００｝結晶面を基板として用い、この｛１００｝面を素
子の主表面として、＜１１１＞方向と４５度の角度をな
す矩形状の溝を設け、この溝の壁面となり結晶を構成す
る原子の未結合手が少なくキャリヤの移動度の大きな
｛１００｝面にゲート電極を設置することより、チャネ
ルの抵抗の低減を実現している。この方法ではゲート絶
縁膜下部のチャネルの抵抗の低減は達成されているが、
高抵抗ドレイン領域の抵抗の低減は不十分で阻止電圧の
大きな素子では動作時の抵抗が大きい。前述した二つの
構造の縦型電界効果トランジスタから、前記｛１００｝
結晶面を用いる縦型電界効果トランジスタの高抵抗ドレ
イン領域の一部を、前述複数のＰ型及びＮ型領域として
チャネル抵抗と同時にドレイン側ドリフト領域の抵抗を
低減する構造が考えられるが、基板結晶面を｛１００｝
面とする場合にはウエットの異方性エッチングで形成さ
れる溝の形状はＶ字状断面となることから、前記Ｐ型及
びＮ型の複数の領域を形成する場合に異方性エッチング
を適用することができないという欠点がある。また、前
述溝をドライエッチングなどで形成する他の方法では、
使用電圧が数１００Ｖの素子においては実質的な前記Ｐ
型及びＮ型の領域として深さが略５０μｍ、幅が略５μ
ｍの溝を多数形成する必要があるが、溝のアスペクト比
（深さ／幅）が大きくて形成が困難な上、精度も低く、
また、工程も複雑化する欠点がある。一方、｛１１０｝
結晶面の半導体基板を用いて前記Ｐ型及びＮ型でなる複
数の領域を形成してドレイン側ドリフト領域の抵抗を低
減し、さらに、ゲートを形成する溝を＜１１１＞方向と
４５度の角度をなすように設ける他の構造も考えられる
が、基板の結晶面が｛１１０｝面であることからゲート
溝を｛１００｝面としてチャネルの抵抗を低減する目的
は達成されない。以上のように、現状の縦型電界効果ト
ランジスタの構造はチャネル、あるいはドレイン側ドリ
フト領域のいずれかの抵抗が素子の特性を低下させると
いう欠点がある。なお、前記したドレイン側ドリフト領
域の他の形成方法については特開平１０−２２３８９６
号公報に詳細に記載されている。
【発明が解決しようとする課題】本発明の目的はチャネ
ルとドレイン側ドリフト領域の両者の抵抗を共に低減
し、素子の動作時抵抗が非常に小さい新規な高耐圧縦型
電界効果トランジスタの構造、及びその製造方法を提供
することにある。
ルとドレイン側ドリフト領域の両者の抵抗を共に低減
し、素子の動作時抵抗が非常に小さい新規な高耐圧縦型
電界効果トランジスタの構造、及びその製造方法を提供
することにある。
【課題を解決するための手段】本発明による解決方法の
一つによれば、主表面が｛１１０｝結晶面を有する半導
体基板、上記基板内の裏面側に設けられた第１導電型の
共通ドレイン領域、上記基板内の表面側に設けられた第
２導電型のチャンネル形成領域、上記チャンネル形成領
域内に設けられた複数の第１導電型のソース領域、及び
上記基板内の上記共通ドレイン領域と上記チャンネル形
成領域との間に設けられ両領域を結合するドリフト領域
を有し、上記主表面に上記ソース領域及び上記チャンネ
ル形成領域を横切って上記ドリフト領域まで達し上記主
表面に略垂直な壁面を有し上記主表面に平行な断面が矩
形状のゲート溝を上記矩形の長手方向を＜１１０＞方向
に平行に複数個配置し、上記各ゲート溝の＜１１０＞方
向に平行な上記壁面における上記チャンネル形成領域の
表面上にゲート絶縁膜とゲート電極を設けた縦形電界効
果半導体装置とすることによって前記目的が達成され
る。また、本発明による他の解決方法によれば、主表面
が｛１１０｝結晶面を有する半導体基板、上記基板内の
裏面側に設けられた第１導電型の共通ドレイン領域、上
記基板内の表面側に設けられた第２導電型のチャンネル
形成領域、上記チャンネル形成領域内に設けられた複数
の第１導電型のソース領域、及び上記基板内の上記共通
ドレイン領域と上記チャンネル形成領域との間に設けら
れ両領域を結合するドリフト領域を有し、上記主表面に
上記ソース領域及び上記チャンネル形成領域を横切って
上記ドリフト領域まで達し上記主表面に垂直な断面がＶ
字形状となる壁面を有し上記主表面に平行な断面が矩形
状のゲート溝を上記矩形の長手方向を＜１００＞方向に
平行に複数個配置し、上記各ゲート溝の＜１００＞方向
に平行な上記壁面における上記チャンネル形成領域の表
面上にゲート絶縁膜とゲート電極を設けた縦形電界効果
半導体装置とすることによって上記目的が達成される。
上記両方の縦形電界効果半導体装置において、上記ドリ
フト領域を＜１１２＞方向に平行で上記主表面に垂直な
｛１１１｝界面をもって接合された第１導電型半導体領
域と第２導電型半導体領域とが上記ドレイン領域と上記
ソース領域との間の電流経路に並列に交互に配置させる
ことによって、更に効果的に上記目的を達成することが
できる。更に又、かかる縦形電界効果半導体装置は、ド
レイン領域となる高不純物濃度の第１半導体領域の上部
に低不純物濃度の第２半導体領域が設けられた｛１１
０｝主表面を有する第１導電型の半導体基板を用意し、
上記第２半導体領域の上記主表面に異方性エッチングに
より＜１１２＞方向に平行で上記主表面に垂直な｛１１
１｝面を壁面とした溝を形成し、上記溝内を第２導電型
の第３半導体領域で埋めてドリフト領域となる上記第２
及び第３半導体領域の表面を平坦化し、これら第２及び
第３半導体領域内にチャンネル形成領域となる第２導電
型の第４半導体領域を形成し、上記第４半導体領域領域
内にソース領域となる第１導電型の第５半導体領域を形
成し、上記第４半導体領域下の上記第２及び第３半導体
領域に達して側壁が上記主表面に垂直で上記主表面に平
行な断面が矩形状の長手方向が＜１１０＞方向に平行に
配置された複数のゲート溝となる溝を上記第５及び第４
半導体領域に形成し、上記溝内に露出した上記主表面に
垂直で＜１１０＞方向に平行な上記第４半導体領域の表
面にゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲー
ト電極を形成し、上記主表面で第４及び第５半導体領域
の両表面を結合するソース電極を形成し、上記第１半導
体領域にドレイン電極を形成することによって、再現性
良く効率的に製造することができる。更に又、ドレイン
領域となる高不純物濃度の第１半導体領域の上部に低不
純物濃度の第２半導体領域が設けられた｛１１０｝主表
面を有する第１導電型の半導体基板を用意し、上記第２
半導体領域の上記主表面に異方性エッチングにより＜１
１２＞方向に平行で上記主表面に垂直な｛１１１｝面を
壁面とした溝を形成し、上記溝内を第２導電型の第３半
導体領域で埋めてドリフト領域となる上記第２及び第３
半導体領域の表面を平坦化し、これら第２及び第３半導
体領域内にチャンネル形成領域となる第２導電型の第４
半導体領域を形成し、上記第４半導体領域領域内にソー
ス領域となる第１導電型の第５半導体領域を形成し、上
記第４半導体領域下の上記第２及び第３半導体領域に達
して上記第４及び第５半導体領域の主表面に垂直な断面
がＶ字形状となる壁面を有し該主表面に平行な断面が矩
形状の複数のゲート溝となる溝を上記矩形の長手方向を
＜１００＞方向に平行に上記第５及び第４半導体領域内
に形成し、上記溝内に露出した＜１００＞方向に平行な
上記第４半導体領域の表面にゲート絶縁膜を形成し、上
記ゲート絶縁膜上にゲート電極を形成し、上記主表面で
第４及び第５半導体領域の両表面を結合するソース電極
を形成し、上記第１半導体領域にドレイン電極を形成す
ることによって縦形電界効果半導体装置を上記同様に製
造することができる。
一つによれば、主表面が｛１１０｝結晶面を有する半導
体基板、上記基板内の裏面側に設けられた第１導電型の
共通ドレイン領域、上記基板内の表面側に設けられた第
２導電型のチャンネル形成領域、上記チャンネル形成領
域内に設けられた複数の第１導電型のソース領域、及び
上記基板内の上記共通ドレイン領域と上記チャンネル形
成領域との間に設けられ両領域を結合するドリフト領域
を有し、上記主表面に上記ソース領域及び上記チャンネ
ル形成領域を横切って上記ドリフト領域まで達し上記主
表面に略垂直な壁面を有し上記主表面に平行な断面が矩
形状のゲート溝を上記矩形の長手方向を＜１１０＞方向
に平行に複数個配置し、上記各ゲート溝の＜１１０＞方
向に平行な上記壁面における上記チャンネル形成領域の
表面上にゲート絶縁膜とゲート電極を設けた縦形電界効
果半導体装置とすることによって前記目的が達成され
る。また、本発明による他の解決方法によれば、主表面
が｛１１０｝結晶面を有する半導体基板、上記基板内の
裏面側に設けられた第１導電型の共通ドレイン領域、上
記基板内の表面側に設けられた第２導電型のチャンネル
形成領域、上記チャンネル形成領域内に設けられた複数
の第１導電型のソース領域、及び上記基板内の上記共通
ドレイン領域と上記チャンネル形成領域との間に設けら
れ両領域を結合するドリフト領域を有し、上記主表面に
上記ソース領域及び上記チャンネル形成領域を横切って
上記ドリフト領域まで達し上記主表面に垂直な断面がＶ
字形状となる壁面を有し上記主表面に平行な断面が矩形
状のゲート溝を上記矩形の長手方向を＜１００＞方向に
平行に複数個配置し、上記各ゲート溝の＜１００＞方向
に平行な上記壁面における上記チャンネル形成領域の表
面上にゲート絶縁膜とゲート電極を設けた縦形電界効果
半導体装置とすることによって上記目的が達成される。
上記両方の縦形電界効果半導体装置において、上記ドリ
フト領域を＜１１２＞方向に平行で上記主表面に垂直な
｛１１１｝界面をもって接合された第１導電型半導体領
域と第２導電型半導体領域とが上記ドレイン領域と上記
ソース領域との間の電流経路に並列に交互に配置させる
ことによって、更に効果的に上記目的を達成することが
できる。更に又、かかる縦形電界効果半導体装置は、ド
レイン領域となる高不純物濃度の第１半導体領域の上部
に低不純物濃度の第２半導体領域が設けられた｛１１
０｝主表面を有する第１導電型の半導体基板を用意し、
上記第２半導体領域の上記主表面に異方性エッチングに
より＜１１２＞方向に平行で上記主表面に垂直な｛１１
１｝面を壁面とした溝を形成し、上記溝内を第２導電型
の第３半導体領域で埋めてドリフト領域となる上記第２
及び第３半導体領域の表面を平坦化し、これら第２及び
第３半導体領域内にチャンネル形成領域となる第２導電
型の第４半導体領域を形成し、上記第４半導体領域領域
内にソース領域となる第１導電型の第５半導体領域を形
成し、上記第４半導体領域下の上記第２及び第３半導体
領域に達して側壁が上記主表面に垂直で上記主表面に平
行な断面が矩形状の長手方向が＜１１０＞方向に平行に
配置された複数のゲート溝となる溝を上記第５及び第４
半導体領域に形成し、上記溝内に露出した上記主表面に
垂直で＜１１０＞方向に平行な上記第４半導体領域の表
面にゲート絶縁膜を形成し、上記ゲート絶縁膜上にゲー
ト電極を形成し、上記主表面で第４及び第５半導体領域
の両表面を結合するソース電極を形成し、上記第１半導
体領域にドレイン電極を形成することによって、再現性
良く効率的に製造することができる。更に又、ドレイン
領域となる高不純物濃度の第１半導体領域の上部に低不
純物濃度の第２半導体領域が設けられた｛１１０｝主表
面を有する第１導電型の半導体基板を用意し、上記第２
半導体領域の上記主表面に異方性エッチングにより＜１
１２＞方向に平行で上記主表面に垂直な｛１１１｝面を
壁面とした溝を形成し、上記溝内を第２導電型の第３半
導体領域で埋めてドリフト領域となる上記第２及び第３
半導体領域の表面を平坦化し、これら第２及び第３半導
体領域内にチャンネル形成領域となる第２導電型の第４
半導体領域を形成し、上記第４半導体領域領域内にソー
ス領域となる第１導電型の第５半導体領域を形成し、上
記第４半導体領域下の上記第２及び第３半導体領域に達
して上記第４及び第５半導体領域の主表面に垂直な断面
がＶ字形状となる壁面を有し該主表面に平行な断面が矩
形状の複数のゲート溝となる溝を上記矩形の長手方向を
＜１００＞方向に平行に上記第５及び第４半導体領域内
に形成し、上記溝内に露出した＜１００＞方向に平行な
上記第４半導体領域の表面にゲート絶縁膜を形成し、上
記ゲート絶縁膜上にゲート電極を形成し、上記主表面で
第４及び第５半導体領域の両表面を結合するソース電極
を形成し、上記第１半導体領域にドレイン電極を形成す
ることによって縦形電界効果半導体装置を上記同様に製
造することができる。
【発明の実施の形態】実施例１ 次に、半導体単結晶と
してシリコンを例として図面を参照し本発明を詳細に説
明する。図において同一構成個所は同一符号を付して説
明する。図１は、本発明による縦型電界効果トランジス
タの第１の実施例の構成を説明するための略図であっ
て、図１（ａ）は構成の主要部分を示す斜視断面図、図
１（ｂ）は（ａ）のＡ−Ａ’線部分から見た要部断面図
である。なお、本発明の構成を理解し易くするために、
図においてトランジスタの断面方向距離を平面方向距離
に比して大きく拡大して示した。図１において、１は電
極と接するために抵抗率を小さくしたＮ＋型半導体領域
で形成されたドレイン領域（製作の基板ウエハであり低
抵抗基板と呼ばれる）で、２はＰ型のチャネル形成領域
３に接したドレイン側ドリフト領域（これは、トランジ
スタのＯＮ状態においてはドレイン領域として作用す
る）で、断面では複数個のＰ型領域とＮ型領域で形成さ
れている。４はＮ型ソース領域、５はＳｉＯ２等の薄い
ゲート絶縁膜、６は電流の流路となるチャネル（チャネ
ルが形成された場合の模式図）、７はゲート溝、８はゲ
ート溝７の壁面であってチャンネル形成領域３の表面即
ち、チャネルの形成面である。９はドレイン電極、１０
はソース電極、１１はゲート電極を示す。１３は素子を
作成する半導体単結晶Ｓｉ基板１２の主表面であって
｛１１０｝結晶面である。１４は電界効果トランジスタ
がＯＮ状態のときに流れる電流経路を示している。前述
素子は一枚の半導体単結晶Ｓｉ基板（ウエハ）１２に一
度に多数箇作成された後、それぞれ切り出されて作製さ
れる。半導体基板１２内において、Ｎ＋型ドレイン領域
１、複数のＰ型領域とＮ型領域で構成されるドレイン側
ドリフト領域２、チャネル形成領域３は順に積層状態に
構成され、Ｐ型のチャネル形成領域３の一部にはＮ型ソ
ース領域４が複数形成されて主表面１３を構成してい
る。前記Ｎ型ソース領域４の形成部分にはＮ型ソース領
域４からＰ型チャネル形成領域３を介してＰ型とＮ型の
複数の領域からなるドレイン側ドリフト領域２にまで達
し、前記主表面１３に対して厚み方向に切り込まれた、
略直方体形状の細長いゲート溝７が多数形成されてい
る。このゲート溝７は、その露出面をほぼ覆うようにゲ
ート絶縁膜５が設けられ、ゲート溝７の長手方向のゲー
ト絶縁膜５の上面にゲート電極１１が配置される。Ｎ＋
型領域１の開放面側にはドレイン電極９がオーミック接
合され、Ｐ型のチャネル形成領域３の開放面及び前記開
放面に連なるＮ型ソース領域４の一部の表面にソース電
極１０がオーミック接合される。前記ソース電極１０の
形成方法としては、ソース領域４を主表面１３全面に形
成した後、主表面１３を掘り込みＰ型のチャネル形成領
域３とＮ型ソース領域４を掘り込んだ溝の壁面で連結す
る場合もある。本実施例において、ゲート溝７は壁面が
主表面１３に略垂直で、垂直と主表面１３に平行な断面
がいずれも略矩形状とし、該ゲート溝７の主表面１３に
平行な断面の矩形の長手方向を＜１１０＞方向に略平行
にして複数箇配置される。｛１１０｝結晶面基板を用
い、垂直及び主表面１３に平行な断面を略矩形状とした
ゲート溝７の配置方向を種々替えた電界効果トランジス
タを作成しＯＮ状態における素子の損失を調べた結果、
水平断面の矩形の長手方向を＜１１０＞方向に平行とし
て配置し、この壁面にゲート電極１１を設けた場合が最
も損失が小さくなることが分かった。矩形状溝の長手方
向を＜１１０＞方向に配置してこの垂直面にゲート電極
１１を設けた場合には、主表面に対しほぼ垂直でチャネ
ルが形成される領域の壁面は電子移動度の大きな｛１０
０｝結晶面にほぼ等しい面となり、したがって、チャネ
ル抵抗が低減されるためと推定される。又、ドレイン側
ドリフト領域２は、＜１１２＞方向に平行で主表面に略
垂直な｛１１１｝面を界面としたそれぞれほぼ同数で複
数のＰ型領域とＮ型領域で形成され、電流経路に並列的
に交互に配置されている。これらのＰ型領域、及びＮ型
領域はその多数キャリヤの量（不純物のドープ量）はほ
ぼ同等として形成され、その厚みは、空乏層により自由
電荷キャリアが排除された場合にアバランシェ降伏の臨
界強度以下の電圧を担うに十分な長さとされている。以
上の構成により、縦形電界効果トランジスタのＯＮ状態
における素子損失は低減されると共に、ＯＦＦ状態にお
ける大きな素子耐圧も同時に達成される。また、｛１１
０｝結晶面基板を用いることから、＜１１２＞方向に平
行で主表面に略垂直な｛１１１｝面を壁面とする溝を異
方性エッチングにより作成可能で、寸法精度の高い複数
のＰ型領域、Ｎ型領域からなるドレイン側ドリフト領域
２を容易に形成することができる。実施例２ 図２は本
発明による縦型電界効果トランジスタの第２の実施例の
構成を説明するための略図であって、図２（ａ）は構成
の主要部分の斜視断面図、図２（ｂ）は（ａ）のＡ−
Ａ’線部分から見た構成の詳細を示す断面図である。図
２において１はＮ＋型Ｓｉ半導体層、２は複数個のＰ型
領域とＮ型領域で形成されたドレイン側ドリフト領域、
３はＰ型のチャネル形成領域、４はＮ型ソース領域、５
はＳｉＯ２等からなるゲート絶縁膜、６はチャネル、７
はゲート溝、８はチャネルの形成面、９はドレイン電
極、１０はソース電極、１１はゲート電極を示す。ま
た、１３はＳｉ半導体単結晶基板１２の｛１１０｝結晶
面の主表面で、１４は電流経路を示している。以上の構
成要素は前述した第１の実施例と同じであるが、本第２
の実施例においてはゲート溝７は主表面１３に垂直な断
面が略Ｖ字形状で壁面が略垂直に交わり、主表面１３に
平行な断面を略矩形状とし、前記矩形の長手方向を＜１
００＞方向に略平行として複数箇配置されている。この
ゲート溝７の＜１００＞方向に略平行な壁面にゲート絶
縁膜５とゲート電極１１が設けられる。このゲート溝７
の形状と配置によってチャネルが形成される領域の壁面
は｛１００｝結晶面にほぼ等しい面となり、チャネル抵
抗が減少することからトランジスタＯＮ状態の素子損失
は低減され、同時にＯＦＦ状態の大きな素子耐圧を得る
ことができる。なお、Ｖ字形状ゲート溝７の底部は必ず
しもＶ字形で交叉する必要はなく、二つの壁面の延長が
略直角で交叉する断面形状であれば同様の効果を得るこ
とができる。実施例３ 次に、本発明の縦型電界効果ト
ランジスタの製造方法の一つの例について図３にしたが
って説明する。図３の（ａ）〜（ｅ）は製造工程毎の要
部断面図である。アンチモンを高濃度にドーピングして
抵抗率を低くしたＮ＋型で直径が６インチ、主表面１３
が｛１１０｝結晶面のシリコン単結晶基板ウエハ１２を
準備し、シリコン原料ガスとＮ型不純物のドーピングガ
スを供給して通常のエピタキシャル成長法により所望の
抵抗率を有するＮ型の高抵抗層１５を所定の厚み形成し
た後、この表面を熱酸化し酸化膜（ＳｉＯ２）１６を形
成する｛図３（ａ）｝。通常のフォトリソグラフィ法に
より酸化膜１６の一部に平面が略矩形状でその長手方向
を＜１１２＞方向とした開口部を形成した後、前記酸化
膜１６をマスクとして水酸化カリウムとイソプロピルア
ルコールと水の混合液によるウエットの異方性エッチン
グを施す。この異方性エッチングにより＜１１２＞方向
に平行で主表面に略垂直な｛１１１｝結晶面を壁面とす
る所定の幅と長さ、及び深さを有する複数の溝１７が形
成される｛図３（ｂ）｝。なお、この場合、酸化膜１６
の略矩形状開口領域は正方形や円状であっても形成され
るエッチング溝の壁面はエッチング速度の最も遅い｛１
１１｝結晶面となる。従って、後述するＰ型エピタキシ
ャル層を埋め多数キャリアの量を同等とできれば、酸化
膜１６の開口パターンは矩形に限定する必要はない。次
いで、Ｐ型不純物のドーピングガスを供給する前述エピ
タキシャル成長法により図３（ｂ）で形成した溝１７を
Ｐ型エピタキシャル層１８で埋め、Ｎ型及びＰ型領域の
共通主表面を化学機械研磨（ＣＭＰ）やドライエッチン
グなどの方法で平坦にして、複数個のＰ型領域とＮ型領
域で形成されたドレイン側ドリフト領域２を作成する。
この場合、溝１７を埋めるＰ型エピタキシャル層１８の
ドーピング量は、周囲のＮ型エピタキシャル層１５領域
とその多数キャリヤ濃度がほぼ同等となるよう精密に制
御されることが望ましい｛図３（ｃ）｝。なお、このド
レイン側ドリフト領域２は上記手法に限ることなく特開
平１０−２２３８９６号公報に記載されている手法で形
成されても良い。次に，通常の熱拡散法によりＰ型不純
物を拡散して前述ドレイン側ドリフト領域２の表面側に
所望の厚みのＰ型のチャネル形成領域３を形成する。さ
らに、例えば熱酸化膜、或いはフォトレジス膜を全面に
形成した後、複数の略矩形状の領域をフォトリソグラフ
ィとエッチングにより開口し、Ｎ型不純物のイオン打ち
込みと熱処理を施して前述開口領域に所望深さと抵抗率
を有するソース領域４を複数形成する。この場合、平面
が略矩形状の開口部はその長手方向を＜１１０＞方向と
して配置する方が好ましい。次いで、前記ソース４領域
及びチャンネル形成領域３を横切って、主表面と平行な
断面即ち、水平断面が略矩形状で長手方向を＜１１０＞
方向に配置されて壁面が主表面１３に略垂直となるゲー
ト溝７を、ドライエッチングによってＮ型及びＰ型半導
体領域１５，１８からなるドレイン側ドリフト領域２ま
で到達して形成する｛図３（ｄ）｝。なお、このソース
４領域の一部をエッチ除去してゲート溝７を形成する方
法としては、前述したウエットの異方性エッチングを適
用することは望ましくない。即ち、異方性エッチングは
エッチ速度の最も小さな｛１１１｝面がエッチ溝の壁面
となり、略矩形の長手方向を＜１１０＞方向に配置した
マスクを用いエッチングした場合にはゲート溝７の壁面
は２つの｛１１１｝面で形成される凹凸の壁面となり、
｛１００｝面を壁面とするゲート溝７を形成することが
できないからである。次いで、全面に熱酸化膜（ゲート
絶縁膜）５を形成した後、ゲート溝７の＜１１０＞方向
に平行な壁面のゲート酸化膜５上に低抵抗の多結晶シリ
コン膜のゲート電極１１を形成し、更に、フォトリソグ
ラフィによりソース領域４及びチャネル形成領域３の一
部を開口し、この共通開口部に金属膜を形成してソース
電極１０を作成する。さらに、半導体基板の裏面のＮ＋
領域１側にも金属電極を形成しドレイン電極９を作成す
る｛図３（ｅ）｝。なお、ソース電極１０はソース領域
４を主表面１３の全面に形成した後、ドレイン側ドリフ
ト領域２に達する電極溝を設け作成する場合も有る。以
上の製造方法により、チャネル形成領域３の壁面が｛１
００｝結晶面にほぼ等しく、更に複数のＰ型領域とＮ型
領域からなるドレイン側ドリフト領域２を有する縦型電
界効果トランジスタを容易に製造することが可能とな
る。実施例４ 次に、本発明の縦型電界効果トランジス
タの製造方法の他の例について図４にしたがって説明す
る。図４において図４（ａ）から（ｃ）の工程までは前
述した図３（ａ）から（ｃ）と同等の製造方法である。
本実施例においては、次に図３（ｄ）と同様に、先ず熱
酸化膜、或いはフォトレジス膜を全面に形成した後、複
数の略矩形状の領域をフォトリソグラフィとエッチング
により開口し、ｎ型不純物のイオン打ち込みと熱処理を
施し前述開口領域に所望深さと抵抗率を有するソース領
域４を複数形成する。この場合、平面が略矩形状の開口
部はその長手方向を＜１００＞方向として配置する方が
好ましい。次に本実施例においては、ソース領域４の一
部をドライエッチングなどの方法でエッチ除去し、断面
が略Ｖ字形状で壁面が略垂直に交わり主表面に平行な断
面が略矩形状としたゲート溝７を、前記矩形の長手方向
を＜１００＞方向に略平行として複数箇形成される｛図
４（ｄ）｝。次いで、図３（ｅ）と同様に、全面に熱酸
化膜（ゲート絶縁膜）５を形成した後、ゲート溝７の＜
１００＞方向に略平行な壁面のゲート酸化膜５上に低抵
抗の多結晶シリコン膜のゲート電極１１を形成し、さら
に、フォトリソグラフィによりソース領域４及びチャネ
ル形成領域３の一部を開口し、この開口部に金属膜を形
成してソース電極１０を作成する。さらに、半導体基板
の裏面のＮ＋領域１側にも金属電極を形成しドレイン電
極９を作成する｛図４（ｅ）｝。なお、ソース電極１０
はソース領域４を主表面１３の全面に形成した後、ドレ
イン側ドリフト領域２に達する電極溝を設け作成しても
良い。以上の４つの実施例においては、Ｎ型の導電型を
一導電型、Ｐ型の導電型を反対導電型として説明した
が、Ｎ型とＰ型の導電型を逆として配置した場合も同等
の効果を得ることができる。更にまた、以上の実施例に
おいては半導体材料としてシリコンを例として説明した
が、ゲルマニウム、砒化ガリウムなどの単結晶のような
立方晶の半導体材料を用いる場合には同等の効果を得る
ことができる。また、本発明は縦形電界効果トランジス
タを例に説明してきたが、これらを主電流制御素子とす
るパワー半導体集積回路装置及びその製造方法にも適用
できるものである。
してシリコンを例として図面を参照し本発明を詳細に説
明する。図において同一構成個所は同一符号を付して説
明する。図１は、本発明による縦型電界効果トランジス
タの第１の実施例の構成を説明するための略図であっ
て、図１（ａ）は構成の主要部分を示す斜視断面図、図
１（ｂ）は（ａ）のＡ−Ａ’線部分から見た要部断面図
である。なお、本発明の構成を理解し易くするために、
図においてトランジスタの断面方向距離を平面方向距離
に比して大きく拡大して示した。図１において、１は電
極と接するために抵抗率を小さくしたＮ＋型半導体領域
で形成されたドレイン領域（製作の基板ウエハであり低
抵抗基板と呼ばれる）で、２はＰ型のチャネル形成領域
３に接したドレイン側ドリフト領域（これは、トランジ
スタのＯＮ状態においてはドレイン領域として作用す
る）で、断面では複数個のＰ型領域とＮ型領域で形成さ
れている。４はＮ型ソース領域、５はＳｉＯ２等の薄い
ゲート絶縁膜、６は電流の流路となるチャネル（チャネ
ルが形成された場合の模式図）、７はゲート溝、８はゲ
ート溝７の壁面であってチャンネル形成領域３の表面即
ち、チャネルの形成面である。９はドレイン電極、１０
はソース電極、１１はゲート電極を示す。１３は素子を
作成する半導体単結晶Ｓｉ基板１２の主表面であって
｛１１０｝結晶面である。１４は電界効果トランジスタ
がＯＮ状態のときに流れる電流経路を示している。前述
素子は一枚の半導体単結晶Ｓｉ基板（ウエハ）１２に一
度に多数箇作成された後、それぞれ切り出されて作製さ
れる。半導体基板１２内において、Ｎ＋型ドレイン領域
１、複数のＰ型領域とＮ型領域で構成されるドレイン側
ドリフト領域２、チャネル形成領域３は順に積層状態に
構成され、Ｐ型のチャネル形成領域３の一部にはＮ型ソ
ース領域４が複数形成されて主表面１３を構成してい
る。前記Ｎ型ソース領域４の形成部分にはＮ型ソース領
域４からＰ型チャネル形成領域３を介してＰ型とＮ型の
複数の領域からなるドレイン側ドリフト領域２にまで達
し、前記主表面１３に対して厚み方向に切り込まれた、
略直方体形状の細長いゲート溝７が多数形成されてい
る。このゲート溝７は、その露出面をほぼ覆うようにゲ
ート絶縁膜５が設けられ、ゲート溝７の長手方向のゲー
ト絶縁膜５の上面にゲート電極１１が配置される。Ｎ＋
型領域１の開放面側にはドレイン電極９がオーミック接
合され、Ｐ型のチャネル形成領域３の開放面及び前記開
放面に連なるＮ型ソース領域４の一部の表面にソース電
極１０がオーミック接合される。前記ソース電極１０の
形成方法としては、ソース領域４を主表面１３全面に形
成した後、主表面１３を掘り込みＰ型のチャネル形成領
域３とＮ型ソース領域４を掘り込んだ溝の壁面で連結す
る場合もある。本実施例において、ゲート溝７は壁面が
主表面１３に略垂直で、垂直と主表面１３に平行な断面
がいずれも略矩形状とし、該ゲート溝７の主表面１３に
平行な断面の矩形の長手方向を＜１１０＞方向に略平行
にして複数箇配置される。｛１１０｝結晶面基板を用
い、垂直及び主表面１３に平行な断面を略矩形状とした
ゲート溝７の配置方向を種々替えた電界効果トランジス
タを作成しＯＮ状態における素子の損失を調べた結果、
水平断面の矩形の長手方向を＜１１０＞方向に平行とし
て配置し、この壁面にゲート電極１１を設けた場合が最
も損失が小さくなることが分かった。矩形状溝の長手方
向を＜１１０＞方向に配置してこの垂直面にゲート電極
１１を設けた場合には、主表面に対しほぼ垂直でチャネ
ルが形成される領域の壁面は電子移動度の大きな｛１０
０｝結晶面にほぼ等しい面となり、したがって、チャネ
ル抵抗が低減されるためと推定される。又、ドレイン側
ドリフト領域２は、＜１１２＞方向に平行で主表面に略
垂直な｛１１１｝面を界面としたそれぞれほぼ同数で複
数のＰ型領域とＮ型領域で形成され、電流経路に並列的
に交互に配置されている。これらのＰ型領域、及びＮ型
領域はその多数キャリヤの量（不純物のドープ量）はほ
ぼ同等として形成され、その厚みは、空乏層により自由
電荷キャリアが排除された場合にアバランシェ降伏の臨
界強度以下の電圧を担うに十分な長さとされている。以
上の構成により、縦形電界効果トランジスタのＯＮ状態
における素子損失は低減されると共に、ＯＦＦ状態にお
ける大きな素子耐圧も同時に達成される。また、｛１１
０｝結晶面基板を用いることから、＜１１２＞方向に平
行で主表面に略垂直な｛１１１｝面を壁面とする溝を異
方性エッチングにより作成可能で、寸法精度の高い複数
のＰ型領域、Ｎ型領域からなるドレイン側ドリフト領域
２を容易に形成することができる。実施例２ 図２は本
発明による縦型電界効果トランジスタの第２の実施例の
構成を説明するための略図であって、図２（ａ）は構成
の主要部分の斜視断面図、図２（ｂ）は（ａ）のＡ−
Ａ’線部分から見た構成の詳細を示す断面図である。図
２において１はＮ＋型Ｓｉ半導体層、２は複数個のＰ型
領域とＮ型領域で形成されたドレイン側ドリフト領域、
３はＰ型のチャネル形成領域、４はＮ型ソース領域、５
はＳｉＯ２等からなるゲート絶縁膜、６はチャネル、７
はゲート溝、８はチャネルの形成面、９はドレイン電
極、１０はソース電極、１１はゲート電極を示す。ま
た、１３はＳｉ半導体単結晶基板１２の｛１１０｝結晶
面の主表面で、１４は電流経路を示している。以上の構
成要素は前述した第１の実施例と同じであるが、本第２
の実施例においてはゲート溝７は主表面１３に垂直な断
面が略Ｖ字形状で壁面が略垂直に交わり、主表面１３に
平行な断面を略矩形状とし、前記矩形の長手方向を＜１
００＞方向に略平行として複数箇配置されている。この
ゲート溝７の＜１００＞方向に略平行な壁面にゲート絶
縁膜５とゲート電極１１が設けられる。このゲート溝７
の形状と配置によってチャネルが形成される領域の壁面
は｛１００｝結晶面にほぼ等しい面となり、チャネル抵
抗が減少することからトランジスタＯＮ状態の素子損失
は低減され、同時にＯＦＦ状態の大きな素子耐圧を得る
ことができる。なお、Ｖ字形状ゲート溝７の底部は必ず
しもＶ字形で交叉する必要はなく、二つの壁面の延長が
略直角で交叉する断面形状であれば同様の効果を得るこ
とができる。実施例３ 次に、本発明の縦型電界効果ト
ランジスタの製造方法の一つの例について図３にしたが
って説明する。図３の（ａ）〜（ｅ）は製造工程毎の要
部断面図である。アンチモンを高濃度にドーピングして
抵抗率を低くしたＮ＋型で直径が６インチ、主表面１３
が｛１１０｝結晶面のシリコン単結晶基板ウエハ１２を
準備し、シリコン原料ガスとＮ型不純物のドーピングガ
スを供給して通常のエピタキシャル成長法により所望の
抵抗率を有するＮ型の高抵抗層１５を所定の厚み形成し
た後、この表面を熱酸化し酸化膜（ＳｉＯ２）１６を形
成する｛図３（ａ）｝。通常のフォトリソグラフィ法に
より酸化膜１６の一部に平面が略矩形状でその長手方向
を＜１１２＞方向とした開口部を形成した後、前記酸化
膜１６をマスクとして水酸化カリウムとイソプロピルア
ルコールと水の混合液によるウエットの異方性エッチン
グを施す。この異方性エッチングにより＜１１２＞方向
に平行で主表面に略垂直な｛１１１｝結晶面を壁面とす
る所定の幅と長さ、及び深さを有する複数の溝１７が形
成される｛図３（ｂ）｝。なお、この場合、酸化膜１６
の略矩形状開口領域は正方形や円状であっても形成され
るエッチング溝の壁面はエッチング速度の最も遅い｛１
１１｝結晶面となる。従って、後述するＰ型エピタキシ
ャル層を埋め多数キャリアの量を同等とできれば、酸化
膜１６の開口パターンは矩形に限定する必要はない。次
いで、Ｐ型不純物のドーピングガスを供給する前述エピ
タキシャル成長法により図３（ｂ）で形成した溝１７を
Ｐ型エピタキシャル層１８で埋め、Ｎ型及びＰ型領域の
共通主表面を化学機械研磨（ＣＭＰ）やドライエッチン
グなどの方法で平坦にして、複数個のＰ型領域とＮ型領
域で形成されたドレイン側ドリフト領域２を作成する。
この場合、溝１７を埋めるＰ型エピタキシャル層１８の
ドーピング量は、周囲のＮ型エピタキシャル層１５領域
とその多数キャリヤ濃度がほぼ同等となるよう精密に制
御されることが望ましい｛図３（ｃ）｝。なお、このド
レイン側ドリフト領域２は上記手法に限ることなく特開
平１０−２２３８９６号公報に記載されている手法で形
成されても良い。次に，通常の熱拡散法によりＰ型不純
物を拡散して前述ドレイン側ドリフト領域２の表面側に
所望の厚みのＰ型のチャネル形成領域３を形成する。さ
らに、例えば熱酸化膜、或いはフォトレジス膜を全面に
形成した後、複数の略矩形状の領域をフォトリソグラフ
ィとエッチングにより開口し、Ｎ型不純物のイオン打ち
込みと熱処理を施して前述開口領域に所望深さと抵抗率
を有するソース領域４を複数形成する。この場合、平面
が略矩形状の開口部はその長手方向を＜１１０＞方向と
して配置する方が好ましい。次いで、前記ソース４領域
及びチャンネル形成領域３を横切って、主表面と平行な
断面即ち、水平断面が略矩形状で長手方向を＜１１０＞
方向に配置されて壁面が主表面１３に略垂直となるゲー
ト溝７を、ドライエッチングによってＮ型及びＰ型半導
体領域１５，１８からなるドレイン側ドリフト領域２ま
で到達して形成する｛図３（ｄ）｝。なお、このソース
４領域の一部をエッチ除去してゲート溝７を形成する方
法としては、前述したウエットの異方性エッチングを適
用することは望ましくない。即ち、異方性エッチングは
エッチ速度の最も小さな｛１１１｝面がエッチ溝の壁面
となり、略矩形の長手方向を＜１１０＞方向に配置した
マスクを用いエッチングした場合にはゲート溝７の壁面
は２つの｛１１１｝面で形成される凹凸の壁面となり、
｛１００｝面を壁面とするゲート溝７を形成することが
できないからである。次いで、全面に熱酸化膜（ゲート
絶縁膜）５を形成した後、ゲート溝７の＜１１０＞方向
に平行な壁面のゲート酸化膜５上に低抵抗の多結晶シリ
コン膜のゲート電極１１を形成し、更に、フォトリソグ
ラフィによりソース領域４及びチャネル形成領域３の一
部を開口し、この共通開口部に金属膜を形成してソース
電極１０を作成する。さらに、半導体基板の裏面のＮ＋
領域１側にも金属電極を形成しドレイン電極９を作成す
る｛図３（ｅ）｝。なお、ソース電極１０はソース領域
４を主表面１３の全面に形成した後、ドレイン側ドリフ
ト領域２に達する電極溝を設け作成する場合も有る。以
上の製造方法により、チャネル形成領域３の壁面が｛１
００｝結晶面にほぼ等しく、更に複数のＰ型領域とＮ型
領域からなるドレイン側ドリフト領域２を有する縦型電
界効果トランジスタを容易に製造することが可能とな
る。実施例４ 次に、本発明の縦型電界効果トランジス
タの製造方法の他の例について図４にしたがって説明す
る。図４において図４（ａ）から（ｃ）の工程までは前
述した図３（ａ）から（ｃ）と同等の製造方法である。
本実施例においては、次に図３（ｄ）と同様に、先ず熱
酸化膜、或いはフォトレジス膜を全面に形成した後、複
数の略矩形状の領域をフォトリソグラフィとエッチング
により開口し、ｎ型不純物のイオン打ち込みと熱処理を
施し前述開口領域に所望深さと抵抗率を有するソース領
域４を複数形成する。この場合、平面が略矩形状の開口
部はその長手方向を＜１００＞方向として配置する方が
好ましい。次に本実施例においては、ソース領域４の一
部をドライエッチングなどの方法でエッチ除去し、断面
が略Ｖ字形状で壁面が略垂直に交わり主表面に平行な断
面が略矩形状としたゲート溝７を、前記矩形の長手方向
を＜１００＞方向に略平行として複数箇形成される｛図
４（ｄ）｝。次いで、図３（ｅ）と同様に、全面に熱酸
化膜（ゲート絶縁膜）５を形成した後、ゲート溝７の＜
１００＞方向に略平行な壁面のゲート酸化膜５上に低抵
抗の多結晶シリコン膜のゲート電極１１を形成し、さら
に、フォトリソグラフィによりソース領域４及びチャネ
ル形成領域３の一部を開口し、この開口部に金属膜を形
成してソース電極１０を作成する。さらに、半導体基板
の裏面のＮ＋領域１側にも金属電極を形成しドレイン電
極９を作成する｛図４（ｅ）｝。なお、ソース電極１０
はソース領域４を主表面１３の全面に形成した後、ドレ
イン側ドリフト領域２に達する電極溝を設け作成しても
良い。以上の４つの実施例においては、Ｎ型の導電型を
一導電型、Ｐ型の導電型を反対導電型として説明した
が、Ｎ型とＰ型の導電型を逆として配置した場合も同等
の効果を得ることができる。更にまた、以上の実施例に
おいては半導体材料としてシリコンを例として説明した
が、ゲルマニウム、砒化ガリウムなどの単結晶のような
立方晶の半導体材料を用いる場合には同等の効果を得る
ことができる。また、本発明は縦形電界効果トランジス
タを例に説明してきたが、これらを主電流制御素子とす
るパワー半導体集積回路装置及びその製造方法にも適用
できるものである。
【発明の効果】以上説明した本発明によれば縦型電界効
果トランジスタの動作時の抵抗を、従来の前述トランジ
スタに比べ大幅に低減できる。更にまた、縦型電界効果
トランジスタの製造においてコストの低減と歩留りの向
上が実現できる。家電機器、産業機械、電車、電気自動
車などで使用されるモータの制御において、本発明の縦
型電界効果トランジスタを用いることにより制御効率が
向上し、エネルギー効率の高い制御が可能となる。
果トランジスタの動作時の抵抗を、従来の前述トランジ
スタに比べ大幅に低減できる。更にまた、縦型電界効果
トランジスタの製造においてコストの低減と歩留りの向
上が実現できる。家電機器、産業機械、電車、電気自動
車などで使用されるモータの制御において、本発明の縦
型電界効果トランジスタを用いることにより制御効率が
向上し、エネルギー効率の高い制御が可能となる。
【図面の簡単な説明】
【図１】 本発明の電界効果トランジスタを説明するた
めの斜視断面図及び断面図。
めの斜視断面図及び断面図。
【図２】 本発明の他の電界効果トランジスタを説明す
るための斜視断面図及び断面図。
るための斜視断面図及び断面図。
【図３】 本発明の電界効果トランジスタの製造方法を
説明するための工程毎の断面図。
説明するための工程毎の断面図。
【図４】 本発明の他の電界効果トランジスタの製造方
法を説明するための工程毎の断面図。
法を説明するための工程毎の断面図。
【符号の説明】 １---Ｎ＋型低抵抗ドレイン領域、２---ドレイン側ドリ
フト領域、３---チャネル形成領域、４---ソース領域、
５---ゲート絶縁膜、６---チャネル、７---ゲート溝、
８---チャネル形成面、９---ドレイン電極、１０---ソ
ース電極、１１---ゲート電極、１２---半導体単結晶基
板、１３---（１１０）主表面、１４---縦型電界効果ト
ランジスタＯＮ時の電流経路、１５---高抵抗エピタキ
シャル層、１６---マスク酸化膜、１７---異方性エッチ
ング溝、１８---ｐ型エピタキシャル層。
フト領域、３---チャネル形成領域、４---ソース領域、
５---ゲート絶縁膜、６---チャネル、７---ゲート溝、
８---チャネル形成面、９---ドレイン電極、１０---ソ
ース電極、１１---ゲート電極、１２---半導体単結晶基
板、１３---（１１０）主表面、１４---縦型電界効果ト
ランジスタＯＮ時の電流経路、１５---高抵抗エピタキ
シャル層、１６---マスク酸化膜、１７---異方性エッチ
ング溝、１８---ｐ型エピタキシャル層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂本 光造 茨城県日立市大みか町七丁目１番１号株式 会社日立製作所日立研究所内 (72)発明者 白石 正樹 茨城県日立市大みか町七丁目１番１号株式 会社日立製作所日立研究所内 (72)発明者 森 睦宏 茨城県日立市大みか町七丁目１番１号株式 会社日立製作所日立研究所内
Claims (6)
- 【請求項１】 主表面が｛１１０｝結晶面を有する半導
体基板、上記基板内の裏面側に設けられた第１導電型の
共通ドレイン領域、上記基板内の表面側に設けられた第
２導電型のチャンネル形成領域、上記チャンネル形成領
域内に設けられた複数の第１導電型のソース領域、及び
上記基板内の上記共通ドレイン領域と上記チャンネル形
成領域との間に設けられ両領域を結合するドリフト領域
を有し、上記主表面に上記ソース領域及び上記チャンネ
ル形成領域を横切って上記ドリフト領域まで達し上記主
表面に略垂直な壁面を有し上記主表面に平行な断面が矩
形状のゲート溝を上記矩形の長手方向を＜１１０＞方向
に平行に複数個配置し、上記各ゲート溝の＜１１０＞方
向に平行な上記壁面における上記チャンネル形成領域の
表面上にゲート絶縁膜とゲート電極を設けたことを特徴
とする縦形電界効果半導体装置。 - 【請求項２】 主表面が｛１１０｝結晶面を有する半導
体基板、上記基板内の裏面側に設けられた第１導電型の
共通ドレイン領域、上記基板内の表面側に設けられた第
２導電型のチャンネル形成領域、上記チャンネル形成領
域内に設けられた複数の第１導電型のソース領域、及び
上記基板内の上記共通ドレイン領域と上記チャンネル形
成領域との間に設けられ両領域を結合するドリフト領域
を有し、上記主表面に上記ソース領域及び上記チャンネ
ル形成領域を横切って上記ドリフト領域まで達し上記主
表面に垂直な断面がＶ字形状となる壁面を有し上記主表
面に平行な断面が矩形状のゲート溝を上記矩形の長手方
向を＜１００＞方向に平行に複数個配置し、上記各ゲー
ト溝の＜１００＞方向に平行な上記壁面における上記チ
ャンネル形成領域の表面上にゲート絶縁膜とゲート電極
を設けたことを特徴とする縦形電界効果半導体装置。 - 【請求項３】 上記ドリフト領域は、＜１１２＞方向に
平行で上記主表面に垂直な｛１１１｝界面をもって接合
された第１導電型半導体領域と第２導電型半導体領域と
が上記ドレイン領域と上記ソース領域との間の電流経路
に並列に交互に配置されてなることを特徴とする請求項
１又は２記載の縦形電界効果半導体装置。 - 【請求項４】 上記ドレイン領域を構成する上記第１導
電型半導体領域と第２導電型半導体領域はほぼ同等量の
多数キャリアを有することを特徴とする請求項３記載の
縦形電界効果半導体装置。 - 【請求項５】 ドレイン領域となる高不純物濃度の第１
半導体領域の上部に低不純物濃度の第２半導体領域が設
けられた｛１１０｝主表面を有する第１導電型の半導体
基板を用意し、上記第２半導体領域の上記主表面に異方
性エッチングにより＜１１２＞方向に平行で上記主表面
に垂直な｛１１１｝面を壁面とした溝を形成し、上記溝
内を第２導電型の第３半導体領域で埋めてドリフト領域
となる上記第２及び第３半導体領域の表面を平坦化し、
これら第２及び第３半導体領域内にチャンネル形成領域
となる第２導電型の第４半導体領域を形成し、上記第４
半導体領域領域内にソース領域となる第１導電型の第５
半導体領域を形成し、上記第４半導体領域下の上記第２
及び第３半導体領域に達して側壁が上記主表面に垂直で
上記主表面に平行な断面が矩形状の長手方向が＜１１０
＞方向に平行に配置された複数のゲート溝となる溝を上
記第５及び第４半導体領域に形成し、上記溝内に露出し
た上記主表面に垂直で＜１１０＞方向に平行な上記第４
半導体領域の表面にゲート絶縁膜を形成し、上記ゲート
絶縁膜上にゲート電極を形成し、上記主表面で第４及び
第５半導体領域の両表面を結合するソース電極を形成
し、上記第１半導体領域にドレイン電極を形成すること
を特徴とする縦形電界効果半導体装置の製造方法。 - 【請求項６】 ドレイン領域となる高不純物濃度の第１
半導体領域の上部に低不純物濃度の第２半導体領域が設
けられた｛１１０｝主表面を有する第１導電型の半導体
基板を用意し、上記第２半導体領域の上記主表面に異方
性エッチングにより＜１１２＞方向に平行で上記主表面
に垂直な｛１１１｝面を壁面とした溝を形成し、上記溝
内を第２導電型の第３半導体領域で埋めてドリフト領域
となる上記第２及び第３半導体領域の表面を平坦化し、
これら第２及び第３半導体領域内にチャンネル形成領域
となる第２導電型の第４半導体領域を形成し、上記第４
半導体領域領域内にソース領域となる第１導電型の第５
半導体領域を形成し、上記第４半導体領域下の上記第２
及び第３半導体領域に達して上記第４及び第５半導体領
域の主表面に垂直な断面がＶ字形状となる壁面を有し該
主表面に平行な断面が矩形状の複数のゲート溝となる溝
を上記矩形の長手方向を＜１００＞方向に平行に上記第
５及び第４半導体領域内に形成し、上記溝内に露出した
＜１００＞方向に平行な上記第４半導体領域の表面にゲ
ート絶縁膜を形成し、上記ゲート絶縁膜上にゲート電極
を形成し、上記主表面で第４及び第５半導体領域の両表
面を結合するソース電極を形成し、上記第１半導体領域
にドレイン電極を形成することを特徴とする縦形電界効
果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154415A JP2001332726A (ja) | 2000-05-22 | 2000-05-22 | 縦形電界効果半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000154415A JP2001332726A (ja) | 2000-05-22 | 2000-05-22 | 縦形電界効果半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001332726A true JP2001332726A (ja) | 2001-11-30 |
Family
ID=18659516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000154415A Pending JP2001332726A (ja) | 2000-05-22 | 2000-05-22 | 縦形電界効果半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001332726A (ja) |
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