JPH1197693A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1197693A JPH1197693A JP9255072A JP25507297A JPH1197693A JP H1197693 A JPH1197693 A JP H1197693A JP 9255072 A JP9255072 A JP 9255072A JP 25507297 A JP25507297 A JP 25507297A JP H1197693 A JPH1197693 A JP H1197693A
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- 239000004065 semiconductor Substances 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 230000003071 parasitic effect Effects 0.000 claims abstract description 61
- 239000003990 capacitor Substances 0.000 claims abstract description 40
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 239000007772 electrode material Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 9
- 210000000746 body region Anatomy 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 230000002411 adverse Effects 0.000 abstract description 2
- 239000012212 insulator Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 59
- 239000010410 layer Substances 0.000 description 42
- 238000005468 ion implantation Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 18
- 238000002955 isolation Methods 0.000 description 9
- 239000010409 thin film Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
Abstract
(57)【要約】
【課題】ＳＯＩ素子において、ソース、ドレイン領域、
及び埋め込み酸化膜に挟まれたボディ領域に電気的導通
を取る際、当領域へのコンタクトを設けることによる寄
生容量、リーク電流の増加等の弊害を効果的に解消する
こと。 【解決手段】ボディ・コンタクト付ＳＯＩ素子における
チャネル領域に電位を与えるためのコンタクトを形成す
る際、素子電流駆動力ヘの寄与が少ない寄生ＭＯＳ型キ
ャパシタ領域において、その反転しきい電圧を制御する
ことにより実動作電圧範囲にて当領域での寄生容量、リ
ーク電流等を低減させる。ボディ・コンタクト付ＳＯＩ
素子におけるボディ・コンタクトの領域3-9 近傍に形成
される寄生ＭＯＳ領域3-5 の反転しきい電圧を、ＳＯＩ
素子の反転しきい電圧とは独立に設定出来るよう、所望
の領域に不純物を添加するか、または寄生ＭＯＳ領域の
ゲート電極の仕事関数を変化させるようにする。
及び埋め込み酸化膜に挟まれたボディ領域に電気的導通
を取る際、当領域へのコンタクトを設けることによる寄
生容量、リーク電流の増加等の弊害を効果的に解消する
こと。 【解決手段】ボディ・コンタクト付ＳＯＩ素子における
チャネル領域に電位を与えるためのコンタクトを形成す
る際、素子電流駆動力ヘの寄与が少ない寄生ＭＯＳ型キ
ャパシタ領域において、その反転しきい電圧を制御する
ことにより実動作電圧範囲にて当領域での寄生容量、リ
ーク電流等を低減させる。ボディ・コンタクト付ＳＯＩ
素子におけるボディ・コンタクトの領域3-9 近傍に形成
される寄生ＭＯＳ領域3-5 の反転しきい電圧を、ＳＯＩ
素子の反転しきい電圧とは独立に設定出来るよう、所望
の領域に不純物を添加するか、または寄生ＭＯＳ領域の
ゲート電極の仕事関数を変化させるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の構造
およびその製造方法に係り、特にＳＯＩ（Silicon on I
nsulator）型の半導体装置とその製造方法に関する。
およびその製造方法に係り、特にＳＯＩ（Silicon on I
nsulator）型の半導体装置とその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の低消費電力化、動作速
度の高速化等の要求に伴い、それらを構成する個々の素
子の微細化、動作電圧の低電圧化が強く求められてい
る。そこで、従来用いられてきたＢｕｌｋ型素子に対
し、小さな素子寄生容量、急峻なサブスレッショールド
特性、小さな基板バイアス効果等、多くのメリットを持
つとされるＳＯＩ（Silicon on Insulator）型の半導体
素子が注目されている。
度の高速化等の要求に伴い、それらを構成する個々の素
子の微細化、動作電圧の低電圧化が強く求められてい
る。そこで、従来用いられてきたＢｕｌｋ型素子に対
し、小さな素子寄生容量、急峻なサブスレッショールド
特性、小さな基板バイアス効果等、多くのメリットを持
つとされるＳＯＩ（Silicon on Insulator）型の半導体
素子が注目されている。
【０００３】ここで、ＳＯＩ素子の構造、及び製造方法
の典型的な例を説明しておく。まず、図１３（ａ）にＳ
ＯＩ素子の平面図を、そして、図１３（ｂ）にそのＳＯ
Ｉ素子におけるチャネル長方向断面図を示す。
の典型的な例を説明しておく。まず、図１３（ａ）にＳ
ＯＩ素子の平面図を、そして、図１３（ｂ）にそのＳＯ
Ｉ素子におけるチャネル長方向断面図を示す。
【０００４】図に示すように、ＳＯＩ素子は、シリコン
（Ｓｉ）基板１−１上に、例えば、絶縁膜１−２として
のシリコン酸化膜（ＳｉＯ2 ）が形成されており、この
絶縁膜１−２を介して、単結晶シリコン（Ｓｉ）活性層
１−３が形成され、更に例えばシリコン酸化膜（ＳｉＯ
2 ）１−４を介し、ゲート電極１−５が形成されてい
る。
（Ｓｉ）基板１−１上に、例えば、絶縁膜１−２として
のシリコン酸化膜（ＳｉＯ2 ）が形成されており、この
絶縁膜１−２を介して、単結晶シリコン（Ｓｉ）活性層
１−３が形成され、更に例えばシリコン酸化膜（ＳｉＯ
2 ）１−４を介し、ゲート電極１−５が形成されてい
る。
【０００５】また、ソース領域１−６、ドレイン領域１
−７がシリコン活性層１−３と逆導電型不純物を、例え
ばイオン注入法により添加することにより形成されてい
る。ＳＯＩ素子は例えばこのようなものであるが、しか
し、ＳＯＩ素子においては、絶縁膜１−２が存在するた
め、従来のＢｕｌｋ型素子において容易に制御可能であ
ったボディ領域の電位を、それと同様に制御することが
困難な構造となっている。
−７がシリコン活性層１−３と逆導電型不純物を、例え
ばイオン注入法により添加することにより形成されてい
る。ＳＯＩ素子は例えばこのようなものであるが、しか
し、ＳＯＩ素子においては、絶縁膜１−２が存在するた
め、従来のＢｕｌｋ型素子において容易に制御可能であ
ったボディ領域の電位を、それと同様に制御することが
困難な構造となっている。
【０００６】その結果、素子動作過程においてボディ領
域の電位が浮遊する現象が起こり、“素子しきい電圧が
素子動作中に変化してしまう”、“素子耐圧が減少して
しまう”等の欠点があった。
域の電位が浮遊する現象が起こり、“素子しきい電圧が
素子動作中に変化してしまう”、“素子耐圧が減少して
しまう”等の欠点があった。
【０００７】これらの欠点に対し薄膜ＳＯＩ素子におい
ても、従来のＢｕｌｋ平面型素子同様、ボディ領域の電
位を制御する試みが種々なされてきた。従来型Ｂｕｌｋ
素子の構造例を図１４に、そして、典型的なボディ電位
制御型ＳＯＩ素子の構造例を図１５にそれぞれ示す。い
ずれも（ａ）は平面図、（ｂ）は（ａ）に示す平面図の
Ａ‐Ａ’断面図である。
ても、従来のＢｕｌｋ平面型素子同様、ボディ領域の電
位を制御する試みが種々なされてきた。従来型Ｂｕｌｋ
素子の構造例を図１４に、そして、典型的なボディ電位
制御型ＳＯＩ素子の構造例を図１５にそれぞれ示す。い
ずれも（ａ）は平面図、（ｂ）は（ａ）に示す平面図の
Ａ‐Ａ’断面図である。
【０００８】図１４において、２−１はＳｉ基板、２−
２はゲート絶縁膜、２−３はゲート電極であり、２−４
はソース領域、２−５はドレイン領域である。図１４に
示すように、従来型のＢｕｌｋ素子では、Ｓｉ基板２−
１に薄いゲート絶縁膜２−２を形成しこのゲート絶縁膜
２−２を介してゲート電極２−３を形成している。この
従来型のＢｕｌｋ素子では、Ｓｉ基板２−１中に例えば
不純物を添加することにより、低抵抗な導電層を形成
し、この低抵抗導電層を介してチャネル領域の電位を容
易に制御することが出来る。
２はゲート絶縁膜、２−３はゲート電極であり、２−４
はソース領域、２−５はドレイン領域である。図１４に
示すように、従来型のＢｕｌｋ素子では、Ｓｉ基板２−
１に薄いゲート絶縁膜２−２を形成しこのゲート絶縁膜
２−２を介してゲート電極２−３を形成している。この
従来型のＢｕｌｋ素子では、Ｓｉ基板２−１中に例えば
不純物を添加することにより、低抵抗な導電層を形成
し、この低抵抗導電層を介してチャネル領域の電位を容
易に制御することが出来る。
【０００９】一方、典型的なボディ電位制御型の薄膜Ｓ
ＯＩ素子は、Ｓｉ基板２−１０上に絶縁膜２−１１が形
成され、その上にＳＯＩ活性層２−１２が形成され、ゲ
ート２−１４はこのＳＯＩ活性層２−１２上に形成した
ゲート絶縁膜１−１３を介してその上に形成される。２
−１６はドレイン領域、２−１５はソース領域である。
ＯＩ素子は、Ｓｉ基板２−１０上に絶縁膜２−１１が形
成され、その上にＳＯＩ活性層２−１２が形成され、ゲ
ート２−１４はこのＳＯＩ活性層２−１２上に形成した
ゲート絶縁膜１−１３を介してその上に形成される。２
−１６はドレイン領域、２−１５はソース領域である。
【００１０】すなわち、薄膜ＳＯＩ素子の場合、Ｓｉ基
板２−１０とチャネルが形成されるＳＯＩ活性層２−１
２の間に、絶縁膜２−１１が存在する。そのため、個々
の素子に対して、そのボディ電位を効率良く制御するた
めのコンタクト領域（ボディ・コンタクト領域）を形成
する必要がある。
板２−１０とチャネルが形成されるＳＯＩ活性層２−１
２の間に、絶縁膜２−１１が存在する。そのため、個々
の素子に対して、そのボディ電位を効率良く制御するた
めのコンタクト領域（ボディ・コンタクト領域）を形成
する必要がある。
【００１１】図１５はコンタクト領域（ボディ・コンタ
クト領域）２−１７を形成した場合の一例を示す素子構
成図であり、（ａ）は平面図、（ｂ）はそのＡ‐Ａ’断
面図を示している。２−１７が、このコンタクト領域
（ボディ・コンタクト領域）であり、このコンタクト領
域２−１７を得るためにゲート電極２−１４をＴ字状に
してドレイン領域２−１６，ソース領域２−１５とこの
コンタクト領域２−１７とを分けている。ボディ・コン
タクト領域２−１７は、その対応領域に高濃度に不純物
を添加して低抵抗化することで形成する。
クト領域）２−１７を形成した場合の一例を示す素子構
成図であり、（ａ）は平面図、（ｂ）はそのＡ‐Ａ’断
面図を示している。２−１７が、このコンタクト領域
（ボディ・コンタクト領域）であり、このコンタクト領
域２−１７を得るためにゲート電極２−１４をＴ字状に
してドレイン領域２−１６，ソース領域２−１５とこの
コンタクト領域２−１７とを分けている。ボディ・コン
タクト領域２−１７は、その対応領域に高濃度に不純物
を添加して低抵抗化することで形成する。
【００１２】しかし、上記の様なコンタクト領域２−１
７を形成すると、図１６に符号２−１８を付して示す付
加的なチャネル領域に、素子電流駆動力への寄与が少な
い寄生ＭＯＳキャパシタ領域が形成され、この付加的な
チャネル領域２−１８に相当する分の寄生容量増加が顕
著に見られるという問題があった。これは素子動作速度
の劣化や消費電力の増大を招く要因となる。
７を形成すると、図１６に符号２−１８を付して示す付
加的なチャネル領域に、素子電流駆動力への寄与が少な
い寄生ＭＯＳキャパシタ領域が形成され、この付加的な
チャネル領域２−１８に相当する分の寄生容量増加が顕
著に見られるという問題があった。これは素子動作速度
の劣化や消費電力の増大を招く要因となる。
【００１３】
【発明が解決しようとする課題】ＳＯＩ素子において
は、Ｓｉ基板とチャネルが形成されるＳＯＩ活性層の間
に、絶縁膜が存在する。そのため、個々の素子に対し
て、そのボディ電位を効率良く制御するためのコンタク
ト領域（ボディ・コンタクト領域）を形成する。そし
て、コンタクト領域を得るためにゲート電極をＴ字状に
してドレイン領域およびソース領域とこのコンタクト領
域とを分けている。
は、Ｓｉ基板とチャネルが形成されるＳＯＩ活性層の間
に、絶縁膜が存在する。そのため、個々の素子に対し
て、そのボディ電位を効率良く制御するためのコンタク
ト領域（ボディ・コンタクト領域）を形成する。そし
て、コンタクト領域を得るためにゲート電極をＴ字状に
してドレイン領域およびソース領域とこのコンタクト領
域とを分けている。
【００１４】しかし、コンタクト領域を形成すると、付
加的なチャネル領域に、素子電流駆動力への寄与が少な
い寄生ＭＯＳキャパシタ領域が形成され、この付加的な
チャネル領域に相当する分の寄生容量増加が避けられな
い。
加的なチャネル領域に、素子電流駆動力への寄与が少な
い寄生ＭＯＳキャパシタ領域が形成され、この付加的な
チャネル領域に相当する分の寄生容量増加が避けられな
い。
【００１５】このように、薄膜ＳＯＩ素子において、そ
のチャネル領域の電位を制御するためのコンタクト領域
を形成すると、当領域における寄生容量の増加が起こ
り、素子動作速度の劣化や、消費電力の増大を招くとい
う問題があった。また、高濃度に不純物の添加されてい
るボディ・コンタクト領域と、素子チャネル反転層形成
領域が近接されることによる、接合リーク電流の増加が
顕著に現れる問題も発生していた。この問題は重大であ
り、実用化上、大きな支障となる。
のチャネル領域の電位を制御するためのコンタクト領域
を形成すると、当領域における寄生容量の増加が起こ
り、素子動作速度の劣化や、消費電力の増大を招くとい
う問題があった。また、高濃度に不純物の添加されてい
るボディ・コンタクト領域と、素子チャネル反転層形成
領域が近接されることによる、接合リーク電流の増加が
顕著に現れる問題も発生していた。この問題は重大であ
り、実用化上、大きな支障となる。
【００１６】そこで、この発明の目的とするところは、
上述のような従来技術の問題点を解消することにより、
半導体装置の動作速度高速化、低消費電力化を実現する
ことが出来る、主にＳＯＩ型素子に適用して最適な半導
体装置およびその製造方法を提供することにある。
上述のような従来技術の問題点を解消することにより、
半導体装置の動作速度高速化、低消費電力化を実現する
ことが出来る、主にＳＯＩ型素子に適用して最適な半導
体装置およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】前述した問題を解決する
ため本発明は、半導体基板上に第一の絶縁膜が形成さ
れ、この第一の絶縁膜上に半導体素子形成領域が形成さ
れると共に、この半導体素子形成領域に、第一の導電型
の一対の第一の領域と、この第一の領域により挟まれ
た、前記第一の導電型と逆導電型の第二の領域と、前記
第二の領域上に第二の絶縁膜を介して形成されるゲート
電極とを備える半導体装置において、前記第一の絶縁膜
と第二の絶縁膜との間に形成された、前記第二の領域と
同導電型の第三の領域と、前記第三の領域に電位を与え
るための配線を形成する第四の領域を備える。
ため本発明は、半導体基板上に第一の絶縁膜が形成さ
れ、この第一の絶縁膜上に半導体素子形成領域が形成さ
れると共に、この半導体素子形成領域に、第一の導電型
の一対の第一の領域と、この第一の領域により挟まれ
た、前記第一の導電型と逆導電型の第二の領域と、前記
第二の領域上に第二の絶縁膜を介して形成されるゲート
電極とを備える半導体装置において、前記第一の絶縁膜
と第二の絶縁膜との間に形成された、前記第二の領域と
同導電型の第三の領域と、前記第三の領域に電位を与え
るための配線を形成する第四の領域を備える。
【００１８】そして、前記第三の領域に前記第二の絶縁
膜を介したゲート電極との間で形成されるＭＯＳ型キャ
パシタにおける反転しきい電圧が、前記第二の領域に前
記第二の絶縁膜を介して前記ゲート電極との間で形成さ
れるＭＯＳ型キャパシタにおける反転しきい電圧と異な
るよう、設定することを特徴とする。
膜を介したゲート電極との間で形成されるＭＯＳ型キャ
パシタにおける反転しきい電圧が、前記第二の領域に前
記第二の絶縁膜を介して前記ゲート電極との間で形成さ
れるＭＯＳ型キャパシタにおける反転しきい電圧と異な
るよう、設定することを特徴とする。
【００１９】あるいは、前記第三の領域に前記第二の絶
縁膜を介して形成されるゲート電極の仕事関数を、第二
の領域に第二の絶縁膜を介して形成されるゲート電極の
仕事関数と異なるよう、設定することにより、第二の領
域に形成されるＭＯＳ型キャパシタの反転しきい電圧と
第三の領域に形成されるＭＯＳ型キャパシタの反転しき
い電圧が異なるよう設定することを特徴とする。
縁膜を介して形成されるゲート電極の仕事関数を、第二
の領域に第二の絶縁膜を介して形成されるゲート電極の
仕事関数と異なるよう、設定することにより、第二の領
域に形成されるＭＯＳ型キャパシタの反転しきい電圧と
第三の領域に形成されるＭＯＳ型キャパシタの反転しき
い電圧が異なるよう設定することを特徴とする。
【００２０】すなわち、本発明はボディ・コンタクト領
域近傍に形成される寄生ＭＯＳ領域の反転しきい電圧
を、本体ＳＯＩ素子の反転しきい電圧とは独立に設定出
来るよう、所望の領域に不純物を添加するか、または寄
生ＭＯＳ領域のゲート電極の仕事関数を変化させるよう
にするものであり、このような手法を用いて、素子動作
電圧範囲内にて寄生ＭＯＳ領域が蓄積層や反転層を形成
しないよう制御することで、素子動作中に寄生していた
当領域の負荷容量を低減することが出来る。また、ボデ
ィ・コンタクト領域に近接する領域にチャネル反転層が
形成されることを防ぐため、ボディ・コンタクト領域と
チャネル反転層間での接合リーク電流を低減することが
出来る。その結果、これまでボディ・コンタクトを形成
する際に問題となっていた寄生容量の増加、リーク電流
の増加を防止出来、ボディ電位の浮遊効果による問題を
解決、更には、個々素子のボディ電位を任意に制御する
ことにより、従来のＢｕｌｋ平面型素子では実現するこ
との出来なかった、回路動作等を可能にすることが出来
る。
域近傍に形成される寄生ＭＯＳ領域の反転しきい電圧
を、本体ＳＯＩ素子の反転しきい電圧とは独立に設定出
来るよう、所望の領域に不純物を添加するか、または寄
生ＭＯＳ領域のゲート電極の仕事関数を変化させるよう
にするものであり、このような手法を用いて、素子動作
電圧範囲内にて寄生ＭＯＳ領域が蓄積層や反転層を形成
しないよう制御することで、素子動作中に寄生していた
当領域の負荷容量を低減することが出来る。また、ボデ
ィ・コンタクト領域に近接する領域にチャネル反転層が
形成されることを防ぐため、ボディ・コンタクト領域と
チャネル反転層間での接合リーク電流を低減することが
出来る。その結果、これまでボディ・コンタクトを形成
する際に問題となっていた寄生容量の増加、リーク電流
の増加を防止出来、ボディ電位の浮遊効果による問題を
解決、更には、個々素子のボディ電位を任意に制御する
ことにより、従来のＢｕｌｋ平面型素子では実現するこ
との出来なかった、回路動作等を可能にすることが出来
る。
【００２１】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施例を説明する。本発明は、ＳＯＩ素子におい
て、ソース、ドレイン領域、及び埋め込み酸化膜に挟ま
れたボディ領域に電気的導通を取る際、当領域へのコン
タクトを設けることによる寄生容量、リーク電流の増加
等の弊害を、製造方法の複雑化を招くこと無く、形成す
ることにより、チャネル領域の電位を効率よく制御する
ことが可能な半導体装置、及びその製造方法を提供する
ことを目的としている。
明の実施例を説明する。本発明は、ＳＯＩ素子におい
て、ソース、ドレイン領域、及び埋め込み酸化膜に挟ま
れたボディ領域に電気的導通を取る際、当領域へのコン
タクトを設けることによる寄生容量、リーク電流の増加
等の弊害を、製造方法の複雑化を招くこと無く、形成す
ることにより、チャネル領域の電位を効率よく制御する
ことが可能な半導体装置、及びその製造方法を提供する
ことを目的としている。
【００２２】そのために、ボディ・コンタクト付ＳＯＩ
素子におけるチャネル領域に電位を与えるためのコンタ
クトを形成する際、素子電流駆動力ヘの寄与が少ない寄
生ＭＯＳ型キャパシタ領域において、その反転しきい電
圧を制御することにより実動作電圧範囲にて当領域での
寄生容量、リーク電流等を低減させ、素子動作速度の向
上、消費電力の低減を実現する。
素子におけるチャネル領域に電位を与えるためのコンタ
クトを形成する際、素子電流駆動力ヘの寄与が少ない寄
生ＭＯＳ型キャパシタ領域において、その反転しきい電
圧を制御することにより実動作電圧範囲にて当領域での
寄生容量、リーク電流等を低減させ、素子動作速度の向
上、消費電力の低減を実現する。
【００２３】より具体的には、ボディ・コンタクト付Ｓ
ＯＩ素子において、そのボディ・コンタクトの領域近傍
に形成される寄生ＭＯＳ領域の反転しきい電圧を、ＳＯ
Ｉ素子の反転しきい電圧とは独立に設定出来るよう、所
望の領域に不純物を添加するか、または寄生ＭＯＳ領域
のゲート電極の仕事関数を変化させるようにする。
ＯＩ素子において、そのボディ・コンタクトの領域近傍
に形成される寄生ＭＯＳ領域の反転しきい電圧を、ＳＯ
Ｉ素子の反転しきい電圧とは独立に設定出来るよう、所
望の領域に不純物を添加するか、または寄生ＭＯＳ領域
のゲート電極の仕事関数を変化させるようにする。
【００２４】詳細を説明する。以下に説明する本発明方
法においては、図１に示すようなＳＯＩ型半導体装置を
作製する場合を例にとる。この図１においては、基本的
構造は図１５と同様であって、コンタクト領域（ボディ
・コンタクト領域）を形成した場合の一例を示す素子構
成図であり、（ａ）は平面図、（ｂ）はそのＡ‐Ａ’断
面図を示している。３−９（２−１７）が、このコンタ
クト領域（ボディ・コンタクト領域）であり、このコン
タクト領域２−１７を得るためにゲート電極３−８（図
１５の２−１４に対応）をＴ字状にしてドレイン領域
（図１５の２−１６に対応），ソース領域（図１５の２
−１５に対応）とこのコンタクト領域３−９とを分けて
いる。ボディ・コンタクト領域３−９は、その対応領域
に高濃度に不純物を添加して低抵抗化することで形成す
る。３−１１はソース領域（図１５の２−１５に対
応）、３−１２はドレイン領域（図１５の２−１６に対
応）、３−１はＳｉ半導体基板（図１５の２−１０に対
応）、３−２はこのＳｉ半導体基板３−１上に形成され
たＳｉ酸化膜（図１５の２−１１に対応）、３−３はＳ
ｉ酸化膜３−２上のＳＯＩ活性層（図１５の２−１２に
対応）である。
法においては、図１に示すようなＳＯＩ型半導体装置を
作製する場合を例にとる。この図１においては、基本的
構造は図１５と同様であって、コンタクト領域（ボディ
・コンタクト領域）を形成した場合の一例を示す素子構
成図であり、（ａ）は平面図、（ｂ）はそのＡ‐Ａ’断
面図を示している。３−９（２−１７）が、このコンタ
クト領域（ボディ・コンタクト領域）であり、このコン
タクト領域２−１７を得るためにゲート電極３−８（図
１５の２−１４に対応）をＴ字状にしてドレイン領域
（図１５の２−１６に対応），ソース領域（図１５の２
−１５に対応）とこのコンタクト領域３−９とを分けて
いる。ボディ・コンタクト領域３−９は、その対応領域
に高濃度に不純物を添加して低抵抗化することで形成す
る。３−１１はソース領域（図１５の２−１５に対
応）、３−１２はドレイン領域（図１５の２−１６に対
応）、３−１はＳｉ半導体基板（図１５の２−１０に対
応）、３−２はこのＳｉ半導体基板３−１上に形成され
たＳｉ酸化膜（図１５の２−１１に対応）、３−３はＳ
ｉ酸化膜３−２上のＳＯＩ活性層（図１５の２−１２に
対応）である。
【００２５】本発明においては、ボディ・コンタクト領
域近傍に形成される寄生ＭＯＳ領域の反転しきい電圧
を、本体ＳＯＩ素子の反転しきい電圧とは独立に設定出
来るよう、所望の領域に不純物を添加するか、または寄
生ＭＯＳ領域のゲート電極の仕事関数を変化させるよう
にするものであるが、まずはじめに前者の例を実施例１
として説明する。
域近傍に形成される寄生ＭＯＳ領域の反転しきい電圧
を、本体ＳＯＩ素子の反転しきい電圧とは独立に設定出
来るよう、所望の領域に不純物を添加するか、または寄
生ＭＯＳ領域のゲート電極の仕事関数を変化させるよう
にするものであるが、まずはじめに前者の例を実施例１
として説明する。
【００２６】（実施例１）図２乃至図５に、本発明によ
る半導体装置の製造方法の実施例１を説明するための工
程断面図を示す。なお、図４の（ａ）は［工程５］での
平面図である。
る半導体装置の製造方法の実施例１を説明するための工
程断面図を示す。なお、図４の（ａ）は［工程５］での
平面図である。
【００２７】［工程１］先ず、図２（ａ）に示すよう
に、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙＩｍｐｌ
ａｎｔａｔｉｏｎ ｏｆ Ｏｘｙｇｅｎ）または張り合
わせ法等により、Ｓｉ半導体基板３−１上に、絶縁膜と
して例えばＳｉ酸化膜３−２を形成し、このＳｉ酸化膜
３−２を介してその上にＳＯＩ活性層３−３を形成す
る。そして、この形成されたＳＯＩ活性層３−３を、所
望膜厚、例えば１５０ｎｍ程度の厚さまで例えば熱酸化
法とＮＨ4 Ｆによるエッチングにより、薄膜化する。
に、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙＩｍｐｌ
ａｎｔａｔｉｏｎ ｏｆ Ｏｘｙｇｅｎ）または張り合
わせ法等により、Ｓｉ半導体基板３−１上に、絶縁膜と
して例えばＳｉ酸化膜３−２を形成し、このＳｉ酸化膜
３−２を介してその上にＳＯＩ活性層３−３を形成す
る。そして、この形成されたＳＯＩ活性層３−３を、所
望膜厚、例えば１５０ｎｍ程度の厚さまで例えば熱酸化
法とＮＨ4 Ｆによるエッチングにより、薄膜化する。
【００２８】［工程２］次に、図２（ｂ）に示すよう
に、個々のＳＯＩ素子を電気的に分離するための素子分
離領域３−４を形成するため、マスクを用いて例えばＬ
ＯＣＯＳ（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ）法によりＳＯＩ活性層３−３を酸化す
る。そして、マスクを除去することでＳＯＩ活性層は素
子分離領域３−４で素子分離され、素子形成領域３−
３’となる。
に、個々のＳＯＩ素子を電気的に分離するための素子分
離領域３−４を形成するため、マスクを用いて例えばＬ
ＯＣＯＳ（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ Ｓ
ｉｌｉｃｏｎ）法によりＳＯＩ活性層３−３を酸化す
る。そして、マスクを除去することでＳＯＩ活性層は素
子分離領域３−４で素子分離され、素子形成領域３−
３’となる。
【００２９】次に、素子形成領域３−３’に素子しきい
電圧を調整するための不純物を、例えばイオン注入法に
より導入する。 ［工程３］その後、図３（ａ）に示すように、寄生のＭ
ＯＳ領域３−５となる領域を除去したレジストパターン
３−６等をマスクとして用い、例えばイオン注入法によ
り所望の不純物を導入する。ここで行うイオン注入とし
ては、素子電流が主に流れるメインチャネル領域に対し
て、寄生ＭＯＳ領域３−５の反転しきい電圧が高くなる
よう設定される。イオン注入後は、レジストパターン３
−６は用済みとなるので除去する。
電圧を調整するための不純物を、例えばイオン注入法に
より導入する。 ［工程３］その後、図３（ａ）に示すように、寄生のＭ
ＯＳ領域３−５となる領域を除去したレジストパターン
３−６等をマスクとして用い、例えばイオン注入法によ
り所望の不純物を導入する。ここで行うイオン注入とし
ては、素子電流が主に流れるメインチャネル領域に対し
て、寄生ＭＯＳ領域３−５の反転しきい電圧が高くなる
よう設定される。イオン注入後は、レジストパターン３
−６は用済みとなるので除去する。
【００３０】［工程４］その後、図３（ｂ）に示すよう
に、ＳＯＩ活性層３−３の素子形成領域３−３’上に例
えば、熱酸化法により酸化させてゲート絶縁膜３−７を
形成し、その上にゲート電極３−８形成のための導電膜
３−８０を形成する。この導電膜３−８０は例えば多結
晶ＳｉをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法により、所望の膜厚に堆積し、そ
して、不純物を例えば気相拡散法により導入することで
得る。
に、ＳＯＩ活性層３−３の素子形成領域３−３’上に例
えば、熱酸化法により酸化させてゲート絶縁膜３−７を
形成し、その上にゲート電極３−８形成のための導電膜
３−８０を形成する。この導電膜３−８０は例えば多結
晶ＳｉをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法により、所望の膜厚に堆積し、そ
して、不純物を例えば気相拡散法により導入することで
得る。
【００３１】［工程５］次にこの導電膜３−８０から素
子のゲート電極を形成し、また、ソース領域、ドレイン
領域、及びボディ・コンタクト領域を露出させるため
に、この導電膜３−８０上にレジスト等によるマスクパ
ターンを形成し、これをマスクとして、例えばＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用
いて所望の形状にエッチングする。これにより図４
（ａ），（ｂ）に示すように、素子のゲート電極３−８
が形成され、ソース領域３−１１、ドレイン領域３−１
２、及びボディ・コンタクト領域３−９が露出される。
子のゲート電極を形成し、また、ソース領域、ドレイン
領域、及びボディ・コンタクト領域を露出させるため
に、この導電膜３−８０上にレジスト等によるマスクパ
ターンを形成し、これをマスクとして、例えばＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用
いて所望の形状にエッチングする。これにより図４
（ａ），（ｂ）に示すように、素子のゲート電極３−８
が形成され、ソース領域３−１１、ドレイン領域３−１
２、及びボディ・コンタクト領域３−９が露出される。
【００３２】このように形成された、ソース領域３−１
１及びドレイン領域３−１２と、ボディ・コンタクト領
域３−９には、それぞれ逆導電型の拡散層を形成するた
めの不純物を、レジスト等のマスクを用いて例えばイオ
ン注入法により導入する。その後、イオン注入によって
導入された不純物の活性化を行うための熱工程、例えば
ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉ
ｎｇ）法を用いたアニールを行う。
１及びドレイン領域３−１２と、ボディ・コンタクト領
域３−９には、それぞれ逆導電型の拡散層を形成するた
めの不純物を、レジスト等のマスクを用いて例えばイオ
ン注入法により導入する。その後、イオン注入によって
導入された不純物の活性化を行うための熱工程、例えば
ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉ
ｎｇ）法を用いたアニールを行う。
【００３３】［工程６］その後、その上に層間絶縁膜を
堆積し、接続電極である配線ボディ・コンタクト電極３
−１０、ゲート電極３−８、ソース電極３−１１’及び
ドレイン電極３−１２’を作製する配線形成工程を経て
図５に示す如き所望のＳＯＩ型半導体装置を完成させ
る。
堆積し、接続電極である配線ボディ・コンタクト電極３
−１０、ゲート電極３−８、ソース電極３−１１’及び
ドレイン電極３−１２’を作製する配線形成工程を経て
図５に示す如き所望のＳＯＩ型半導体装置を完成させ
る。
【００３４】以上述べた方法により形成したＳＯＩ素子
においては、これまで問題であったボディ電位を制御す
るためのコンタクト領域３−１０を形成した際に、同時
に形成される寄生のＭＯＳキャパシタ領域の反転しきい
値を、ＭＯＳキャパシタ領域のＳＯＩ活性層３−３中に
不純物を任意に導入することにより制御するようにし
た。そのため、図６に示すよう、素子動作電圧範囲にお
いて、このＭＯＳキャパシタによる寄生容量を有効に低
減させることが出来る。
においては、これまで問題であったボディ電位を制御す
るためのコンタクト領域３−１０を形成した際に、同時
に形成される寄生のＭＯＳキャパシタ領域の反転しきい
値を、ＭＯＳキャパシタ領域のＳＯＩ活性層３−３中に
不純物を任意に導入することにより制御するようにし
た。そのため、図６に示すよう、素子動作電圧範囲にお
いて、このＭＯＳキャパシタによる寄生容量を有効に低
減させることが出来る。
【００３５】図６は本発明を適用したＳＯＩ素子におけ
るメインＭＯＳ領域のゲート電圧‐容量特性と寄生ＭＯ
Ｓ領域のゲート電圧‐容量特性を示しており、Ｃ１がメ
インＭＯＳ領域のゲート電圧‐容量特性を、そして、Ｃ
２が寄生ＭＯＳ領域のゲート電圧‐容量特性を示してい
る。０［Ｖ］から１［Ｖ］の範囲が素子動作範囲であ
り、図に示すように、寄生ＭＯＳ領域での容量は素子動
作電圧範囲において小さくなり、従って、ＭＯＳキャパ
シタによる寄生容量を有効に低減させることが出来るこ
とがわかる。
るメインＭＯＳ領域のゲート電圧‐容量特性と寄生ＭＯ
Ｓ領域のゲート電圧‐容量特性を示しており、Ｃ１がメ
インＭＯＳ領域のゲート電圧‐容量特性を、そして、Ｃ
２が寄生ＭＯＳ領域のゲート電圧‐容量特性を示してい
る。０［Ｖ］から１［Ｖ］の範囲が素子動作範囲であ
り、図に示すように、寄生ＭＯＳ領域での容量は素子動
作電圧範囲において小さくなり、従って、ＭＯＳキャパ
シタによる寄生容量を有効に低減させることが出来るこ
とがわかる。
【００３６】すなわち、ＭＯＳキャパシタ領域のＳＯＩ
活性層３−３中に不純物を任意に導入することにより、
形成される寄生のＭＯＳキャパシタ領域の反転しきい値
電圧をメインＭＯＳ領域の反転しきい値電圧とは独立に
設定できるので、これにより、素子動作中に、寄生して
いた負荷容量を軽減して動作速度を高速化できるように
なる。
活性層３−３中に不純物を任意に導入することにより、
形成される寄生のＭＯＳキャパシタ領域の反転しきい値
電圧をメインＭＯＳ領域の反転しきい値電圧とは独立に
設定できるので、これにより、素子動作中に、寄生して
いた負荷容量を軽減して動作速度を高速化できるように
なる。
【００３７】更に、本方法では、素子ボディ領域とその
コンタクト領域との間を繋ぐＭＯＳキャパシタ領域の不
純物濃度を増加させるため、この領域での寄生抵抗は低
減されて、有効にボディ領域の電位を制御することが出
来るようになる。
コンタクト領域との間を繋ぐＭＯＳキャパシタ領域の不
純物濃度を増加させるため、この領域での寄生抵抗は低
減されて、有効にボディ領域の電位を制御することが出
来るようになる。
【００３８】また、素子が動作する際、その動作電圧範
囲内では、寄生ＭＯＳキャパシタ領域には反転層が形成
されないため、ソース、ドレイン、及びチャネル反転層
と、ボディ・コンタクト領域間のｐｎ接合には寄生ＭＯ
Ｓキャパシタの幅と同等の空乏層が広がり、高濃度ｐｎ
接合を形成する際に見られる様なアバランシェ電流やト
ンネル電流等のリーク電流の非常に少ない構造とするこ
とが出来る。
囲内では、寄生ＭＯＳキャパシタ領域には反転層が形成
されないため、ソース、ドレイン、及びチャネル反転層
と、ボディ・コンタクト領域間のｐｎ接合には寄生ＭＯ
Ｓキャパシタの幅と同等の空乏層が広がり、高濃度ｐｎ
接合を形成する際に見られる様なアバランシェ電流やト
ンネル電流等のリーク電流の非常に少ない構造とするこ
とが出来る。
【００３９】なお、本発明は、上記実施例中の図４
（ａ）の平面図に示すような形状に限定されるものでは
なく、例えば図７，図８に示すような平面構造など、Ｓ
ＯＩ素子においてそのボディ領域にコンタクトを取る際
のレイアウトにより、寄生ＭＯＳキャパシタの領域が変
化しても、本発明の要旨を逸脱しない範囲で、種々変形
して実施することが出来る。
（ａ）の平面図に示すような形状に限定されるものでは
なく、例えば図７，図８に示すような平面構造など、Ｓ
ＯＩ素子においてそのボディ領域にコンタクトを取る際
のレイアウトにより、寄生ＭＯＳキャパシタの領域が変
化しても、本発明の要旨を逸脱しない範囲で、種々変形
して実施することが出来る。
【００４０】また、本発明は素子分離方法によって限定
されるものでなく、ＬＯＣＯＳ法の他、ＳＴＩ（Ｓｈａ
ｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、メ
サ型分離法等を用いて実施することが出来る。
されるものでなく、ＬＯＣＯＳ法の他、ＳＴＩ（Ｓｈａ
ｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、メ
サ型分離法等を用いて実施することが出来る。
【００４１】そして、例えば絶縁膜上に形成される単結
晶層として、前述したＳＩＭＯＸ法によって形成したＳ
ＯＩ基板に限らず、各種張り合わせ法によるもの、絶縁
膜状に単結晶Ｓｉを成長させたもの、ＳＯＳ（Ｓｉｌｉ
ｃｏｎ ｏｎ ｓａｐｐｈｉｒｅ）基板等を用いること
が可能である。
晶層として、前述したＳＩＭＯＸ法によって形成したＳ
ＯＩ基板に限らず、各種張り合わせ法によるもの、絶縁
膜状に単結晶Ｓｉを成長させたもの、ＳＯＳ（Ｓｉｌｉ
ｃｏｎ ｏｎ ｓａｐｐｈｉｒｅ）基板等を用いること
が可能である。
【００４２】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することが出来る。以上、実施例
１においてはＳＯＩ素子において、ボディ・コンタクト
領域近傍に形成される寄生ＭＯＳ領域の反転しきい電圧
を、本体ＳＯＩ素子の反転しきい電圧とは独立に設定出
来るよう、所望の領域に不純物を添加する例を説明し
た。次に、寄生ＭＯＳ領域のゲート電極の仕事関数を変
化させるようにすることで、寄生ＭＯＳ領域の反転しき
い電圧を制御できるようにする例を実施例２として説明
する。
で、種々変形して実施することが出来る。以上、実施例
１においてはＳＯＩ素子において、ボディ・コンタクト
領域近傍に形成される寄生ＭＯＳ領域の反転しきい電圧
を、本体ＳＯＩ素子の反転しきい電圧とは独立に設定出
来るよう、所望の領域に不純物を添加する例を説明し
た。次に、寄生ＭＯＳ領域のゲート電極の仕事関数を変
化させるようにすることで、寄生ＭＯＳ領域の反転しき
い電圧を制御できるようにする例を実施例２として説明
する。
【００４３】（実施例２）図９乃至図１２は、本発明に
よる半導体装置の製造方法の実施例２を説明するための
工程断面図、及び平面図である。 ［工程ｉ］先ず、実施例１同様、Ｓｉ半導体基板４−１
上に絶縁膜として例えばＳｉ酸化膜４−２を形成する。
そして、このＳｉ酸化膜４−１を介してＳＯＩ活性層４
−３を形成し、この形成されたＳＯＩ活性層４−３を、
所望膜厚まで薄膜化し、そして、個々のＳＯＩ素子を電
気的に分離するための素子分離領域４−４を、例えばＳ
ＴＩ法により形成する。これにより得られたものが図３
（ａ）であり、素子分離領域４−４で素子分離されたＳ
ＯＩ活性層部分が素子形成領域となる。
よる半導体装置の製造方法の実施例２を説明するための
工程断面図、及び平面図である。 ［工程ｉ］先ず、実施例１同様、Ｓｉ半導体基板４−１
上に絶縁膜として例えばＳｉ酸化膜４−２を形成する。
そして、このＳｉ酸化膜４−１を介してＳＯＩ活性層４
−３を形成し、この形成されたＳＯＩ活性層４−３を、
所望膜厚まで薄膜化し、そして、個々のＳＯＩ素子を電
気的に分離するための素子分離領域４−４を、例えばＳ
ＴＩ法により形成する。これにより得られたものが図３
（ａ）であり、素子分離領域４−４で素子分離されたＳ
ＯＩ活性層部分が素子形成領域となる。
【００４４】［工程ii］次に、この素子分離されたＳＯ
Ｉ活性層部分である素子形成領域４−３に、素子しきい
電圧を調整するための不純物を、例えばイオン注入法に
より導入する。そして、その後、図９（ｂ）に示すよう
に、ＳＯＩ活性層（素子形成領域）４−３上にゲート絶
縁膜４−５を、例えば熱酸化法により形成し、このゲー
ト絶縁膜４−５上にゲート電極形成のための導電膜４−
６０を形成する。この導電膜４−６０の形成は、例え
ば、多結晶ＳｉをＣＶＤ法により所望の膜厚に堆積する
ことで行う。
Ｉ活性層部分である素子形成領域４−３に、素子しきい
電圧を調整するための不純物を、例えばイオン注入法に
より導入する。そして、その後、図９（ｂ）に示すよう
に、ＳＯＩ活性層（素子形成領域）４−３上にゲート絶
縁膜４−５を、例えば熱酸化法により形成し、このゲー
ト絶縁膜４−５上にゲート電極形成のための導電膜４−
６０を形成する。この導電膜４−６０の形成は、例え
ば、多結晶ＳｉをＣＶＤ法により所望の膜厚に堆積する
ことで行う。
【００４５】［工程iii ］その後、前記ゲート電極形成
のための導電膜４−６０に対し、例えばイオン注入法を
用いて不純物を導入するが、その際、例えばレジストを
用い、図１０に示すように、素子メインチャネル領域を
除く寄生ＭＯＳキャパシタ領域４−７が隠れるようなマ
スク４−８を形成する。そして、このマスク４−８を用
いて第１のイオン注入を、所望の領域に行う。
のための導電膜４−６０に対し、例えばイオン注入法を
用いて不純物を導入するが、その際、例えばレジストを
用い、図１０に示すように、素子メインチャネル領域を
除く寄生ＭＯＳキャパシタ領域４−７が隠れるようなマ
スク４−８を形成する。そして、このマスク４−８を用
いて第１のイオン注入を、所望の領域に行う。
【００４６】［工程iv］次に、前記マスク４−８を除去
し、図１１に示すように、再度レジスト等を用いて第一
のイオン注入を行ったメインチャネル領域にマスク４−
９を形成する。その後、このマスク４−９を用いて第二
のイオン注入を所望の領域に対し、行う。ここで、第一
のイオン注入と第二のイオン注入を行う領域では、それ
ぞれ逆導電型となるように、不純物を導入する。
し、図１１に示すように、再度レジスト等を用いて第一
のイオン注入を行ったメインチャネル領域にマスク４−
９を形成する。その後、このマスク４−９を用いて第二
のイオン注入を所望の領域に対し、行う。ここで、第一
のイオン注入と第二のイオン注入を行う領域では、それ
ぞれ逆導電型となるように、不純物を導入する。
【００４７】例えば、ｎ型素子の場合、メインチャネル
領域に対して行う第一のイオン注入ではＡｓ（砒素）を
用いてｎ型に、また寄生ＭＯＳキャパシタ領域に対して
行う第二のイオン注入では、Ｂ（ボロン）を用いてｐ型
になるように設定する。その結果、ゲート電極４−６で
の仕事関数が、素子メインチャネル領域と寄生ＭＯＳキ
ャパシタ領域４−７で異なり、且つ、それぞれの領域で
の反転しきい電圧が異なるよう、設定することが出来
る。
領域に対して行う第一のイオン注入ではＡｓ（砒素）を
用いてｎ型に、また寄生ＭＯＳキャパシタ領域に対して
行う第二のイオン注入では、Ｂ（ボロン）を用いてｐ型
になるように設定する。その結果、ゲート電極４−６で
の仕事関数が、素子メインチャネル領域と寄生ＭＯＳキ
ャパシタ領域４−７で異なり、且つ、それぞれの領域で
の反転しきい電圧が異なるよう、設定することが出来
る。
【００４８】［工程ｖ］この後、ゲート電極形成用の導
電膜４−６０上に例えばＷＳｉ2 （タングステン・シリ
サイド）等をスパッタリング法により堆積して導電層４
−１０を形成し、、逆導電型となっている素子メインチ
ャネル領域上のゲート電極形成用導電膜と寄生ＭＯＳ領
域上のゲート電極形成用導電膜を電気的に導通させ、且
つ抵抗を低減させるようにする。
電膜４−６０上に例えばＷＳｉ2 （タングステン・シリ
サイド）等をスパッタリング法により堆積して導電層４
−１０を形成し、、逆導電型となっている素子メインチ
ャネル領域上のゲート電極形成用導電膜と寄生ＭＯＳ領
域上のゲート電極形成用導電膜を電気的に導通させ、且
つ抵抗を低減させるようにする。
【００４９】次にこのゲート電極形成用導電膜４−６０
上に、レジスト等によるマスクを形成してこのマスクを
用い、例えばＲＩＥ法により、所望の形状にエッチング
し、素子のソース領域、ドレイン領域、及びボディ・コ
ンタクト領域を露出させる。
上に、レジスト等によるマスクを形成してこのマスクを
用い、例えばＲＩＥ法により、所望の形状にエッチング
し、素子のソース領域、ドレイン領域、及びボディ・コ
ンタクト領域を露出させる。
【００５０】このように形成された、ソース及びドレイ
ン領域と、ボディ・コンタクト領域には、それぞれ逆導
電型の拡散層を形成するための不純物を、レジスト等の
マスクを用いて例えばイオン注入法によって導入する。
その後、イオン注入によって導入された不純物の活性化
を行うための熱工程、例えばＲＴＡ法を用いたアニール
を例えば１０００［°Ｃ］にて３０秒行う。
ン領域と、ボディ・コンタクト領域には、それぞれ逆導
電型の拡散層を形成するための不純物を、レジスト等の
マスクを用いて例えばイオン注入法によって導入する。
その後、イオン注入によって導入された不純物の活性化
を行うための熱工程、例えばＲＴＡ法を用いたアニール
を例えば１０００［°Ｃ］にて３０秒行う。
【００５１】その後、その上に層間絶縁膜を堆積し、接
続電極であるボディ・コンタクト電極４−１１、ゲート
電極４−１２、ソース電極及びドレイン電極４−１３を
作製する配線形成工程を経て図１２の如き所望のＳＯＩ
型半導体装置を完成させる。
続電極であるボディ・コンタクト電極４−１１、ゲート
電極４−１２、ソース電極及びドレイン電極４−１３を
作製する配線形成工程を経て図１２の如き所望のＳＯＩ
型半導体装置を完成させる。
【００５２】以上述べた方法により、形成したＳＯＩ素
子においては、これまで問題であったボディ電位を制御
するためのコンタクト領域を形成した際に、同時に形成
される寄生のＭＯＳキャパシタ領域の反転しきい値を、
素子メインチャネル領域上のゲート電極材料での仕事関
数と、ＭＯＳキャパシタ領域上のゲート電極材料での仕
事関数を変えるべく、導電型の異なる不純物材料による
イオン注入を施し（仕事関数の制御）、それぞれの領域
での反転しきい値電圧を異ならせるようにしたことで、
実施例１に述べたような素子動作電圧範囲において、寄
生ＭＯＳキャパシタによる寄生容量を有効に低減させる
効果を得ることが出来るようになる。
子においては、これまで問題であったボディ電位を制御
するためのコンタクト領域を形成した際に、同時に形成
される寄生のＭＯＳキャパシタ領域の反転しきい値を、
素子メインチャネル領域上のゲート電極材料での仕事関
数と、ＭＯＳキャパシタ領域上のゲート電極材料での仕
事関数を変えるべく、導電型の異なる不純物材料による
イオン注入を施し（仕事関数の制御）、それぞれの領域
での反転しきい値電圧を異ならせるようにしたことで、
実施例１に述べたような素子動作電圧範囲において、寄
生ＭＯＳキャパシタによる寄生容量を有効に低減させる
効果を得ることが出来るようになる。
【００５３】また、本実施例では、ゲート電極材料の仕
事関数を調整可能（制御可能）にするため、多結晶Ｓｉ
を用い、その中に導入される不純物種を変えることで効
果を得る方法を示したが、この例には限定されず、例え
ば、イオン注入による手法ではなく、寄生のＭＯＳキャ
パシタ領域と素子メインチャネル領域のゲート電極材料
そのものに、仕事関数の異なる金属材料等を用いるよう
にすることにより、本実施例と同様の効果を得ることが
出来る。
事関数を調整可能（制御可能）にするため、多結晶Ｓｉ
を用い、その中に導入される不純物種を変えることで効
果を得る方法を示したが、この例には限定されず、例え
ば、イオン注入による手法ではなく、寄生のＭＯＳキャ
パシタ領域と素子メインチャネル領域のゲート電極材料
そのものに、仕事関数の異なる金属材料等を用いるよう
にすることにより、本実施例と同様の効果を得ることが
出来る。
【００５４】また、実施例１同様、素子が動作する際、
その動作電圧範囲内では、寄生ＭＯＳキャパシタ領域に
は反転層が形成されないため、ソース、ドレイン、及び
チャネル反転層と、ボディ・コンタクト領域間のｐｎ接
合におけるリーク電流を低減することが出来る。
その動作電圧範囲内では、寄生ＭＯＳキャパシタ領域に
は反転層が形成されないため、ソース、ドレイン、及び
チャネル反転層と、ボディ・コンタクト領域間のｐｎ接
合におけるリーク電流を低減することが出来る。
【００５５】なお、本発明において、ゲート電極材料に
イオン注入法を用いて不純物を導入する際に使用するマ
スク形状は、上記実施例中の図１０，図１１の平面図に
示す如きマスク形状に限定されるものではなく、素子メ
インチャネル領域のゲート電極材料と、寄生ＭＯＳキャ
パシタ領域のゲート電極材料に逆導電型の不純物を導入
することが出来るマスク形状であれば良く、寄生ＭＯＳ
キャパシタの領域が変化しても、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することが出来る。ま
た、本発明は素子分離方法によって限定されることはな
く、本実施例にて示したＳＴＩ法に限定されず、ＬＯＣ
ＯＳ法、メサ型分離法等を用い実施することが出来る。
そして、例えば絶縁膜上に形成される単結晶層として、
前述したＳＩＭＯＸ法によって形成したＳＯＩ基板に限
らず、各種張り合わせ法によるもの、絶縁膜状に単結晶
Ｓｉを成長させたもの、ＳＯＳ基板等を用いることが可
能である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することが出来る。
イオン注入法を用いて不純物を導入する際に使用するマ
スク形状は、上記実施例中の図１０，図１１の平面図に
示す如きマスク形状に限定されるものではなく、素子メ
インチャネル領域のゲート電極材料と、寄生ＭＯＳキャ
パシタ領域のゲート電極材料に逆導電型の不純物を導入
することが出来るマスク形状であれば良く、寄生ＭＯＳ
キャパシタの領域が変化しても、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することが出来る。ま
た、本発明は素子分離方法によって限定されることはな
く、本実施例にて示したＳＴＩ法に限定されず、ＬＯＣ
ＯＳ法、メサ型分離法等を用い実施することが出来る。
そして、例えば絶縁膜上に形成される単結晶層として、
前述したＳＩＭＯＸ法によって形成したＳＯＩ基板に限
らず、各種張り合わせ法によるもの、絶縁膜状に単結晶
Ｓｉを成長させたもの、ＳＯＳ基板等を用いることが可
能である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することが出来る。
【００５６】以上、本発明はボディ・コンタクト付ＳＯ
Ｉ素子において、そのボディ・コンタクト領域近傍に形
成される寄生ＭＯＳ領域の反転しきい電圧を、本体ＳＯ
Ｉ素子の反転しきい電圧とは独立に設定出来るよう、所
望の領域に不純物を添加するか、または寄生ＭＯＳ領域
のゲート電極の仕事関数を変化させるようにしたもので
ある。そして、このような手法を用いて、素子動作電圧
範囲内にて寄生ＭＯＳ領域が蓄積層や反転層を形成しな
いよう制御することで、素子動作中に寄生していた当領
域の負荷容量を低減することが出来、また、ボディ・コ
ンタクト領域に近接する領域にチャネル反転層が形成さ
れることを防ぐため、ボディ・コンタクト領域とチャネ
ル反転層間での接合リーク電流を低減することが出来
る。その結果、これまでボディ・コンタクトを形成する
際に問題となっていた寄生容量の増加、リーク電流の増
加を防止出来、ボディ電位の浮遊効果による問題を解
決、更には、個々素子のボディ電位を任意に制御するこ
とにより、従来のＢｕｌｋ平面型素子では実現すること
の出来なかった、回路動作等が可能になる。
Ｉ素子において、そのボディ・コンタクト領域近傍に形
成される寄生ＭＯＳ領域の反転しきい電圧を、本体ＳＯ
Ｉ素子の反転しきい電圧とは独立に設定出来るよう、所
望の領域に不純物を添加するか、または寄生ＭＯＳ領域
のゲート電極の仕事関数を変化させるようにしたもので
ある。そして、このような手法を用いて、素子動作電圧
範囲内にて寄生ＭＯＳ領域が蓄積層や反転層を形成しな
いよう制御することで、素子動作中に寄生していた当領
域の負荷容量を低減することが出来、また、ボディ・コ
ンタクト領域に近接する領域にチャネル反転層が形成さ
れることを防ぐため、ボディ・コンタクト領域とチャネ
ル反転層間での接合リーク電流を低減することが出来
る。その結果、これまでボディ・コンタクトを形成する
際に問題となっていた寄生容量の増加、リーク電流の増
加を防止出来、ボディ電位の浮遊効果による問題を解
決、更には、個々素子のボディ電位を任意に制御するこ
とにより、従来のＢｕｌｋ平面型素子では実現すること
の出来なかった、回路動作等が可能になる。
【００５７】
【発明の効果】上述したように本発明によれば、薄膜Ｓ
ＯＩ素子にボディ・コンタクトを形成する際に付加的に
形成される寄生ＭＯＳキャパシタ領域における寄生容量
や、ソース及びドレインと、ボディ・コンタクト間に誘
起されるリーク電流を、製造方法の複雑化や、素子占有
面積の増大を招くことなく、寄生ＭＯＳキャパシタ領域
の反転しきい電圧を制御することにより低減することが
可能となる。
ＯＩ素子にボディ・コンタクトを形成する際に付加的に
形成される寄生ＭＯＳキャパシタ領域における寄生容量
や、ソース及びドレインと、ボディ・コンタクト間に誘
起されるリーク電流を、製造方法の複雑化や、素子占有
面積の増大を招くことなく、寄生ＭＯＳキャパシタ領域
の反転しきい電圧を制御することにより低減することが
可能となる。
【図１】本発明の具体例を説明するためのボディ・コン
タクト付ＳＯＩ型の半導体装置を説明する断面図及び平
面図。
タクト付ＳＯＩ型の半導体装置を説明する断面図及び平
面図。
【図２】本発明を説明するための図であって、本発明の
実施例１におけるＳＯＩ型半導体装置の製造工程を説明
するための図。
実施例１におけるＳＯＩ型半導体装置の製造工程を説明
するための図。
【図３】本発明を説明するための図であって、本発明の
実施例１におけるＳＯＩ型半導体装置の製造工程を説明
するための図。
実施例１におけるＳＯＩ型半導体装置の製造工程を説明
するための図。
【図４】本発明を説明するための図であって、本発明の
実施例１におけるＳＯＩ型半導体装置の製造工程を説明
するための図。
実施例１におけるＳＯＩ型半導体装置の製造工程を説明
するための図。
【図５】本発明を説明するための図であって、本発明の
実施例１におけるＳＯＩ型半導体装置の製造工程を説明
するための図。
実施例１におけるＳＯＩ型半導体装置の製造工程を説明
するための図。
【図６】本発明の効果を説明するための図であって、メ
インＭＯＳ領域および寄生ＭＯＳ領域における容量‐ゲ
ート電圧特性を示す図。
インＭＯＳ領域および寄生ＭＯＳ領域における容量‐ゲ
ート電圧特性を示す図。
【図７】実施例１における別の構造の例を示す平面図。
【図８】実施例１における別の構造の例を示す平面図。
【図９】本発明を説明するための図であって、本発明の
実施例２におけるＳＯＩ型半導体装置の製造工程を説明
するための図。
実施例２におけるＳＯＩ型半導体装置の製造工程を説明
するための図。
【図１０】本発明を説明するための図であって、本発明
の実施例２におけるＳＯＩ型半導体装置の製造工程を説
明するための図。
の実施例２におけるＳＯＩ型半導体装置の製造工程を説
明するための図。
【図１１】本発明を説明するための図であって、本発明
の実施例２におけるＳＯＩ型半導体装置の製造工程を説
明するための図。
の実施例２におけるＳＯＩ型半導体装置の製造工程を説
明するための図。
【図１２】本発明を説明するための図であって、本発明
の実施例２におけるＳＯＩ型半導体装置の製造工程を説
明するための図。
の実施例２におけるＳＯＩ型半導体装置の製造工程を説
明するための図。
【図１３】ＳＯＩ型の半導体装置を説明するための断面
図及び平面図。
図及び平面図。
【図１４】Ｂｕｌｋ型の半導体装置を説明するための断
面図及び平面図。
面図及び平面図。
【図１５】ボディ・コンタクト付ＳＯＩ型の半導体装置
を説明するための断面図及び平面図。
を説明するための断面図及び平面図。
【図１６】ボディ・コンタクト付ＳＯＩ型の半導体装置
を説明するための断面図及び平面図。
を説明するための断面図及び平面図。
３−１…Ｓｉ半導体基板 ３−２…Ｓｉ酸化膜（絶縁膜） ３−３…ＳＯＩ活性層 ３−３’…素子形成領域 ３−４…ＳＯＩ素子を電気的に分離するための素子分離
領域 ３−５…寄生のＭＯＳ領域 ３−６…マスク ３−７…ゲート絶縁膜 ３−８…ゲート電極 ３−１０…配線ボディ・コンタクト電極 ３−８…ゲート電極 ３−１１’…ソース電極 ３−１２’…ドレイン電極 ３−８０…ゲート電極形成のための導電膜 ４−１…Ｓｉ半導体基板 ４−２…Ｓｉ酸化膜（絶縁膜） ４−３…ＳＯＩ活性層 ４−４…個々のＳＯＩ素子を電気的に分離するための素
子分離領域 ４−５…ゲート絶縁膜 ４−６０…導電膜 ４−７…寄生ＭＯＳキャパシタ領域 ４−８，４−９…マスク ４−１１…ボディ・コンタクト電極 ４−１２…ゲート電極 ４−１３…ソース電極及びドレイン電極
領域 ３−５…寄生のＭＯＳ領域 ３−６…マスク ３−７…ゲート絶縁膜 ３−８…ゲート電極 ３−１０…配線ボディ・コンタクト電極 ３−８…ゲート電極 ３−１１’…ソース電極 ３−１２’…ドレイン電極 ３−８０…ゲート電極形成のための導電膜 ４−１…Ｓｉ半導体基板 ４−２…Ｓｉ酸化膜（絶縁膜） ４−３…ＳＯＩ活性層 ４−４…個々のＳＯＩ素子を電気的に分離するための素
子分離領域 ４−５…ゲート絶縁膜 ４−６０…導電膜 ４−７…寄生ＭＯＳキャパシタ領域 ４−８，４−９…マスク ４−１１…ボディ・コンタクト電極 ４−１２…ゲート電極 ４−１３…ソース電極及びドレイン電極
Claims (8)
- 【請求項１】半導体基板上に第一の絶縁膜が形成され、
この第一の絶縁膜上に半導体素子形成領域が形成される
と共に、この半導体素子形成領域に、第一の導電型の一
対の第一の領域と、この第一の領域により挟まれた、前
記第一の導電型と逆導電型の第二の領域と、前記第二の
領域上に第二の絶縁膜を介して形成されるゲート電極と
を備える半導体装置において、 前記第一の絶縁膜と第二の絶縁膜との間に形成された、
前記第二の領域と同導電型の第三の領域と、 前記第三の領域に電位を与えるための配線を形成する第
四の領域を備え、 前記第三の領域に前記第二の絶縁膜を介したゲート電極
との間で形成されるＭＯＳ型キャパシタにおける反転し
きい電圧が、前記第二の領域に前記第二の絶縁膜を介し
て前記ゲート電極との間で形成されるＭＯＳ型キャパシ
タにおける反転しきい電圧と異なるよう、設定すること
を特徴とする半導体装置。 - 【請求項２】前記第三の領域に導入される不純物を制御
することにより、第三の領域に形成されるＭＯＳ型キャ
パシタの反転しきい電圧を、第二の領域に形成されるＭ
ＯＳ型キャパシタの反転しきい電圧と異なるように設定
することを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記第三の領域に導入される不純物を制御
することにより、前記第一の領域と、この第一の領域と
は逆導電型の第四の領域の間に流れるリーク電流を低減
することを特徴とする請求項１記載の半導体装置。 - 【請求項４】半導体基板上に第一の絶縁膜が形成され、
この第一の絶縁膜上に半導体素子形成領域が形成される
と共に、この半導体素子形成領域に、第一の導電型の一
対の第一の領域と、この第一の領域により挟まれた、前
記第一の導電型と逆導電型の第二の領域と、前記第二の
領域と隣接し、前記第一の導電型と逆導電型の第三の領
域とを備え、前記第二及び第三の領域上に第二の絶縁膜
を介してゲート電極を備える半導体装置において、 前記第三の領域に電位を与えるための配線を形成する第
四の領域を備え、 前記第三の領域に前記第二の絶縁膜を介して形成される
ゲート電極の仕事関数を、第二の領域に第二の絶縁膜を
介して形成されるゲート電極の仕事関数と異なるよう、
設定することにより、第二の領域に形成されるＭＯＳ型
キャパシタの反転しきい電圧と第三の領域に形成される
ＭＯＳ型キャパシタの反転しきい電圧が異なるよう設定
することを特徴とする半導体装置。 - 【請求項５】仕事関数は、使用する電極材料の吟味によ
り設定することを特徴とする請求項４記載の半導体装
置。 - 【請求項６】半導体基板上に第一の絶縁膜が形成され、
この第一の絶縁膜上に半導体素子形成領域が形成される
と共に、この半導体素子形成領域に、第一の導電型の一
対の第一の領域と、この第一の領域により挟まれた、前
記第一の導電型と逆導電型の第二の領域と、前記第二の
領域上に第二の絶縁膜を介して形成されるゲート電極と
を備える半導体装置の製造方法において、 前記第一の絶縁膜と第二の絶縁膜との間に、前記第二の
領域と同導電型の不純物イオンを拡散させて第三の領域
を形成し、また、この第三の領域に接する配線を形成
し、 これにより、この第三の領域に前記第二の絶縁膜を介し
たゲート電極との間で形成されるＭＯＳ型キャパシタに
おける反転しきい電圧が、前記第二の領域に前記第二の
絶縁膜を介して前記ゲート電極との間で形成されるＭＯ
Ｓ型キャパシタにおける反転しきい電圧と異なるよう設
定することを特徴とする半導体装置の製造方法。 - 【請求項７】半導体基板上に第一の絶縁膜が形成され、
この第一の絶縁膜上に半導体素子形成領域が形成される
と共に、この半導体素子形成領域に、第一の導電型の一
対の第一の領域と、この第一の領域により挟まれた、前
記第一の導電型と逆導電型の第二の領域と、前記第二の
領域上に第二の絶縁膜を介して形成されるゲート電極と
を備える半導体装置の製造方法において、 前記第一の絶縁膜と第二の絶縁膜との間に、前記第二の
領域と同導電型の第三の領域、並びに配線を形成する第
四の領域とを形成し、 前記第三の領域に前記第二の絶縁膜を介して形成される
ゲート電極の仕事関数を、第二の領域に第二の絶縁膜を
介して形成される領域のゲート電極の仕事関数と異なる
よう、ゲート電極の対応領域の不純物拡散または、材料
吟味により設定し、これにより、第二の領域に形成され
るＭＯＳ型キャパシタの反転しきい電圧と第三の領域に
形成されるＭＯＳ型キャパシタの反転しきい電圧が異な
るよう設定することを特徴とする半導体装置の製造方
法。 - 【請求項８】ボディ・コンタクト付ＳＯＩ素子におい
て、 そのボディ・コンタクトの領域近傍に形成される寄生Ｍ
ＯＳ領域の反転しきい電圧を、ＳＯＩ素子の反転しきい
電圧とは独立に設定出来るよう、所望の領域に不純物を
添加するか、または寄生ＭＯＳ領域のゲート電極の仕事
関数を変化させるようにしたことを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25507297A JP3447927B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置およびその製造方法 |
| US09/156,899 US5973364A (en) | 1997-09-19 | 1998-09-18 | MIS semiconductor device having body-contact region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25507297A JP3447927B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197693A true JPH1197693A (ja) | 1999-04-09 |
| JP3447927B2 JP3447927B2 (ja) | 2003-09-16 |
Family
ID=17273753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25507297A Expired - Lifetime JP3447927B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5973364A (ja) |
| JP (1) | JP3447927B2 (ja) |
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| JP2003174172A (ja) * | 2001-09-26 | 2003-06-20 | Seiko Epson Corp | 電界効果トランジスタおよびこれを用いた電気光学装置、半導体装置ならびに電子機器 |
| KR100393218B1 (ko) * | 2001-03-12 | 2003-07-31 | 삼성전자주식회사 | 절연막 위의 실리콘 구조를 갖는 반도체 소자 및 그제조방법 |
| KR100423691B1 (ko) * | 2000-12-26 | 2004-04-03 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
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|---|---|---|---|---|
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| KR100343288B1 (ko) * | 1999-10-25 | 2002-07-15 | 윤종용 | 에스오아이 모스 트랜지스터의 플로팅 바디 효과를제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법 |
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| Publication number | Publication date |
|---|---|
| JP3447927B2 (ja) | 2003-09-16 |
| US5973364A (en) | 1999-10-26 |
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