CN100416839C - 局部耗尽soi金属氧化物半导体元件 - Google Patents
局部耗尽soi金属氧化物半导体元件 Download PDFInfo
- Publication number
- CN100416839C CN100416839C CNB2003101002449A CN200310100244A CN100416839C CN 100416839 C CN100416839 C CN 100416839C CN B2003101002449 A CNB2003101002449 A CN B2003101002449A CN 200310100244 A CN200310100244 A CN 200310100244A CN 100416839 C CN100416839 C CN 100416839C
- Authority
- CN
- China
- Prior art keywords
- type
- conductivity type
- metal oxide
- layer
- oxide semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 45
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims description 33
- 239000010703 silicon Substances 0.000 claims description 33
- 229920005591 polysilicon Polymers 0.000 claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000009413 insulation Methods 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 4
- 229910052746 lanthanum Inorganic materials 0.000 claims description 4
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 239000000428 dust Substances 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims 2
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 230000005669 field effect Effects 0.000 description 25
- 238000000034 method Methods 0.000 description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 14
- 229910052760 oxygen Inorganic materials 0.000 description 14
- 239000001301 oxygen Substances 0.000 description 14
- 238000010276 construction Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 10
- 239000010408 film Substances 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 238000007667 floating Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ion Chemical class 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 241001432959 Chernes Species 0.000 description 1
- 238000010009 beating Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- USPBSVTXIGCMKY-UHFFFAOYSA-N hafnium Chemical compound [Hf].[Hf] USPBSVTXIGCMKY-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Abstract
一种局部耗尽SOI金属氧化物半导体元件，包含有一隔离绝缘于一SOI基板的薄膜主体层中的第一导电型阱，该SOI基板包含有该薄膜主体层、一支撑基板以及一介于该薄膜主体层与该支撑基板之间的深埋氧化层；一栅极介电层，设于该第一导电型阱的表面上；一多晶硅栅极，设于该栅极介电层上，该多晶硅栅极具有一第一导电型第一栅极区块，其与一延伸自该第一导电型阱的延伸阱区域重叠，以及一第二导电型第二栅极区块，其穿越过该第一导电型阱上方，借此形成介于该第一导电型第一栅极区块与该延伸阱区域之间的一穿隧连结组态；及第二导电型漏极与源极区域，分别设于该第二栅极区块的相对两侧的该第一导电型阱中。
Description
技术领域
本发明是关于一种SOI半导体元件，尤指一种运用直接穿隧(directtunneling)机制的高效能局部耗尽(Partially-Depleted)SOI金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)元件及其制作方法。依据本发明的较佳实施例，该高效能局部耗尽SOI金属氧化物半导体元件是具有较高的电流驱动能力(current-driving capability)。
背景技术
在现今的金属氧化物半导体(MOS)元件中，基本上只有约几百纳米(nm)的顶层硅单晶被用以制成元件工作区(Active Layer)来作为电子的传输；而元件层的余的底层硅晶则作为机械上的支撑。如此的结构易造成元件与基材的寄生效应(Parasitic Effect)产生，此外，以具半导特性的硅基材作为介电绝缘(Dielectric Insulator)将非常困难。于是乎一种”将具电性绝缘的薄膜置于表面薄硅单晶元件层之下，而分离元件层和硅基材”的构想即被提出。如此的结构即为”硅层(Silicon)在(On)绝缘层(Insulator)之上”，故一般称之为硅覆绝缘(SOI)技术。此技术中所采用的绝缘层一般为二氧化硅(SiO2，Buried Oxide，BOX)，主因是考量于经由硅热生长的二氧化硅具较佳的特性，且与硅晶片的工艺整合性高。由于BOX之上的磊晶硅的厚度差异，又可分为局部耗尽(Partially-Depleted SOI；PDSOI or Thin SOI)与完全耗尽(Fully-Depleted SOI；FDSOI or Ultra thin SOI)。PDSOI指的是元件的耗尽区深度小于SOI的厚度；而FDSOI则为SOI的厚度即恰为元件的耗尽区深度。上述不同SOI的选择亦对SOI造成不同的优点表现。其中PDSOI元件可操作于较小的电压、相较于传统硅晶片有较低的功率损耗，且能够很轻易地将此PDSOI技术完全转移至既有的硅晶技术。
然而，目前SOI技术面临的问题除了包括SOI基板的品质与制作成本之外，尚需考虑元件与电路设计上的许多困难。在制造层面上，不论是结合(BESOI)或氧植入型(SIMOX)的SOI基板都还不够成熟足以达到低成本量产规模。在元件及电路设计层面上，PDSOI元件的应用需先要克服所谓的浮体效应(floating body effect)以及扭曲效应(kink effect)。浮体效应乃该行者所熟知者，简单来说，其成因乃由于PDSOI元件是设于完全隔离不接任何电位的阱体(floating well body)上，当元件在操作时，由于热载流子(hotcarrier)碰撞产生电子电洞对，假设该热载流子为电子，则电洞会逐渐累积在浮置状态下的阱体中的低电位区域，渐渐地增加沟道的电位，因而降低MOS晶体管元件的启始电压(threshold voltage)。如此在MOS晶体管的漏极电压-电流的特性上造成跳动变化，即称为扭曲效应。
习知技艺中如由Cherne等人于1991年10月21日申请注册的美国SIR专利第H1435号，题目为「SOI互补金属氧化物半导体元件具有延伸本体借以提供侧壁沟道以及主体联系(SOI CMOS device having body extension forproviding sidewall channel stop and bodytie)」揭露一种SOI薄膜金属氧化物半导体元件架构，具有主体/沟道区(body/channel region)延伸，且在该主体延伸内的选定部位具较高浓度的掺杂，借此提供主体/沟道区得以与一预定偏压构成主体连续，同时形成沟道阻隔可以阻断漏电流或者避免可能沿着侧壁表面产生的寄生N沟道形成。
其它相关领域的前案，如Yamaguchi等人于1993年5月10日提出申请的美国专利第5343051号，揭露一种「薄膜SOI金属氧化物半导体场效晶体管(Thin-film SOI MOSFET)」。如Huang等人于1997年4月7日提出申请的美国专利第5920093号，揭露一种「SOI场效晶体管具有T型次栅极区(SOIFET having gate sub-regions conforming to t-shape)」，其沟道区具均匀掺杂轮廓(doping profile)，可以有效避免扭曲效应。又如Tyson等人于1997年12月29日提出申请的美国专利第5920093号，揭露一种「SOI结合主体联系(SOI combination body tie)」，其利用H型晶体管结构，以及主体接触(body contact)，使主体呈接地状态，避免浮体效应。
然而，上述习知技艺的缺点在于，不论以主体联系(body tie)、T型栅极或者H型栅极型态的SOI金属氧化物半导体场效晶体管的制作过程都较为繁琐复杂。此外，上述习知技艺所揭露的SOI元件都较占芯片面积。这是由于需要额外的主体接触(body contact)所致，而且需要额外的接线电路设计，使主体电连接一偏压或者与源极短路。再者，由于上述习知技艺所揭露的SOI元件目的皆是要消除所谓的浮体效应，因此无法避免地要牺牲掉SOI元件的操作效能。由此可知，习知技艺仍未完善而有进一步改善的需要。
发明内容
据此，本发明的主要目的即在提供一种高效能局部耗尽(Partially-Depleted)SOI金属氧化物半导体元件，其占较小芯片面积。
本发明的另一目的即在提供一种高效能局部耗尽SOI金属氧化物半导体元件，具有较高的电流驱动能力以及较高的扭曲触动电压(kinktriggering voltage)。
本发明的又一目的即在提供一种制作占较小芯片面积的高效能局部耗尽SOI金属氧化物半导体元件的方法。
根据本发明的较佳实施例，一种局部耗尽SOI金属氧化物半导体场效晶体管元件，包含有一隔离绝缘于一SOI基板的薄膜主体层中的第一导电型阱，该SOI基板包含有该薄膜主体层、一支撑基板以及一介于该薄膜主体层与该支撑基板之间的深埋氧化层；一介电层，设于该第一导电型阱的表面上；一多晶硅栅极，设于该介电层上，该多晶硅栅极具有一第一导电型第一栅极区块，其与一延伸自该第一导电型阱的延伸阱区域重叠，以及一第二导电型第二栅极区块，其穿越过该第一导电型阱上方，借此形成介于该第一导电型第一栅极区块与该延伸阱区域之间的一穿隧连结组态；及第二导电型漏极与源极区域，分别设于该第二栅极区块的相对两侧的该第一导电型阱中。
根据本发明另一较佳实施例，一种局部耗尽SOI金属氧化物半导体元件，包含有一硅晶片，具有一薄膜主体层、一支撑基板以及一将该薄膜主体层与该支撑基板电性隔绝的深埋氧化层，且该薄膜主体层具有一主表面；绝缘浅沟，由该薄膜主体层的主表面向下延伸至该深埋氧化层，用以电性隔绝该薄膜主体层，借此于该薄膜主体层的主表面形成一绝缘(isolated)阱区域；一介电层，设于该绝缘阱区域上；一多晶硅栅极，设于该介电层上且为第一导电型，该多晶硅栅极具有长边上相对应两端，包括由一第一绝缘浅沟上方的第一端穿越过该绝缘阱区域上方然后延伸至位于一第二绝缘浅沟上方的第二端，其中部分该多晶硅栅极的该第一端与第二端是被植入电性与该第一导电型相反的第二导电型掺杂杂质，借此构成介于植入有该第二导电型掺杂杂质的多晶硅栅极部分与该绝缘阱区域之间的一穿隧连结组态；及第一导电型漏极与源极区域，分别设于该多晶硅栅极的相对两侧之中。其中该介电层可以为二氧化硅层或氮化硅层，厚度介于5-120埃。
附图说明
图1为本发明较佳实施例局部耗尽SOI金属氧化物半导体场效晶体管元件(PD SOI MOSFET device)的上视布局图。
图2为图1中沿着切线AA所见的局部耗尽SOI金属氧化物半导体场效晶体管元件的剖面示意图，图中并显示介于多晶硅栅极与浮置主体间的直接穿隧(direct tunneling)区域。
图3为图1中沿着切线BB所见的局部耗尽SOI金属氧化物半导体场效晶体管元件的剖面示意图。
图4为图1中沿着切线CC所见的局部耗尽SOI金属氧化物半导体场效晶体管元件的剖面示意图。
图5为本发明另一较佳实施例局部耗尽SOI金属氧化物半导体场效晶体管元件的上视布局图。
图6显示在不同栅极-源极偏压(VGS)下针对本发明PD SOI PMOSFET元件(栅极沟道长度L＝0.12微米)所量测的漏极电流(ID)对漏极-源极偏压(VDS)曲线。
符号说明：
10 SOI基板 12 支撑基板
13 N型阱 14 深埋氧绝缘层
15 绝缘主体 16 硅薄膜层
21 浅沟绝缘区域 22 浅沟绝缘区域
32 栅极介电层 33 多晶硅栅极结构
35 P+栅极区块 36 N+栅极区块
38 第一端 39 第二端
40 直接穿隧区域 42 漏极/源极
44 漏极/源极 52 延伸N型阱体区
60 离子布植开口
具体实施方式
本发明是关于一种SOI金属氧化物半导体场效晶体管的结构，特别是运用直接穿隧(direct tunneling)机制，以形成具有高效能、高电流驱动能力(current-driving capability)且高扭曲触动电压的新颖SOI金属氧化物半导体场效晶体管结构。
本发明的第一较佳实施例请参阅图1至图4，其中图1为本发明较佳实施例局部耗尽SOI金属氧化物半导体场效晶体管元件(PD SOI MOSFETdevice)的上视布局图；图2、图3及图4分别为图1中沿着切线AA、切线BB及切线CC所见的局部耗尽SOI金属氧化物半导体场效晶体管元件的剖面示意图。图1至图4所示的本发明的第一较佳实施例乃经由揭示一种PMOS局部耗尽SOI金属氧化物半导体场效晶体管元件来说明。然而，习知该项技艺者理应能够了解本发明的SOI集成电路及相关制作流程是同样可以应用在NMOS局部耗尽SOI金属氧化物半导体场效晶体管元件架构上，仅需将相对应的元件电性做与该第一较佳实施例相反的配置即可。首先，如图1及图2所示，提供一SOI基板10，其可为该行业者透过各种不同商业管道购得者，该SOI基板可以是利用任何适当方法所工艺者，例如氧植入法(separation by implanted oxygen，SIMOX)或结合回蚀法(bonded-and-etch back，BESOI)。举例来说，本发明的第一较佳实施例使用的SOI基板10是采SIMOX法所制的晶片基板，具有薄P型硅层16以及深埋氧绝缘层14，薄P型硅层16是位于深埋氧绝缘层14之上，其由底基板或支撑基板12所支撑。深埋氧绝缘层14的厚度例如介于1300至1800埃之间，但不限于此。本发明局部耗尽SOI金属氧化物半导体场效晶体管元件即形成在薄P型硅层16中。
接着，利用微影及离子布植方法，于SOI基板10的薄P型硅层16上定义N型阱13。更明确的说，本发明局部耗尽SOI金属氧化物半导体场效晶体管元件即形成在薄P型硅层16的N型阱13中。完成阱的离子布植之后，接着进行有源区域(active areas，AA)的定义。首先利用微影及蚀刻工艺，于SOI基板10的薄P型硅层16挖出绝缘浅沟，其深度通达SOI基板10的深埋氧绝缘层14，然后于浅沟中填入绝缘材料，即形成浅沟绝缘区域(Shallow trench isolation，STI)21及22，如图2中所示，借此定义出由浅沟绝缘区域所电性隔绝的绝缘主体15。
如图1及图4所示，电性隔绝的绝缘主体15包括有一延伸的N型阱体区52。接着，绝缘主体15的上表面上被覆盖一层栅极介电层32，其可利用热氧化方式形成。栅极介电层32可以由任何适合作为栅极介电层的材质所构成，如二氧化硅、氮化硅、氮氧化硅(oxynitride)、铝、锆(zirconium)、镧(lanthanum)、钽(tantalum)、铪(hafnium)以及高介电常数介电层等，对此本发明并未限定之。栅极介电层32的厚度需足够薄使得电子或电洞直接穿隧操作得以遂行。依据本发明的第一较佳实施例，若以栅极介电层32为热氧化方式形成的二氧化硅为例，其较佳厚度约介于5至120埃。完成栅极介电层32的制作后，接着进行化学气相沉积工艺，例如低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)工艺，以于栅极介电层32上沉积一多晶硅层(图未示)。该多晶硅层随后利用微影及蚀刻方法被蚀刻成多晶硅栅极结构33。多晶硅栅极结构33并且被适当地掺杂高浓度掺杂杂质，形成P+栅极区块35以及多晶硅栅极结构33一端的延伸N+栅极区块36，其中位于多晶硅栅极结构33一端的延伸N+栅极区块36乃与前述的延伸的N型阱体区52重叠。延伸N+栅极区块36的形成可以利用一适当的光罩，其具有一开口60暴露出多晶硅栅极结构33位于延伸的N型阱体区52正上方的该端，并经由开口60进行高剂量N型离子布植。如图2所见，介于延伸的N型阱体区52以及延伸N+栅极区块36之间的重叠区域40可运作成一直接穿隧(directtunneling)区域(如箭头所指)。在该第一较佳实施例中，位于多晶硅栅极结构33一端的延伸N+栅极区块36提供导电带电子直接穿隧栅极介电层32到达浮置主体中的沟道。
如图1及图3所示，运用一合适的布植屏蔽，约1019至1020 ions/cm3的高剂量P型掺杂杂质例如硼离子被植入P+栅极区块35相对两侧的电性隔绝的绝缘主体15中，以形成P+漏极/源极区42及44。P+漏极/源极区42及44定义出P+栅极区块35下方的P沟道。
请参阅图5，图5显示本发明第二较佳实施例局部耗尽SOI金属氧化物半导体场效晶体管元件的上视布局图。本发明第二较佳实施例的局部耗尽SOI金属氧化物半导体场效晶体管元件是同样制作于一SOI基板(图未示)的硅薄膜层16的N型阱13中。该SOI基板可为该行业者透过各种不同商业管道购得者，可以利用任何适当方法所工艺者，例如氧植入法(separation by implanted oxygen，SIMOX)或结合回蚀法(bonded-and-etch back，BESOI)。举例来说，本发明的第二较佳实施例使用的SOI基板是采SIMOX法所制的晶片基板，具有薄P型硅层16以及深埋氧绝缘层，薄P型硅层16是位于深埋氧绝缘层之上，其由底基板所支撑。深埋氧绝缘层的厚度例如介于1300至1800埃之间，但不限于此。图5所示的本发明的第二较佳实施例乃经由揭示一种PMOS局部耗尽SOI金属氧化物半导体场效晶体管元件来说明。然而，习知该项技艺者理应能够了解本发明的SOI集成电路及相关制作流程是同样可以应用在NMOS局部耗尽SOI金属氧化物半导体场效晶体管元件架构上，仅需将相对应的元件电性做与该第二较佳实施例相反的配置即可。
N型阱13是透过微影及离子布植技术形成于SOI基板(图未示)的硅薄膜层16中。更明确的说，本发明局部耗尽SOI金属氧化物半导体场效晶体管元件即形成在薄P型硅层16的N型阱13中。完成阱的离子布植之后，接着进行有源区域(active areas，AA)的定义。首先利用微影及蚀刻工艺，于SOI基板的薄P型硅层16挖出绝缘浅沟，其深度通达SOI基板10的深埋氧绝缘层(图未示)，然后于浅沟中填入绝缘材料，即形成浅沟绝缘区域(Shallow trench isolation，STI)，借此定义出由浅沟绝缘区域所电性隔绝的绝缘主体阱，具有两相对延伸N型阱52。接着，绝缘主体阱的上表面上被覆盖一层栅极介电层，其可利用热氧化方式形成。栅极介电层可以由任何适合作为栅极介电层的材质所构成，如氮化硅等，对此本发明并未限定之。栅极介电层的厚度需足够薄使得电子或电洞直接穿隧操作得以遂行。如图，在栅极介电层接着形成细长P型多晶硅栅极结构33，其在长边上具有相对两端，分别由第一浅沟绝缘区域上的第一端38穿过绝缘主体阱上方延伸至第二浅沟绝缘区域上的第二端37。多晶硅栅极结构33第一端38以及第二端39的部分被植入N型掺杂杂质。于多晶硅栅极结构33第一端38以及第二端39的部分植入N型掺杂杂质的方法可以利用一适当的光罩，其具有一开口60暴露出多晶硅栅极结构33位于延伸N型阱52正上方部分第一端38以及第二端39，并经由开口60进行高剂量N型离子布植。多晶硅栅极结构33其它部份，亦即介于第一端38以及第二端39之间的栅极部分35，则利用另一适当屏蔽植入P型掺杂杂质。介于延伸N型阱52以及多晶硅栅极结构33植入N型掺杂杂质的第一端38以及第二端39之间的重叠区域可运作成一直接穿隧(direct tunneling)区域。最后，再运用一合适的布植屏蔽，约1019至1020 ions/cm3的高剂量P型掺杂杂质例如硼离子被植入P+栅极区块35相对两侧的电性隔绝的绝缘主体阱中，以形成P+漏极/源极区。P+漏极/源极区定义出多晶硅栅极结构33下方的P沟道。
请参阅图6，图6显示在不同栅极-源极偏压(VGS)下针对本发明PDSOI PMOSFET元件所量测的漏极电流(ID)对漏极-源极偏压(VDS)曲线。相较于先前技艺，本发明的局部耗尽SOI金属氧化物半导体场效晶体管元件具有较高的效能，包括较高的电流驱动能力以及提高的扭曲触动电压，使得晶体管元件的浮体效应被压抑，而又具有低漏电流。本发明第一较佳实施例中的局部耗尽SOI金属氧化物半导体场效晶体管元件，其中电子直接穿隧相信是透过传导带电子(Electron-Conduction Band，ECB)直接穿隧机制达成，而非经由价带电子直接穿隧机制(Electron-ValenceBand，EVB)，这是由于元件操作时栅极介电层压降并未超过1伏特，因此价带电子不易进行直接穿隧。操作时，本发明的局部耗尽SOI金属氧化物半导体场效晶体管元件于靠近漏极端的沟道电场被减少，因此能够压抑扭曲效应。
Claims (12)
1. 一种局部耗尽SOI金属氧化物半导体元件，包含有：
一隔离绝缘于一SOI基板的薄膜主体层中的第一导电型阱，该SOI基板包含有该薄膜主体层、一支撑基板以及一介于该薄膜主体层与该支撑基板之间的深埋氧化层；
一栅极介电层，设于该第一导电型阱的表面上；
一多晶硅栅极，设于该栅极介电层上，该多晶硅栅极具有一第一导电型第一栅极区块，其与一延伸自该第一导电型阱的延伸阱区域重叠，以及一第二导电型第二栅极区块，其穿越过该第一导电型阱上方，借此形成介于该第一导电型第一栅极区块与该延伸阱区域之间的一穿隧连结组态；及
第二导电型漏极与源极区域，分别设于该第二栅极区块的相对两侧的该第一导电型阱中。
2. 根据权利要求1所述的局部耗尽SOI金属氧化物半导体元件，其中该栅极介电层是选自下列组合之一材质者：二氧化硅、氮氧化硅、或含铝、锆、镧、钽、铪中任一或一种以上的高介电常数介电层。
3. 根据权利要求1所述的局部耗尽SOI金属氧化物半导体元件，其中该介电层的厚度介于5-120埃。
4. 根据权利要求1所述的局部耗尽SOI金属氧化物半导体元件，其中该薄膜主体层为硅层。
5. 根据权利要求1所述的局部耗尽SOI金属氧化物半导体元件，其中该第一导电型为N型，该第二导电型为P型。
6. 根据权利要求1所述的局部耗尽SOI金属氧化物半导体元件，其中该第一导电型为P型，该第二导电型为N型。
7. 一种局部耗尽SOI金属氧化物半导体元件，包含有：
一硅晶片，具有一薄膜主体层、一支撑基板以及一将该薄膜主体层与该支撑基板电性隔绝的深埋氧化层，且该薄膜主体层具有一主表面；
绝缘浅沟，由该薄膜主体层的主表面向下延伸至该深埋氧化层，用以电性隔绝该薄膜主体层，借此于该薄膜主体层的主表面形成一绝缘阱区域；
一栅极介电层，设于该绝缘阱区域上；
一多晶硅栅极，设于该栅极介电层上且为第一导电型，该多晶硅栅极具有长边上相对应两端，包括由一第一绝缘浅沟上方的第一端穿越过该绝缘阱区域上方然后延伸至位于一第二绝缘浅沟上方的第二端，其中部分该多晶硅栅极的该第一端与第二端是被植入电性与该第一导电型相反的第二导电型掺杂杂质，借此构成介于植入有该第二导电型掺杂杂质的多晶硅栅极部分与该绝缘阱区域之间的一穿隧连结组态；及
第一导电型漏极与源极区域，分别设于该多晶硅栅极的相对两侧的该中。
8. 根据权利要求7所述的局部耗尽SOI金属氧化物半导体元件，其中该栅极介电层是由选自下列组合之一材质者：二氧化硅、氮氧化硅、或含铝、锆、镧、钽、铪中任一或一种以上的高介电常数介电层。
9. 根据权利要求7所述的局部耗尽SOI金属氧化物半导体元件，其中该介电层的厚度介于5-120埃。
10. 根据权利要求7所述的局部耗尽SOI金属氧化物半导体元件，其中该薄膜主体层为硅层。
11. 根据权利要求7所述的局部耗尽SOI金属氧化物半导体元件，其中该第一导电型为P型，该第二导电型为N型。
12. 根据权利要求7所述的局部耗尽SOI金属氧化物半导体元件，其中该第一导电型为N型，该第二导电型为P型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101002449A CN100416839C (zh) | 2003-10-13 | 2003-10-13 | 局部耗尽soi金属氧化物半导体元件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101002449A CN100416839C (zh) | 2003-10-13 | 2003-10-13 | 局部耗尽soi金属氧化物半导体元件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1607670A CN1607670A (zh) | 2005-04-20 |
| CN100416839C true CN100416839C (zh) | 2008-09-03 |
Family
ID=34755884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2003101002449A Expired - Lifetime CN100416839C (zh) | 2003-10-13 | 2003-10-13 | 局部耗尽soi金属氧化物半导体元件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100416839C (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103258813B (zh) * | 2013-04-24 | 2016-08-24 | 上海华虹宏力半导体制造有限公司 | 部分耗尽soi mosfet的测试结构及其形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5527724A (en) * | 1993-04-30 | 1996-06-18 | Loral Federal Systems Company | Method to prevent latch-up and improve breakdown volatge in SOI mosfets |
| CN1167341A (zh) * | 1996-06-04 | 1997-12-10 | 富士通株式会社 | 减少子延迟变动的场效应晶体管 |
| US5920093A (en) * | 1997-04-07 | 1999-07-06 | Motorola, Inc. | SOI FET having gate sub-regions conforming to t-shape |
| US5973364A (en) * | 1997-09-19 | 1999-10-26 | Kabushiki Kaisha Toshiba | MIS semiconductor device having body-contact region |
| CN1316781A (zh) * | 2000-04-04 | 2001-10-10 | 夏普公司 | 硅绝缘体结构半导体器件 |
-
2003
- 2003-10-13 CN CNB2003101002449A patent/CN100416839C/zh not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5527724A (en) * | 1993-04-30 | 1996-06-18 | Loral Federal Systems Company | Method to prevent latch-up and improve breakdown volatge in SOI mosfets |
| CN1167341A (zh) * | 1996-06-04 | 1997-12-10 | 富士通株式会社 | 减少子延迟变动的场效应晶体管 |
| US5920093A (en) * | 1997-04-07 | 1999-07-06 | Motorola, Inc. | SOI FET having gate sub-regions conforming to t-shape |
| US5973364A (en) * | 1997-09-19 | 1999-10-26 | Kabushiki Kaisha Toshiba | MIS semiconductor device having body-contact region |
| CN1316781A (zh) * | 2000-04-04 | 2001-10-10 | 夏普公司 | 硅绝缘体结构半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1607670A (zh) | 2005-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6759710B2 (en) | Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques | |
| CN102456737B (zh) | 半导体结构及其制造方法 | |
| US8227865B2 (en) | Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer | |
| US6432754B1 (en) | Double SOI device with recess etch and epitaxy | |
| US6596554B2 (en) | Body-tied-to-source partially depleted SOI MOSFET | |
| KR100363353B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| EP0682811B1 (en) | Lateral semiconductor-on-insulator (soi) semiconductor device having a buried diode | |
| US6593192B2 (en) | Method of forming a dual-gated semiconductor-on-insulator device | |
| US20070228473A1 (en) | ULTRA-THIN Si MOSFET DEVICE STRUCTURE AND METHOD OF MANUFACTURE | |
| JP3337953B2 (ja) | Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法 | |
| US6339244B1 (en) | Fully depleted silicon on insulator semiconductor device and manufacturing method therefor | |
| US20080290411A1 (en) | Semiconductor device and method for fabricating the same | |
| KR100344734B1 (ko) | 자기 정렬 동적 임계치 전계 효과 디바이스 및 그의 제조 방법 | |
| US6166412A (en) | SOI device with double gate and method for fabricating the same | |
| US9178070B2 (en) | Semiconductor structure and method for manufacturing the same | |
| US6495887B1 (en) | Argon implantation after silicidation for improved floating-body effects | |
| US6501135B1 (en) | Germanium-on-insulator (GOI) device | |
| US7919376B2 (en) | CMOS transistor and method for manufacturing the same | |
| CN100416839C (zh) | 局部耗尽soi金属氧化物半导体元件 | |
| KR20090070513A (ko) | 반도체 소자 및 그 제조방법 | |
| TW586164B (en) | Method of forming a nanometer-gate MOSFET device | |
| KR100649813B1 (ko) | 반도체소자의제조방법 | |
| TWI227566B (en) | Partially depleted SOI MOSFET device | |
| CN102479822B (zh) | 半导体结构及其制造方法 | |
| CN102856375B (zh) | 一种半导体结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20180103 Address after: No. 88 Lianhua Avenue, Jinjiang City, Quanzhou, Fujian Patentee after: FUJIAN JINHUA INTEGRATED CIRCUIT Co.,Ltd. Address before: Hsinchu City, Taiwan, China Patentee before: UNITED MICROELECTRONICS Corp. |
|
| TR01 | Transfer of patent right | ||
| CX01 | Expiry of patent term |
Granted publication date: 20080903 |
|
| CX01 | Expiry of patent term |