CN1167341A - 减少子延迟变动的场效应晶体管 - Google Patents
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Abstract
在具有第一导电类型的沟道、源和漏区的化合物半导体层内设置减少了延迟变动的场效应晶体管。在上述的区域上分别形成栅、源和漏电极。特别是栅电极设有在与所述源和漏区的相对方向交叉的方向上延伸的伸出部分，并从沟道区伸出。在该化合物半导体层中，形成与第一导电类型相反的第二导电类型的阱区，以便比在沟道、源和漏区内更深地围住沟道区、源区和漏区以及栅电极的伸出部分。通过用第二导电类型的阱区围住包括伸出部分的栅电极，使延迟变动显著地减少。
Description
本发明涉及一种使用III-V族化合物半导体的场效应晶体管，更详细地说，涉及一种适于逻辑电路结构的场效应晶体管。
在近来的数据处理领域中，很需要能进行更快速的逻辑运行的器件。已在进行关于以使用化合物半导体(例如，GaAs等)的场效应晶体管来代替硅器件的可行性的研究。
在用于如手持电话的放大器的化合物半导体器件(例如，微波级场效应晶体管和HEMT等)的情况下，逻辑部分的进一步集成需要使用化合物半导体的逻辑级场效应晶体管。
图1是说明使用化合物半导体的常规场效应晶体管的一个图；A部分表示平面图，B部分表示沿XX-XX线穿过A部分取的一个截面图。
在该图中，101表示化合物半导体层，在该说明中，该层由半绝缘GaAs构成。顺便说说，化合物半导体层101有时是指在由化合物半导体构成的衬底上形成的层，在另一些场合下是指构成化合物半导体衬底本身的层。102表示已在其中引入p型杂质的阱区。103表示已在其中引入n型杂质的沟道区。104表示已在其中以高于沟道区的浓度引入n型杂质的LDD区。105表示源区和106表示漏区，这两者已在其中以高于LDD区104的浓度引入n型杂质。107表示源电极和108表示漏电极，这两者分别以欧姆接触方式连接到源区和漏区。109表示栅电极，它与沟道区103的上面保持肖特基接触。
如从图1A可清楚地看到的，栅电极109设有用109a表示的伸出部分。基于下述原因对该晶体管设置该伸出部分109a。在源电极107和漏电极108之间，沿着这些区的边界或在该边界之外的化合物半导体层(半绝缘GaAs层)101已在其中形成了载流子进行移动的微小的沟道，这样就在包含n型杂质的沟道区103之外产生短沟道效应。因而，希望通过栅电极109延伸到化合物半导体层101上而形成的伸出部分109a施加一个栅电场于穿过微小沟道移动的载流子上，从而抑制短沟道效应的产生。
栅电极109还设有栅极压焊区部分109b，将必要的导线连接于其上。
阱区102具有与沟道区103相反的导电性，由于其与沟道区103的pn结，它起到预防载流子从沟道区103漏泄到化合物半导体层101的可能性的作用，并减小短沟道效应。
由如上所述的这种化合物半导体构成的场效应晶体管有望在高速算术运算中得到应用，这是因为在该半导体晶体中载流子的移动速度与硅器件相比高很多。
虽然使用化合物半导体的场效应晶体管如上所述能进行高速操作，但存在其静态特性，特别是在低频下，发生变动的问题。
具体地说，该晶体管引起在低频区的漏电流、跨导和漏电导的分散，其结果是使该晶体管的转变点发生分散(对于高-低或低-高转变的定时)。这种分散称之为“延迟变动”。
在逻辑电路中这个问题特别严重。这是因为，除非上述的转变点是恒定的，否则形成逻辑电路的元件不能以所期望的准确度执行逻辑操作。一般来说，通过扩大逻辑运算的定时容差来减少延迟变动。这个办法导致在电路工作方面受到附加的定时容差的影响，从而造成使用化合物半导体的场效应晶体管不能实现其固有的特性，即高速工作的问题。
这种延迟变动是使用化合物半导体所特有的现象。当如在硅器件中那样使用由单一元素构成的晶体时，这种延迟变动事实上不发生。将延迟变动的适当关系的容差加到逻辑电路的设计中是使用化合物半导体的场效应晶体管所特有的问题。
本发明的一个目的是解决上述的问题和研制出一种其延迟变动减少到最低的可能限度的场效应晶体管。
在开始寻求延迟变动的起因的研究之前，本发明者形成了一种理论：延迟变动的主要起因不是存在于提供大部分载流子移动的沟道区内，而是在被界定为沟道区的区域之外，并且本发明者对该理论进行了各种不同的试验。这些试验的内容将在以下要给出的部分“优选实施例的描述”中详细地进行描述。通过这些试验的结果，本发明者已发现，通过在化合物半导体层中形成阱区从而将栅电极的伸出部分包围于其中，可显著地减少延迟变动。现在上述的本发明的目的是通过形成具备该阱区的场效应晶体管来达到。
本发明还通过以包围从源区和漏区伸出的源电极和漏电极的部分的方式来形成该阱区，得到延迟变动更为减少的场效应晶体管。可使得这种类型的、具备其宽度大于栅电极的栅极压焊区的场效应晶体管，通过以包围该栅极压焊区的方式形成阱区，来进一步抑制延迟变动。
关于为什么设置包围栅电极的伸出部分的阱区导致延迟变动的显著的减少的问题还没有在理论上得到充分的阐明。但是，通过本发明者的试验已证实了对于延迟变动的减少的显著效果。
图1A是说明常规的场效应晶体管的结构的平面图和图1B是沿XX-XX线穿过图1A取的截面图；
图2A是用于说明按照本发明的第一实施例的场效应晶体管的结构的平面图和图2B是沿I-I线穿过图2A取的截面图；
图3A是用于说明按照本发明的第二实施例的场效应晶体管的结构的平面图和图3B是沿II-II线穿过图3A取的截面图；
图4A是用于说明在本发明的研制中通过比较的方法来研究的第一场效应晶体管的结构平面图和图4B是沿III-III线穿过图4A取的截面图；
图5A是用于说明在本发明的研制中通过比较的方法来研究的第二场效应晶体管的结构平面图和图5B是沿IV-IV线穿过图5A取的截面图；
图6A是用于说明在本发明的研制中通过比较的方法来研究的第三场效应晶体管的结构平面图和图6B是沿V-V线穿过图6A取的截面图；
图7A是用于说明在本发明的研制中通过比较的方法来研究的第四场效应晶体管的结构平面图和图7B是沿VI-VI线穿过图7A取的截面图；
图8A是用于说明在本发明的研制中通过比较的方法来研究的第五场效应晶体管的结构平面图和图8B是沿VII-VII线穿过图8A取的截面图；
图9A是用于说明在本发明的研制中通过比较的方法来研究的第六场效应晶体管的结构平面图和图9B是沿VIII-VIII线穿过图9A取的截面图；
图10是示出对本发明、比较性设计和常规设计的各自结构的场效应晶体管进行延迟变动的试验的结果的一个图；
图11是说明用于得到图10中示出的延迟变动的图形的测定方法的图；图11A描述用于测定的电路，图11B是用于测定的时序图，图11C是时序测定的结果；
图12A是用于说明按照本发明的第三实施例的场效应晶体管的结构平面图和图12B是沿XI-XI线穿过图12A取的截面图；
图13A是用于说明按照本发明的第四实施例的场效应晶体管的结构平面图和图13B是沿XII-XII线穿过图13A取的截面图；
图14是用于说明按照本发明的第五实施例的场效应晶体管的结构平面图；
图15是示出按照本发明的第五实施例的场效应晶体管的生产工艺中的第一步骤的截面图；
图16是示出按照本发明的第五实施例的场效应晶体管的生产工艺中的第二步骤的截面图；
图17是示出按照本发明的第五实施例的场效应晶体管的生产工艺中的第三步骤的截面图；
图18是示出按照本发明的第五实施例的场效应晶体管的生产工艺中的第四步骤的截面图；
图19是示出按照本发明的第五实施例的场效应晶体管的生产工艺中的第五步骤的截面图；
图20是示出按照本发明的第五实施例的场效应晶体管的生产工艺中的第六步骤的截面图；
图21是示出按照本发明的第五实施例的场效应晶体管的生产工艺中的第七步骤的截面图；
图22是说明按照本发明的第六实施例的场效应晶体管的结构平面图；
图23A是说明按照本发明的第七实施例的半导体集成电路装置的结构平面图和图23B是其局部放大图；以及
图24是说明图23中示出的半导体集成电路装置中的一个基本单元的结构平面图。
图2A和2B分别是按照本发明的第一实施例的场效应晶体管的结构平面图和沿I-I线穿过该平面图取的截面图。
在该图中，1代表化合物半导体层，在现在的情况下该层由半绝缘GaAs构成。该化合物半导体层1有时是指在由化合物半导体构成的衬底上形成的层，在另一些场合下是指构成化合物半导体衬底本身的层。其次，2代表已引入p型杂质的阱区，3代表已引入n型杂质的沟道区；4代表已以高于沟道区中的浓度引入n型杂质的LDD区；5代表源区和6代表漏区，两者已以高于LDD区4中的浓度引入n型杂质，以及7代表源电极和8代表漏电极，两者分别以欧姆接触方式连接到源区和漏区。源和漏电极7和8两者超过源和漏区5和6的边界而形成。9表示与源和漏区5和6的上面保持肖特基接触的栅电极。将栅电极9在与源和漏区5和6相对方向的交叉方向上延伸，并设有从沟道区3伸出的伸出部分9a。9b表示连接到一个伸出部分9a的栅极压焊区。
在本实施例中，将p型阱区2的形状做成在半导体层1的表面内和沿其深度将沟道区3、LDD区4、源和漏区5和6、源和漏电极7和8以及栅电极9的伸出部分9a和栅极压焊区9b包围于其中。
在本实施例中，通过设置上述形状的阱区2，与常规器件相比，可显著地抑制延迟变动。以下将参照要引用的比较和参照例讨论引起这种延迟变动的减少的机理。
图3A和3B分别是按照本发明的第二实施例的场效应晶体管的结构平面图和沿II-II线穿过该平面图取的截面图。在图3中，图2中已有的相同部分用相同的标号来表示。
在图2中说明的第一实施例中，在化合物半导体层1中界定阱区2。第二实施例的特征在于赋予化合物半导体层1a与源、漏和沟道区相反的导电类型，以便使层1a本身起到阱区的作用。具体地说，化合物半导体层1a具有p型导电类型。第二实施例的结构在所有其他方面，即，沟道区、LDD区、源和漏区5和6、源和漏电极7和8、栅电极9、伸出部分9a以及栅极压焊区9b，与图2中说明的第一实施例相同。
因为将起到阱区作用的化合物半导体层1a配置在栅电极的伸出部分9a的更外侧，故本实施例能以类似于第一实施例的方式减少延迟变动。
本发明者在努力得到实施本发明的最佳方式的过程中形成了特别是在阱区的结构方面进行变动的场效应晶体管，并对其在延迟变动方面进行试验。
图4至图9是说明本发明者研究和试验的各种不同的晶体管结构的图。在这些图中，图2和图3中已有的相同部分用相同的标号来表示。
首先，图4中示出的比较性研究的结构，虽然在图4A中示出的平面布局方面与图1中示出的常规设计相同，但具有如在图4B中示出的在栅电极9的伸出部分9a的正下方形成的阱区2，图4B是沿栅电极的III-III方向上取的截面图。
图5中示出的比较性研究的结构具有在源电极7和漏电极8的正下方形成的阱区2。图1的常规结构使源电极7和漏电极8部分地保持与源区5和漏区6之外的化合物半导体层1的接触，而图5的结构使所形成的阱区2包含这些部分。图5A是该场效应晶体管的平面图和图5B是沿IV-IV线穿过图5A取的截面图。
其次，图6描述包含图4和图5中示出的阱区2的结构的结构。总之，该结构使阱区2配置成延伸到栅电极9的伸出部分9a、源电极7和漏电极8的正下方。图6A是该场效应晶体管的平面图和图6B是沿V-V线穿过图6A取的截面图。
其次，图7的结构与图5的结构类似。图5的结构使阱区2只形成于源电极7和漏电极8的正下方，而本结构使阱区2形成为延伸到甚至包括源电极7和漏电极8的外侧。图7A是该场效应晶体管的平面图和图7B是沿VI-VI线穿过图7A取的截面图。
图8的结构虽然与图5的结构类似，但使得在源电极7和漏电极8之间的、保持于规定电位的接触区与图5的结构相比扩大了。可预期该结构能进一步稳定阱区2的电位。图8A是该场效应晶体管的平面图和图8B是沿VII-VII线穿过图8A取的截面图。
图9的结构与图8的结构类似，但在下述方面与其不同，就是设有高浓度的接触区10，以便减少阱区2和源电极7之间的接触电阻。图9A是该场效应晶体管的平面图和图9B是沿VIII-VIII线穿过图9A取的截面图。
图10示出对于按照本发明的图2和图3的结构、图1的常规结构以及本发明者研究的图4至图9的结构进行的延迟变动的测定结果。
图10中示出的测定结果是以下述方式得到的。将多个(例如，约100)各由给定结构的场效应晶体管形成的反相器以串联方式如图11中所说明的那样连接，并测量在输入脉冲(IN)和输出脉冲(OUT)之间的延迟。在改变输入脉冲的周期的情况下进行该延迟量的测量。在本发明者的实验中，将输出脉冲OUT的宽度在监视之下保持于固定在10ns的输入脉冲IN的宽度，并使周期在20ns和40.96μs之间的几个间隔处变化(定时测量)。图10中示出的延迟变动的值是通过计算在20ns处的延迟量与在40.96μs处的延迟量的比值来得到的。
以下将简要地描述计算延迟变动的实际方法。图11B表示输入脉冲IN和输出脉冲OUT的时序图。该时序图的数据是以100ns的脉冲周期得到的。用10ns宽度的输入脉冲IN，测量输出脉冲OUT的前沿Tdn和后沿Tup的定时。在改变输入脉冲IN的周期的情况下进行该测量。图11C示出该定时测量的结果。在该图中的星号(*)表示相关的输出是在高电平(H)上。这样一来，在输出电平从H变到L(低电平，没有星号*的部分)的点处检测Tdn，在输出电平从L变到H的点处检测Tup。
在图11C中，垂直轴是输入脉冲IN的周期的刻度，表示该测量是在从40.96μs至20ns的周期的几个间隔处进行的。通过根据公式(1)计算求得在输出脉冲的前沿Tdn处的定时的变动量和其次根据公式(2)求得在输出脉冲的后沿Tup处的定时的变动量来开始延迟变动(△记号)的确定。延迟变动(△记号)由公式(3)来定义。图10的结果以百分比表示根据公式(3)求得的值。
公式(1)
(在Tdn处的变动量)
＝[在40.96μs的(Tdn-10ns)]/[在20 ns的(Tdn-10ns)]-1公式(2)(在Tup处的变动量)＝[在40.96μs的(Tup-20ns)]/[在20ns的(Tup-20ns)]-1公式(3)
(△记号)＝公式(1)-公式(2)
从图10可清楚注意到图1的常规结构具有8.65％的延迟变动。
在具有延伸到栅电极9的伸出部分9a的正下方的阱区2的图4的结构、具有延伸到源电极7和漏电极8的正下方的阱区2的图5的结构以及具有将图2和图5的结构中的阱区图形结合起来的阱区2的图6的结构都有相当于常规结构的延迟变动。这个事实表明阱区2的扩展不产生什么效果。
当如在图7的结构中那样阱区2被扩展到源电极7和漏电极8之外时，这种阱区的扩展产生微小的可察觉的效果。即使在这种情况下，延迟变动是4.80％，不是一个减小延迟变动的完全令人满意的值。
再有，使源电极7和漏电极8之间的接触区扩大以便稳定阱区2的电位的图7的结构以及使接触区10形成在与源电极7接触的阱区2内的图9的结构具有与常规结构的延迟变动同等的延迟变动。
按照本发明的图2和图3的结构具有1.72％和1.75％的延迟变动，该值显著地小于常规结构和比较性结构的延迟变动。这个事实清楚地表明本发明的结构是非常令人满意的。
从以上给出的结果可清楚地注意到，在图4和图6的结构中阱区2扩展到栅电极的伸出部分、源和漏区以及源和漏电极的正下方对延迟变动绝对没有什么效果，还可注意到，在图7的结构中阱区仅仅扩展到源和漏电极之外而栅电极的伸出部分保持不变则不产生明显的效果。
由图8和图9的结构得到的结果表明，阱区电位的费事的稳定化绝对未产生延迟变动方面的什么改善。
可了解到，如在图2和图3中的结构那样仅仅使阱区形成于栅电极的伸出部分、源和漏区以及源和漏电极的更外侧就能显示出对于延迟变动的效果。
支配由图2和图3的结构显示出的在减少延迟变动方面的效果的原理尚未得到阐明。但可推断，延迟变动是因为加到栅电极的伸出部分9a的栅电场改变了在沟道区之外的化合物半导体层的电位和由此引起位于化合物半导体层中的不稳定载流子的变动而引起的。
具体地说，可这样来考虑，尽管因为栅电极的伸出部分也形成于阱区之外的化合物半导体层上，故图7的结构不可避免地对存在于阱区之外的化合物半导体层中的不稳定载流子施加一种固有的作用，但图2和图3的结构可实现高的质量，这是因为栅电极的伸出部分被阱区包围和由此可抑制栅电场加到阱区之外的化合物半导体层中的不稳定载流子上。
顺便说说，至于源和漏电极，其与化合物半导体层保持直接接触的部分产生与栅电极的伸出部分相同的现象。因而，通过以与栅电极的伸出部分相同的方式用阱区将这些部分包起来，是可减少延迟变动的主要原因。
图2和图3的结构具有包含栅极压焊区部分的外侧而形成的阱区。由于该区通常对场效应晶体管的工作没有显著的作用，故可考虑本发明的效果不受该阱区未扩展得很宽以致未包含该栅极压焊区部分这一点的影响。当然，当由于结构的原因不能形成栅极压焊区时，以下述方式形成阱区就足够了，这就是，该阱区只包含存在于影响该晶体管工作的区域内的栅电极的伸出部分。以下将具体地描述图24，其说明了构成中不包含栅极压焊区的场效应晶体管中的本发明的一个实施例。
在图2中，通过以放大了的尺寸复制场效应晶体管的区域的周边形状来得到阱区。但不必限于该形状。它可以是能覆盖场效应晶体管的整个区域的四边形或三角形。主要之点是下述事实：对场效应晶体管的工作没有实质性的影响的部分内的电极，应当用其导电类型与沟道层的导电类型相反的阱层(埋层)来包围。在其中包围该电极的阱层部分内的杂质浓度等于或高于在沟道层下面的阱层部分内的杂质浓度。
图2和图3的结构各设有LDD区4。该区对本发明来说不是主要的。略去该区不改变本发明的效果。
顺便说说，通常栅电极的伸出部分从沟道区的伸出长度不小于0.5微米。这一点对于保证沟道的稳定控制是适当的。
在上述的本发明的第一实施例中，从阱区的边界到栅电极的伸出部分的区域的距离不小于0.3微米是适当的。设置这个距离是打算通过进一步减少加到化合物半导体层的栅电位来稳定该化合物半导体层(存在不稳定载流子的区域)。考虑到在场效应晶体管的制造过程中掩模的对准容差，在设计时将该距离给定为[0.3μm+对准容差(0.2-0.5μm)]的值是适当的。
该化合物半导体层可以是构成化合物半导体衬底本身的层或可以是在独立制成的化合物半导体衬底上设置的层。
当沟道以n型形成时，源和漏区必须是同样以n型来形成和阱区以p型来形成。由于同样原因，当沟道以p型形成时，源和漏区必须是同样以p型来形成和阱区以n型来形成。
再有，阱区可以通过连接到适合于保持在一个规定电位的源电极或独立形成的具有固定电位(例如，地电位)的电极来加以稳定。另外，它可通过以高浓度引入杂质来形成将被用作接触区的指定部分，以便减少与上述的这种电极的接触电阻。
在图12中说明符合该描述的实施例(第三实施例)。图12A是平面图和图12B是沿XI-XI线穿过图12A取的截面图。该实施例的特征在于下述事实：如图2所述结构的场效应晶体管还设有适合于将阱区2保持于规定电位的电位-赋予电极11。在电极11的正下方，通过以高浓度在其中引入p型杂质来形成p+区12。该p+区12与电极11形成欧姆接触。一般来说，将电极11连接到地电位。
由于源电极主要是接地的，故将源电极简单地电连接到阱区就够了。(图8和图9的结构同样设法稳定阱区。但它们还是不能产生任何为本发明所预期的那种效果，这是因为没有将阱区形成得这样大，甚至不能包含栅电极的伸出部分的外侧。同时，本发明力图通过采用上述的结构来稳定阱区内的电位，其原因是尽可能地防止栅电极的伸出部分所施加的电位影响到达化合物半导体层。)
顺便说说，可以在本发明定义的阱区之外形成一个具有与阱区相同的导电类型和比阱区高的浓度的区域作为一个元件隔离区。图13是说明本发明的第四实施例的图，即一种具有沿阱区2的周边形成的元件隔离区13的结构。这种结构除了元件隔离区之外与图2的结构相同。从图10可清楚地注意到，图13的结构同样能将延迟变动减少到1.70％，一个与图2和图3的结构中得到的值同等(或稍有改善)的值。
当逻辑电路例如通过集成多个按照本发明的场效应晶体管来构成时，因为延迟变动被大大减少，故该电路能以快时序来工作。在这种情况下，各个晶体管中的那些并联连接的和可共用一个输出的各个晶体管可在相关的化合物半导体层内共用阱区。但是，当分立的各个场效应晶体管是串联连接时，因为各个晶体管产生不同的输出，故将其阱区在电学上隔离开是合适的。
图14是按照本发明的第五实施例的场效应晶体管的平面图，即一种具有两个通过漏电极8作为媒介并联连接的晶体管的结构，其中一个输出端(未示出)待连接到漏电极8上。在本实施例中，由于两个晶体管共用输出，故相关的阱区2在化合物半导体衬底内互连。
图15至图21是有助于描述第五实施例的场效应晶体管的生产工艺的截面图。虽然图14只说明一对晶体管，但通过同样的工艺可并联地制造另一对晶体管。
以下将参照共同描述工艺流程的图15至图21的截面图描述用于制造图14结构的场效应晶体管的工艺。
(图15的步骤)
本实施例利用化合物半导体衬底的表面层作为化合物半导体层1。如图15中所说明的，在化合物半导体层1上有选择地形成掩模14，通过该掩模离子注入p型杂质来形成阱区2。该掩模14具有与图14中说明的阱区形状相同的形状，这是因为需要阱区2以这样的方式来形成，即阱区2要将其后形成的栅电极、LDD区、源和漏区以及源和漏电极的更靠外的一侧围入于其中。阱区2的尺寸通过考虑到其后要形成的掩模的对准容差来确定。
该结构的组成部分的细节如下。
化合物半导体衬底：半绝缘GaAs
化合物半导体层1：半绝缘GaAs
掩模14：光致抗蚀剂
阱区2：
杂质：Mg(p型杂质)
加速能量：150-250(KeV)
剂量：1.0×1012-2.0×1012(cm-2)
(图16的步骤)
在已除去图15的掩模14以后，重新形成用于界定将要形成源、漏、LDD和沟道区的部分的掩模15。通过该掩模15离子注入n型杂质来形成第一n型区3a。
顺便说说，只是在栅电极的正下方会在其后产生实际上将要形成沟道区的区域。但在本实施例中，杂质的引入是在将要在其后形成源区、漏区和LDD区的部分内同时进行的。
掩模15：光致抗蚀剂
第一n型区3a(包括沟道区3)：
杂质：Si(n型杂质)
加速能量：30-50(KeV)
剂量：3.0×1012-7.0×1012(cm-2)
其次，在诸如氮的惰性气体的气氛中对处于图16的状态的半导体衬底进行退火。退火在约800℃的温度下进行，退火周期约20分钟。
(图17的步骤)
在已除去图16的掩模15以后，用栅电极材料来覆盖被暴露的衬底。通过未示出的掩模有选择地刻蚀栅电极材料来形成栅电极9。在栅电极正下方的部分构成本身实际上是作为沟道工作的部分。
栅电极9的细节如下。
栅电极9：
材料：WSi
厚度：4500(埃)，在3000-5000(埃)的近似范围内是适当的
栅长：0.6微米(例如)
制造方法：反应离子刻蚀(RIE)
(图18的步骤)
重新形成掩模16。通过该掩模16和作为临时掩模的栅电极9离子注入n型杂质来形成第二n型区4a。
介于沟道区3和源区及漏区之间的部分实际上构成LDD区4。在本实施例中，杂质的引入是在将要形成源区和漏区的部分内同时完成的。
第二n型区4a的细节如下。
区域4a(包括LDD区4)：
杂质：Si(n型杂质)
加速能量：40-80(KeV)
剂量：1×1013(cm-2)
(图19的步骤)
在已除去图18的掩模16以后，用由二氧化硅构成的绝缘膜在整个表面上覆盖被暴露的衬底。然后在垂直方向上刻蚀所淀积的膜，从而在栅电极的两侧产生侧壁绝缘膜17。在侧壁绝缘膜17的正下方的区域(用标号4表示的区域)将会构成其后本身起到LDD区作用的部分。该侧壁绝缘膜17的细节如下。
侧壁绝缘膜17：
材料：二氧化硅
制造方法：反应离子刻蚀(RIE)
(图20的步骤)
重新形成掩模18。通过该掩模18和作为临时掩模的栅电极9及侧壁绝缘膜17离子注入n型杂质来形成源区5和漏区6。
源和漏区的细节如下。
源区5和漏区6：
杂质：Si(n型杂质)
加速能量：100(KeV)
剂量：3×1013(cm-2)
在源区和漏区已被形成后，在诸如氮的惰性气体的气氛中对衬底进行退火。退火在约750℃的温度下进行，退火周期约20分钟。
(图21的步骤)
在已除去栅电极9的两侧的侧壁绝缘膜后，有选择地打开覆盖在源和漏区上面的部分。例如，由光致抗蚀剂形成掩模图形(未示出)和如通过真空淀积技术用电极材料覆盖被暴露的衬底。然后，通过剥离方法有选择地形成源电极7和漏电极8，该剥离方法包括除去掩模图形和由此同时除去在掩模上的电极材料。
源和漏电极的细节如下。
源电极7和漏电极8：
材料：AuGe/Ni/Au
厚度：总计3000(埃)
在已形成了电极后，在诸如氮的惰性气体的气氛中对它们进行退火以便对电极金属进行合金处理。退火在约500℃的温度下进行，退火周期约2-3分钟。
在由上述的工艺制造的本实施例的场效应晶体管中，将栅电极、LDD区、源和漏区以及源和漏电极形成于阱区内，在共同作为晶体管工作的区域中的不稳定载流子受到抑制。因此，该场效应晶体管能将延迟变动减少到一个很小的值。
因而，按照本实施例，即使在提高操作速度时，也能消除因延迟变动引起的错误操作，并且可使电路操作达到较高速度。
在本实施例中，将沟道形成为n型和由此将阱区形成为p型。当然可将导电类型反过来，即，可将阱区形成为n型和将沟道、LDD区及源和漏区形成为p型。
在本发明的第一实施例的场效应晶体管的制造中，不需要将特殊的步骤加到图15至图21的工艺步骤中。除了使用于形成阱区的掩模图形具有图2中阱区2的形状之外，可对图15步骤之后的工艺组成步骤进行必要的修正。在按照本发明的第二实施例的场效应晶体管的制造中，将一种相反的导电类型的杂质加到化合物半导体层中就够了。不再需要用于有选择地形成阱区的步骤。说得更明确些，例如将p型杂质加到由半绝缘GaAs形成的化合物半导体层中使得该层本身可起到作为阱区的作用。为此目的，将Mg作为杂质注入到化合物半导体层2内直到其杂质浓度达到在1.0×1012-2.0×1012(cm-2)的范围内的水平就够了。在如上述方式已形成了上述的化合物半导体层1之后，可进行图16步骤之后(在用于形成沟道区的步骤之后)的工艺。
第五实施例被描述为实现两个晶体管的并联电路的情况。在必要时，按另一种方式根据本发明可将这两个晶体管以串联电路的形式来使用。图22是按照本发明的第六实施例的场效应晶体管的平面图，即，一种这样的结构：可将两个晶体管串联地连接，同时共用一个对一个晶体管20起到源区作用的、对另一个晶体管21起到漏区作用的区域22。在该区域22上形成对晶体管20起到源电极作用的、对晶体管21起到漏电极作用的公共电极24。
在该图中，25代表晶体管20的栅电极，26代表晶体管21的栅电极，27代表晶体管20的漏电极，28代表晶体管21的源电极，29代表晶体管23的栅电极，30代表晶体管23的漏电极，31代表晶体管23的源电极。在该实施例中，以这样的方式来形成阱区32：它将沟道、源和漏区以及电极的伸出部分围入于其中。
在该串联电路中，有时组成晶体管的输出不同。因而，对于在串联电路中的组成晶体管使用独立的阱区比起如在现在的结构中那样共同使用阱区来，可能证明是更合适的(当然，即使在使用并联电路的图14的结构中，也可将组成晶体管形成为互相分离的)。
虽然上述的第五和第六实施例不形成图13中说明的这种元件隔离区，但在必要时，它们可具有在引至其他元件的电路中形成的高浓度的p型(当阱区是p型的时)元件隔离区。
图23A是说明本发明的第七实施例的一个图，即，用按照本发明的场效应晶体管形成的一个单元阵列的平面图。图23B是该阵列的局部放大图。在该图中，32代表基本单元阵列，33代表输入/输出单元，以及34代表输入/输出压焊区。
基本单元阵列32中的一个基本单元由三个图24中示出的场效应晶体管组成。在图24，中，40代表第一晶体管中的源电极，41代表公共电极，即，兼作第一晶体管中的漏电极和第二晶体管中的源电极，42代表第二晶体管的漏电极，43和44分别代表第一和第二晶体管中的栅电极，45、46、47分别代表第三晶体管中的源电极、漏电极、栅电极。
在图23的单元阵列中，组成的基本单元是这样来排列的，使得相邻的行和列中的各个单元在它们的边界两侧处于对称状态。该放大图示意性地描绘四个互相邻接的基本单元的布局关系。在该图中，在每个基本单元35内的符号F的意思是打算简单地显示相邻单元之间的对称关系。
如图23中所说明的那样使用很多个按照本发明的场效应晶体管的单元阵列，在需要单元的整体以高速度来工作的场合下，显示出极好的效果，这是因为可将每个晶体管中的延迟变动减少到一个很小的值。
在上述的各种实施例中，化合物半导体层1由半绝缘GaAs来形成。但本发明的特征在于，即使当场效应晶体管用其他化合物半导体，例如InP来形成时，也可显示出同样的效果。
在图2所说明的本发明的第一实施例中，阱区甚至包含源和漏区的外侧。作为涉及这种特定结构的已知的出版物，可引用在1990年11月公开发行的IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.25，No.6，p1544-p1549的“一种用于混合模式应用的p阱GaAs MESFET技术”。
虽然该先前的出版物只载有在栅长方向上取的一个截面(图8)，但它示出一个标作“p阱”的区域。由于该区域处于与本发明所涉及的阱区相同的位置，故该结构看起来类似于本发明的结构。但该先前的出版物的结构的目的在于通过用p阱(阱区)围住沟道区来从导线(侧栅)起将沟道区电学上分离开。但该先前的出版物没有提及如本发明所考虑的形成栅电极中的伸出部分和完全没有考虑由该伸出部分施加到化合物半导体层上的影响。
简言之，由于该先前的出版物的目的在于得到沟道区的电隔离，故只需要用阱区有选择地围住沟道区，甚至没有用阱区去围住栅电极的伸出部分的理由。因而，这样下结论是合乎逻辑的：即，在该先前的出版物中所揭示的结构和效果与图7的结构和效果是同等的。
日期为1991年5月1日的JP-A-03-104,239公开了一种用于在导线图形之下形成阱区的技术。与以上已描述的本发明不同，该技术不在场效应晶体管的区域内形成阱区。因此，该先前的专利出版物并没有启示，更不用说揭示了本发明。
作为涉及在场效应晶体管本身的区域内形成阱区的先前的出版物，可引用日期为1983年4月4日的JP-A-58-56,471。虽然该先前的专利出版物确实揭示了一种以将源电极和漏电极的周边围入于其中的方式形成阱区的技术，但栅电极没有用阱区包围。再有，由于阱区具有与沟道区相同的n型导电性，故可很好地得出结论：所讨论的技术与本发明完全没有关系。
按照本实施例，由于将延迟变动减少到很低的水平，故即使在提高操作速度时，也可消除因任何延迟变动引起的错误操作，由此，可得到高速的电路操作。这个事实意味着本发明可实现使用化合物半导体的场效应晶体管中所固有的高速特性。特别是在希望进行高速操作的逻辑电路中，这种高速特性的效果是很大的。
Claims (24)
1.一种场效应晶体管，包括：
化合物半导体层；
在所述化合物半导体层中形成的第一导电类型的沟道区；
在所述化合物半导体层中形成的、在所述沟道区两侧彼此相对的所述第一导电类型的源和漏区；
在所述沟道区上形成的栅电极，其在与所述源和漏区的相对方向交叉的方向上延伸，并设有从所述沟道区延伸出的伸出部分；
电连接到所述源和漏区的源和漏电极；以及
与所述第一导电类型相反的第二导电类型的阱区，其在所述化合物半导体层内形成，适宜于将所述沟道区、所述源和漏区以及所述栅电极的伸出部分包围于其中，并且该阱区形成于比所述沟道区及所述源和漏区深的深度内。
2.按照权利要求1的场效应晶体管，其中所述栅电极设有其宽度大于所述栅电极的宽度的栅极压焊区部分。
3.按照权利要求2的场效应晶体管，其中所述阱区形成为将所述栅极压焊区部分围住。
4.按照权利要求1的场效应晶体管，其中所述源和漏电极具有从所述源和漏区伸出的伸出部分，所述阱区形成为将所述伸出部分围入于其中。
5.按照权利要求1的场效应晶体管，其中所述栅电极的伸出部分从所述沟道区边界伸出不小于0.5微米。
6.按照权利要求4的场效应晶体管，其中在所述阱区的边界与所述沟道区、所述源和漏区以及所述栅电极的伸出部分的区域之间的距离不小于0.3微米。
7.按照权利要求6的场效应晶体管，其中所述距离为大于0.3微米加上掩模对准容差的总和。
8.按照权利要求1的场效应晶体管，其中所述化合物半导体层在半绝缘化合物半导体衬底上形成。
9.按照权利要求1的场效应晶体管，其中所述阱区是p型的和所述沟道、源和漏区是n型的。
10.按照权利要求1的场效应晶体管，其中所述阱区是n型的和所述沟道、源和漏区是p型的。
11.按照权利要求1的场效应晶体管，其中所述阱区具有连接于其上的、用于赋予规定电位的电位-赋予电极。
12.按照权利要求11的场效应晶体管，其中连接所述电位赋予电极的区域已在其中以高于所述阱区的浓度引入所述第二导电类型的杂质。
13.按照权利要求11的场效应晶体管，其中将所述赋予规定电位的电极连接到地电位。
14.按照权利要求1的场效应晶体管，其中所述沟道区具有两个LDD区，其中一个在所述源电极和所述栅电极之间形成，其中另一个在所述漏电极和所述栅电极之间形成，所述LDD区已在其中引入所述第一导电类型的杂质，其杂质浓度高于在所述栅电极的正下方的沟道区内的杂质浓度，而低于在所述源和漏区内的杂质浓度。
15.按照权利要求1的场效应晶体管，其中所述阱区在其周边设有元件隔离区，该区的导电类型与所述阱区相同，其浓度高于阱区。
16.一种半导体集成电路装置，其特征在于：已在一个化合物半导体层内集成了多个各包括以下在a)-e)中示出的组成部分的场效应晶体管：
a)在所述化合物半导体层中形成的第一导电类型的沟道区；
b)在所述化合物半导体层中形成的、在所述沟道区两侧彼此相对的所述第一导电类型的源和漏区；
c)在所述沟道区上形成的栅电极，其在与所述源和漏区的相对方向交叉的方向上延伸，并设有从所述沟道区延伸出的伸出部分；
d)电连接到所述源和漏区的源和漏电极；以及
e)与所述第一导电类型相反的第二导电类型的阱区，其在所述化合物半导体层内形成，适宜于将所述沟道区、所述源和漏区以及所述栅电极的伸出部分围入于其中，且该阱区形成于比所述沟道区及所述源和漏区深的深度内。
17.按照权利要求16的半导体集成电路装置，其中所述多个集成了的场效应晶体管的那些形成公共的输出电路的晶体管具有在其相关的化合物半导体层内互连的阱层。
18.按照权利要求16的半导体集成电路装置，其中所述多个场效应晶体管以串联方式连接。
19.按照权利要求18的半导体集成电路装置，其中所述多个以串联方式连接的场效应晶体管具有彼此电隔离的阱区。
20.一种场效应晶体管，包括：
第二导电类型的化合物半导体层；
与在所述化合物半导体层中形成所述第二导电类型相反的第一导电类型的沟道区；
在所述化合物半导体层中配置的、在所述沟道区两侧彼此相对的所述第一导电类型的源和漏区；
在所述沟道区上形成的栅电极，其在与所述源和漏区的相对方向交叉的方向上延伸，并设有从所述沟道区延伸出的伸出部分；
电连接到所述源和漏区的源和漏电极。
21.一种制造场效应晶体管的方法，包括下述步骤：
在化合物半导体层中形成第二导电类型的阱区；
有选择地在所述阱区内的区域中引入与所述第二导电类型相反的第一导电类型的杂质，从而形成比所述阱区浅的沟道区；
有选择地在所述阱区内的区域中引入第一导电类型的杂质，从而形成比所述阱区浅的所述第一导电类型的、在所述沟道区两侧彼此相对的源和漏区；
用栅电极材料覆盖所述化合物半导体层；
在所述栅电极材料上形成包围于所述阱区内的一个图形的栅极掩模，该图形在与所述源和漏区的相对方向交叉的方向上延伸，并具有从所述沟道区延伸出的伸出部分；
借助于所述栅极掩模有选择地刻蚀栅电极材料，从而形成栅电极图形；以及
形成电连接到所述源和漏区的源和漏电极。
22.按照权利要求21的方法，其中将所述阱区的边界固定于所述沟道、源和漏区以及所述栅极掩模的边界外侧的不小于0.3微米处。
23.按照权利要求22的方法，其中将所述阱区的边界固定于所述沟道、源和漏区以及所述栅极掩模的边界外侧的不小于0.3微米加上栅极掩模对准容差处。
24.一种制造场效应晶体管的方法，包括下述步骤：
形成第二导电类型的化合物半导体层；
有选择地将与所述第二导电类型相反的第一导电类型的杂质引入到所述化合物半导体层中；
有选择地将所述第一导电类型的杂质引入到所述化合物半导体层中，从而形成在所述沟道区两侧彼此相对的源和漏区；
用栅电极材料覆盖所述化合物半导体层；
在所述栅电极材料上形成叠加于所述化合物半导体层上的一个图形的栅极掩模，该图形在与所述源和漏区的相对方向交叉的方向上延伸，并设有从所述沟道区延伸出的伸出部分；
借助于所述栅极掩模有选择地刻蚀栅电极材料，从而形成栅电极；以及
形成电连接到所述源和漏区的源和漏电极。
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| US5856217A (en) * | 1997-04-10 | 1999-01-05 | Hughes Electronics Corporation | Modulation-doped field-effect transistors and fabrication processes |
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| US6458640B1 (en) | 2001-06-04 | 2002-10-01 | Anadigics, Inc. | GaAs MESFET having LDD and non-uniform P-well doping profiles |
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| JPH084989A (ja) * | 1994-06-22 | 1996-01-12 | Fuji Oozx Inc | 潤滑油の注油装置 |
-
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-
1997
- 1997-01-17 CN CN97102274A patent/CN1088542C/zh not_active Expired - Lifetime
- 1997-01-17 KR KR1019970001250A patent/KR100271344B1/ko not_active IP Right Cessation
-
2001
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100416839C (zh) * | 2003-10-13 | 2008-09-03 | 联华电子股份有限公司 | 局部耗尽soi金属氧化物半导体元件 |
| CN102148008A (zh) * | 2005-08-12 | 2011-08-10 | 株式会社半导体能源研究所 | 半导体器件、显示器件和具有该半导体器件的电子器件 |
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