JPH0714989A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0714989A JPH0714989A JP14316393A JP14316393A JPH0714989A JP H0714989 A JPH0714989 A JP H0714989A JP 14316393 A JP14316393 A JP 14316393A JP 14316393 A JP14316393 A JP 14316393A JP H0714989 A JPH0714989 A JP H0714989A
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Abstract
(57)【要約】
【目的】 化合物半導体集積回路装置において、互いに
隣接する電極配線間の絶縁破壊耐量を増大させる。 【構成】 化合物半導体基板３上に直接形成された下部
電極７ａおよび第１層配線８ａの下層に、下部電極７ａ
や第１層配線８ａの底面積よりも大きな面積を有する不
純物層１１を設けた。
隣接する電極配線間の絶縁破壊耐量を増大させる。 【構成】 化合物半導体基板３上に直接形成された下部
電極７ａおよび第１層配線８ａの下層に、下部電極７ａ
や第１層配線８ａの底面積よりも大きな面積を有する不
純物層１１を設けた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
技術に関し、特に、化合物半導体基板を用いた半導体集
積回路装置に適用して有効な技術に関するものである。
技術に関し、特に、化合物半導体基板を用いた半導体集
積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】情報化社会の進展に伴い、高密度の情報
を高速処理できる集積回路の開発が要求されている。ガ
リウム・ヒ素（ＧａＡｓ）等に代表される化合物半導体
基板を用いた半導体集積回路装置は、その要求に沿うも
のとして注目されている。
を高速処理できる集積回路の開発が要求されている。ガ
リウム・ヒ素（ＧａＡｓ）等に代表される化合物半導体
基板を用いた半導体集積回路装置は、その要求に沿うも
のとして注目されている。
【０００３】ＧａＡｓ等のような化合物半導体は、シリ
コン（Ｓｉ）等のような単体元素の半導体に比べて、キ
ャリヤ移動度が大きく素子動作速度の向上が期待できる
こと、基板抵抗が大きく浮遊容量を小さくできること
等、優れた長所を有しているからである。
コン（Ｓｉ）等のような単体元素の半導体に比べて、キ
ャリヤ移動度が大きく素子動作速度の向上が期待できる
こと、基板抵抗が大きく浮遊容量を小さくできること
等、優れた長所を有しているからである。
【０００４】このような化合物半導体基板を用いた半導
体集積回路装置については、例えば１９８９年発行、Ｐ
ｅｔｅｒ Ｈ． Ｌａｄｂｒｏｏｋｅ著「ＭＭＩＣ Ｄ
ｅｓｉｇｎ：ＧａＡｓＦＥＴｓ ａｎｄ ＨＥＭＴｓ」
Ｐ２９に記載がある。
体集積回路装置については、例えば１９８９年発行、Ｐ
ｅｔｅｒ Ｈ． Ｌａｄｂｒｏｏｋｅ著「ＭＭＩＣ Ｄ
ｅｓｉｇｎ：ＧａＡｓＦＥＴｓ ａｎｄ ＨＥＭＴｓ」
Ｐ２９に記載がある。
【０００５】従来の化合物半導体集積回路装置において
は、上記文献の図３．１にもあるように、ＭＩＭ（Meta
l Insulator Metal)容量の下部電極および半導体集積回
路形成用の配線が半絶縁性のＧａＡｓ基板上に直接形成
されていた。
は、上記文献の図３．１にもあるように、ＭＩＭ（Meta
l Insulator Metal)容量の下部電極および半導体集積回
路形成用の配線が半絶縁性のＧａＡｓ基板上に直接形成
されていた。
【０００６】
【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。
技術においては、以下の問題があることを本発明者は見
い出した。
【０００７】すなわち、従来は、化合物半導体基板上に
形成された電極配線が互いに隣接する領域において、そ
の電極配線の下面側の端部近傍における化合物半導体基
板部分に電界が集中する結果、絶縁破壊が発生する問題
があった。
形成された電極配線が互いに隣接する領域において、そ
の電極配線の下面側の端部近傍における化合物半導体基
板部分に電界が集中する結果、絶縁破壊が発生する問題
があった。
【０００８】また、そのような絶縁破壊を防止するため
に電極と電極との間隔および電極と配線との間隔を充分
にとる必要が生じ、チップサイズが増大する問題があっ
た。
に電極と電極との間隔および電極と配線との間隔を充分
にとる必要が生じ、チップサイズが増大する問題があっ
た。
【０００９】本発明は上記課題に着目してなされたもの
であり、その目的は、化合物半導体集積回路装置におい
て、互いに隣接する電極配線間の絶縁破壊耐量を増大さ
せることのできる技術を提供することにある。
であり、その目的は、化合物半導体集積回路装置におい
て、互いに隣接する電極配線間の絶縁破壊耐量を増大さ
せることのできる技術を提供することにある。
【００１０】本発明の他の目的は、化合物半導体チップ
のチップサイズを縮小することのできる技術を提供する
ことにある。
のチップサイズを縮小することのできる技術を提供する
ことにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、第１の発明は、化合物半導体基
板上に直接形成された所定の電極配線の下層に、前記所
定の電極配線の底面積と同一またはそれよりも一回り大
きな面積を有する不純物層を設けた半導体集積回路装置
構造とするものである。
板上に直接形成された所定の電極配線の下層に、前記所
定の電極配線の底面積と同一またはそれよりも一回り大
きな面積を有する不純物層を設けた半導体集積回路装置
構造とするものである。
【００１４】第２の発明は、前記不純物層を、前記化合
物半導体基板に形成された所定の素子を構成する素子用
不純物層を形成する際に同時に形成する半導体集積回路
装置の製造方法である。
物半導体基板に形成された所定の素子を構成する素子用
不純物層を形成する際に同時に形成する半導体集積回路
装置の製造方法である。
【００１５】
【作用】上記した第１の発明によれば、電極配線の下層
に不純物層を設けたことにより、電極配線の下層に印加
される電界が一部分に集中しないで不純物層の側面に印
加されるようになり分散される。すなわち、電極配線の
下層で起こる電界集中を緩和することが可能となる。こ
のため、互いに隣接する電極配線間の絶縁破壊耐量を増
大させることが可能となる。
に不純物層を設けたことにより、電極配線の下層に印加
される電界が一部分に集中しないで不純物層の側面に印
加されるようになり分散される。すなわち、電極配線の
下層で起こる電界集中を緩和することが可能となる。こ
のため、互いに隣接する電極配線間の絶縁破壊耐量を増
大させることが可能となる。
【００１６】また、互いに隣接する電極配線間の絶縁破
壊耐量を増大させることができるので、互いに隣接する
電極配線の間隔を従来よりも狭めることが可能となる。
壊耐量を増大させることができるので、互いに隣接する
電極配線の間隔を従来よりも狭めることが可能となる。
【００１７】上記した第２の発明によれば、素子用不純
物層を形成する際に同時に不純物層を形成することによ
り、半導体集積回路装置の製造工程数を増大させること
なく、すなわち、製造時間や製造コストの増大を招くこ
となく、電極配線間の絶縁破壊耐量を増大させることが
可能となる。
物層を形成する際に同時に不純物層を形成することによ
り、半導体集積回路装置の製造工程数を増大させること
なく、すなわち、製造時間や製造コストの増大を招くこ
となく、電極配線間の絶縁破壊耐量を増大させることが
可能となる。
【００１８】
【実施例】以下、本発明の実施例を詳細に説明する。
【００１９】図１および図２は本発明の一実施例である
半導体集積回路装置の要部断面図、図３は半導体集積回
路装置を構成する半導体チップの平面図、図４は図３の
半導体チップの拡大部分平面図である。
半導体集積回路装置の要部断面図、図３は半導体集積回
路装置を構成する半導体チップの平面図、図４は図３の
半導体チップの拡大部分平面図である。
【００２０】本実施例の半導体集積回路装置を構成する
半導体チップを図３に示す。半導体チップ１は、例えば
ガリウム・ヒ素（ＧａＡｓ）等のような化合物半導体か
らなり、その主面中央には、所定の半導体集積回路が形
成されている。
半導体チップを図３に示す。半導体チップ１は、例えば
ガリウム・ヒ素（ＧａＡｓ）等のような化合物半導体か
らなり、その主面中央には、所定の半導体集積回路が形
成されている。
【００２１】半導体チップ１の外周近傍には、ボンディ
ングパッド２が半導体チップ１の外周に沿って複数個配
置されている。なお、図示はしないが、ボンディングパ
ッド２は、ボンディングワイヤを通じてリードと電気
的、かつ、機械的に接続されている。
ングパッド２が半導体チップ１の外周に沿って複数個配
置されている。なお、図示はしないが、ボンディングパ
ッド２は、ボンディングワイヤを通じてリードと電気
的、かつ、機械的に接続されている。
【００２２】図３の領域Ａの拡大平面図を図４に示す。
また、図４のＩ−Ｉ線の断面図を図１に示す。さらに、
図３の所定領域の断面図を図２に示す。
また、図４のＩ−Ｉ線の断面図を図１に示す。さらに、
図３の所定領域の断面図を図２に示す。
【００２３】ＧａＡｓ等からなる化合物半導体基板３上
には、ＭＥＳ（Metal Semiconductor)・ＦＥＴ（所定の
素子）４、抵抗５、ダイオード６、容量７および第１層
配線（所定の電極配線）８ａが形成されている。
には、ＭＥＳ（Metal Semiconductor)・ＦＥＴ（所定の
素子）４、抵抗５、ダイオード６、容量７および第１層
配線（所定の電極配線）８ａが形成されている。
【００２４】ＭＥＳ・ＦＥＴ４は、化合物半導体基板３
の上部に形成された一対の拡散層４ａ，４ａと、拡散層
４ａ，４ａの間に形成されたチャネル層４ｂと、拡散層
４ａ，４ａ上にオーミック接続されたソース電極４ｓお
よびドレイン電極４ｄと、チャネル層４ｂ上にショット
キ接続されたゲート電極４ｇとから構成されている。
の上部に形成された一対の拡散層４ａ，４ａと、拡散層
４ａ，４ａの間に形成されたチャネル層４ｂと、拡散層
４ａ，４ａ上にオーミック接続されたソース電極４ｓお
よびドレイン電極４ｄと、チャネル層４ｂ上にショット
キ接続されたゲート電極４ｇとから構成されている。
【００２５】拡散層４ａ，４ａおよびチャネル層４ｂに
は、例えばシリコン（Ｓｉ）等のようなｎ形不純物が導
入されている。ソース電極４ｓおよびドレイン電極４ｄ
は、例えば金（Ａｕ）−ゲルマニウム（Ｇｅ）合金から
なり、ゲート電極４ｇは、例えばアルミニウム（Ａｌ）
からなる。
は、例えばシリコン（Ｓｉ）等のようなｎ形不純物が導
入されている。ソース電極４ｓおよびドレイン電極４ｄ
は、例えば金（Ａｕ）−ゲルマニウム（Ｇｅ）合金から
なり、ゲート電極４ｇは、例えばアルミニウム（Ａｌ）
からなる。
【００２６】抵抗５は、化合物半導体基板３の上部に形
成された拡散層５ａと、拡散層５ａの両端近傍にオーミ
ック接続された電極５ｂ，５ｃとから構成されている。
拡散層５ａには、例えばＳｉ等のようなｎ形不純物が導
入されている。電極５ｂ，５ｃは、例えばＡｕＧｅ合金
からなり、ＭＥＳ・ＦＥＴ４のソース電極４ｓおよびド
レイン電極４ｄのパターニングの際に同時にパターニン
グされて形成されている。
成された拡散層５ａと、拡散層５ａの両端近傍にオーミ
ック接続された電極５ｂ，５ｃとから構成されている。
拡散層５ａには、例えばＳｉ等のようなｎ形不純物が導
入されている。電極５ｂ，５ｃは、例えばＡｕＧｅ合金
からなり、ＭＥＳ・ＦＥＴ４のソース電極４ｓおよびド
レイン電極４ｄのパターニングの際に同時にパターニン
グされて形成されている。
【００２７】ダイオード６は、化合物半導体基板３の上
部に形成された拡散層６ａと、ショットキ電極６ｂと、
電極６ｃとから構成されている。
部に形成された拡散層６ａと、ショットキ電極６ｂと、
電極６ｃとから構成されている。
【００２８】拡散層６ａには、例えばＳｉ等のようなｎ
形不純物が導入されている。ショットキ電極６ｂは、例
えばＡｌ等からなり、化合物半導体基板３とショットキ
接続されている。ショットキ電極６ｂは、ＭＥＳ・ＦＥ
Ｔ４のゲート電極４ｇのパターニングの際に同時にパタ
ーニングされて形成されている。
形不純物が導入されている。ショットキ電極６ｂは、例
えばＡｌ等からなり、化合物半導体基板３とショットキ
接続されている。ショットキ電極６ｂは、ＭＥＳ・ＦＥ
Ｔ４のゲート電極４ｇのパターニングの際に同時にパタ
ーニングされて形成されている。
【００２９】電極６ｃは、例えばＡｕＧｅ等からなり、
ＭＥＳ・ＦＥＴ４のソース電極４ｓおよびドレイン電極
４ｄのパターニングの際に同時に形成されている。
ＭＥＳ・ＦＥＴ４のソース電極４ｓおよびドレイン電極
４ｄのパターニングの際に同時に形成されている。
【００３０】容量７は、化合物半導体基板３上に形成さ
れた下部電極（所定の電極配線）７ａと、下部電極７ａ
の上層の絶縁膜９ａと、絶縁膜９ａ上に形成された上部
電極７ｂとから構成されている。下部電極７ａは、例え
ばＡｕＧｅ合金からなり、ＭＥＳ・ＦＥＴ４のソース電
極４ｓおよびドレイン電極４ｄのパターニングの際に同
時にパターニングされて形成されている。絶縁膜９ａ
は、例えばＰＳＧ（Phospho Silicate Glass）膜からな
り、上部電極７ｂは、例えばＡｌからなる。
れた下部電極（所定の電極配線）７ａと、下部電極７ａ
の上層の絶縁膜９ａと、絶縁膜９ａ上に形成された上部
電極７ｂとから構成されている。下部電極７ａは、例え
ばＡｕＧｅ合金からなり、ＭＥＳ・ＦＥＴ４のソース電
極４ｓおよびドレイン電極４ｄのパターニングの際に同
時にパターニングされて形成されている。絶縁膜９ａ
は、例えばＰＳＧ（Phospho Silicate Glass）膜からな
り、上部電極７ｂは、例えばＡｌからなる。
【００３１】第１層配線８ａは、例えばＡｕＧｅ合金か
らなり、化合物半導体基板３上に形成されている。第１
層配線８ａは、ＭＥＳ・ＦＥＴ４のソース電極４ｓおよ
びドレイン電極４ｄのパターニングの際に同時にパター
ニングされて形成されている。第１層配線８ａは、絶縁
膜９ａに形成されたスルーホール１０を通じて絶縁膜９
ａ上の第２層配線８ｂと電気的に接続されている。第２
層配線８ｂは、例えばＡｌからなり、上部電極７ｂのパ
ターニングの際に同時にパターニングされて形成されて
いる。
らなり、化合物半導体基板３上に形成されている。第１
層配線８ａは、ＭＥＳ・ＦＥＴ４のソース電極４ｓおよ
びドレイン電極４ｄのパターニングの際に同時にパター
ニングされて形成されている。第１層配線８ａは、絶縁
膜９ａに形成されたスルーホール１０を通じて絶縁膜９
ａ上の第２層配線８ｂと電気的に接続されている。第２
層配線８ｂは、例えばＡｌからなり、上部電極７ｂのパ
ターニングの際に同時にパターニングされて形成されて
いる。
【００３２】絶縁膜９ａ上には、第２層配線８ｂを被覆
するように、例えば窒化ケイ素（ＳｉＮ）等からなる絶
縁膜９ｂが堆積されている。絶縁膜９ｂ上には、例えば
ポリイミド系の樹脂からなる絶縁膜９ｃが堆積されてい
る。なお、９ｄは、第１層配線８ａまたは電極４ｄ，４
ｓ，４ｇ，５ｂ，５ｃ，６ｂ，６ｃ等をリフトオフ法等
によって形成する際に用いる絶縁膜であり、例えばＰＳ
Ｇ膜からなる。
するように、例えば窒化ケイ素（ＳｉＮ）等からなる絶
縁膜９ｂが堆積されている。絶縁膜９ｂ上には、例えば
ポリイミド系の樹脂からなる絶縁膜９ｃが堆積されてい
る。なお、９ｄは、第１層配線８ａまたは電極４ｄ，４
ｓ，４ｇ，５ｂ，５ｃ，６ｂ，６ｃ等をリフトオフ法等
によって形成する際に用いる絶縁膜であり、例えばＰＳ
Ｇ膜からなる。
【００３３】ところで、本実施例においては、化合物半
導体基板３において、第１層配線８ａおよび下部電極７
ａの下層に不純物層１１が形成されている。
導体基板３において、第１層配線８ａおよび下部電極７
ａの下層に不純物層１１が形成されている。
【００３４】これにより、第１層配線８ａおよび下部電
極７ａは、不純物層１１とオーミック接続された状態で
形成されることになり、第１層配線８ａおよび下部電極
７ａに印加される電界が、端部に集中しないで不純物層
１１の側面に印加されるようになり、分散されるように
なっている。すなわち、第１層配線８ａおよび下部電極
７ａの端部で起こる電界集中を緩和することが可能とな
っている。
極７ａは、不純物層１１とオーミック接続された状態で
形成されることになり、第１層配線８ａおよび下部電極
７ａに印加される電界が、端部に集中しないで不純物層
１１の側面に印加されるようになり、分散されるように
なっている。すなわち、第１層配線８ａおよび下部電極
７ａの端部で起こる電界集中を緩和することが可能とな
っている。
【００３５】このため、第１層配線８ａと下部電極７ａ
との間および第１層配線８ａ，８ａ間の絶縁破壊耐量を
増大させることが可能となっている。例えば第１層配線
８ａと下部電極７ａとの間隔を５μｍ程度とした場合に
おいて、不純物層１１を設けない場合、６Ｖ程度で第１
層配線８ａと下部電極７ａとが導通してしまうのに対し
て、不純物層１１を設けた場合、３０Ｖ程度まで導通し
ない。
との間および第１層配線８ａ，８ａ間の絶縁破壊耐量を
増大させることが可能となっている。例えば第１層配線
８ａと下部電極７ａとの間隔を５μｍ程度とした場合に
おいて、不純物層１１を設けない場合、６Ｖ程度で第１
層配線８ａと下部電極７ａとが導通してしまうのに対し
て、不純物層１１を設けた場合、３０Ｖ程度まで導通し
ない。
【００３６】不純物層１１は、その面積が、第１層配線
８ａや下部電極７ａの両側からはみ出すように、第１層
配線８ａや下部電極７ａの底面積よりも若干大きめに形
成されている。これは、以下の理由からである。
８ａや下部電極７ａの両側からはみ出すように、第１層
配線８ａや下部電極７ａの底面積よりも若干大きめに形
成されている。これは、以下の理由からである。
【００３７】まず、不純物層１１の面積を第１層配線８
ａや下部電極７ａの底面積よりも小さくした場合、第１
層配線８ａおよび下部電極７ａの端部に印加される電界
を分散することができない。
ａや下部電極７ａの底面積よりも小さくした場合、第１
層配線８ａおよび下部電極７ａの端部に印加される電界
を分散することができない。
【００３８】また、不純物層１１の面積を第１層配線８
ａや下部電極７ａの底面積と同一とした場合、不純物層
１１と第１層配線８ａおよび不純物層１１と下部電極７
ａとの位置が正確に重なっていれば、電界集中を緩和す
ることができるが、正確に重なっていなければ、第１層
配線８ａおよび下部電極７ａの片側の端部に印加される
電界を分散することができない。
ａや下部電極７ａの底面積と同一とした場合、不純物層
１１と第１層配線８ａおよび不純物層１１と下部電極７
ａとの位置が正確に重なっていれば、電界集中を緩和す
ることができるが、正確に重なっていなければ、第１層
配線８ａおよび下部電極７ａの片側の端部に印加される
電界を分散することができない。
【００３９】そこで、本実施例においては、不純物層１
１と第１層配線８ａおよび不純物層１１と下部電極７ａ
との位置合わせ誤差を考慮して、不純物層１１の面積
を、第１層配線８ａや下部電極７ａの底面積よりも若干
大きめとした。
１と第１層配線８ａおよび不純物層１１と下部電極７ａ
との位置合わせ誤差を考慮して、不純物層１１の面積
を、第１層配線８ａや下部電極７ａの底面積よりも若干
大きめとした。
【００４０】不純物層１１は、例えばＳｉ等のようなｎ
形不純物が導入されてなり、その不純物濃度は、例えば
１×１０18個／ｃｍ3 程度である。不純物層１１は、Ｍ
ＥＳ・ＦＥＴ４の拡散層４ａ，４ａを形成する際に同時
に形成されている。このため、不純物層１１を設けても
半導体集積回路装置の製造工程数が増えることもない。
形不純物が導入されてなり、その不純物濃度は、例えば
１×１０18個／ｃｍ3 程度である。不純物層１１は、Ｍ
ＥＳ・ＦＥＴ４の拡散層４ａ，４ａを形成する際に同時
に形成されている。このため、不純物層１１を設けても
半導体集積回路装置の製造工程数が増えることもない。
【００４１】このように、本実施例によれば、以下の効
果を得ることが可能となる。
果を得ることが可能となる。
【００４２】(1).第１層配線８ａおよび下部電極７ａの
下層に不純物層１１を設けたことにより、第１層配線８
ａおよび下部電極７ａの端部下層に印加される電界が不
純物層１１の側面にも印加されるようになり分散され
る。すなわち、第１層配線８ａおよび下部電極７ａの下
層において起こる電界集中を緩和することが可能とな
る。
下層に不純物層１１を設けたことにより、第１層配線８
ａおよび下部電極７ａの端部下層に印加される電界が不
純物層１１の側面にも印加されるようになり分散され
る。すなわち、第１層配線８ａおよび下部電極７ａの下
層において起こる電界集中を緩和することが可能とな
る。
【００４３】(2).上記(1) により、互いに隣接する第１
層配線８ａと下部電極１１との間、第１層配線８ａ，８
ａ間あるいは下部電極１１，１１間等のような電極配線
間における絶縁破壊耐量を増大させることが可能とな
る。したがって、化合物半導体基板３を用いた半導体集
積回路装置の信頼性を向上させることが可能となる。
層配線８ａと下部電極１１との間、第１層配線８ａ，８
ａ間あるいは下部電極１１，１１間等のような電極配線
間における絶縁破壊耐量を増大させることが可能とな
る。したがって、化合物半導体基板３を用いた半導体集
積回路装置の信頼性を向上させることが可能となる。
【００４４】(3).上記(1) により、互いに隣接する電極
配線の間隔を従来よりも狭めることが可能となる。した
がって、半導体チップ１のチップサイズを従来よりも縮
小することが可能となる。
配線の間隔を従来よりも狭めることが可能となる。した
がって、半導体チップ１のチップサイズを従来よりも縮
小することが可能となる。
【００４５】(4).ＭＥＳ・ＦＥＴ４の拡散層４ａ，４ａ
を形成する際に同時に不純物層１１を形成することによ
り、半導体集積回路装置の製造工程数を増大させること
なく、すなわち、製造時間や製造コストの増大を招くこ
となく、電極配線間の絶縁破壊耐量を増大させることが
可能となる。
を形成する際に同時に不純物層１１を形成することによ
り、半導体集積回路装置の製造工程数を増大させること
なく、すなわち、製造時間や製造コストの増大を招くこ
となく、電極配線間の絶縁破壊耐量を増大させることが
可能となる。
【００４６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４７】例えば前記実施例においては、電極配線の
下層に、電極配線の底面積よりも若干大きめの面積を有
する不純物層を設けた場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えば図
５に示すように、第１層配線８ａの角部の下層、下部電
極７ａの角部の下層およびそれらの角部に対向する第１
層配線８ａや下部電極７ａの一部分の下層に、不純物層
１１を設けても良い。
下層に、電極配線の底面積よりも若干大きめの面積を有
する不純物層を設けた場合について説明したが、これに
限定されるものではなく種々変更可能であり、例えば図
５に示すように、第１層配線８ａの角部の下層、下部電
極７ａの角部の下層およびそれらの角部に対向する第１
層配線８ａや下部電極７ａの一部分の下層に、不純物層
１１を設けても良い。
【００４８】また、図６に示すように、第１層配線８ａ
や下部電極７ａの外周に沿って不純物層１１を設けても
良い。これらの場合、前記実施例で得られた効果の他
に、無用な寄生容量の形成を抑制する効果が得られる。
や下部電極７ａの外周に沿って不純物層１１を設けても
良い。これらの場合、前記実施例で得られた効果の他
に、無用な寄生容量の形成を抑制する効果が得られる。
【００４９】また、前記実施例においては、互いに隣接
する電極配線の双方の下層に不純物層を設けた場合につ
いて説明したが、これに限定されるものではなく、例え
ば互いに隣接する電極配線の片方の下層に不純物層を設
けるだけでも良い。
する電極配線の双方の下層に不純物層を設けた場合につ
いて説明したが、これに限定されるものではなく、例え
ば互いに隣接する電極配線の片方の下層に不純物層を設
けるだけでも良い。
【００５０】また、前記実施例においては、不純物層と
オーミック接続された状態で形成した電極配線の場合に
ついて説明したが、これに限定されるものではなく、例
えばショットキ接続した配線でも、電界が順方向に印加
された場合には、同様の効果が得られる。
オーミック接続された状態で形成した電極配線の場合に
ついて説明したが、これに限定されるものではなく、例
えばショットキ接続した配線でも、電界が順方向に印加
された場合には、同様の効果が得られる。
【００５１】また、前記実施例においては、化合物半導
体基板をＧａＡｓとした場合について説明したが、これ
に限定されるものではなく種々変更可能であり、例えば
インジウムガリウムヒ素（ＩｎＧａＡｓ）でも良い。
体基板をＧａＡｓとした場合について説明したが、これ
に限定されるものではなく種々変更可能であり、例えば
インジウムガリウムヒ素（ＩｎＧａＡｓ）でも良い。
【００５２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００５３】(1).本発明によれば、電極配線の下層に不
純物層を設けたことにより、電極配線の端部下層に印加
される電界が不純物層の側面にも印加されるようになり
分散される。すなわち、電極配線の下層において起こる
電界集中を緩和することが可能となる。このため、互い
に隣接する電極配線間の絶縁破壊耐量を増大させること
が可能となる。したがって、化合物半導体基板を用いた
半導体集積回路装置の信頼性を向上させることが可能と
なる。
純物層を設けたことにより、電極配線の端部下層に印加
される電界が不純物層の側面にも印加されるようになり
分散される。すなわち、電極配線の下層において起こる
電界集中を緩和することが可能となる。このため、互い
に隣接する電極配線間の絶縁破壊耐量を増大させること
が可能となる。したがって、化合物半導体基板を用いた
半導体集積回路装置の信頼性を向上させることが可能と
なる。
【００５４】(2).また、互いに隣接する電極配線間の絶
縁破壊耐量を増大させることができるので、その電極配
線の間隔を従来よりも狭めることが可能となる。したが
って、化合物半導体チップのチップサイズを従来よりも
縮小することが可能となる。
縁破壊耐量を増大させることができるので、その電極配
線の間隔を従来よりも狭めることが可能となる。したが
って、化合物半導体チップのチップサイズを従来よりも
縮小することが可能となる。
【００５５】(3).上記した第２の発明によれば、素子用
不純物層を形成する際に同時に不純物層を形成すること
により、半導体集積回路装置の製造工程数を増大させる
ことなく、すなわち、製造時間や製造コストの増大を招
くことなく、電極配線間の絶縁破壊耐量を増大させるこ
とが可能となる。
不純物層を形成する際に同時に不純物層を形成すること
により、半導体集積回路装置の製造工程数を増大させる
ことなく、すなわち、製造時間や製造コストの増大を招
くことなく、電極配線間の絶縁破壊耐量を増大させるこ
とが可能となる。
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
要部断面図である。
要部断面図である。
【図３】半導体集積回路装置を構成する半導体チップの
平面図である。
平面図である。
【図４】図３の半導体チップの拡大部分平面図である。
【図５】本発明の他の実施例である半導体集積回路装置
の要部平面図である。
の要部平面図である。
【図６】本発明の他の実施例である半導体集積回路装置
の要部平面図である。
の要部平面図である。
１ 半導体チップ ２ ボンディングパッド ３ 化合物半導体基板 ４ ＭＥＳ・ＦＥＴ（所定の素子） ４ａ 拡散層 ４ｂ チャネル層 ４ｇ ゲート電極 ４ｓ ソース電極 ４ｄ ドレイン電極 ５ 抵抗 ５ａ 拡散層 ５ｂ，５ｃ 電極 ６ ダイオード ６ａ 拡散層 ６ｂ ショットキ電極 ６ｃ 電極 ７ 容量 ７ａ 下部電極（所定の電極配線） ７ｂ 上部電極 ８ａ 第１層配線（所定の電極配線） ８ｂ 第２層配線 ９ａ〜９ｄ 絶縁膜 １０ スルーホール １１ 不純物層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｌ
Claims (4)
- 【請求項１】 化合物半導体基板上に直接形成された所
定の電極配線の下層に、前記所定の電極配線の底面積と
同一またはそれよりも大きな面積を有する不純物層を設
けたことを特徴とする半導体集積回路装置。 - 【請求項２】 化合物半導体基板上に直接形成された電
極配線が互いに隣接する領域において、その電極配線の
角部の下層に、互いに隣接する電極配線が電気的に接続
されない状態で不純物層を設けたことを特徴とする半導
体集積回路装置。 - 【請求項３】 化合物半導体基板上に直接形成された電
極配線が互いに隣接する領域において、その電極配線の
下層に、その電極配線の端部に沿って延在するような不
純物層を互いに隣接する電極配線が電気的に接続されな
い状態で設けたことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、前記不純物層を、前記化
合物半導体基板に形成された所定の素子を構成する素子
用不純物層を形成する際に同時に形成することを特徴と
する半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14316393A JPH0714989A (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14316393A JPH0714989A (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714989A true JPH0714989A (ja) | 1995-01-17 |
Family
ID=15332383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14316393A Pending JPH0714989A (ja) | 1993-06-15 | 1993-06-15 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714989A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542999A (en) * | 1978-09-14 | 1980-03-26 | Winkhaus Wolfgang | Character coincidence lock |
| US5942773A (en) * | 1996-06-04 | 1999-08-24 | Fujitsu Limited | Field effect transistor with reduced delay variation |
| US6200838B1 (en) | 1998-11-13 | 2001-03-13 | Fujitsu Quantum Devices Limited | Compound semiconductor device and method of manufacturing the same |
-
1993
- 1993-06-15 JP JP14316393A patent/JPH0714989A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542999A (en) * | 1978-09-14 | 1980-03-26 | Winkhaus Wolfgang | Character coincidence lock |
| US5942773A (en) * | 1996-06-04 | 1999-08-24 | Fujitsu Limited | Field effect transistor with reduced delay variation |
| US6200838B1 (en) | 1998-11-13 | 2001-03-13 | Fujitsu Quantum Devices Limited | Compound semiconductor device and method of manufacturing the same |
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