JPS5832270Y2 - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
- Publication number
- JPS5832270Y2 JPS5832270Y2 JP1976175112U JP17511276U JPS5832270Y2 JP S5832270 Y2 JPS5832270 Y2 JP S5832270Y2 JP 1976175112 U JP1976175112 U JP 1976175112U JP 17511276 U JP17511276 U JP 17511276U JP S5832270 Y2 JPS5832270 Y2 JP S5832270Y2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- chip
- ground
- electrodes
- ground electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【考案の詳細な説明】
本考案はＧａＡｓ （ガリウム・ヒ素）電界効果型トラ
ンジスタ（ＦＥＴ）特にそのリードの取出構造に関する
。
ンジスタ（ＦＥＴ）特にそのリードの取出構造に関する
。
一般にＦＥＴはソースＳ、ドレインＤ、ゲートＧの３つ
の電極を有するがこれらの各電極はリードワイヤを用い
てフエスアツプボンテ゛イング法により対応のパッケー
ジ端子に接続される。
の電極を有するがこれらの各電極はリードワイヤを用い
てフエスアツプボンテ゛イング法により対応のパッケー
ジ端子に接続される。
しかしながらリードワイヤを用いるとリードによるイン
ダクタンスの増加が伴いそれにより高周波特性が劣化す
るので特に高周波用トランジスタであるＧａ −Ａａ
（ガリウム・ヒ素）ＦＥＴの場合にはこの方式を用いる
ことは実用的ではない。
ダクタンスの増加が伴いそれにより高周波特性が劣化す
るので特に高周波用トランジスタであるＧａ −Ａａ
（ガリウム・ヒ素）ＦＥＴの場合にはこの方式を用いる
ことは実用的ではない。
特に接地端子のリードインダクタンスの増加は高周波特
性上好ましからざるものである。
性上好ましからざるものである。
更に、Ｇａ−ＡＳはＳｉに比して熱伝導率が低い為Ｇａ
ＡｓＦＥＴは５ｉＦＥＴに比して熱抵抗が高く有効な放
熱効果を有する構造にする必要がある。
ＡｓＦＥＴは５ｉＦＥＴに比して熱抵抗が高く有効な放
熱効果を有する構造にする必要がある。
本考案はフェイスダウンボンディング法を可能にするこ
とにより、フェイスアップポンチ゛イングでの欠点を除
去し、ＦＥＴの高周波特性及び信頼性を向上せさめると
共にリードの取出作業を簡単にすることを目的とする。
とにより、フェイスアップポンチ゛イングでの欠点を除
去し、ＦＥＴの高周波特性及び信頼性を向上せさめると
共にリードの取出作業を簡単にすることを目的とする。
以下添付図面に従って説明する。
第１図は本考案に係る電界効果型トランジスタの概略斜
視図でチップ１上には接地電極を含めて３種の電極が形
成される、図示の実施例ではソース電極Ｓが接地電極４
となっているソース接地ＦＥＴである。
視図でチップ１上には接地電極を含めて３種の電極が形
成される、図示の実施例ではソース電極Ｓが接地電極４
となっているソース接地ＦＥＴである。
ドレイン接地ＦＥＴ、ゲート接地ＦＥＴでも構わないこ
とは勿論である。
とは勿論である。
接地電極４は公知のメッキ法で形成される。
即ち、チップ表面にハンダなどで作った突起（バンブ）
形状としたものである。
形状としたものである。
バンブの材料としては金又は実走部上面を金で構成した
多層構成を用いる。
多層構成を用いる。
一方残りの２つの電極、例えばドレイン電極Ｄ３、ゲー
ト電極Ｇ２は公知のビームリードにより形成される。
ト電極Ｇ２は公知のビームリードにより形成される。
即ち、リード形成材料としては一般に金が使用され、チ
ップの外側へ延びた形態を取っている。
ップの外側へ延びた形態を取っている。
以上の如く構成したチップを基板（接地導体）に取付け
た実施例を第２図に示す。
た実施例を第２図に示す。
ＦＥＴのチップは内部に絶縁層を有するので３種の電極
は同一平面から取出す必要がある。
は同一平面から取出す必要がある。
即ち一般のバイポラトランジスタ等の場合のように例え
ば接地電極のみを下面からとりだすということができな
いのでＳ、Ｇ、Ｄの３電極ともチップの上面からとりだ
されている。
ば接地電極のみを下面からとりだすということができな
いのでＳ、Ｇ、Ｄの３電極ともチップの上面からとりだ
されている。
従ってこれをパツケツージのリード端子に接続する場合
には電極を形成しである方の上面を下にして基板１２上
に取付ける。
には電極を形成しである方の上面を下にして基板１２上
に取付ける。
基板１２にはリード端子１０．１０’が絶縁層１１゜１
１′を介して設けられている。
１′を介して設けられている。
更に基板１２は突起部１２′を有しチップの接地電極４
と直接液して放熱用接地導体を形成する。
と直接液して放熱用接地導体を形成する。
ビームリード２，３とリード端子１０’、１０との固着
は公知の如く例えば熱圧着により簡単に行い得る。
は公知の如く例えば熱圧着により簡単に行い得る。
第３図はパッケージ２０に封入した場合を示すもので接
続の仕方、各電極の固着法は第２図と全く同様である。
続の仕方、各電極の固着法は第２図と全く同様である。
同図においては第２図と対応する部品は同一番号で示し
である。
である。
第４図は第２図とは別の取付方を示すもので接地電極４
は放熱用テ゛イスク３２を備えたスタッド３０を有し該
スタッド３０はナツト３１により接地導体１２に固定さ
れる。
は放熱用テ゛イスク３２を備えたスタッド３０を有し該
スタッド３０はナツト３１により接地導体１２に固定さ
れる。
その後同様にビームリード２．３を夫々の外部端子１０
’、１０に固着する。
’、１０に固着する。
第５図は接地電極４を接地導体１２に接続しないで熱の
みを接地導体に逃がすようにする場合の取付方を示すも
ので第４図に示すテ゛イスク３２付スタッド３０の上面
には接地電極用外部リード４１を有する絶縁層４０が取
付けられている点を除き第４図と全く同様である。
みを接地導体に逃がすようにする場合の取付方を示すも
ので第４図に示すテ゛イスク３２付スタッド３０の上面
には接地電極用外部リード４１を有する絶縁層４０が取
付けられている点を除き第４図と全く同様である。
即ち、この絶縁層４０の上部に第４図に示すと同様にチ
ップ（第５図には示さず）がのせられその接地電極４が
絶縁層４０の対応部に形成されたメタライズ部４２に接
触せしめられる。
ップ（第５図には示さず）がのせられその接地電極４が
絶縁層４０の対応部に形成されたメタライズ部４２に接
触せしめられる。
従ってチップ接地電極はメタライズ部４２、外部リード
４１を介して外部にとりだされる（第４図の場合はスタ
ッド自体が接地電極のリードとなっている）。
４１を介して外部にとりだされる（第４図の場合はスタ
ッド自体が接地電極のリードとなっている）。
その他の電極の接続及び接地導体への取付けは第４図と
全く同様である。
全く同様である。
従って第５図の場合接地導体（図示せず）はもっばら放
熱用媒体として作用するものである。
熱用媒体として作用するものである。
第６図ａ、ｌ）図に本考案による他の実施例を示す。
第６図ａにチップの斜視図を、第６図すには第６図ａの
Ａ−Ａ’面での断面図を示す。
Ａ−Ａ’面での断面図を示す。
前記実施例では接地電極の突起部がＧａＡｓ表面に接し
て形成されたソース電極の真上に形成されているのに対
し、本実施例ではドレインＤ及びゲートＧのビームリー
ド領域を除くペレット表面全域に突起形状をもつ接地電
極を形成している。
て形成されたソース電極の真上に形成されているのに対
し、本実施例ではドレインＤ及びゲートＧのビームリー
ド領域を除くペレット表面全域に突起形状をもつ接地電
極を形成している。
ＧａＡｓ半絶縁性基板５上のＮ型ＧａＡｓ領域６にはソ
ース電極４′、ドレイン電極３′、ゲート電極２′が形
成される。
ース電極４′、ドレイン電極３′、ゲート電極２′が形
成される。
ソース及びドレイン電極４’、３’はＡｕ−Ｇｅ及びＡ
ｕの二層で形成され、ゲート電極２′はＡｌで作られて
いる。
ｕの二層で形成され、ゲート電極２′はＡｌで作られて
いる。
絶縁膜７はＳｉＯ２又は５１３Ｎ４で形成されソース電
極４′上に設けられた開穴部７′を除きペレット全面を
おおい、接地電極４とゲート電極２′及びドレイン電極
３′との接触を防止している。
極４′上に設けられた開穴部７′を除きペレット全面を
おおい、接地電極４とゲート電極２′及びドレイン電極
３′との接触を防止している。
接地電極４はＡｕをメッキ法にて３０μ程度の厚さに形
成されている。
成されている。
絶縁膜８は前記絶縁膜７と同様ＳｉＯ２又はＳｉ３Ｎ４
で作られ、メサエッチによる凹部を埋めてペレット表面
を平たんにする為のものである。
で作られ、メサエッチによる凹部を埋めてペレット表面
を平たんにする為のものである。
接地電極を除く他の２’、３’は前記実施例と同様厚さ
１０μ程度のビームリードで形成されている。
１０μ程度のビームリードで形成されている。
本実施例によれば、ペレット表面の広域にわたって接地
電極が形成されている為に放熱効果が特に優れていると
共に、第２図に示すチップ固着の際接地電極と他電極の
接触を室完全に防止できる。
電極が形成されている為に放熱効果が特に優れていると
共に、第２図に示すチップ固着の際接地電極と他電極の
接触を室完全に防止できる。
更に突起部表面積が広がる為に接地電極の接地導体への
接続強度が向上する。
接続強度が向上する。
以上に記載した如く本考案によれば接地電極のみが突起
状の電極として形成されその他の電極はビームリードと
して形成されるので次の様な効果を奏する。
状の電極として形成されその他の電極はビームリードと
して形成されるので次の様な効果を奏する。
１、ワイヤレスボンディングであるためにリードインダ
クタンスが低く高周波特性に優れる。
クタンスが低く高周波特性に優れる。
従ってＧａ −ＡｓＦＥＴに本考案を適用するのが最も
好ましい。
好ましい。
２、チップの表面より接地導体に放熱するようになって
いるので熱抵抗が低下し、信頼性の向上及び高出力化が
計れる。
いるので熱抵抗が低下し、信頼性の向上及び高出力化が
計れる。
３、外部端子との接続の際接地電極の接続位置と他の電
極の接続位置の間かくが比較的大きくとれ、作業性が向
上する。
極の接続位置の間かくが比較的大きくとれ、作業性が向
上する。
また特に外部端子としてＡｕを用いればチップ電極との
固着が熱圧着により容易に行い得る。
固着が熱圧着により容易に行い得る。
４、チップ単体でハイブリット基板等への接続が容易に
行えるためパッケージの寄生容量が除かれ高周波特性の
向上が計れる。
行えるためパッケージの寄生容量が除かれ高周波特性の
向上が計れる。
５、接地電極の突出高さをビームリードの板厚よりも大
きくしておけばビームリードが接地導体に接触してショ
ートする危険性はなくなる。
きくしておけばビームリードが接地導体に接触してショ
ートする危険性はなくなる。
第１図は本考案に係る電界効果型トランジスタＦＥＴの
斜視図、第２図は第１図のＦＥＴを接地導体に取付けた
状態で示す断面図、第３図は第１図のＦＥＴをパッケー
ジに封入した状態で示す斜視図、第４図は第２図の変形
を示す図、第５図は第４図の変形を示す図、第６図ａは
チップの斜視図、第６図すは第６図ａ（７）Ａ−Ａ’断
面図。 １・・・・・・チップ、２，３．４・・・・・・チップ
電極、１２・・・・・・接地導体。
斜視図、第２図は第１図のＦＥＴを接地導体に取付けた
状態で示す断面図、第３図は第１図のＦＥＴをパッケー
ジに封入した状態で示す斜視図、第４図は第２図の変形
を示す図、第５図は第４図の変形を示す図、第６図ａは
チップの斜視図、第６図すは第６図ａ（７）Ａ−Ａ’断
面図。 １・・・・・・チップ、２，３．４・・・・・・チップ
電極、１２・・・・・・接地導体。
Claims (1)
- 接地電極を含む少なくとも３種の電極を同一平面上に有
するチップの接地電極をバンブ電極とすると共に他の電
極をビームリードによるビーム電極とし、上記チップの
バンプ電極が当該チップが塔載される接地導体と一体化
され放熱用接地導体を形成するように構成したことを特
徴とする電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1976175112U JPS5832270Y2 (ja) | 1976-12-28 | 1976-12-28 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1976175112U JPS5832270Y2 (ja) | 1976-12-28 | 1976-12-28 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53106674U JPS53106674U (ja) | 1978-08-26 |
| JPS5832270Y2 true JPS5832270Y2 (ja) | 1983-07-18 |
Family
ID=29182364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1976175112U Expired JPS5832270Y2 (ja) | 1976-12-28 | 1976-12-28 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832270Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167064A (ja) * | 1974-12-09 | 1976-06-10 | Nippon Electric Co |
-
1976
- 1976-12-28 JP JP1976175112U patent/JPS5832270Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167064A (ja) * | 1974-12-09 | 1976-06-10 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53106674U (ja) | 1978-08-26 |
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