JPH10321762A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10321762A JPH10321762A JP12557197A JP12557197A JPH10321762A JP H10321762 A JPH10321762 A JP H10321762A JP 12557197 A JP12557197 A JP 12557197A JP 12557197 A JP12557197 A JP 12557197A JP H10321762 A JPH10321762 A JP H10321762A
- Authority
- JP
- Japan
- Prior art keywords
- semi
- insulating substrate
- bonding pad
- semiconductor device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 半絶縁性基板上に形成される能動素子及び受
動素子の小型化によることなく、半導体装置の小型化を
図る。 【解決手段】 半絶縁性基板１００の第１の面には、能
動素子としてのＭＥＳＦＥＴ１０１と、第１のボンディ
ングパッド１０３及び第２のボンディングパッド１０４
とが形成されている。半絶縁性基板１００の第２の面に
は、受動素子としての、スパイラル型のインダクター１
０５、スタック型のキャパシター１０６及び金属薄膜よ
りなる薄膜抵抗１０７が形成されている。第１のボンデ
ィングパッド１０３とリード１２３とは第１のバンプ１
２１により接合され、第２のボンディングパッド１０４
とヒートシンク１２４とは第２のバンプ１２２により接
合されている。半絶縁性基板１００及びヒートシンク１
２４と、リード１２３の内部側は樹脂パッケージ１２５
により封止されている。
動素子の小型化によることなく、半導体装置の小型化を
図る。 【解決手段】 半絶縁性基板１００の第１の面には、能
動素子としてのＭＥＳＦＥＴ１０１と、第１のボンディ
ングパッド１０３及び第２のボンディングパッド１０４
とが形成されている。半絶縁性基板１００の第２の面に
は、受動素子としての、スパイラル型のインダクター１
０５、スタック型のキャパシター１０６及び金属薄膜よ
りなる薄膜抵抗１０７が形成されている。第１のボンデ
ィングパッド１０３とリード１２３とは第１のバンプ１
２１により接合され、第２のボンディングパッド１０４
とヒートシンク１２４とは第２のバンプ１２２により接
合されている。半絶縁性基板１００及びヒートシンク１
２４と、リード１２３の内部側は樹脂パッケージ１２５
により封止されている。
Description
【０００１】
【発明が属する技術分野】本発明は、半絶縁性基板の上
に形成された能動素子を有する半導体装置、例えば、半
絶縁性基板上に形成されたＭＥＳＦＥＴを有する高周波
用半導体集積回路装置に関する。
に形成された能動素子を有する半導体装置、例えば、半
絶縁性基板上に形成されたＭＥＳＦＥＴを有する高周波
用半導体集積回路装置に関する。
【０００２】
【従来の技術】近年、小型化及び高性能化された移動体
通信の端末機器の普及が急速に進歩しており、この進歩
に大きく貢献した技術として、高性能な電池の開発と、
高性能な電界効果型トランジスタを有するＩＣ、特に砒
化ガリウム（ＧａＡｓ）よりなる基板上に形成されたＭ
ＥＳＦＥＴを有するＭＭＩＣ（Microwave Monolisic I
C）の開発とが挙げられる。
通信の端末機器の普及が急速に進歩しており、この進歩
に大きく貢献した技術として、高性能な電池の開発と、
高性能な電界効果型トランジスタを有するＩＣ、特に砒
化ガリウム（ＧａＡｓ）よりなる基板上に形成されたＭ
ＥＳＦＥＴを有するＭＭＩＣ（Microwave Monolisic I
C）の開発とが挙げられる。
【０００３】ＧａＡｓよりなる基板上に形成されたＭＥ
ＳＦＥＴは低電圧動作性、高利得性、高効率性、低雑音
性及び低歪み性等の高周波特性に関して優れた性能を発
揮するので、ＧａＡｓよりなる基板上に形成されたＭＥ
ＳＦＥＴ、周辺高周波回路及び電源回路等が集積化され
てなるＭＭＩＣは、移動体通信の端末機器における送信
用アンプや受信用アンプとして広く普及している。
ＳＦＥＴは低電圧動作性、高利得性、高効率性、低雑音
性及び低歪み性等の高周波特性に関して優れた性能を発
揮するので、ＧａＡｓよりなる基板上に形成されたＭＥ
ＳＦＥＴ、周辺高周波回路及び電源回路等が集積化され
てなるＭＭＩＣは、移動体通信の端末機器における送信
用アンプや受信用アンプとして広く普及している。
【０００４】以下、ＧａＡｓよりなる基板上に形成され
たＭＥＳＦＥＴ、周辺高周波回路及び電源回路等が集積
化されてなる従来のＭＭＩＣについて図面を参照しなが
ら説明する。
たＭＥＳＦＥＴ、周辺高周波回路及び電源回路等が集積
化されてなる従来のＭＭＩＣについて図面を参照しなが
ら説明する。
【０００５】図７は、従来のＭＭＩＣ２０の断面構造を
示している。図７に示すように、ＧａＡｓよりなる半絶
縁性基板１０の表面には、能動素子としてのＭＥＳＦＥ
Ｔ１１と、受動素子としての、不純物の注入領域よりな
る注入抵抗１２、金属薄膜よりなる薄膜抵抗１３、スパ
イラル型のインダクター１４及びスタック型のキャパシ
ター１５とが形成されており、これらの能動素子及び受
動素子は表面保護膜１６により覆われている。また、半
絶縁性基板１０の表面上の周縁部には、ボンディングワ
イヤが接合されるボンディングパッド１７が形成されて
いる。
示している。図７に示すように、ＧａＡｓよりなる半絶
縁性基板１０の表面には、能動素子としてのＭＥＳＦＥ
Ｔ１１と、受動素子としての、不純物の注入領域よりな
る注入抵抗１２、金属薄膜よりなる薄膜抵抗１３、スパ
イラル型のインダクター１４及びスタック型のキャパシ
ター１５とが形成されており、これらの能動素子及び受
動素子は表面保護膜１６により覆われている。また、半
絶縁性基板１０の表面上の周縁部には、ボンディングワ
イヤが接合されるボンディングパッド１７が形成されて
いる。
【０００６】一方、半絶縁性基板１０の裏面には、接地
となる金等の金属メッキ層１８が全面に亘って形成され
ており、ＭＥＳＦＥＴ１１のソース側と金属メッキ層１
８とは、半絶縁性基板１０を貫通して延びるバイヤホー
ル１９に充填された導電材により電気的に接続されてい
る。
となる金等の金属メッキ層１８が全面に亘って形成され
ており、ＭＥＳＦＥＴ１１のソース側と金属メッキ層１
８とは、半絶縁性基板１０を貫通して延びるバイヤホー
ル１９に充填された導電材により電気的に接続されてい
る。
【０００７】図８は、例えば、T.KUNIHISA等の「High e
fficiency、low adjacent channelleakage GaAs power
MMIC for digital cordless telephone」IEEE Microwav
e and Millimeter-wave Monolithic Circuits Symposiu
m、Digest、IV-3、pp.55-58、1994等に開示されており、図
７に示した従来のＭＭＩＣ２０が実装されてなる半導体
装置の断面構造を示している。図８に示すように、ＭＭ
ＩＣ２０はヒートシンク２１の上に実装されており、Ｍ
ＭＩＣ２０とヒートシンク２１とは半田２２により接合
されている。ＭＭＩＣ２０のボンディングパッド１６と
リード２３とはボンディングワイヤ２４により接続され
ており、ＭＭＩＣ２０、ヒートシンク２１、ボンディン
グワイヤ２４及びリード２３の内部側は樹脂パッケージ
２５により封止されている。
fficiency、low adjacent channelleakage GaAs power
MMIC for digital cordless telephone」IEEE Microwav
e and Millimeter-wave Monolithic Circuits Symposiu
m、Digest、IV-3、pp.55-58、1994等に開示されており、図
７に示した従来のＭＭＩＣ２０が実装されてなる半導体
装置の断面構造を示している。図８に示すように、ＭＭ
ＩＣ２０はヒートシンク２１の上に実装されており、Ｍ
ＭＩＣ２０とヒートシンク２１とは半田２２により接合
されている。ＭＭＩＣ２０のボンディングパッド１６と
リード２３とはボンディングワイヤ２４により接続され
ており、ＭＭＩＣ２０、ヒートシンク２１、ボンディン
グワイヤ２４及びリード２３の内部側は樹脂パッケージ
２５により封止されている。
【０００８】
【発明が解決しようとする課題】ところで、ＭＭＩＣが
移動体通信の端末機器における送信用アンプや受信用ア
ンプとして一層広く普及するためには、ＭＭＩＣが搭載
されてなる半導体装置の小型化が望まれる。ＭＭＩＣが
搭載されてなる従来の半導体装置の小型化を図るために
は、半絶縁性基板の上に形成されている能動素子及び受
動素子を小型化する必要がある。そして、能動素子及び
受動素子の小型化のためには、能動素子及び受動素子の
設計ルールのより一層の微細化が必要になる。
移動体通信の端末機器における送信用アンプや受信用ア
ンプとして一層広く普及するためには、ＭＭＩＣが搭載
されてなる半導体装置の小型化が望まれる。ＭＭＩＣが
搭載されてなる従来の半導体装置の小型化を図るために
は、半絶縁性基板の上に形成されている能動素子及び受
動素子を小型化する必要がある。そして、能動素子及び
受動素子の小型化のためには、能動素子及び受動素子の
設計ルールのより一層の微細化が必要になる。
【０００９】ところが、設計ルールの微細化は進展して
いるものの、短期間における設計ルールの一層の微細化
は困難であるため、能動素子及び受動素子の小型化によ
って、ＭＭＩＣが搭載されてなる半導体装置の小型化を
図ることは容易ではない。
いるものの、短期間における設計ルールの一層の微細化
は困難であるため、能動素子及び受動素子の小型化によ
って、ＭＭＩＣが搭載されてなる半導体装置の小型化を
図ることは容易ではない。
【００１０】前記に鑑み、本発明は、半絶縁性基板上に
形成される能動素子及び受動素子の小型化によることな
く、半導体装置の小型化を図ることを目的とする。
形成される能動素子及び受動素子の小型化によることな
く、半導体装置の小型化を図ることを目的とする。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、能動素子及び受動素子を半絶縁性基板の
両面に分散して形成すると共に、半絶縁性基板のボンデ
ィングパッドと、リード又は基板上の配線とをバンプに
より接続するものである。
め、本発明は、能動素子及び受動素子を半絶縁性基板の
両面に分散して形成すると共に、半絶縁性基板のボンデ
ィングパッドと、リード又は基板上の配線とをバンプに
より接続するものである。
【００１２】本発明に係る第１の半導体装置は、半絶縁
性基板と、半絶縁性基板の第１の面に形成された能動素
子と、半絶縁性基板の第１の面と反対側の第２の面に形
成された受動素子と、半絶縁性基板の第１の面の周縁部
に形成された周縁ボンディングパッドと、周縁ボンディ
ングパッドにバンプを介して接合されたリードとを備え
ている。
性基板と、半絶縁性基板の第１の面に形成された能動素
子と、半絶縁性基板の第１の面と反対側の第２の面に形
成された受動素子と、半絶縁性基板の第１の面の周縁部
に形成された周縁ボンディングパッドと、周縁ボンディ
ングパッドにバンプを介して接合されたリードとを備え
ている。
【００１３】第１の半導体装置によると、半絶縁性基板
の第１の面に能動素子が形成されていると共に第２の面
に受動素子が形成されているため、つまり、能動素子及
び受動素子が半絶縁性基板の両面に分散して形成されて
いるため、半絶縁性基板の面積を低減することができ
る。また、周縁ボンディングパッドとリードとをバンプ
を介して接合するため、リードの内側部分を半絶縁性基
板の外形よりも内側に位置させることができる。
の第１の面に能動素子が形成されていると共に第２の面
に受動素子が形成されているため、つまり、能動素子及
び受動素子が半絶縁性基板の両面に分散して形成されて
いるため、半絶縁性基板の面積を低減することができ
る。また、周縁ボンディングパッドとリードとをバンプ
を介して接合するため、リードの内側部分を半絶縁性基
板の外形よりも内側に位置させることができる。
【００１４】第１の半導体装置は、半絶縁性基板の第１
の面の中央部に形成された中央ボンディングパッドと、
中央ボンディングパッドにバンプを介して接合されたヒ
ートシンクとをさらに備えていることが好ましい。
の面の中央部に形成された中央ボンディングパッドと、
中央ボンディングパッドにバンプを介して接合されたヒ
ートシンクとをさらに備えていることが好ましい。
【００１５】第１の半導体装置においては、周縁ボンデ
ィングパッドとリードとをバンプを介して接合するた
め、周縁ボンディングパッドとリードとを接続するボン
ディングワイヤが不要になるので、周縁ボンディングパ
ッドの下側にヒートシンクが存在しなくてもよい。
ィングパッドとリードとをバンプを介して接合するた
め、周縁ボンディングパッドとリードとを接続するボン
ディングワイヤが不要になるので、周縁ボンディングパ
ッドの下側にヒートシンクが存在しなくてもよい。
【００１６】この場合、第１の半導体装置は、半絶縁性
基板及びヒートシンクと、リードの一部とを封止する樹
脂パッケージをさらに備えていることが好ましい。
基板及びヒートシンクと、リードの一部とを封止する樹
脂パッケージをさらに備えていることが好ましい。
【００１７】本発明に係る第２の半導体装置は、半絶縁
性基板と、半絶縁性基板の第１の面に形成された能動素
子と、半絶縁性基板の第１の面と反対側の第２の面に形
成された受動素子と、半絶縁性基板の第１の面に形成さ
れたボンディングパッドと、表面に配線が形成されてい
る基板と、基板の配線とボンディングパッドとを接続す
るバンプとを備えている。
性基板と、半絶縁性基板の第１の面に形成された能動素
子と、半絶縁性基板の第１の面と反対側の第２の面に形
成された受動素子と、半絶縁性基板の第１の面に形成さ
れたボンディングパッドと、表面に配線が形成されてい
る基板と、基板の配線とボンディングパッドとを接続す
るバンプとを備えている。
【００１８】第２の半導体装置によると、半絶縁性基板
の第１の面に能動素子が形成されていると共に第２の面
に受動素子が形成されているため、つまり、能動素子及
び受動素子が半絶縁性基板の両面に分散して形成されて
いるため、半絶縁性基板の面積を低減することができ
る。また、ボンディングパッドと基板の配線とをバンプ
を介して接合するため、ボンディングパッドと基板の配
線とを接続するボンディングワイヤが不要になる。
の第１の面に能動素子が形成されていると共に第２の面
に受動素子が形成されているため、つまり、能動素子及
び受動素子が半絶縁性基板の両面に分散して形成されて
いるため、半絶縁性基板の面積を低減することができ
る。また、ボンディングパッドと基板の配線とをバンプ
を介して接合するため、ボンディングパッドと基板の配
線とを接続するボンディングワイヤが不要になる。
【００１９】本発明に係る第３の半導体装置は、半絶縁
性基板と、半絶縁性基板の第１の面に形成された能動素
子と、半絶縁性基板の第１の面と反対側の第２の面に形
成された受動素子と、半絶縁性基板の第２の面の周縁部
に形成された周縁ボンディングパッドと、周縁ボンディ
ングパッドにバンプを介して接合されたリードとを備え
ている。
性基板と、半絶縁性基板の第１の面に形成された能動素
子と、半絶縁性基板の第１の面と反対側の第２の面に形
成された受動素子と、半絶縁性基板の第２の面の周縁部
に形成された周縁ボンディングパッドと、周縁ボンディ
ングパッドにバンプを介して接合されたリードとを備え
ている。
【００２０】第３の半導体装置によると、半絶縁性基板
の第１の面に能動素子が形成されていると共に第２の面
に受動素子が形成されているため、つまり、能動素子及
び受動素子が半絶縁性基板の両面に分散して形成されて
いるため、半絶縁性基板の面積を低減することができ
る。また、周縁ボンディングパッドとリードとをバンプ
を介して接合するため、リードの内側部分を半絶縁性基
板の外形よりも内側に位置させることができる。
の第１の面に能動素子が形成されていると共に第２の面
に受動素子が形成されているため、つまり、能動素子及
び受動素子が半絶縁性基板の両面に分散して形成されて
いるため、半絶縁性基板の面積を低減することができ
る。また、周縁ボンディングパッドとリードとをバンプ
を介して接合するため、リードの内側部分を半絶縁性基
板の外形よりも内側に位置させることができる。
【００２１】第３の半導体装置は、半絶縁性基板の第２
の面の中央部に形成された中央ボンディングパッドと、
中央ボンディングパッドにバンプを介して接合されたヒ
ートシンクとをさらに備えていることが好ましい。
の面の中央部に形成された中央ボンディングパッドと、
中央ボンディングパッドにバンプを介して接合されたヒ
ートシンクとをさらに備えていることが好ましい。
【００２２】第３の半導体装置においては、周縁ボンデ
ィングパッドとリードとをバンプを介して接合するた
め、周縁ボンディングパッドとリードとを接続するボン
ディングワイヤが不要になるので、周縁ボンディングパ
ッドの下側にヒートシンクが存在しなくてもよい。
ィングパッドとリードとをバンプを介して接合するた
め、周縁ボンディングパッドとリードとを接続するボン
ディングワイヤが不要になるので、周縁ボンディングパ
ッドの下側にヒートシンクが存在しなくてもよい。
【００２３】この場合、半絶縁性基板及びヒートシンク
と、リードの一部とを封止する樹脂パッケージをさらに
備えていることが好ましい。
と、リードの一部とを封止する樹脂パッケージをさらに
備えていることが好ましい。
【００２４】本発明に係る第４の半導体装置は、半絶縁
性基板と、半絶縁性基板の第１の面に形成された能動素
子と、半絶縁性基板の第１の面と反対側の第２の面に形
成された受動素子と、半絶縁性基板の第２の面に形成さ
れたボンディングパッドと、表面に配線が形成されてい
る基板と、基板の配線とボンディングパッドとを接続す
るバンプとを備えている。
性基板と、半絶縁性基板の第１の面に形成された能動素
子と、半絶縁性基板の第１の面と反対側の第２の面に形
成された受動素子と、半絶縁性基板の第２の面に形成さ
れたボンディングパッドと、表面に配線が形成されてい
る基板と、基板の配線とボンディングパッドとを接続す
るバンプとを備えている。
【００２５】第４の半導体装置によると、半絶縁性基板
の第１の面に能動素子が形成されていると共に第２の面
に受動素子が形成されているため、つまり、能動素子及
び受動素子が半絶縁性基板の両面に分散して形成されて
いるため、半絶縁性基板の面積を低減することができ
る。また、ボンディングパッドと基板の配線とをバンプ
を介して接合するため、ボンディングパッドと基板の配
線とを接続するボンディングワイヤが不要になる。
の第１の面に能動素子が形成されていると共に第２の面
に受動素子が形成されているため、つまり、能動素子及
び受動素子が半絶縁性基板の両面に分散して形成されて
いるため、半絶縁性基板の面積を低減することができ
る。また、ボンディングパッドと基板の配線とをバンプ
を介して接合するため、ボンディングパッドと基板の配
線とを接続するボンディングワイヤが不要になる。
【００２６】第１〜第４の半導体装置において、受動素
子は、スパイラル型のインダクター又はスタック型のキ
ャパシターであることが好ましい。
子は、スパイラル型のインダクター又はスタック型のキ
ャパシターであることが好ましい。
【００２７】
（第１の実施形態）図１は、本発明の第１の実施形態に
係る半導体装置としてのＧａＡｓ基板の上に形成された
ＭＭＩＣ１２０Ａの断面構造を示している。
係る半導体装置としてのＧａＡｓ基板の上に形成された
ＭＭＩＣ１２０Ａの断面構造を示している。
【００２８】図１に示すように、ＧａＡｓよりなる半絶
縁性基板１００の第１の面（図１における上面）には、
能動素子としてのＭＥＳＦＥＴ１０１と、不純物の注入
領域よりなる受動素子としての注入抵抗１０２とが形成
されている。また、半絶縁性基板１００の第１の面に
は、周縁部に電源又は信号用の第１のボンディングパッ
ド１０３が形成されていると共に、中央部には接地用の
第２のボンディングパッド１０４が形成されている。さ
らに、半絶縁性基板１００の第１の面における第１のボ
ンディングパッド１０３及び第２のボンディングパッド
１０４を除く全領域は保護膜１０８により覆われてい
る。
縁性基板１００の第１の面（図１における上面）には、
能動素子としてのＭＥＳＦＥＴ１０１と、不純物の注入
領域よりなる受動素子としての注入抵抗１０２とが形成
されている。また、半絶縁性基板１００の第１の面に
は、周縁部に電源又は信号用の第１のボンディングパッ
ド１０３が形成されていると共に、中央部には接地用の
第２のボンディングパッド１０４が形成されている。さ
らに、半絶縁性基板１００の第１の面における第１のボ
ンディングパッド１０３及び第２のボンディングパッド
１０４を除く全領域は保護膜１０８により覆われてい
る。
【００２９】一方、半絶縁性基板１００の第２の面（図
１における下面）には、受動素子としての、スパイラル
型のインダクター１０５、スタック型のキャパシター１
０６及び金属薄膜よりなる薄膜抵抗１０７がそれぞれ形
成されている。
１における下面）には、受動素子としての、スパイラル
型のインダクター１０５、スタック型のキャパシター１
０６及び金属薄膜よりなる薄膜抵抗１０７がそれぞれ形
成されている。
【００３０】半絶縁性基板１００を基板厚さ方向に貫通
するように第１のバイヤホール１１１及び第２のバイヤ
ホール１１２が形成されており、第１のバイヤホール１
１１に充填された導電材によって、ＭＥＳＦＥＴ１０１
のソース側と、キャパシター１０６の一方側の電極及び
薄膜抵抗１０７の一端部とが電気的に接続され、また、
第２のバイヤホール１１２に充填された導電材によっ
て、注入抵抗１０２の一端部とインダクター１０５の一
端部とが電気的に接続されている。また、ＭＥＳＦＥＴ
１０１のドレイン側と第１のボンディングパッド１０３
とは金属配線により電気的に接続され、注入抵抗１０２
の他端部と第１のボンディングパッド１０３とは金属配
線により電気的に接続されている。
するように第１のバイヤホール１１１及び第２のバイヤ
ホール１１２が形成されており、第１のバイヤホール１
１１に充填された導電材によって、ＭＥＳＦＥＴ１０１
のソース側と、キャパシター１０６の一方側の電極及び
薄膜抵抗１０７の一端部とが電気的に接続され、また、
第２のバイヤホール１１２に充填された導電材によっ
て、注入抵抗１０２の一端部とインダクター１０５の一
端部とが電気的に接続されている。また、ＭＥＳＦＥＴ
１０１のドレイン側と第１のボンディングパッド１０３
とは金属配線により電気的に接続され、注入抵抗１０２
の他端部と第１のボンディングパッド１０３とは金属配
線により電気的に接続されている。
【００３１】図２は、第１の実施形態に係るＭＭＩＣ１
２０Ａが樹脂パッケージ１２５に実装されてなる半導体
装置の断面構造を示している。尚、図２において、図１
に示したＭＭＩＣ１２０Ａは上下が逆に示されている。
２０Ａが樹脂パッケージ１２５に実装されてなる半導体
装置の断面構造を示している。尚、図２において、図１
に示したＭＭＩＣ１２０Ａは上下が逆に示されている。
【００３２】図２に示すように、第１のボンディングパ
ッド１０３の上には第１のバンプ１２１が形成されてい
ると共に、第２のボンディングパッド１０４の上には第
２のバンプ１２２がそれぞれ形成されており、第１のバ
ンプ１２１はリード１２３に接合されていると共に第２
のバンプ１２２はヒートシンク１２４に接合されてい
る。ＭＭＩＣ１２０Ａ、リード１２３及びヒートシンク
１２４は樹脂パッケージ１２５に、ヒートシンク１２４
の底面が露出するように封止されている。
ッド１０３の上には第１のバンプ１２１が形成されてい
ると共に、第２のボンディングパッド１０４の上には第
２のバンプ１２２がそれぞれ形成されており、第１のバ
ンプ１２１はリード１２３に接合されていると共に第２
のバンプ１２２はヒートシンク１２４に接合されてい
る。ＭＭＩＣ１２０Ａ、リード１２３及びヒートシンク
１２４は樹脂パッケージ１２５に、ヒートシンク１２４
の底面が露出するように封止されている。
【００３３】これらの構成により、第１のボンディング
パッド１０３がリード１２３に電気的に接続され、第２
のボンディングパッド１０４がヒートシンク１２４に電
気的に接続されていると共に、ＭＭＩＣ１２０Ａは樹脂
パッケージ１２５に実装されている。
パッド１０３がリード１２３に電気的に接続され、第２
のボンディングパッド１０４がヒートシンク１２４に電
気的に接続されていると共に、ＭＭＩＣ１２０Ａは樹脂
パッケージ１２５に実装されている。
【００３４】図３は、第１の実施形態に係るＭＭＩＣ１
２０Ａがセラミック基板１３０に実装されてなる半導体
装置の断面構造を示している。尚、図３においても、図
１に示したＭＭＩＣ１２０は上下が逆に示されている。
２０Ａがセラミック基板１３０に実装されてなる半導体
装置の断面構造を示している。尚、図３においても、図
１に示したＭＭＩＣ１２０は上下が逆に示されている。
【００３５】図３に示すように、電源回路や高周波回路
等が形成されたセラミック基板１３０上には、電源電圧
又は信号を印加するための第１の配線１３１及び接地用
の第２の配線１３２が形成されている。セラミック基板
１３０には基板厚さ方向に貫通するバイヤホール１３３
が形成されており、第２の配線１３２はバイヤホール１
３３に充填された導電材を介してセラミック基板１３０
の底面側と電気的に接続されている。また、第１のバン
プ１２１が第１の配線１３１に接合されていると共に第
２のバンプ１２２が第２の配線１３２に接合されてお
り、これらの構成により、第１のボンディングパッド１
０３が第１の配線１３２に電気的に接続され、第２のボ
ンディングパッド１０４が第２の配線１３２に電気的に
接続されていると共に、ＭＭＩＣ１２０Ａはセラミック
基板１３０に実装されている。
等が形成されたセラミック基板１３０上には、電源電圧
又は信号を印加するための第１の配線１３１及び接地用
の第２の配線１３２が形成されている。セラミック基板
１３０には基板厚さ方向に貫通するバイヤホール１３３
が形成されており、第２の配線１３２はバイヤホール１
３３に充填された導電材を介してセラミック基板１３０
の底面側と電気的に接続されている。また、第１のバン
プ１２１が第１の配線１３１に接合されていると共に第
２のバンプ１２２が第２の配線１３２に接合されてお
り、これらの構成により、第１のボンディングパッド１
０３が第１の配線１３２に電気的に接続され、第２のボ
ンディングパッド１０４が第２の配線１３２に電気的に
接続されていると共に、ＭＭＩＣ１２０Ａはセラミック
基板１３０に実装されている。
【００３６】（第２の実施形態）図４は、本発明の第２
の実施形態に係る半導体装置としてのＧａＡｓ基板の上
に形成されたＭＭＩＣ１２０Ｂの断面構造を示してい
る。
の実施形態に係る半導体装置としてのＧａＡｓ基板の上
に形成されたＭＭＩＣ１２０Ｂの断面構造を示してい
る。
【００３７】図４に示すように、ＧａＡｓよりなる半絶
縁性基板１００の第１の面（図４における下面）には、
能動素子としてのＭＥＳＦＥＴ１０１と、不純物の注入
領域よりなる受動素子としての注入抵抗１０２とが形成
されており、半絶縁性基板１００の第１の面の全領域は
保護膜１０８により覆われている。
縁性基板１００の第１の面（図４における下面）には、
能動素子としてのＭＥＳＦＥＴ１０１と、不純物の注入
領域よりなる受動素子としての注入抵抗１０２とが形成
されており、半絶縁性基板１００の第１の面の全領域は
保護膜１０８により覆われている。
【００３８】一方、半絶縁性基板１００の第２の面（図
４における上面）には、受動素子としてのスパイラル型
のインダクター１０５及びスタック型のキャパシター１
０６と、電源又は信号用の第１のボンディングパッド１
０３及び接地用の第２のボンディングパッド１０４とが
それぞれ形成されている。尚、半絶縁性基板１００の第
２の面には、金属薄膜よりなる薄膜抵抗が形成されてい
るが、図４においては図示されていない。
４における上面）には、受動素子としてのスパイラル型
のインダクター１０５及びスタック型のキャパシター１
０６と、電源又は信号用の第１のボンディングパッド１
０３及び接地用の第２のボンディングパッド１０４とが
それぞれ形成されている。尚、半絶縁性基板１００の第
２の面には、金属薄膜よりなる薄膜抵抗が形成されてい
るが、図４においては図示されていない。
【００３９】半絶縁性基板１００を基板厚さ方向に貫通
するように第１のバイヤホール１１１、第２のバイヤホ
ール１１２、第３のバイヤホール１１３及び第４のバイ
ヤホール１１４が形成されている。第１のバイヤホール
１１１に充填された導電材によって、ＭＥＳＦＥＴ１０
１のソース側と、キャパシター１０６の一方側の電極及
び第２のボンディングパッド１０４とが電気的に接続さ
れ、第２のバイヤホール１１２に充填された導電材によ
って、注入抵抗１０２の一端部とインダクター１０５の
一端部とが電気的に接続され、第３のバイヤホール１１
３に充填された導電材によって、ＭＥＳＦＥＴ１０１の
ドレイン側と第１のボンディングパッド１０３とが電気
的に接続され、第４のバイヤホール１１４に充填された
導電材によって、注入抵抗１０２の他端部と第１のボン
ディングパッド１０３とが電気的に接続されている。
するように第１のバイヤホール１１１、第２のバイヤホ
ール１１２、第３のバイヤホール１１３及び第４のバイ
ヤホール１１４が形成されている。第１のバイヤホール
１１１に充填された導電材によって、ＭＥＳＦＥＴ１０
１のソース側と、キャパシター１０６の一方側の電極及
び第２のボンディングパッド１０４とが電気的に接続さ
れ、第２のバイヤホール１１２に充填された導電材によ
って、注入抵抗１０２の一端部とインダクター１０５の
一端部とが電気的に接続され、第３のバイヤホール１１
３に充填された導電材によって、ＭＥＳＦＥＴ１０１の
ドレイン側と第１のボンディングパッド１０３とが電気
的に接続され、第４のバイヤホール１１４に充填された
導電材によって、注入抵抗１０２の他端部と第１のボン
ディングパッド１０３とが電気的に接続されている。
【００４０】図５は、第２の実施形態に係るＭＭＩＣ１
２０Ｂが樹脂パッケージ１２５に実装されてなる半導体
装置の断面構造を示している。尚、図５において、図４
に示したＭＭＩＣ１２０Ｂは上下が逆に示されている。
２０Ｂが樹脂パッケージ１２５に実装されてなる半導体
装置の断面構造を示している。尚、図５において、図４
に示したＭＭＩＣ１２０Ｂは上下が逆に示されている。
【００４１】図５に示すように、第１のボンディングパ
ッド１０３の上には第１のバンプ１２１が形成されてい
ると共に、第２のボンディングパッド１０４の上には第
２のバンプ１２２がそれぞれ形成されており、第１のバ
ンプ１２１はリード１２３に接合されていると共に第２
のバンプ１２２はヒートシンク１２４に接合されてい
る。ＭＭＩＣ１２０Ｂ、リード１２３及びヒートシンク
１２４は樹脂パッケージ１２５に、ヒートシンク１２４
の底面が露出するように封止されている。これらの構成
により、第１のボンディングパッド１０３がリード１２
４に電気的に接続され、第２のボンディングパッド１０
４がヒートシンク１２４に電気的に接続されていると共
に、ＭＭＩＣ１２０Ｂは樹脂パッケージ１２５に実装さ
れている。
ッド１０３の上には第１のバンプ１２１が形成されてい
ると共に、第２のボンディングパッド１０４の上には第
２のバンプ１２２がそれぞれ形成されており、第１のバ
ンプ１２１はリード１２３に接合されていると共に第２
のバンプ１２２はヒートシンク１２４に接合されてい
る。ＭＭＩＣ１２０Ｂ、リード１２３及びヒートシンク
１２４は樹脂パッケージ１２５に、ヒートシンク１２４
の底面が露出するように封止されている。これらの構成
により、第１のボンディングパッド１０３がリード１２
４に電気的に接続され、第２のボンディングパッド１０
４がヒートシンク１２４に電気的に接続されていると共
に、ＭＭＩＣ１２０Ｂは樹脂パッケージ１２５に実装さ
れている。
【００４２】図６は、第２の実施形態に係るＭＭＩＣ１
２０Ｂがセラミック基板１３０に実装されてなる半導体
装置の断面構造を示している。尚、図６においても、図
１に示したＭＭＩＣ１２０Ｂは上下が逆に示されてい
る。
２０Ｂがセラミック基板１３０に実装されてなる半導体
装置の断面構造を示している。尚、図６においても、図
１に示したＭＭＩＣ１２０Ｂは上下が逆に示されてい
る。
【００４３】図６に示すように、セラミック基板１３０
上には、電源電圧又は信号を印加するための第１の配線
１３１及び接地用の第２の配線１３２が形成されてい
る。セラミック基板１３０には基板厚さ方向に貫通する
バイヤホール１３３が形成されており、第２の配線１３
２はバイヤホール１３３に充填された導電材を介してセ
ラミック基板１３０の底面側と電気的に接続されてい
る。また、第１のバンプ１２１が第１の配線１３１に接
合されていると共に第２のバンプ１２２が第２の配線１
３２に接合されており、これらの構成により、第１のボ
ンディングパッド１０３が第１の配線１３２に電気的に
接続され、第２のボンディングパッド１０４が第２の配
線１３２に電気的に接続されていると共に、ＭＭＩＣ１
２０Ｂはセラミック基板１３０に実装されている。
上には、電源電圧又は信号を印加するための第１の配線
１３１及び接地用の第２の配線１３２が形成されてい
る。セラミック基板１３０には基板厚さ方向に貫通する
バイヤホール１３３が形成されており、第２の配線１３
２はバイヤホール１３３に充填された導電材を介してセ
ラミック基板１３０の底面側と電気的に接続されてい
る。また、第１のバンプ１２１が第１の配線１３１に接
合されていると共に第２のバンプ１２２が第２の配線１
３２に接合されており、これらの構成により、第１のボ
ンディングパッド１０３が第１の配線１３２に電気的に
接続され、第２のボンディングパッド１０４が第２の配
線１３２に電気的に接続されていると共に、ＭＭＩＣ１
２０Ｂはセラミック基板１３０に実装されている。
【００４４】尚、第１又は第２の実施形態においては、
半絶縁性基板１００の第１の面に形成される能動素子は
ＭＥＳＦＥＴ１０１であったが、能動素子はこれに限ら
れず、他の種類のＦＥＴやバイポーラトランジスタ等で
あってもよい。
半絶縁性基板１００の第１の面に形成される能動素子は
ＭＥＳＦＥＴ１０１であったが、能動素子はこれに限ら
れず、他の種類のＦＥＴやバイポーラトランジスタ等で
あってもよい。
【００４５】また、第１又は第２の実施形態において、
セラミック基板１３０に代えて、配線層を有するシリコ
ン基板又はプリント基板等のように表面に配線が形成さ
れている基板を広く用いることができる。
セラミック基板１３０に代えて、配線層を有するシリコ
ン基板又はプリント基板等のように表面に配線が形成さ
れている基板を広く用いることができる。
【００４６】また、第１のボンディングパッド１０３及
び第２のボンディングパッド１０４は、第１の実施形態
においては半絶縁性基板１００の第１の面に形成され、
第２の実施形態においては半絶縁性基板１００の第２の
面に形成されているが、第１の面及び第２の面のうち面
積に余裕がある方の面に形成することが好ましい。
び第２のボンディングパッド１０４は、第１の実施形態
においては半絶縁性基板１００の第１の面に形成され、
第２の実施形態においては半絶縁性基板１００の第２の
面に形成されているが、第１の面及び第２の面のうち面
積に余裕がある方の面に形成することが好ましい。
【００４７】第１又は第２の実施形態に係る半導体装置
によると、半絶縁性基板１００の第１の面に能動素子と
してのＭＥＳＦＥＴ１０１が形成されていると共に、半
絶縁性基板１００の第２の面に受動素子としてのスパイ
ラル型のインダクター１０５、スタック型のキャパシタ
ー１０６及び薄膜抵抗１０７がそれぞれ形成されている
ため、従来のように、能動素子及び受動素子が半絶縁性
基板の一方側の面に形成されている場合に比べて、半絶
縁性基板の面積を大きく低減することができる。特に、
スパイラル型のインダクター１０５及びスタック型のキ
ャパシター１０６は、大きな面積を必要とするので、能
動素子が形成される第１の面と反対側の第２の面に形成
することにより、半絶縁性基板１００の面積を大きく低
減することができる。
によると、半絶縁性基板１００の第１の面に能動素子と
してのＭＥＳＦＥＴ１０１が形成されていると共に、半
絶縁性基板１００の第２の面に受動素子としてのスパイ
ラル型のインダクター１０５、スタック型のキャパシタ
ー１０６及び薄膜抵抗１０７がそれぞれ形成されている
ため、従来のように、能動素子及び受動素子が半絶縁性
基板の一方側の面に形成されている場合に比べて、半絶
縁性基板の面積を大きく低減することができる。特に、
スパイラル型のインダクター１０５及びスタック型のキ
ャパシター１０６は、大きな面積を必要とするので、能
動素子が形成される第１の面と反対側の第２の面に形成
することにより、半絶縁性基板１００の面積を大きく低
減することができる。
【００４８】また、受動素子である注入抵抗１０２は、
第１の実施形態及び第２の実施形態のいずれにおいて
も、ＭＥＳＦＥＴ１０１と同じ第１の面に形成されてい
るが、このようにすると、半絶縁性基板１００に対する
不純物の注入工程を第１の面に対してのみ行なうため、
半絶縁性基板１００の第１の面及び第２の面の両方に素
子を形成する際の製造工程の煩雑さを最小限度に抑制す
ることができる。
第１の実施形態及び第２の実施形態のいずれにおいて
も、ＭＥＳＦＥＴ１０１と同じ第１の面に形成されてい
るが、このようにすると、半絶縁性基板１００に対する
不純物の注入工程を第１の面に対してのみ行なうため、
半絶縁性基板１００の第１の面及び第２の面の両方に素
子を形成する際の製造工程の煩雑さを最小限度に抑制す
ることができる。
【００４９】また、能動素子をエピタキシャル膜により
形成する場合には、エピタキシャル膜を半絶縁性基板１
００の第１の面にのみ形成すればよいため、製造コスト
の高いエピタキシャル膜の使用効率（能動素子の面積／
半絶縁性基板の面積）が大きく向上するので、半導体装
置の製造コストの低減を図ることができる。
形成する場合には、エピタキシャル膜を半絶縁性基板１
００の第１の面にのみ形成すればよいため、製造コスト
の高いエピタキシャル膜の使用効率（能動素子の面積／
半絶縁性基板の面積）が大きく向上するので、半導体装
置の製造コストの低減を図ることができる。
【００５０】また、ＭＭＩＣ１２０Ａ、１２０Ｂを、リ
ード１２３及びヒートシンク１２４、又はセラミック基
板１３０に、第１のバンプ１２１及び第２のバンプ１２
２を介して搭載したため、ＭＭＩＣ１２０Ａ、１２０Ｂ
と、リード１２３及びヒートシンク１２４又はセラミッ
ク基板１３０との間に第１及び第２のバンプ１２１、１
２２の高さに相当する間隔ができる。このため、半絶縁
性基板１００におけるリード１２３、ヒートシンク１２
４又はセラミック基板１３０と対向する対向面（（第１
の実施形態における第１の面及び第２の実施形態におけ
る第２の面）に能動素子又は受動素子を形成しても、該
能動素子又は受動素子がリード１２３、ヒートシンク１
２４又はセラミック基板１３０と接触する事態を回避す
ることができる。
ード１２３及びヒートシンク１２４、又はセラミック基
板１３０に、第１のバンプ１２１及び第２のバンプ１２
２を介して搭載したため、ＭＭＩＣ１２０Ａ、１２０Ｂ
と、リード１２３及びヒートシンク１２４又はセラミッ
ク基板１３０との間に第１及び第２のバンプ１２１、１
２２の高さに相当する間隔ができる。このため、半絶縁
性基板１００におけるリード１２３、ヒートシンク１２
４又はセラミック基板１３０と対向する対向面（（第１
の実施形態における第１の面及び第２の実施形態におけ
る第２の面）に能動素子又は受動素子を形成しても、該
能動素子又は受動素子がリード１２３、ヒートシンク１
２４又はセラミック基板１３０と接触する事態を回避す
ることができる。
【００５１】また、図２又は図５に示す構造において
は、第１のボンディングパッド１０３とリード１２３と
を第１のバンプ１２１を介して接合したため、第１のボ
ンディングパッド１０３とリード１２３とを接続するボ
ンディングワイヤが不要になる。このため、第１のボン
ディングパッド１０３の下方にヒートシンク１２４を配
置する必要がなくなるので、ヒートシンク１２４の面積
を低減することができると共に、リード１２３を半絶縁
性基板１００と対向する位置まで内側に寄せることがで
きる。このように、半絶縁性基板１００の面積を低減で
きる効果と、リード１２３を半絶縁性基板１００と対向
する位置まで内側に寄せることができる効果とが相俟っ
て、樹脂パッケージ１２５の面積を大きく低減すること
ができる。
は、第１のボンディングパッド１０３とリード１２３と
を第１のバンプ１２１を介して接合したため、第１のボ
ンディングパッド１０３とリード１２３とを接続するボ
ンディングワイヤが不要になる。このため、第１のボン
ディングパッド１０３の下方にヒートシンク１２４を配
置する必要がなくなるので、ヒートシンク１２４の面積
を低減することができると共に、リード１２３を半絶縁
性基板１００と対向する位置まで内側に寄せることがで
きる。このように、半絶縁性基板１００の面積を低減で
きる効果と、リード１２３を半絶縁性基板１００と対向
する位置まで内側に寄せることができる効果とが相俟っ
て、樹脂パッケージ１２５の面積を大きく低減すること
ができる。
【００５２】また、リード１２３と第１のボンディング
パッド１０３とを接続するボンディングワイヤが不要に
なるため、ボンディングワイヤを樹脂パッケージ１２５
により覆う必要がないので、樹脂パッケージ１２５の高
さを小さくすることができる。
パッド１０３とを接続するボンディングワイヤが不要に
なるため、ボンディングワイヤを樹脂パッケージ１２５
により覆う必要がないので、樹脂パッケージ１２５の高
さを小さくすることができる。
【００５３】
【発明の効果】第１又は第３の半導体装置によると、能
動素子及び受動素子が半絶縁性基板の両面に分散して形
成されているため、半絶縁性基板の面積を低減すること
ができると共に、周縁ボンディングパッドとリードとを
バンプを介して接合するため、リードの内側部分を半絶
縁性基板の外形よりも内側に位置させることができるの
で、リードを含む半導体装置の外径寸法を大きく低減す
ることができる。
動素子及び受動素子が半絶縁性基板の両面に分散して形
成されているため、半絶縁性基板の面積を低減すること
ができると共に、周縁ボンディングパッドとリードとを
バンプを介して接合するため、リードの内側部分を半絶
縁性基板の外形よりも内側に位置させることができるの
で、リードを含む半導体装置の外径寸法を大きく低減す
ることができる。
【００５４】第１又は第３の半導体装置が、中央ボンデ
ィングパッドにバンプを介して接合されたヒートシンク
を備えている場合、第１又は第３の半導体装置において
は周縁ボンディングパッドの下側にヒートシンクが存在
しなくてもよいため、ヒートシンクの面積を低減できる
ので、リードを含む半導体装置の外径寸法を一層大きく
低減することができる。
ィングパッドにバンプを介して接合されたヒートシンク
を備えている場合、第１又は第３の半導体装置において
は周縁ボンディングパッドの下側にヒートシンクが存在
しなくてもよいため、ヒートシンクの面積を低減できる
ので、リードを含む半導体装置の外径寸法を一層大きく
低減することができる。
【００５５】第１又は第３の半導体装置が樹脂パッケー
ジを備えていると、能動素子及び受動素子が半絶縁性基
板の両面に分散して形成されることによる半絶縁性基板
の面積の低減効果と、リードの内側部分が半絶縁性基板
の外形よりも内側に位置すること及びヒートシンクの面
積の低減効果とによって、樹脂パッケージの面積を大き
く低減することができる。また、周縁ボンディングパッ
ドとリードとを接続するボンディングワイヤが不要にな
るため、樹脂パッケージの高さも小さくすることができ
る。
ジを備えていると、能動素子及び受動素子が半絶縁性基
板の両面に分散して形成されることによる半絶縁性基板
の面積の低減効果と、リードの内側部分が半絶縁性基板
の外形よりも内側に位置すること及びヒートシンクの面
積の低減効果とによって、樹脂パッケージの面積を大き
く低減することができる。また、周縁ボンディングパッ
ドとリードとを接続するボンディングワイヤが不要にな
るため、樹脂パッケージの高さも小さくすることができ
る。
【００５６】第２又は第４の半導体装置によると、能動
素子及び受動素子が半絶縁性基板の両面に分散して形成
されているため、半絶縁性基板の面積を低減することが
できると共に、ボンディングパッドと基板の配線とを接
続するボンディングワイヤが不要になるため、半絶縁性
基板の実質的な実装面積を低減できるので、配線が形成
されている基板の面積を大きく低減することができる。
素子及び受動素子が半絶縁性基板の両面に分散して形成
されているため、半絶縁性基板の面積を低減することが
できると共に、ボンディングパッドと基板の配線とを接
続するボンディングワイヤが不要になるため、半絶縁性
基板の実質的な実装面積を低減できるので、配線が形成
されている基板の面積を大きく低減することができる。
【００５７】第１〜第４の半導体装置において、受動素
子がスパイラル型のインダクター又はスタック型のキャ
パシターであると、専有面積が大きいスパイラル型のイ
ンダクター又はスタック型のキャパシターが能動素子と
異なる面に形成されるため、半絶縁性基板の面積低減効
果が確実になる。
子がスパイラル型のインダクター又はスタック型のキャ
パシターであると、専有面積が大きいスパイラル型のイ
ンダクター又はスタック型のキャパシターが能動素子と
異なる面に形成されるため、半絶縁性基板の面積低減効
果が確実になる。
【図１】本発明の第１の実施形態に係る半導体装置とし
てのＭＭＩＣの断面図である。
てのＭＭＩＣの断面図である。
【図２】第１の実施形態に係るＭＭＩＣが樹脂パッケー
ジに実装されてなる半導体装置の断面図である。
ジに実装されてなる半導体装置の断面図である。
【図３】第１の実施形態に係るＭＭＩＣがセラミック基
板に実装されてなる半導体装置の断面図である。
板に実装されてなる半導体装置の断面図である。
【図４】本発明の第２の実施形態に係る半導体装置とし
てのＭＭＩＣの断面図である。
てのＭＭＩＣの断面図である。
【図５】第２の実施形態に係るＭＭＩＣが樹脂パッケー
ジに実装されてなる半導体装置の断面図である。
ジに実装されてなる半導体装置の断面図である。
【図６】第２の実施形態に係るＭＭＩＣがセラミック基
板に実装されてなる半導体装置の断面図である。
板に実装されてなる半導体装置の断面図である。
【図７】従来の半導体装置としてのＭＭＩＣの断面図で
ある。
ある。
【図８】従来のＭＭＩＣが樹脂パッケージに実装されて
なる半導体装置の断面図である。
なる半導体装置の断面図である。
１００ 半絶縁性基板 １０１ ＭＥＳＦＥＴ １０２ 注入抵抗 １０３ 第１のボンディングパッド １０４ 第２のボンディングパッド １０５ スパイラル型のインダクター １０６ スタック型のキャパシター １０７ 薄膜抵抗 １０８ 保護膜 １１１ 第１のバイヤホール １１２ 第２のバイヤホール １２０Ａ，１２０Ｂ ＭＭＩＣ １２１ 第１のバンプ １２２ 第２のバンプ １２３ リード １２４ ヒートシンク １２５ 樹脂パッケージ １３０ セラミック基板 １３１ 第１の配線 １３２ 第２の配線 １３３ バイヤホール
Claims (9)
- 【請求項１】 半絶縁性基板と、 前記半絶縁性基板の第１の面に形成された能動素子と、 前記半絶縁性基板の第１の面と反対側の第２の面に形成
された受動素子と、 前記半絶縁性基板の第１の面の周縁部に形成された周縁
ボンディングパッドと、 前記周縁ボンディングパッドにバンプを介して接合され
たリードとを備えていることを特徴とする半導体装置。 - 【請求項２】 前記半絶縁性基板の第１の面の中央部に
形成された中央ボンディングパッドと、 前記中央ボンディングパッドにバンプを介して接合され
たヒートシンクとをさらに備えていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記半絶縁性基板及びヒートシンクと、
前記リードの一部とを封止する樹脂パッケージをさらに
備えていることを特徴とする請求項２に記載の半導体装
置。 - 【請求項４】 半絶縁性基板と、 前記半絶縁性基板の第１の面に形成された能動素子と、 前記半絶縁性基板の第１の面と反対側の第２の面に形成
された受動素子と、 前記半絶縁性基板の第１の面に形成されたボンディング
パッドと、 表面に配線が形成されている基板と、 前記基板の配線と前記ボンディングパッドとを接続する
バンプとを備えていることを特徴とする半導体装置。 - 【請求項５】 半絶縁性基板と、 前記半絶縁性基板の第１の面に形成された能動素子と、 前記半絶縁性基板の第１の面と反対側の第２の面に形成
された受動素子と、 前記半絶縁性基板の第２の面の周縁部に形成された周縁
ボンディングパッドと、 前記周縁ボンディングパッドにバンプを介して接合され
たリードとを備えていることを特徴とする半導体装置。 - 【請求項６】 前記半絶縁性基板の第２の面の中央部に
形成された中央ボンディングパッドと、 前記中央ボンディングパッドにバンプを介して接合され
たヒートシンクとをさらに備えていることを特徴とする
請求項５に記載の半導体装置。 - 【請求項７】 前記半絶縁性基板及びヒートシンクと、
前記リードの一部とを封止する樹脂パッケージをさらに
備えていることを特徴とする請求項６に記載の半導体装
置。 - 【請求項８】 半絶縁性基板と、 前記半絶縁性基板の第１の面に形成された能動素子と、 前記半絶縁性基板の第１の面と反対側の第２の面に形成
された受動素子と、 前記半絶縁性基板の第２の面に形成されたボンディング
パッドと、 表面に配線が形成されている基板と、 前記基板の配線と前記ボンディングパッドとを接続する
バンプとを備えていることを特徴とする半導体装置。 - 【請求項９】 前記受動素子は、スパイラル型のインダ
クター又はスタック型のキャパシターであることを特徴
とする請求項１〜８のいずれか１項に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12557197A JPH10321762A (ja) | 1997-05-15 | 1997-05-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12557197A JPH10321762A (ja) | 1997-05-15 | 1997-05-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321762A true JPH10321762A (ja) | 1998-12-04 |
Family
ID=14913492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12557197A Withdrawn JPH10321762A (ja) | 1997-05-15 | 1997-05-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10321762A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003315438A (ja) * | 2002-04-26 | 2003-11-06 | Hitachi Ltd | レーダセンサ |
| US7291896B2 (en) * | 2004-06-24 | 2007-11-06 | Rajendran Nair | Voltage droop suppressing active interposer |
| JP2008524887A (ja) * | 2004-12-20 | 2008-07-10 | ユナイテッド モノリシック セミコンダクターズ エスアーエス | マイクロ波用途のための小型電子部品 |
| JP2009500847A (ja) * | 2005-07-08 | 2009-01-08 | レイセオン カンパニー | 背面多層信号ルーティングを有するｍｍｉｃ |
| US10262923B2 (en) | 2005-06-08 | 2019-04-16 | Advanced Interconnect Systems Limited | Semiconductor device, manufacturing method for semiconductor device, electronic component, circuit substrate, and electronic apparatus |
-
1997
- 1997-05-15 JP JP12557197A patent/JPH10321762A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003315438A (ja) * | 2002-04-26 | 2003-11-06 | Hitachi Ltd | レーダセンサ |
| US7291896B2 (en) * | 2004-06-24 | 2007-11-06 | Rajendran Nair | Voltage droop suppressing active interposer |
| JP2008524887A (ja) * | 2004-12-20 | 2008-07-10 | ユナイテッド モノリシック セミコンダクターズ エスアーエス | マイクロ波用途のための小型電子部品 |
| US10262923B2 (en) | 2005-06-08 | 2019-04-16 | Advanced Interconnect Systems Limited | Semiconductor device, manufacturing method for semiconductor device, electronic component, circuit substrate, and electronic apparatus |
| US10283438B2 (en) | 2005-06-08 | 2019-05-07 | Advanced Interconnect Systems Limited | Semiconductor device, manufacturing method for semiconductor device, electronic component, circuit substrate, and electronic apparatus |
| US10312182B2 (en) | 2005-06-08 | 2019-06-04 | Advanced Interconnect Systems Limited | Semiconductor device, manufacturing method for semiconductor device, electronic component, circuit substrate, and electronic apparatus |
| US10361144B2 (en) | 2005-06-08 | 2019-07-23 | Advanced Interconnect Systems Limited | Semiconductor device, manufacturing method for semiconductor device, electronic component, circuit substrate, and electronic apparatus |
| US10424533B1 (en) | 2005-06-08 | 2019-09-24 | Advanced Interconnect Systems Limited | Semiconductor device, manufacturing method for semiconductor device, electronic component, circuit substrate, and electronic apparatus |
| US10636726B2 (en) | 2005-06-08 | 2020-04-28 | Advanced Interconnect Systems Limited | Semiconductor device, manufacturing method for semiconductor device, electronic component, circuit substrate, and electronic apparatus |
| US10727166B2 (en) | 2005-06-08 | 2020-07-28 | Advanced Interconnect Systems Limited | Semiconductor device, manufacturing method for semiconductor device, electronic component, circuit substrate, and electronic apparatus |
| US11205608B2 (en) | 2005-06-08 | 2021-12-21 | Advanced Interconnect Systems Limited | Semiconductor device, manufacturing method for semiconductor device, electronic component, circuit substrate, and electronic apparatus |
| JP2009500847A (ja) * | 2005-07-08 | 2009-01-08 | レイセオン カンパニー | 背面多層信号ルーティングを有するｍｍｉｃ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4018312B2 (ja) | 無線通信装置 | |
| US7741710B2 (en) | Module with multiple power amplifiers and power sensors | |
| KR100993277B1 (ko) | 반도체장치 및 전자 장치 | |
| US20100253435A1 (en) | Rf power amplifier circuit utilizing bondwires in impedance matching | |
| US20080315356A1 (en) | Semiconductor die with backside passive device integration | |
| KR100993579B1 (ko) | 반도체장치 및 전자 장치 | |
| US6891267B2 (en) | Semiconductor switching circuit device | |
| JP2003163310A (ja) | 高周波半導体装置 | |
| JPH10321762A (ja) | 半導体装置 | |
| JP2991168B2 (ja) | 半導体装置およびその製造方法 | |
| JP3920629B2 (ja) | 半導体装置 | |
| JP3744828B2 (ja) | 半導体装置 | |
| JP2011176061A (ja) | 半導体装置 | |
| JP2002009193A (ja) | 半導体装置 | |
| TW557582B (en) | Compound semiconductor switch circuit device | |
| JPS5868954A (ja) | 高周波トランジスタのパツケ−ジ | |
| JP2000269384A (ja) | マイクロ波・ミリ波回路装置及びその製造方法 | |
| US20240096824A1 (en) | Semiconductor device | |
| JPH04130653A (ja) | 樹脂封止型半導体装置 | |
| JP4711442B2 (ja) | 半導体集積回路装置 | |
| JPH0513539B2 (ja) | ||
| JPH08330519A (ja) | 化合物半導体集積回路装置 | |
| JP4828644B2 (ja) | 半導体集積回路装置 | |
| JPH04139729A (ja) | 半導体装置 | |
| JP2000091376A (ja) | 電子回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |