JPH08330519A - 化合物半導体集積回路装置 - Google Patents
化合物半導体集積回路装置Info
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- JPH08330519A JPH08330519A JP13491895A JP13491895A JPH08330519A JP H08330519 A JPH08330519 A JP H08330519A JP 13491895 A JP13491895 A JP 13491895A JP 13491895 A JP13491895 A JP 13491895A JP H08330519 A JPH08330519 A JP H08330519A
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- semiconductor integrated
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Abstract
(57)【要約】
【目的】 電磁シールド効果が高く小型化，高集積化が
達成できる化合物半導体集積回路装置の提供。 【構成】 化合物半導体基板の主面にＭＥＳＦＥＴとＭ
ＩＭ容量を有する化合物半導体集積回路装置であって、
少なくとも前記ＭＥＳＦＥＴ上にＭＩＭ容量が形成され
ている。前記ＭＩＭ容量の一方の電極は接地電位に接続
されている。 【効果】 ＦＥＴ上にＭＩＭ容量が積層形成されている
ことから、半絶縁性ＧａＡｓ基板の主面にＦＥＴと容量
を領域を分けて形成する構造に比較してＭＩＭ容量形成
分だけＩＣ形成領域を小さくでき、化合物半導体集積回
路装置の小型化を図ることができる。
達成できる化合物半導体集積回路装置の提供。 【構成】 化合物半導体基板の主面にＭＥＳＦＥＴとＭ
ＩＭ容量を有する化合物半導体集積回路装置であって、
少なくとも前記ＭＥＳＦＥＴ上にＭＩＭ容量が形成され
ている。前記ＭＩＭ容量の一方の電極は接地電位に接続
されている。 【効果】 ＦＥＴ上にＭＩＭ容量が積層形成されている
ことから、半絶縁性ＧａＡｓ基板の主面にＦＥＴと容量
を領域を分けて形成する構造に比較してＭＩＭ容量形成
分だけＩＣ形成領域を小さくでき、化合物半導体集積回
路装置の小型化を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体集積回路装
置、特に半絶縁性ＧａＡｓ基板の主面に電界効果トラン
ジスタおよび金属−誘電体−金属（Ｍetal−Ｉnsulator
−Ｍetal）のＭＩＭ容量を有する化合物半導体集積回路
装置に適用して有効な技術に関する。
置、特に半絶縁性ＧａＡｓ基板の主面に電界効果トラン
ジスタおよび金属−誘電体−金属（Ｍetal−Ｉnsulator
−Ｍetal）のＭＩＭ容量を有する化合物半導体集積回路
装置に適用して有効な技術に関する。
【０００２】
【従来の技術】動作周波数が高いマイクロ波用ＩＣは、
例えばＧａＡｓ（ガリウム・砒素）−ＩＣによって形成
されている。
例えばＧａＡｓ（ガリウム・砒素）−ＩＣによって形成
されている。
【０００３】ＧａＡｓ−ＩＣは、半絶縁性ＧａＡｓ基板
の主面に能動素子としてＭＥＳＦＥＴ（Ｍetal−Ｓemic
onductor Ｆield Ｅffect Ｔransistor)やダイオード
等を形成するとともに、受動素子として抵抗や容量を形
成した構造となっている。ＧａＡｓ−ＩＣについては、
たとえば、「ＭＭＩＣ Ｄｅｓｉｇｎ：ＧａＡｓ ＦＥ
Ｔｓ ａｎｄ ＨＥＭＴｓ」Peter H Ladbrocke Direct
or,Gabs Code Ltd.,Artech House Boston and London 1
989 年発行、Ｐ29およびＰ30に記載されている。
の主面に能動素子としてＭＥＳＦＥＴ（Ｍetal−Ｓemic
onductor Ｆield Ｅffect Ｔransistor)やダイオード
等を形成するとともに、受動素子として抵抗や容量を形
成した構造となっている。ＧａＡｓ−ＩＣについては、
たとえば、「ＭＭＩＣ Ｄｅｓｉｇｎ：ＧａＡｓ ＦＥ
Ｔｓ ａｎｄ ＨＥＭＴｓ」Peter H Ladbrocke Direct
or,Gabs Code Ltd.,Artech House Boston and London 1
989 年発行、Ｐ29およびＰ30に記載されている。
【０００４】
【発明が解決しようとする課題】従来の化合物半導体集
積回路装置にあっては、能動素子である複数の電界効果
トランジスタや受動素子であるＭＩＭ容量は、同一の化
合物半導体基板の主面上に平面的に異なる場所に配置さ
れており、さらに前記ＭＩＭ容量は比較的大きい値の容
量を必要とするバイパスコンデンサとして用いられるの
で、その面積は大きくなる。この結果、基板上におい
て、ＭＩＭ容量の占める面積割合は大きくなり、化合物
半導体集積回路装置の高集積化が困難である。
積回路装置にあっては、能動素子である複数の電界効果
トランジスタや受動素子であるＭＩＭ容量は、同一の化
合物半導体基板の主面上に平面的に異なる場所に配置さ
れており、さらに前記ＭＩＭ容量は比較的大きい値の容
量を必要とするバイパスコンデンサとして用いられるの
で、その面積は大きくなる。この結果、基板上におい
て、ＭＩＭ容量の占める面積割合は大きくなり、化合物
半導体集積回路装置の高集積化が困難である。
【０００５】また、電界効果トランジスタやＭＩＭ容量
の各素子は化合物半導体基板の主面上で近接して配置し
た構造となっていることから、ＦＥＴやＭＩＭ容量の発
振に起因して出力波形が乱れ特性が不安定となることが
考えられる。上記発振にともなう電気的特性の劣化を考
慮すると、上記各素子間のアイソレーションとして平面
的に各素子を所望の距離をはなして配置する必要があ
り、高集積化が困難である。
の各素子は化合物半導体基板の主面上で近接して配置し
た構造となっていることから、ＦＥＴやＭＩＭ容量の発
振に起因して出力波形が乱れ特性が不安定となることが
考えられる。上記発振にともなう電気的特性の劣化を考
慮すると、上記各素子間のアイソレーションとして平面
的に各素子を所望の距離をはなして配置する必要があ
り、高集積化が困難である。
【０００６】本発明の目的は、化合物半導体集積回路装
置の小型化，高集積化が達成できる技術を提供すること
にある。
置の小型化，高集積化が達成できる技術を提供すること
にある。
【０００７】本発明の他の目的は、化合物半導体集積回
路の電気的信頼性を向上できる技術を提供することにあ
る。
路の電気的信頼性を向上できる技術を提供することにあ
る。
【０００８】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１０】（１）化合物半導体基板（半絶縁性ＧａＡ
ｓ基板）の主面に能動素子（ＦＥＴ）と抵抗や容量等の
受動素子を有する化合物半導体集積回路装置であって、
少なくとも前記ＦＥＴを覆うようにＭＩＭ容量を形成す
る。また、前記ＭＩＭ容量の一方の電極を接地電位に接
続する。
ｓ基板）の主面に能動素子（ＦＥＴ）と抵抗や容量等の
受動素子を有する化合物半導体集積回路装置であって、
少なくとも前記ＦＥＴを覆うようにＭＩＭ容量を形成す
る。また、前記ＭＩＭ容量の一方の電極を接地電位に接
続する。
【００１１】（２）化合物半導体基板の主面に複数のＦ
ＥＴと抵抗や容量等の受動素子を有する化合物半導体集
積回路装置であって、前記複数のＦＥＴを覆うようにＭ
ＩＭ容量を形成する。また、前記ＭＩＭ容量の一方の電
極を接地電位に接続する。
ＥＴと抵抗や容量等の受動素子を有する化合物半導体集
積回路装置であって、前記複数のＦＥＴを覆うようにＭ
ＩＭ容量を形成する。また、前記ＭＩＭ容量の一方の電
極を接地電位に接続する。
【００１２】（３）パッケージと、前記パッケージの内
外に亘って延在する複数のリードと、前記パッケージ内
に配置され、かつその主面に能動素子と受動素子と外部
端子（ボンディングパッド）を有する化合物半導体集積
回路チップと、前記化合物半導体集積回路チップの外部
端子と前記リードの内端を電気的に接続するワイヤとを
有する化合物半導体集積回路装置であって、前記化合物
半導体集積回路チップは前記能動素子を覆うように形成
されたＭＩＭ容量を有する。また、前記ＭＩＭ容量の一
方の電極は接地電位に接続されている。
外に亘って延在する複数のリードと、前記パッケージ内
に配置され、かつその主面に能動素子と受動素子と外部
端子（ボンディングパッド）を有する化合物半導体集積
回路チップと、前記化合物半導体集積回路チップの外部
端子と前記リードの内端を電気的に接続するワイヤとを
有する化合物半導体集積回路装置であって、前記化合物
半導体集積回路チップは前記能動素子を覆うように形成
されたＭＩＭ容量を有する。また、前記ＭＩＭ容量の一
方の電極は接地電位に接続されている。
【００１３】
【作用】前記（１）の手段によれば、ＦＥＴを覆うよう
にＭＩＭ容量が形成されていることから、半絶縁性Ｇａ
Ａｓ基板の主面にＦＥＴとＭＩＭ容量を領域を分けて形
成する構造に比較してＭＩＭ容量の形成領域を省略する
ことができ、化合物半導体集積回路装置の高集積化が達
成できる。
にＭＩＭ容量が形成されていることから、半絶縁性Ｇａ
Ａｓ基板の主面にＦＥＴとＭＩＭ容量を領域を分けて形
成する構造に比較してＭＩＭ容量の形成領域を省略する
ことができ、化合物半導体集積回路装置の高集積化が達
成できる。
【００１４】さらに、ＭＩＭ容量はＦＥＴを覆い、ＭＩ
Ｍ容量の一方の電極が接地電位に接続されていることか
ら、ＦＥＴの電磁シールドがなされ、発振による波形特
性の劣化を防止できるので化合物半導体集積回路装置の
電気特性を向上することができる。
Ｍ容量の一方の電極が接地電位に接続されていることか
ら、ＦＥＴの電磁シールドがなされ、発振による波形特
性の劣化を防止できるので化合物半導体集積回路装置の
電気特性を向上することができる。
【００１５】前記（２）の手段によれば、複数のＦＥＴ
上を覆うようにＭＩＭ容量が形成されていることから、
ＭＩＭ容量の形成領域を省略することができ、かつ、Ｆ
ＥＴ間の相互干渉を低減できるので化合物半導体集積回
路装置の高集積化かつ電気的信頼性を向上できる。
上を覆うようにＭＩＭ容量が形成されていることから、
ＭＩＭ容量の形成領域を省略することができ、かつ、Ｆ
ＥＴ間の相互干渉を低減できるので化合物半導体集積回
路装置の高集積化かつ電気的信頼性を向上できる。
【００１６】前記（３）の手段によれば、ＦＥＴ上にＭ
ＩＭ容量が形成されていることから、半絶縁性ＧａＡｓ
基板の主面にＦＥＴと容量を領域を分けて形成する構造
に比較してＭＩＭ容量の形成領域を小さくできる。した
がって、化合物半導体集積回路チップを小さくでき、化
合物半導体集積回路チップを支持する支持板の小型化に
より、パッケージの小型化が図れ、化合物半導体集積回
路装置の小型化が達成できる。また、化合物半導体基板
においてＩＣ形成領域を小さくできるため、他の回路を
さらに組み込めることができ、化合物半導体集積回路装
置の高機能化が達成できる。
ＩＭ容量が形成されていることから、半絶縁性ＧａＡｓ
基板の主面にＦＥＴと容量を領域を分けて形成する構造
に比較してＭＩＭ容量の形成領域を小さくできる。した
がって、化合物半導体集積回路チップを小さくでき、化
合物半導体集積回路チップを支持する支持板の小型化に
より、パッケージの小型化が図れ、化合物半導体集積回
路装置の小型化が達成できる。また、化合物半導体基板
においてＩＣ形成領域を小さくできるため、他の回路を
さらに組み込めることができ、化合物半導体集積回路装
置の高機能化が達成できる。
【００１７】さらに、ＭＩＭ容量がＦＥＴを覆い、ＭＩ
Ｍ容量の一方の電極が接地電位に接続されていることか
ら、上記同様、化合物半導体集積回路装置の電気的信頼
性が向上できる。
Ｍ容量の一方の電極が接地電位に接続されていることか
ら、上記同様、化合物半導体集積回路装置の電気的信頼
性が向上できる。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１９】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２０】図１は本発明の実施例１である化合物半導
体集積回路装置における能動素子や受動素子の配置構成
を示す平面図、図２は本実施例１の化合物半導体集積回
路装置の等価回路図、図３は本実施例１の化合物半導体
集積回路装置の要部を示す拡大断面図である。
体集積回路装置における能動素子や受動素子の配置構成
を示す平面図、図２は本実施例１の化合物半導体集積回
路装置の等価回路図、図３は本実施例１の化合物半導体
集積回路装置の要部を示す拡大断面図である。
【００２１】本実施例１の化合物半導体集積回路装置
（ＧａＡｓ−ＩＣチップ；化合物半導体集積回路チッ
プ）は、半絶縁性ＧａＡｓ基板の主面に２段の電界効果
トランジスタ（ＦＥＴ1，ＦＥＴ2）を組み込んだ構造と
なっている。
（ＧａＡｓ−ＩＣチップ；化合物半導体集積回路チッ
プ）は、半絶縁性ＧａＡｓ基板の主面に２段の電界効果
トランジスタ（ＦＥＴ1，ＦＥＴ2）を組み込んだ構造と
なっている。
【００２２】図１および図２に示すように、初段のＦＥ
Ｔ1と出力段のＦＥＴ2は、数ｐＦの結合容量Ｃ3によっ
て接続されている。すなわち、同図において、Ｒ1，
Ｒ2，Ｒ3，Ｒ4はバイアス電位を得るための抵抗であ
り、Ｒ5およびＲ6は出力電位を得るための出力抵抗であ
る。また、数十ｐＦのＣ1およびＣ2は直流分をカットす
るためのバイパス容量である。
Ｔ1と出力段のＦＥＴ2は、数ｐＦの結合容量Ｃ3によっ
て接続されている。すなわち、同図において、Ｒ1，
Ｒ2，Ｒ3，Ｒ4はバイアス電位を得るための抵抗であ
り、Ｒ5およびＲ6は出力電位を得るための出力抵抗であ
る。また、数十ｐＦのＣ1およびＣ2は直流分をカットす
るためのバイパス容量である。
【００２３】前記バイパス容量Ｃ1，Ｃ2および結合容量
Ｃ3は、いずれも金属−絶縁体−金属（ＭＩＭ）からな
る三層構造のいわゆるＭＩＭ容量となっている。図１に
示すように、バイパス容量Ｃ1およびバイパス容量Ｃ
2は、図３にも示すようにＦＥＴ1およびＦＥＴ2上に絶
縁膜を介して形成され、各ＦＥＴを覆うように形成され
ている。バイパス容量Ｃ1の下にはバイアス抵抗Ｒ2が設
けられ、バイパス容量Ｃ2の下にはバイアス抵抗Ｒ4が設
けられている。
Ｃ3は、いずれも金属−絶縁体−金属（ＭＩＭ）からな
る三層構造のいわゆるＭＩＭ容量となっている。図１に
示すように、バイパス容量Ｃ1およびバイパス容量Ｃ
2は、図３にも示すようにＦＥＴ1およびＦＥＴ2上に絶
縁膜を介して形成され、各ＦＥＴを覆うように形成され
ている。バイパス容量Ｃ1の下にはバイアス抵抗Ｒ2が設
けられ、バイパス容量Ｃ2の下にはバイアス抵抗Ｒ4が設
けられている。
【００２４】本実施例１では、バイパス容量Ｃ1および
バイパス容量Ｃ2は、ＦＥＴ1およびＦＥＴ2上に重ねて
形成されるＭＩＭ容量となっていることから、従来のよ
うにＦＥＴとＭＩＭ容量を半絶縁性ＧａＡｓ基板の主面
に平面的に異なる場所に形成する構造に比較して高集積
化できる。この結果、化合物半導体集積回路チップの小
型化が図れる。また、このことは、チップを同じ寸法と
した場合、さらに多くの回路を組み込むことができるこ
とになり、高機能化も可能となる。
バイパス容量Ｃ2は、ＦＥＴ1およびＦＥＴ2上に重ねて
形成されるＭＩＭ容量となっていることから、従来のよ
うにＦＥＴとＭＩＭ容量を半絶縁性ＧａＡｓ基板の主面
に平面的に異なる場所に形成する構造に比較して高集積
化できる。この結果、化合物半導体集積回路チップの小
型化が図れる。また、このことは、チップを同じ寸法と
した場合、さらに多くの回路を組み込むことができるこ
とになり、高機能化も可能となる。
【００２５】図３はＦＥＴ1，バイアス抵抗Ｒ2およびバ
イパス容量Ｃ1の部分を示す断面図である。
イパス容量Ｃ1の部分を示す断面図である。
【００２６】ＦＥＴ1は半絶縁性ＧａＡｓ基板１０の主
面に不純物を注入して形成されたｎ型動作層１１と、こ
のｎ型動作層１１の両端側に設けられたそれぞれｎ+型
となるドレイン領域１２，ソース領域１３によって形成
されている。また、前記ｎ型動作層１１上にはＡｌから
なるゲート電極１４が、ドレイン領域１２上にはドレイ
ン電極１５が、ソース領域１３上にはソース電極１６が
それぞれ設けられている。
面に不純物を注入して形成されたｎ型動作層１１と、こ
のｎ型動作層１１の両端側に設けられたそれぞれｎ+型
となるドレイン領域１２，ソース領域１３によって形成
されている。また、前記ｎ型動作層１１上にはＡｌから
なるゲート電極１４が、ドレイン領域１２上にはドレイ
ン電極１５が、ソース領域１３上にはソース電極１６が
それぞれ設けられている。
【００２７】前記ソース領域１３は抵抗Ｒ2と一体形成
されており、先端側は半絶縁性ＧａＡｓ基板１０の主面
に設けられたコンタクト電極１７に電気的に接続されて
いる。前記ドレイン電極１５，ソース電極１６，コンタ
クト電極１７は同一加工処理によってＡｕ系金属で形成
され、例えば、ＡｕＧｅ／Ｎｉ／Ａｕと積層された構造
となり、厚さは約０．５μｍ程度となっている。前記コ
ンタクト電極１７とソース電極１６との間のソース領域
１３部分がバイアス抵抗Ｒ2となる。
されており、先端側は半絶縁性ＧａＡｓ基板１０の主面
に設けられたコンタクト電極１７に電気的に接続されて
いる。前記ドレイン電極１５，ソース電極１６，コンタ
クト電極１７は同一加工処理によってＡｕ系金属で形成
され、例えば、ＡｕＧｅ／Ｎｉ／Ａｕと積層された構造
となり、厚さは約０．５μｍ程度となっている。前記コ
ンタクト電極１７とソース電極１６との間のソース領域
１３部分がバイアス抵抗Ｒ2となる。
【００２８】前記ゲート電極１４，ドレイン電極１５，
ソース電極１６およびコンタクト電極１７が設けられな
い半絶縁性ＧａＡｓ基板１０の主面は、厚さ０．７μｍ
のＳｉＯ2膜からなる絶縁膜１８で覆われている。ま
た、前記絶縁膜１８およびドレイン電極１５，ゲート電
極１４，ソース電極１６，コンタクト電極１７等の上に
は、たとえば、厚さ０．７μｍのＳｉＯ2膜１９が設け
られている。この絶縁膜１９にはビアーホールが設けら
れている。ビアーホールは所望位置の前記ゲート電極１
４，ドレイン電極１５，ソース電極１６，コンタクト電
極１７上にそれぞれ設けられている。前記絶縁膜１９上
には、厚さ１μｍのＡｌからなる配線２５（２５ａ〜２
５ｅ）が設けられている。各配線部分２５ａ〜２５ｅは
前記ビアーホールに充填された配線材料によって、それ
ぞれゲート電極１４，ドレイン電極１５，ソース電極１
６，コンタクト電極１７に接続されている。
ソース電極１６およびコンタクト電極１７が設けられな
い半絶縁性ＧａＡｓ基板１０の主面は、厚さ０．７μｍ
のＳｉＯ2膜からなる絶縁膜１８で覆われている。ま
た、前記絶縁膜１８およびドレイン電極１５，ゲート電
極１４，ソース電極１６，コンタクト電極１７等の上に
は、たとえば、厚さ０．７μｍのＳｉＯ2膜１９が設け
られている。この絶縁膜１９にはビアーホールが設けら
れている。ビアーホールは所望位置の前記ゲート電極１
４，ドレイン電極１５，ソース電極１６，コンタクト電
極１７上にそれぞれ設けられている。前記絶縁膜１９上
には、厚さ１μｍのＡｌからなる配線２５（２５ａ〜２
５ｅ）が設けられている。各配線部分２５ａ〜２５ｅは
前記ビアーホールに充填された配線材料によって、それ
ぞれゲート電極１４，ドレイン電極１５，ソース電極１
６，コンタクト電極１７に接続されている。
【００２９】前記絶縁膜１９および各配線部分２５ａ〜
２５ｅ上には、厚さ０．７μｍのＳｉＯ2膜からなる絶
縁膜２０が設けられている。そして、前記絶縁膜２０上
にはＭＩＭ容量２８が形成されている。ＭＩＭ容量２８
は、金属−絶縁体−金属（ＭＩＭ）の三層構造となって
いる。前記ＭＩＭ容量２８は、Ａｌ系金属を積み重ねた
厚さ１μｍの下層・上層金属膜２９，３１と、下層金属
膜２９と上層金属膜３１との間に挟まれるように設けら
れたＳｉＯ2膜からなる厚さ０．７μｍの絶縁膜３０と
で形成されている。前記ＭＩＭ容量２８は２０〜４０ｐ
Ｆ程度に設定される。下層金属膜２９は前記絶縁膜２０
に設けられたビアーホール内に充填された配線材料によ
って配線部分２５ｄに繋がり、ソース電極１６に繋が
る。
２５ｅ上には、厚さ０．７μｍのＳｉＯ2膜からなる絶
縁膜２０が設けられている。そして、前記絶縁膜２０上
にはＭＩＭ容量２８が形成されている。ＭＩＭ容量２８
は、金属−絶縁体−金属（ＭＩＭ）の三層構造となって
いる。前記ＭＩＭ容量２８は、Ａｌ系金属を積み重ねた
厚さ１μｍの下層・上層金属膜２９，３１と、下層金属
膜２９と上層金属膜３１との間に挟まれるように設けら
れたＳｉＯ2膜からなる厚さ０．７μｍの絶縁膜３０と
で形成されている。前記ＭＩＭ容量２８は２０〜４０ｐ
Ｆ程度に設定される。下層金属膜２９は前記絶縁膜２０
に設けられたビアーホール内に充填された配線材料によ
って配線部分２５ｄに繋がり、ソース電極１６に繋が
る。
【００３０】ＭＩＭ容量２８は、図１および図３に示す
ように、ＦＥＴ1とバイアス抵抗Ｒ2上を被うようになっ
ている。また、図１および図２に示すように、前記ＭＩ
Ｍ容量２８の上層金属膜３１は、接地端子（ＧＮＤ端
子）２に接続される。したがって、前記ＦＥＴ1は電磁
遮蔽（電磁シールド）されることになる。
ように、ＦＥＴ1とバイアス抵抗Ｒ2上を被うようになっ
ている。また、図１および図２に示すように、前記ＭＩ
Ｍ容量２８の上層金属膜３１は、接地端子（ＧＮＤ端
子）２に接続される。したがって、前記ＦＥＴ1は電磁
遮蔽（電磁シールド）されることになる。
【００３１】また、断面図では示さないが、ＦＥＴ2，
バイアス抵抗Ｒ4，バイパス容量Ｃ２も、前記同様の手
法で形成され、ＦＥＴ２を電磁シールドする。また、バ
イパス容量Ｃ3も半絶縁性ＧａＡｓ基板１０の主面の所
定位置に、前記バイパス容量Ｃ1の形成時に同時に形成
される。バイアス抵抗Ｒ1，Ｒ3，Ｒ5，Ｒ6は、たとえば
半絶縁性ＧａＡｓ基板１０の主面に設けられた拡散層を
利用して、前記バイアス抵抗Ｒ1の形成と同様に形成さ
れる。尚、シールド効果は、すくなくともＦＥＴのゲー
ト電極上にゲート電極を覆う接地電位（ＧＮＤ）が接続
された導電層があればよい。これは、ゲート電極から発
振することがほとんどであるからである。
バイアス抵抗Ｒ4，バイパス容量Ｃ２も、前記同様の手
法で形成され、ＦＥＴ２を電磁シールドする。また、バ
イパス容量Ｃ3も半絶縁性ＧａＡｓ基板１０の主面の所
定位置に、前記バイパス容量Ｃ1の形成時に同時に形成
される。バイアス抵抗Ｒ1，Ｒ3，Ｒ5，Ｒ6は、たとえば
半絶縁性ＧａＡｓ基板１０の主面に設けられた拡散層を
利用して、前記バイアス抵抗Ｒ1の形成と同様に形成さ
れる。尚、シールド効果は、すくなくともＦＥＴのゲー
ト電極上にゲート電極を覆う接地電位（ＧＮＤ）が接続
された導電層があればよい。これは、ゲート電極から発
振することがほとんどであるからである。
【００３２】半絶縁性ＧａＡｓ基板１０の主面側はパッ
シベーション膜３２で保護される。パッシベーション膜
３２は、たとえば、１μｍ程度の厚さのポリイミド樹脂
膜（ＰＩＱ膜）やプラズマによる窒化膜（Ｐ−ＳｉＮ
膜）で形成されている。
シベーション膜３２で保護される。パッシベーション膜
３２は、たとえば、１μｍ程度の厚さのポリイミド樹脂
膜（ＰＩＱ膜）やプラズマによる窒化膜（Ｐ−ＳｉＮ
膜）で形成されている。
【００３３】つぎに、本実施例１の化合物半導体集積回
路装置（ＧａＡｓ−ＩＣチップ）の製造について、図４
〜図８を参照しながら説明する。最初に図４に示される
ように、半絶縁性ＧａＡｓ基板１０が用意される。この
半絶縁性ＧａＡｓ基板１０には、選択的な拡散処理によ
って、ＦＥＴ形成部においてはそれぞれｎ+型となる拡
散領域、すなわちドレイン領域１２およびソース領域１
３が形成される。また、ドレイン領域１２とソース領域
１３との間にはｎ型のｎ型動作層１１が形成される。前
記ソース領域１３は長く形成され、一部はバイアス抵抗
Ｒ2として使用される。説明では、ＦＥＴ1，バイアス抵
抗Ｒ2，バイパス容量Ｃ1を形成する部分を示す。また、
拡散領域形成時、バイアス抵抗Ｒ1，Ｒ3，Ｒ5，Ｒ6を形
成するための拡散領域も形成される。
路装置（ＧａＡｓ−ＩＣチップ）の製造について、図４
〜図８を参照しながら説明する。最初に図４に示される
ように、半絶縁性ＧａＡｓ基板１０が用意される。この
半絶縁性ＧａＡｓ基板１０には、選択的な拡散処理によ
って、ＦＥＴ形成部においてはそれぞれｎ+型となる拡
散領域、すなわちドレイン領域１２およびソース領域１
３が形成される。また、ドレイン領域１２とソース領域
１３との間にはｎ型のｎ型動作層１１が形成される。前
記ソース領域１３は長く形成され、一部はバイアス抵抗
Ｒ2として使用される。説明では、ＦＥＴ1，バイアス抵
抗Ｒ2，バイパス容量Ｃ1を形成する部分を示す。また、
拡散領域形成時、バイアス抵抗Ｒ1，Ｒ3，Ｒ5，Ｒ6を形
成するための拡散領域も形成される。
【００３４】つぎに、図５に示すように、前記半絶縁性
ＧａＡｓ基板１０の主面全域に、厚さ０．７μｍのＳｉ
Ｏ2膜からなる絶縁膜１８が形成されるとともに、常用
のホトリソグラフィおよびリフトオフ法によって、ドレ
イン電極１５，ソース電極１６，コンタクト電極１７が
形成される。前記ドレイン電極１５，ソース電極１６，
コンタクト電極１７は、例えば、ＡｕＧｅ，Ｎｉ，Ａｕ
の複合膜で厚さは０．５μｍ程度となる。
ＧａＡｓ基板１０の主面全域に、厚さ０．７μｍのＳｉ
Ｏ2膜からなる絶縁膜１８が形成されるとともに、常用
のホトリソグラフィおよびリフトオフ法によって、ドレ
イン電極１５，ソース電極１６，コンタクト電極１７が
形成される。前記ドレイン電極１５，ソース電極１６，
コンタクト電極１７は、例えば、ＡｕＧｅ，Ｎｉ，Ａｕ
の複合膜で厚さは０．５μｍ程度となる。
【００３５】ソース電極１６は、バイパス容量Ｃ1の一
方の電極と接続するために長く形成されている。ソース
電極１６とコンタクト電極１７の間のソース領域１３部
分がバイアス抵抗Ｒ2となる。
方の電極と接続するために長く形成されている。ソース
電極１６とコンタクト電極１７の間のソース領域１３部
分がバイアス抵抗Ｒ2となる。
【００３６】つぎに、半絶縁性ＧａＡｓ基板１０の主面
にホトレジスト膜によってエッチングマスクを形成し、
ゲート電極形成領域に対応する絶縁膜１８を部分的に除
去し、リフトオフ法によってｎ型動作層１１上にゲート
電極１４を形成する。
にホトレジスト膜によってエッチングマスクを形成し、
ゲート電極形成領域に対応する絶縁膜１８を部分的に除
去し、リフトオフ法によってｎ型動作層１１上にゲート
電極１４を形成する。
【００３７】つぎに、図６に示すように、半絶縁性Ｇａ
Ａｓ基板１０の主面全域に、厚さ０．７μｍのＳｉＯ2
膜からなる絶縁膜１９を形成するとともに所定部分にビ
アーホールを設ける。
Ａｓ基板１０の主面全域に、厚さ０．７μｍのＳｉＯ2
膜からなる絶縁膜１９を形成するとともに所定部分にビ
アーホールを設ける。
【００３８】ついで、前記絶縁膜１９上に選択的に配線
２５（２５ａ〜２５ｅ）を形成する。この結果、前記ビ
アーホールには配線材料が充填されるため、配線２５の
所定部分（たとえば２５ａ〜２５ｅ）は、ドレイン電極
１５，ゲート電極１４，ソース電極１６，コンタクト電
極１７に電気的に接続される。ソース電極１６には、２
つの配線２５ｃ，２５ｄが形成され、一方の配線部分２
５ｅはバイパス容量Ｃ1の一方の電極に接続されるよう
になっている。また、配線２５によってバイアス抵抗Ｒ
1，Ｒ3，Ｒ5，Ｒ6のオーミックコンタクト電極が形成さ
れる。
２５（２５ａ〜２５ｅ）を形成する。この結果、前記ビ
アーホールには配線材料が充填されるため、配線２５の
所定部分（たとえば２５ａ〜２５ｅ）は、ドレイン電極
１５，ゲート電極１４，ソース電極１６，コンタクト電
極１７に電気的に接続される。ソース電極１６には、２
つの配線２５ｃ，２５ｄが形成され、一方の配線部分２
５ｅはバイパス容量Ｃ1の一方の電極に接続されるよう
になっている。また、配線２５によってバイアス抵抗Ｒ
1，Ｒ3，Ｒ5，Ｒ6のオーミックコンタクト電極が形成さ
れる。
【００３９】つぎに、図７に示すように、半絶縁性Ｇａ
Ａｓ基板１０の主面全域に厚さ０．７μｍのＳｉＯ2膜
からなる絶縁膜２０が形成される。また、前記絶縁膜２
０には、所定位置にビアーホール（たとえば、配線２５
ｄに繋がるビアーホール３５）が設けられる。
Ａｓ基板１０の主面全域に厚さ０．７μｍのＳｉＯ2膜
からなる絶縁膜２０が形成される。また、前記絶縁膜２
０には、所定位置にビアーホール（たとえば、配線２５
ｄに繋がるビアーホール３５）が設けられる。
【００４０】つぎに、図８に示すように、前記絶縁膜２
０上に下層金属膜２９，絶縁膜（絶縁体）３０，上層金
属膜３１が順次重ねて形成される。前記下層金属膜２９
および上層金属膜３１は、たとえば厚さ１μｍのＡｌ系
金属で形成されている。下層金属膜２９と絶縁膜３０の
間に設けられる絶縁膜３０は、たとえば、厚さ０．７μ
ｍのＳｉＯ2膜である。この結果、下層金属膜２９，絶
縁膜３０，上層金属膜３１によって金属−絶縁体−金属
（ＭＩＭ）と三層構造となるＭＩＭ容量が形成される。
このＭＩＭ容量は、図８および図１に示すように、ＦＥ
Ｔ1とバイアス抵抗Ｒ2上に重ねて設けられる。
０上に下層金属膜２９，絶縁膜（絶縁体）３０，上層金
属膜３１が順次重ねて形成される。前記下層金属膜２９
および上層金属膜３１は、たとえば厚さ１μｍのＡｌ系
金属で形成されている。下層金属膜２９と絶縁膜３０の
間に設けられる絶縁膜３０は、たとえば、厚さ０．７μ
ｍのＳｉＯ2膜である。この結果、下層金属膜２９，絶
縁膜３０，上層金属膜３１によって金属−絶縁体−金属
（ＭＩＭ）と三層構造となるＭＩＭ容量が形成される。
このＭＩＭ容量は、図８および図１に示すように、ＦＥ
Ｔ1とバイアス抵抗Ｒ2上に重ねて設けられる。
【００４１】ＦＥＴ2およびバイアス抵抗Ｒ4上にも、前
記同様にＭＩＭ容量によってバイパス容量Ｃ2が形成さ
れる。また、ＭＩＭ容量構造となるバイパス容量Ｃ3も
前記バイパス容量Ｃ1の形成時同時に形成される。
記同様にＭＩＭ容量によってバイパス容量Ｃ2が形成さ
れる。また、ＭＩＭ容量構造となるバイパス容量Ｃ3も
前記バイパス容量Ｃ1の形成時同時に形成される。
【００４２】つぎに、前記半絶縁性ＧａＡｓ基板１０の
主面に１μｍ程度の厚さのポリイミド樹脂膜（ＰＩＱ
膜）やプラズマによる窒化膜（Ｐ−ＳｉＮ膜）によるパ
ッシベーション膜３２が選択的に形成される（図３参
照）。
主面に１μｍ程度の厚さのポリイミド樹脂膜（ＰＩＱ
膜）やプラズマによる窒化膜（Ｐ−ＳｉＮ膜）によるパ
ッシベーション膜３２が選択的に形成される（図３参
照）。
【００４３】つぎに、半絶縁性ＧａＡｓ基板１０は縦横
に切断され、図１に示すような化合物半導体集積回路装
置（化合物半導体集積回路チップ）３６が形成される。
化合物半導体集積回路チップ３６の４隅には、ワイヤを
接続する端子（パッド）として、電源端子１，ＧＮＤ端
子２，入力端子３，出力端子４が位置する。
に切断され、図１に示すような化合物半導体集積回路装
置（化合物半導体集積回路チップ）３６が形成される。
化合物半導体集積回路チップ３６の４隅には、ワイヤを
接続する端子（パッド）として、電源端子１，ＧＮＤ端
子２，入力端子３，出力端子４が位置する。
【００４４】このような化合物半導体集積回路チップ３
６は、図９に示されるリードフレームに取り付けられ、
樹脂モールドされて化合物半導体集積回路装置となる。
６は、図９に示されるリードフレームに取り付けられ、
樹脂モールドされて化合物半導体集積回路装置となる。
【００４５】リードフレーム４０は、平行に延在する２
本の外枠４１と、これら外枠４１に直交するとともに外
枠４１を連結する内枠４２とからなっている。また、前
記内枠４２の内側からは平行に２本のリード４３が枠中
央に延在している。１本のリード４３は幅が広く、グラ
ンドリード４３ａとなる。また、各リード４３は内枠４
２に平行に延在するダム４４によって支持されている。
前記グランドリード４３ａの先端には、前記化合物半導
体集積回路チップ３６を固定する支持板４５が設けられ
ている。この支持板４５は枠の中央に位置している。
本の外枠４１と、これら外枠４１に直交するとともに外
枠４１を連結する内枠４２とからなっている。また、前
記内枠４２の内側からは平行に２本のリード４３が枠中
央に延在している。１本のリード４３は幅が広く、グラ
ンドリード４３ａとなる。また、各リード４３は内枠４
２に平行に延在するダム４４によって支持されている。
前記グランドリード４３ａの先端には、前記化合物半導
体集積回路チップ３６を固定する支持板４５が設けられ
ている。この支持板４５は枠の中央に位置している。
【００４６】化合物半導体集積回路装置の組み立てにお
いては、前記リードフレーム４０の支持板４５上に化合
物半導体集積回路チップ３６が固定される。その後、化
合物半導体集積回路チップ３６のパッドと、リード４３
の内端は電気的接続手段で接続される。たとえば、ワイ
ヤ４６で接続される。
いては、前記リードフレーム４０の支持板４５上に化合
物半導体集積回路チップ３６が固定される。その後、化
合物半導体集積回路チップ３６のパッドと、リード４３
の内端は電気的接続手段で接続される。たとえば、ワイ
ヤ４６で接続される。
【００４７】つぎに、図９の二点鎖線で示されるモール
ド領域が、常用のトランスファモールドによってモール
ドされ、パッケージ（樹脂体）４７が形成される。
ド領域が、常用のトランスファモールドによってモール
ドされ、パッケージ（樹脂体）４７が形成される。
【００４８】つぎに、ダム４４が切断除去されるととも
に、リード４３が所定位置で切断され成形される。これ
によって、図１０に示すようなガルウィング型の化合物
半導体集積回路装置が製造されることになる。
に、リード４３が所定位置で切断され成形される。これ
によって、図１０に示すようなガルウィング型の化合物
半導体集積回路装置が製造されることになる。
【００４９】（実施例２）図１１は、本発明の他の実施
例（実施例２）である化合物半導体集積回路装置の一部
を示す断面図である。
例（実施例２）である化合物半導体集積回路装置の一部
を示す断面図である。
【００５０】本実施例２では、２つのＭＥＳＦＥＴ（Ｆ
ＥＴ1，ＦＥＴ2）上に絶縁膜を介して単一のＭＩＭ容量
５０を形成した状態を示す構成となっている。ＭＩＭ容
量５０はＦＥＴ1，ＦＥＴ2，バイアス抵抗Ｒ2，Ｒ4上に
絶縁膜２０を介して形成されている。つまり、本実施例
２は少なくとも２つのＦＥＴ上に絶縁膜を介して前記２
つのＦＥＴの各々を覆うように単一のＭＩＭ容量が形成
されていることから、各ＦＥＴ間の相互干渉を低減で
き、また、１つの容量を２つのＦＥＴで共通化している
ため、さらなる高集積度化が達成できる。
ＥＴ1，ＦＥＴ2）上に絶縁膜を介して単一のＭＩＭ容量
５０を形成した状態を示す構成となっている。ＭＩＭ容
量５０はＦＥＴ1，ＦＥＴ2，バイアス抵抗Ｒ2，Ｒ4上に
絶縁膜２０を介して形成されている。つまり、本実施例
２は少なくとも２つのＦＥＴ上に絶縁膜を介して前記２
つのＦＥＴの各々を覆うように単一のＭＩＭ容量が形成
されていることから、各ＦＥＴ間の相互干渉を低減で
き、また、１つの容量を２つのＦＥＴで共通化している
ため、さらなる高集積度化が達成できる。
【００５１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００５２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＧａＡ
ｓ−ＩＣ（ＭＥＳＦＥＴ）の製造技術に適用した場合に
ついて説明したが、それに限定されるものではなく、た
とえば、他のＧａＡｓ−ＩＣやＩｎＰ基板を使用したＭ
ＩＳＦＥＴ等の製造技術などに適用できる。
なされた発明をその背景となった利用分野であるＧａＡ
ｓ−ＩＣ（ＭＥＳＦＥＴ）の製造技術に適用した場合に
ついて説明したが、それに限定されるものではなく、た
とえば、他のＧａＡｓ−ＩＣやＩｎＰ基板を使用したＭ
ＩＳＦＥＴ等の製造技術などに適用できる。
【００５３】本発明は少なくとも化合物半導体基板の主
面にＦＥＴやＭＩＭ容量を有する化合物半導体集積回路
装置の製造技術には適用できる。
面にＦＥＴやＭＩＭ容量を有する化合物半導体集積回路
装置の製造技術には適用できる。
【００５４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５５】ＦＥＴ上にＭＩＭ容量が積層形成されてい
ることから、半絶縁性ＧａＡｓ基板の主面にＦＥＴと容
量を領域を分けて形成する構造に比較してＭＩＭ容量形
成分だけＩＣ形成領域を小さくでき、化合物半導体集積
回路装置の小型化を図ることができる。
ることから、半絶縁性ＧａＡｓ基板の主面にＦＥＴと容
量を領域を分けて形成する構造に比較してＭＩＭ容量形
成分だけＩＣ形成領域を小さくでき、化合物半導体集積
回路装置の小型化を図ることができる。
【図１】本発明の一実施例１（実施例１）であるＧａＡ
ｓ−ＩＣチップにおける能動素子や受動素子の配置構成
を示す平面図である。
ｓ−ＩＣチップにおける能動素子や受動素子の配置構成
を示す平面図である。
【図２】本実施例１のＧａＡｓ−ＩＣの等価回路図であ
る。
る。
【図３】本実施例１のＧａＡｓ−ＩＣの要部を示す拡大
断面図である。
断面図である。
【図４】本実施例１のＧａＡｓ−ＩＣの製造における半
絶縁性ＧａＡｓ基板の一部を示す断面図である。
絶縁性ＧａＡｓ基板の一部を示す断面図である。
【図５】本実施例１のＧａＡｓ−ＩＣチップの製造にお
いて半絶縁性ＧａＡｓ基板の一部にドレイン電極，ソー
ス電極，ゲート電極を形成した状態を示す断面図であ
る。
いて半絶縁性ＧａＡｓ基板の一部にドレイン電極，ソー
ス電極，ゲート電極を形成した状態を示す断面図であ
る。
【図６】本実施例１のＧａＡｓ−ＩＣチップの製造にお
いて配線を形成した状態を示す断面図である。
いて配線を形成した状態を示す断面図である。
【図７】本実施例１のＧａＡｓ−ＩＣチップの製造にお
いて配線上に絶縁膜を形成した状態を示す断面図であ
る。
いて配線上に絶縁膜を形成した状態を示す断面図であ
る。
【図８】本実施例１のＧａＡｓ−ＩＣチップの製造にお
いてＦＥＴおよび抵抗上にＭＩＭ容量を形成した状態を
示す断面図である。
いてＦＥＴおよび抵抗上にＭＩＭ容量を形成した状態を
示す断面図である。
【図９】本実施例１のＧａＡｓ−ＩＣの製造においてリ
ードフレームにＧａＡｓ−ＩＣチップを搭載した状態を
示す平面図である。
ードフレームにＧａＡｓ−ＩＣチップを搭載した状態を
示す平面図である。
【図１０】本実施例１のパッケージされたＧａＡｓ−Ｉ
Ｃを示す斜視図である。
Ｃを示す斜視図である。
【図１１】本発明の他の実施例（実施例２）であるＧａ
Ａｓ−ＩＣチップの要部を示す一部の拡大断面図であ
る。
Ａｓ−ＩＣチップの要部を示す一部の拡大断面図であ
る。
１…電源端子、２…接地端子（ＧＮＤ端子）、３…入力
端子、４…出力端子、１０…半絶縁性ＧａＡｓ基板、１
１…ｎ型動作層、１２…ドレイン領域、１３…ソース領
域、１４…ゲート電極、１５…ドレイン電極、１６…ソ
ース電極、１７…コンタクト電極、１８…絶縁膜、１
９，２０…絶縁膜、２５…配線、２５ａ〜２５ｅ…配線
部分、２８…ＭＩＭ容量、２９…下層金属膜、３０…絶
縁膜、３１…上層金属膜、３２…パッシベーション膜、
３５…ビアーホール、３６…化合物半導体集積回路チッ
プ（化合物半導体集積回路装置）、４０…リードフレー
ム、４１…外枠、４２…内枠、４３…リード、４３ａ…
グランドリード、４４…ダム、４５…支持板、４６…ワ
イヤ、４７…パッケージ、５０…ＭＩＭ容量。
端子、４…出力端子、１０…半絶縁性ＧａＡｓ基板、１
１…ｎ型動作層、１２…ドレイン領域、１３…ソース領
域、１４…ゲート電極、１５…ドレイン電極、１６…ソ
ース電極、１７…コンタクト電極、１８…絶縁膜、１
９，２０…絶縁膜、２５…配線、２５ａ〜２５ｅ…配線
部分、２８…ＭＩＭ容量、２９…下層金属膜、３０…絶
縁膜、３１…上層金属膜、３２…パッシベーション膜、
３５…ビアーホール、３６…化合物半導体集積回路チッ
プ（化合物半導体集積回路装置）、４０…リードフレー
ム、４１…外枠、４２…内枠、４３…リード、４３ａ…
グランドリード、４４…ダム、４５…支持板、４６…ワ
イヤ、４７…パッケージ、５０…ＭＩＭ容量。
Claims (7)
- 【請求項１】 化合物半導体基板の主面に電界効果トラ
ンジスタとＭＩＭ容量を有する化合物半導体集積回路装
置であって、前記電界効果トランジスタを覆うようにＭ
ＩＭ容量が形成されていることを特徴とする化合物半導
体集積回路装置。 - 【請求項２】 前記ＭＩＭ容量の一方の電極は接地電位
に接続されていることを特徴とする請求項１記載の化合
物半導体集積回路装置。 - 【請求項３】 化合物半導体基板の主面に複数の電界効
果トランジスタとＭＩＭ容量を有する化合物半導体集積
回路装置であって、前記複数の電界効果トランジスタを
覆うようにＭＩＭ容量が形成されていることを特徴とす
る化合物半導体集積回路装置。 - 【請求項４】 前記ＭＩＭ容量の一方の電極は接地電位
に接続されていることを特徴とする請求項３記載の化合
物半導体集積回路装置。 - 【請求項５】 前記化合物半導体基板は半絶縁性ＧａＡ
ｓ基板であり、前記電界効果トランジスタはＭＥＳＦＥ
Ｔであることを特徴とする請求項１乃至請求項４のいず
れか１項記載の化合物半導体集積回路装置。 - 【請求項６】 パッケージと、前記パッケージの内外に
亘って延在する複数のリードと、前記パッケージ内に配
置され、かつその主面に能動素子と受動素子と外部端子
を有する化合物半導体集積回路チップと、前記化合物半
導体集積回路チップの外部端子と前記リードの内端を電
気的に接続するワイヤとを有する化合物半導体集積回路
装置であって、前記化合物半導体集積回路チップは前記
能動素子を覆うＭＩＭ容量を有することを特徴とする化
合物半導体集積回路装置。 - 【請求項７】 前記ＭＩＭ容量の一方の電極は接地電位
に接続されていることを特徴とする請求項６記載の化合
物半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13491895A JPH08330519A (ja) | 1995-06-01 | 1995-06-01 | 化合物半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13491895A JPH08330519A (ja) | 1995-06-01 | 1995-06-01 | 化合物半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330519A true JPH08330519A (ja) | 1996-12-13 |
Family
ID=15139586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13491895A Pending JPH08330519A (ja) | 1995-06-01 | 1995-06-01 | 化合物半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330519A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525427B2 (en) | 1999-01-04 | 2003-02-25 | International Business Machines Corporation | BEOL decoupling capacitor |
| JP2009218528A (ja) * | 2008-03-13 | 2009-09-24 | Furukawa Electric Co Ltd:The | ＧａＮ系電界効果トランジスタ |
| JP2013131758A (ja) * | 2011-12-21 | 2013-07-04 | Power Integrations Inc | 半導体装置 |
-
1995
- 1995-06-01 JP JP13491895A patent/JPH08330519A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525427B2 (en) | 1999-01-04 | 2003-02-25 | International Business Machines Corporation | BEOL decoupling capacitor |
| JP2009218528A (ja) * | 2008-03-13 | 2009-09-24 | Furukawa Electric Co Ltd:The | ＧａＮ系電界効果トランジスタ |
| JP2013131758A (ja) * | 2011-12-21 | 2013-07-04 | Power Integrations Inc | 半導体装置 |
| US10002957B2 (en) | 2011-12-21 | 2018-06-19 | Power Integrations, Inc. | Shield wrap for a heterostructure field effect transistor |
| US10199488B2 (en) | 2011-12-21 | 2019-02-05 | Power Integrations, Inc. | Shield wrap for a heterostructure field effect transistor |
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