JP2976634B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2976634B2 JP2976634B2 JP3279544A JP27954491A JP2976634B2 JP 2976634 B2 JP2976634 B2 JP 2976634B2 JP 3279544 A JP3279544 A JP 3279544A JP 27954491 A JP27954491 A JP 27954491A JP 2976634 B2 JP2976634 B2 JP 2976634B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にインピーダンス整合用のキャパシタ（コンデンサ）
を内蔵したＧａＡｓ電界効果トランジスタ（ＦＥＴ）に
関するものである。
特にインピーダンス整合用のキャパシタ（コンデンサ）
を内蔵したＧａＡｓ電界効果トランジスタ（ＦＥＴ）に
関するものである。
【０００２】
【従来の技術】従来のＧａＡｓＦＥＴのチップ（ダイ）
には、図３（ａ）の平面図に示すようにゲートパッド１
２、ソースパッド１３、ドレインパッド１４および櫛状
のアクティブ領域からなるＦＥＴ素子のみが形成されて
いる。ソース電極はソースパッド１３からバイアホール
１０や、図３（ｂ）の断面図に示す側面Ａｕめっき１５
を通じて電気的に裏面Ａｕめっき１１に接続されたＰＨ
Ｓ（ｐｌａｔｅｄ ｈｅａｔ ｓｉｎｋ）構造となって
いる。
には、図３（ａ）の平面図に示すようにゲートパッド１
２、ソースパッド１３、ドレインパッド１４および櫛状
のアクティブ領域からなるＦＥＴ素子のみが形成されて
いる。ソース電極はソースパッド１３からバイアホール
１０や、図３（ｂ）の断面図に示す側面Ａｕめっき１５
を通じて電気的に裏面Ａｕめっき１１に接続されたＰＨ
Ｓ（ｐｌａｔｅｄ ｈｅａｔ ｓｉｎｋ）構造となって
いる。
【０００３】このＦＥＴを組み立てる際には、図４に示
すようにインピーダンス整合のためのチップキャパシタ
２０をＧａＡｓＦＥＴチップ１９とともにパッケージ２
１に組み込む。パッケージ組立品を回路基板に実装する
ときに、発振抑止回路をパッケージ外部のドレイン端子
近傍に接続することもある。
すようにインピーダンス整合のためのチップキャパシタ
２０をＧａＡｓＦＥＴチップ１９とともにパッケージ２
１に組み込む。パッケージ組立品を回路基板に実装する
ときに、発振抑止回路をパッケージ外部のドレイン端子
近傍に接続することもある。
【０００４】
【発明が解決しようとする課題】ＧａＡｓＦＥＴチップ
のドレインパッドおよびゲートパッドから、ボンディン
グワイヤによってパッケージのドレイン端子およびゲー
ト端子に接続される。このパッケージ組立品をＤＣ測定
またはＲＦ測定するときや、回路基板に実装したとき発
振が生じ易い。測定治具や実装基板の回路設計における
厳重な発振対策が必要で、測定精度の悪化や実装上での
障害になっていた。
のドレインパッドおよびゲートパッドから、ボンディン
グワイヤによってパッケージのドレイン端子およびゲー
ト端子に接続される。このパッケージ組立品をＤＣ測定
またはＲＦ測定するときや、回路基板に実装したとき発
振が生じ易い。測定治具や実装基板の回路設計における
厳重な発振対策が必要で、測定精度の悪化や実装上での
障害になっていた。
【０００５】パッケージ内にインピーダンス整合用のチ
ップキャパシタをマウントし、ＦＥＴチップと接続する
内部整合型ＧａＡｓＦＥＴにおいても、チップキャパシ
タのマウントおよびボンディングが組立上の障害の１つ
となっていた。
ップキャパシタをマウントし、ＦＥＴチップと接続する
内部整合型ＧａＡｓＦＥＴにおいても、チップキャパシ
タのマウントおよびボンディングが組立上の障害の１つ
となっていた。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、ＧａＡｓ基板上にＦＥＴおよびキャパシタが形成さ
れ、前記ＦＥＴのソースパッドから前記ＧａＡｓ基板の
裏面Ａｕめっきに接続される金属によって前記キャパシ
タ上部電極が形成され、ゲート電極金属によって前記キ
ャパシタ下部電極が形成され、前記ＦＥＴの表面保護膜
によって前記キャパシタ誘電体が形成されているもので
ある。
は、ＧａＡｓ基板上にＦＥＴおよびキャパシタが形成さ
れ、前記ＦＥＴのソースパッドから前記ＧａＡｓ基板の
裏面Ａｕめっきに接続される金属によって前記キャパシ
タ上部電極が形成され、ゲート電極金属によって前記キ
ャパシタ下部電極が形成され、前記ＦＥＴの表面保護膜
によって前記キャパシタ誘電体が形成されているもので
ある。
【０００７】
【作用】発振抑止用キャパシタはＦＥＴチップに最も近
い電源ラインに接続するのが効果的である。高周波帯用
のＧａＡｓＦＥＴのパッケージ外部で発振止め対策を行
なっても、ＦＥＴチップからパッケージリードまでの長
さが特性に大きく影響してくるので、充分な対策にはな
らない。
い電源ラインに接続するのが効果的である。高周波帯用
のＧａＡｓＦＥＴのパッケージ外部で発振止め対策を行
なっても、ＦＥＴチップからパッケージリードまでの長
さが特性に大きく影響してくるので、充分な対策にはな
らない。
【０００８】そこでＧａＡｓＦＥＴチップの上にキャパ
シタを形成すれば、チップに最も近い位置で発振抑制用
のキャパシタを接続して最大の効果を発揮することがで
きる。ＦＥＴとキャパシタとの間のワイヤボンディング
を不要にすることができる。
シタを形成すれば、チップに最も近い位置で発振抑制用
のキャパシタを接続して最大の効果を発揮することがで
きる。ＦＥＴとキャパシタとの間のワイヤボンディング
を不要にすることができる。
【０００９】
【実施例】本発明の第１の実施例について、図１（ａ）
の平面図およびそのＡ−Ｂ断面図である図１（ｂ）を参
照して説明する。
の平面図およびそのＡ−Ｂ断面図である図１（ｂ）を参
照して説明する。
【００１０】ＧａＡｓＦＥＴチップの長手方向の両端に
キャパシタが形成されている。Ａｕめっき９−Ａｕ／Ｔ
ｉ８−Ｔｉ７の層からなる上部電極１８が、側面Ａｕめ
っき１５に接するＴｉ７−Ａｕ／Ｔｉ８の層を介して裏
面Ａｕめっき１１に電気的に接続され、接地電位となっ
ている。裏面Ａｕめっき１１はバイアホール１０および
側面Ａｕめっき１５を通じてソースパッド１３とも接続
されている。
キャパシタが形成されている。Ａｕめっき９−Ａｕ／Ｔ
ｉ８−Ｔｉ７の層からなる上部電極１８が、側面Ａｕめ
っき１５に接するＴｉ７−Ａｕ／Ｔｉ８の層を介して裏
面Ａｕめっき１１に電気的に接続され、接地電位となっ
ている。裏面Ａｕめっき１１はバイアホール１０および
側面Ａｕめっき１５を通じてソースパッド１３とも接続
されている。
【００１１】一方、下部電極１７はゲート電極であるＡ
ｌ３−Ｔｉ４の層からなり、誘電体となる表面保護膜２
を挟んでキャパシタ上部電極１８と重なるように形成さ
れている。下部電極１７はコンタクト１６を介してＡｕ
めっき９−ＡｕＴｉ８−Ｔｉ７−アロイ５の層からなる
ドレインパッド１４に接続されている。回路上はドレイ
ン電極から接地電位のソースパッド１３に並列接続され
たキャパシタを構成している。
ｌ３−Ｔｉ４の層からなり、誘電体となる表面保護膜２
を挟んでキャパシタ上部電極１８と重なるように形成さ
れている。下部電極１７はコンタクト１６を介してＡｕ
めっき９−ＡｕＴｉ８−Ｔｉ７−アロイ５の層からなる
ドレインパッド１４に接続されている。回路上はドレイ
ン電極から接地電位のソースパッド１３に並列接続され
たキャパシタを構成している。
【００１２】つぎに本発明の第２の実施例について、図
２（ａ）の平面図およびそのＡ−Ｂ断面図である図２
（ｂ）を参照して説明する。
２（ａ）の平面図およびそのＡ−Ｂ断面図である図２
（ｂ）を参照して説明する。
【００１３】本実施例はインピーダンス整合用キャパシ
タをＧａＡｓＦＥＴチップの上に形成したものである。
タをＧａＡｓＦＥＴチップの上に形成したものである。
【００１４】ＧａＡｓＦＥＴチップのゲートパッド１２
の内側に形成されたＡｕめっき９−Ａｕ／Ｔｉ８−Ｔｉ
７の層からなるキャパシタの上部電極１８が、側面Ａｕ
めっき１５に接するＴｉ７−Ａｕ／Ｔｉ８の層を介して
裏面Ａｕめっき１１に電気的に接続され、接地電位とな
っている。
の内側に形成されたＡｕめっき９−Ａｕ／Ｔｉ８−Ｔｉ
７の層からなるキャパシタの上部電極１８が、側面Ａｕ
めっき１５に接するＴｉ７−Ａｕ／Ｔｉ８の層を介して
裏面Ａｕめっき１１に電気的に接続され、接地電位とな
っている。
【００１５】一方、下部電極１７はゲート電極であるＡ
ｌ３−Ｔｉ４の層からなり、誘電体となる表面保護膜２
を挟んでキャパシタ上部電極１８と重なるように形成さ
れている。下部電極１７は直接ＧａＡｓＦＥＴのゲート
電極に接続されている。回路上はゲート電極から接地電
位のソースパッド１３に並列接続されてキャパシタを構
成している。
ｌ３−Ｔｉ４の層からなり、誘電体となる表面保護膜２
を挟んでキャパシタ上部電極１８と重なるように形成さ
れている。下部電極１７は直接ＧａＡｓＦＥＴのゲート
電極に接続されている。回路上はゲート電極から接地電
位のソースパッド１３に並列接続されてキャパシタを構
成している。
【００１６】一般にチップの表面保護膜には厚さ数百ｎ
ｍのＳｉＯ2 またはＳｉＮが用いられる。チップの上に
形成されるキャパシタ上部電極１８と下部電極１７との
重なり合う面積によって表１に示す容量が得られる。
ｍのＳｉＯ2 またはＳｉＮが用いられる。チップの上に
形成されるキャパシタ上部電極１８と下部電極１７との
重なり合う面積によって表１に示す容量が得られる。
【００１７】
【表１】
【００１８】表面保護膜としてＳｉＯ2 またはＳｉＮを
用いて、膜厚を６００ｎｍとして算出した。発振抑止用
キャパシタとしては、面積０．１ｍｍ2 程度で、インピ
ーダンス整合用としては０．０１〜０．１ｍｍ2 の面積
で実現できる。
用いて、膜厚を６００ｎｍとして算出した。発振抑止用
キャパシタとしては、面積０．１ｍｍ2 程度で、インピ
ーダンス整合用としては０．０１〜０．１ｍｍ2 の面積
で実現できる。
【００１９】
【発明の効果】ＧａＡｓＦＥＴチップにキャパシタを形
成し、ドレインパッド−接地間に接続する。その結果、
パッケージ組立品でのＤＣ測定および回路基板実装時の
発振抑止回路を不要または簡略化することができる。ま
たＧａＡｓチップ上に形成したキャパシタをゲート−接
地間に接続することにより、インピーダンス整合用のチ
ップキャパシタを不要にすることができる。パッケージ
内部の回路構成を簡略化するとともに、チップマウント
およびワイヤボンディングする工数を削減することがで
きる。
成し、ドレインパッド−接地間に接続する。その結果、
パッケージ組立品でのＤＣ測定および回路基板実装時の
発振抑止回路を不要または簡略化することができる。ま
たＧａＡｓチップ上に形成したキャパシタをゲート−接
地間に接続することにより、インピーダンス整合用のチ
ップキャパシタを不要にすることができる。パッケージ
内部の回路構成を簡略化するとともに、チップマウント
およびワイヤボンディングする工数を削減することがで
きる。
【図１】（ａ）は本発明の第１の実施例を示す平面図で
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
【図２】（ａ）は本発明の第２の実施例を示す平面図で
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
【図３】（ａ）は従来のＧａＡｓＦＥＴチップを示す平
面図である。（ｂ）は（ａ）のＡ−Ｂ断面図である。
面図である。（ｂ）は（ａ）のＡ−Ｂ断面図である。
【図４】パッケージに組み込んだ従来のＧａＡｓＦＥＴ
チップとインピーダンス整合用チップキャパシタとを示
す平面図である。
チップとインピーダンス整合用チップキャパシタとを示
す平面図である。
１ ＧａＡｓ基板 ２ 表面保護膜 ３ Ａｌ ４ Ｔｉ ５ アロイ ６ 表面保護膜 ７ Ｔｉ ８ Ａｕ／Ｔｉ ９ Ａｕめっき １０ バイアホール １１ 裏面Ａｕめっき １２ ゲートパッド １３ ソースパッド １４ ドレインパッド １５ 側面Ａｕめっき １６ キャパシタコンタクト １７ キャパシタ下部電極 １８ キャパシタ上部電極 １９ ＧａＡｓＦＥＴチップ ２０ チップキャパシタ ２１ パッケージ ２２ ゲート端子 ２３ ソース端子 ２４ ドレイン端子
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/812 H01L 21/338 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 ＧａＡｓ基板上にＦＥＴおよびキャパシ
タが形成され、前記ＦＥＴのソースパッドから前記Ｇａ
Ａｓ基板の裏面Ａｕめっきに接続される金属によって前
記キャパシタ上部電極が形成され、ゲート電極金属によ
って前記キャパシタ下部電極が形成され、前記ＦＥＴの
表面保護膜によって前記キャパシタ誘電体が形成されて
いる半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279544A JP2976634B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279544A JP2976634B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121458A JPH05121458A (ja) | 1993-05-18 |
| JP2976634B2 true JP2976634B2 (ja) | 1999-11-10 |
Family
ID=17612466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279544A Expired - Fee Related JP2976634B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976634B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1022299A (ja) * | 1996-07-08 | 1998-01-23 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP3375928B2 (ja) | 2000-02-08 | 2003-02-10 | 富士通カンタムデバイス株式会社 | 半導体装置 |
| JP2008270447A (ja) * | 2007-04-19 | 2008-11-06 | Mitsubishi Materials Corp | 薄型複合素子及びその製造方法 |
| JP6515714B2 (ja) * | 2015-07-14 | 2019-05-22 | 三菱電機株式会社 | トランジスタ |
| EP4333304A3 (en) | 2019-10-31 | 2024-06-05 | Infineon Technologies Austria AG | Semiconductor device and inverter |
-
1991
- 1991-10-25 JP JP3279544A patent/JP2976634B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05121458A (ja) | 1993-05-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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