JPH05343603A - 半導体装置 - Google Patents
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- JPH05343603A JPH05343603A JP14908292A JP14908292A JPH05343603A JP H05343603 A JPH05343603 A JP H05343603A JP 14908292 A JP14908292 A JP 14908292A JP 14908292 A JP14908292 A JP 14908292A JP H05343603 A JPH05343603 A JP H05343603A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Abstract
(57)【要約】
【目的】半導体装置において、パッケージの電源系配線
パターンの自己インダクタンスおよび半導体チップとパ
ッケージの配線パターンとを電気的に接続する電源系ボ
ンディングワイヤなどの自己インダクタンスに起因する
ノイズが半導体チップに侵入し、誤動作が生じることを
防止する。 【構成】一方の面に半導体チップ１の電極端子２に接続
される電極端子４が設けられ、他方の面にスルーホール
６を介して電極端子４に接続される電極端子７が設けら
れた絶縁基板５を備えている。絶縁基板５の電極端子４
と半導体チップ１の電極端子２とを金属ろう材３で接続
する。絶縁基板５の電極端子７のうち、電源電位給電用
のものとグランド電位給電用のものとの間に、金属ろう
材８を用いて容量９を設ける。電極端子７とパッケージ
基体１２の配線パターンとを金属細線１６を用いて電気
的に接続する。
パターンの自己インダクタンスおよび半導体チップとパ
ッケージの配線パターンとを電気的に接続する電源系ボ
ンディングワイヤなどの自己インダクタンスに起因する
ノイズが半導体チップに侵入し、誤動作が生じることを
防止する。 【構成】一方の面に半導体チップ１の電極端子２に接続
される電極端子４が設けられ、他方の面にスルーホール
６を介して電極端子４に接続される電極端子７が設けら
れた絶縁基板５を備えている。絶縁基板５の電極端子４
と半導体チップ１の電極端子２とを金属ろう材３で接続
する。絶縁基板５の電極端子７のうち、電源電位給電用
のものとグランド電位給電用のものとの間に、金属ろう
材８を用いて容量９を設ける。電極端子７とパッケージ
基体１２の配線パターンとを金属細線１６を用いて電気
的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の多機能化は著しく、
そのため半導体チップの高速化、高消費電力化が進んで
いる。それに伴って、電源系統の配線パターンにおい
て、電源電流の増加や変化の高速化により、配線自体が
有するインダクタンスにより発生する逆起電力、即ち電
気的ノイズ（以下、ノイズという）が大きくなり、この
ことが原因で半導体装置の誤動作が起り易くなってきて
いる。
そのため半導体チップの高速化、高消費電力化が進んで
いる。それに伴って、電源系統の配線パターンにおい
て、電源電流の増加や変化の高速化により、配線自体が
有するインダクタンスにより発生する逆起電力、即ち電
気的ノイズ（以下、ノイズという）が大きくなり、この
ことが原因で半導体装置の誤動作が起り易くなってきて
いる。
【０００３】従来、ノイズ対策としては、電源系統の配
線のインダクタンス低減や電源配線とグランド配線間に
容量を結合する方法などが一般に用いられていた。後者
の方法において、容量の取付け位置は、一般に、半導体
装置を実装する配線基板上の半導体装置に近い場所、特
に半導体装置の外部端子付近に設けることが多い。これ
は、下記の理由による。
線のインダクタンス低減や電源配線とグランド配線間に
容量を結合する方法などが一般に用いられていた。後者
の方法において、容量の取付け位置は、一般に、半導体
装置を実装する配線基板上の半導体装置に近い場所、特
に半導体装置の外部端子付近に設けることが多い。これ
は、下記の理由による。
【０００４】図３（ａ）は、電源系配線のインダクタン
スとノイズ対策用容量のキャパシタンスに関する等価回
路図であり、容量を半導体装置の外部端子部分に付けた
状態を示す。容量９より右側のインダクタンスＬ１とイ
ンダクタンスＬ２とは、半導体装置を実装する配線基板
の配線パターンによるもので、容量９より左側のインダ
クタンスＬ３とインダクタンスＬ４とは、半導体装置用
容量（以下パッケージと記す）内の配線による分を表し
ている。一般に、Ｌ１，Ｌ２＞Ｌ３，Ｌ４の関係があ
る。
スとノイズ対策用容量のキャパシタンスに関する等価回
路図であり、容量を半導体装置の外部端子部分に付けた
状態を示す。容量９より右側のインダクタンスＬ１とイ
ンダクタンスＬ２とは、半導体装置を実装する配線基板
の配線パターンによるもので、容量９より左側のインダ
クタンスＬ３とインダクタンスＬ４とは、半導体装置用
容量（以下パッケージと記す）内の配線による分を表し
ている。一般に、Ｌ１，Ｌ２＞Ｌ３，Ｌ４の関係があ
る。
【０００５】ここで、半導体チップのスイッチングによ
り、電源系配線に流れる電流に変化が生じると、下式に
示すような逆起電力ｅ（ノイズ）が発生する。
り、電源系配線に流れる電流に変化が生じると、下式に
示すような逆起電力ｅ（ノイズ）が発生する。
【０００６】 ｅ＝−Ｌ・（ｄｉ／ｄｔ） （Ｖ） ・・・ ノイズのうち、Ｌ１，Ｌ２、即ち、半導体装置を実装す
る配線基板の配線パターンにより発生する分は、容量９
を流れ半導体チップには流れ込まないので、半導体チッ
プからみればノイズが低減されたことになる。即ち、半
導体チップに流れ込むノイズは、パッケージ内の配線の
インダクタンス分だけになる。よって、ノイズを効果的
に減ずるには、電源系配線中のより半導体チップに近い
場所に容量を取付ける必要がある。
る配線基板の配線パターンにより発生する分は、容量９
を流れ半導体チップには流れ込まないので、半導体チッ
プからみればノイズが低減されたことになる。即ち、半
導体チップに流れ込むノイズは、パッケージ内の配線の
インダクタンス分だけになる。よって、ノイズを効果的
に減ずるには、電源系配線中のより半導体チップに近い
場所に容量を取付ける必要がある。
【０００７】そこで最近では、図３（ｂ）に示すよう
に、パッケージに容量を取付ける方法が用いられてい
る。図３（ｂ）において、絶縁基板１３は、アルミナセ
ラミック多層基板を使用している。絶縁基板１３は多層
配線になっており、配線層として信号層１３Ａと電源層
１３Ｂとが設けられている。電源層１３Ｂは２種類設け
られており、一方が電源配線用、もう一方がグランド配
線用になっている。
に、パッケージに容量を取付ける方法が用いられてい
る。図３（ｂ）において、絶縁基板１３は、アルミナセ
ラミック多層基板を使用している。絶縁基板１３は多層
配線になっており、配線層として信号層１３Ａと電源層
１３Ｂとが設けられている。電源層１３Ｂは２種類設け
られており、一方が電源配線用、もう一方がグランド配
線用になっている。
【０００８】絶縁基板１３には、一方の面の２層にくぼ
みを設け、半導体チップ搭載部を形成している。そこに
半導体チップ１を接着し、金属細線１６で半導体チップ
１と、絶縁基板１３の信号層１３Ａの配線パターンとを
電気的に接続している。半導体チップ１の電源は、信号
層１３Ａとスルーホール（図示せず）とを介して電源層
１３Ｂから供給されている。半導体チップ１は、金属製
の蓋１４を金属ろう材１５を用いて気密封止されてい
る。絶縁基板１３内の電源層１３Ｂから引出された電源
の一端が絶縁基板１３の表面に設けてあり、そこに容量
９が取付けられている。容量９には、一般に、キャパシ
タンス５〜１０００（ｎＦ）程度のものが使われてい
る。
みを設け、半導体チップ搭載部を形成している。そこに
半導体チップ１を接着し、金属細線１６で半導体チップ
１と、絶縁基板１３の信号層１３Ａの配線パターンとを
電気的に接続している。半導体チップ１の電源は、信号
層１３Ａとスルーホール（図示せず）とを介して電源層
１３Ｂから供給されている。半導体チップ１は、金属製
の蓋１４を金属ろう材１５を用いて気密封止されてい
る。絶縁基板１３内の電源層１３Ｂから引出された電源
の一端が絶縁基板１３の表面に設けてあり、そこに容量
９が取付けられている。容量９には、一般に、キャパシ
タンス５〜１０００（ｎＦ）程度のものが使われてい
る。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
装置では、容量が絶縁基板内の電源層に接続されている
ので、そこより半導体チップ側、特に金属細線のインダ
クタンスによるノイズ分については無効であった。
装置では、容量が絶縁基板内の電源層に接続されている
ので、そこより半導体チップ側、特に金属細線のインダ
クタンスによるノイズ分については無効であった。
【００１０】金属細線のインダクタンスは、そのループ
形状により異なるが、直径３０μｍのシリコン１％含有
のアルミニウムワイヤーで１ｍｍ当り、約０．５〜１．
０ｎＨである。通常、金属細線長さは、２〜３ｍｍ程度
になるので、金属細線１本当り１〜３ｎＨの値となる。
形状により異なるが、直径３０μｍのシリコン１％含有
のアルミニウムワイヤーで１ｍｍ当り、約０．５〜１．
０ｎＨである。通常、金属細線長さは、２〜３ｍｍ程度
になるので、金属細線１本当り１〜３ｎＨの値となる。
【００１１】このインダクタンスの値は、従来の半導体
装置の動作速度では無視できる値であったが、近年の高
速化により無視できない値となっている。例えば、最近
のバイポーラデバイス（ＥＣＬゲートアレイ）では、１
００ｐ・ｓｅｃ間に２０ｍＡ程度電流が変化するように
なっている。インダクタンスを３ｎＨとして式いより
計算すると、０．６Ｖの逆起電力が発生する。通常、半
導体装置の信号電圧は５Ｖであるので、この逆起電力は
十分に誤動作の原因になってしまう。
装置の動作速度では無視できる値であったが、近年の高
速化により無視できない値となっている。例えば、最近
のバイポーラデバイス（ＥＣＬゲートアレイ）では、１
００ｐ・ｓｅｃ間に２０ｍＡ程度電流が変化するように
なっている。インダクタンスを３ｎＨとして式いより
計算すると、０．６Ｖの逆起電力が発生する。通常、半
導体装置の信号電圧は５Ｖであるので、この逆起電力は
十分に誤動作の原因になってしまう。
【００１２】以上説明したように、容量を半導体装置絶
縁基板内の電源層から導出した電極端子に取付ける構造
の従来の半導体装置では、ボンデイングワイヤーのイン
ダクタンスによる逆起電力に対して無効であり、半導体
装置の動作速度向上には限界がある。
縁基板内の電源層から導出した電極端子に取付ける構造
の従来の半導体装置では、ボンデイングワイヤーのイン
ダクタンスによる逆起電力に対して無効であり、半導体
装置の動作速度向上には限界がある。
【００１３】一方、最近、半導体素子上に薄膜技術を用
いて直接コンデンサーを形成する試みも行われている
が、誘電体の比誘電率を実用的な値にしようとすると５
００℃以上の高温で蒸着しなければならない。ところ
が、半導体チップの耐熱性が５００℃に達していないこ
とから、いまだ実用化できないでいる。
いて直接コンデンサーを形成する試みも行われている
が、誘電体の比誘電率を実用的な値にしようとすると５
００℃以上の高温で蒸着しなければならない。ところ
が、半導体チップの耐熱性が５００℃に達していないこ
とから、いまだ実用化できないでいる。
【００１４】本発明は上述のような従来の半導体装置の
問題点に鑑みてなされたものであって、電源電流の変化
により発生するノイズを、従来の半導体装置におけるよ
りもより効果的に除去することのできる構造の半導体装
置を提供することを目的とする。
問題点に鑑みてなされたものであって、電源電流の変化
により発生するノイズを、従来の半導体装置におけるよ
りもより効果的に除去することのできる構造の半導体装
置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップと、この半導体チップに電流を導く電気配
線パターンが設けられた半導体装置用容器とを含む半導
体装置であって、一方の面に第１の電極端子が設けら
れ、他方の面に前記第１の電極端子と電気的に接続され
た第２の電極端子が設けられ、前記第２の電極端子のう
ち、電源電位給電用の第２の電極端子とグランド電位給
電用の第２の電極端子とからなる少なくとも一対の第２
の電極端子が容量を介して接続されてなる絶縁基板を有
し、前記半導体チップと前記絶縁基板と前記半導体装置
用容器とは、前記半導体チップに設けられた電極端子が
前記絶縁基板の前記第１の電極端子に電気的に固着接続
され、前記絶縁基板の前記第２の電極端子と前記半導体
装置用容器の前記電気配線パターンとが電気的に接続さ
れている構造であることを特徴としている。
半導体チップと、この半導体チップに電流を導く電気配
線パターンが設けられた半導体装置用容器とを含む半導
体装置であって、一方の面に第１の電極端子が設けら
れ、他方の面に前記第１の電極端子と電気的に接続され
た第２の電極端子が設けられ、前記第２の電極端子のう
ち、電源電位給電用の第２の電極端子とグランド電位給
電用の第２の電極端子とからなる少なくとも一対の第２
の電極端子が容量を介して接続されてなる絶縁基板を有
し、前記半導体チップと前記絶縁基板と前記半導体装置
用容器とは、前記半導体チップに設けられた電極端子が
前記絶縁基板の前記第１の電極端子に電気的に固着接続
され、前記絶縁基板の前記第２の電極端子と前記半導体
装置用容器の前記電気配線パターンとが電気的に接続さ
れている構造であることを特徴としている。
【００１６】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１（ａ）は本発明の第１の実施例を
示す部分縦断面図で、特に半導体チップ部分を拡大した
ものである。
照して説明する。図１（ａ）は本発明の第１の実施例を
示す部分縦断面図で、特に半導体チップ部分を拡大した
ものである。
【００１７】図１（ａ）を参照すると、本実施例では、
半導体チップ１上面の縁に沿って設けられている複数の
電極端子２に、金属ろう材３としてのＡｇ／Ｓｕ／Ｐｂ
合金を用いて、絶縁基板５の下面に設けてある電極端子
４を接着している。絶縁基板５には、半導体チップ１の
基材であるシリコンの熱膨張率を考慮し、窒化アルミニ
ウムセラミックを用いている。厚さは０．５ｍｍであ
り、外形は、半導体チップ５と同じ大きさで、１４．１
ｍｍ×１４．２ｍｍである。
半導体チップ１上面の縁に沿って設けられている複数の
電極端子２に、金属ろう材３としてのＡｇ／Ｓｕ／Ｐｂ
合金を用いて、絶縁基板５の下面に設けてある電極端子
４を接着している。絶縁基板５には、半導体チップ１の
基材であるシリコンの熱膨張率を考慮し、窒化アルミニ
ウムセラミックを用いている。厚さは０．５ｍｍであ
り、外形は、半導体チップ５と同じ大きさで、１４．１
ｍｍ×１４．２ｍｍである。
【００１８】絶縁基板５の上面には、下面の電極端子４
とスルーホール６によって電気的に接続された電極端子
７が設けられている。電極端子７のうち特に電源配線用
の電極端子とグランド配線用の電極端子はその内縁部
に、容量９が金属ろう材８としてのＡｕ／Ｓｎ合金を用
いて接着されている。すなわち、電源配線とグランド配
線とが容量９で電気的に接続された構造になっている。
容量９には、キャパシタンス０．１μＦの市販の積層セ
ラミックコンデンサー（サイズは１．２５ｍｍ×２ｍｍ
で厚さ１ｍｍ）を用いた。
とスルーホール６によって電気的に接続された電極端子
７が設けられている。電極端子７のうち特に電源配線用
の電極端子とグランド配線用の電極端子はその内縁部
に、容量９が金属ろう材８としてのＡｕ／Ｓｎ合金を用
いて接着されている。すなわち、電源配線とグランド配
線とが容量９で電気的に接続された構造になっている。
容量９には、キャパシタンス０．１μＦの市販の積層セ
ラミックコンデンサー（サイズは１．２５ｍｍ×２ｍｍ
で厚さ１ｍｍ）を用いた。
【００１９】以下に、パッケージ基体との接続等につい
て、図１（ａ），（ｂ）を用いて説明する。
て、図１（ａ），（ｂ）を用いて説明する。
【００２０】図１（ａ），（ｂ）において、電極端子７
の外縁部は、パッケージ基体１２に設けられた配線パタ
ーン（図示せず）と金属細線１６で電気的に接続される
部分である。パッケージ基体１２には、アルミナセラミ
ック製積層基板を用いた、金属細線１６には、直径３０
μｍのシリコン含有アルミニウム線を用い、超音波ボン
ディングにより電気的、機械的に接続している。
の外縁部は、パッケージ基体１２に設けられた配線パタ
ーン（図示せず）と金属細線１６で電気的に接続される
部分である。パッケージ基体１２には、アルミナセラミ
ック製積層基板を用いた、金属細線１６には、直径３０
μｍのシリコン含有アルミニウム線を用い、超音波ボン
ディングにより電気的、機械的に接続している。
【００２１】半導体チップ１は、パッケージ基体１２に
エポキシ樹脂系接着材（図示せず）で固着されている。
そして、パッケージ基体１２に蓋１４を、金属ろう材１
５としてのＳｕ／Ｐｂ合金を用いて固着することで気密
封止されている。
エポキシ樹脂系接着材（図示せず）で固着されている。
そして、パッケージ基体１２に蓋１４を、金属ろう材１
５としてのＳｕ／Ｐｂ合金を用いて固着することで気密
封止されている。
【００２２】本実施例では、金属細線のインダクタンス
による逆起電力を除去できる結果、バイポーラデバイス
（ＥＣＬゲートアレイ）において、１０ｐ・ｓｅｃの間
に２０ｍＡ程度電流が変化しても誤動作しない。実験で
は、８０ｐ・ｓｅｃの間に２０ｍＡ程度電流が変化して
も誤動作しないことが確められた。
による逆起電力を除去できる結果、バイポーラデバイス
（ＥＣＬゲートアレイ）において、１０ｐ・ｓｅｃの間
に２０ｍＡ程度電流が変化しても誤動作しない。実験で
は、８０ｐ・ｓｅｃの間に２０ｍＡ程度電流が変化して
も誤動作しないことが確められた。
【００２３】次に、本発明の第２の実施例について説明
する。図２（ａ）は、本発明の第２の実施例の部分縦断
面図であり、特に、半導体チップ部分を拡大して示すも
のである。
する。図２（ａ）は、本発明の第２の実施例の部分縦断
面図であり、特に、半導体チップ部分を拡大して示すも
のである。
【００２４】本実施例では、容量を薄膜技術を用いて絶
縁基板５上に形成しており、第１の実施例に比べて薄く
できるという特徴がある。本実施例は、第１の実施例に
比べて厚みが約１／３になっており、特に薄型化を要求
される場合に有効である。
縁基板５上に形成しており、第１の実施例に比べて薄く
できるという特徴がある。本実施例は、第１の実施例に
比べて厚みが約１／３になっており、特に薄型化を要求
される場合に有効である。
【００２５】絶縁基板５には、窒化アルミニウムセラミ
ックを用いており、その上面にアルミニウムを蒸着して
電極端子７を形成すると共に、平板電極１０Ａを形成し
ている。アルミニウムの蒸着膜の厚みは３〜５μｍであ
る。平板電極１０Ａは、電極端子７の内、電源配線用の
もののみと電気的に接続されている。
ックを用いており、その上面にアルミニウムを蒸着して
電極端子７を形成すると共に、平板電極１０Ａを形成し
ている。アルミニウムの蒸着膜の厚みは３〜５μｍであ
る。平板電極１０Ａは、電極端子７の内、電源配線用の
もののみと電気的に接続されている。
【００２６】平板電極１０Ａの上には、電極端子７に重
ならないように、平板電極１０Ａ上のみに、誘電体層１
１として比誘電率１００〜１３０のチタン酸ストロンチ
ウムが厚さ約１μｍほど蒸着されている。更に、誘電体
層１１の上に平板電極１０Ｂとしてのアルミニウム膜が
蒸着により形成されている。アルミニウムの膜厚は、３
〜５μｍである。平板電極１０Ｂは、電極端子７の内、
平板電極１０Ａと電気的に接続されていない方のもの
（グランド配線用）と電気的に接続されている。
ならないように、平板電極１０Ａ上のみに、誘電体層１
１として比誘電率１００〜１３０のチタン酸ストロンチ
ウムが厚さ約１μｍほど蒸着されている。更に、誘電体
層１１の上に平板電極１０Ｂとしてのアルミニウム膜が
蒸着により形成されている。アルミニウムの膜厚は、３
〜５μｍである。平板電極１０Ｂは、電極端子７の内、
平板電極１０Ａと電気的に接続されていない方のもの
（グランド配線用）と電気的に接続されている。
【００２７】平板電極１０Ａ，１０Ｂ及び誘電体層１１
で形成されたコンデンサーの有効寸法を１０ｍｍ×１０
ｍｍにすることでキャパシタンスを約０．１μＦにする
ことができた。本実施例では、金属ろう材３にＡｕ／Ｓ
ｎ合金を用いている。
で形成されたコンデンサーの有効寸法を１０ｍｍ×１０
ｍｍにすることでキャパシタンスを約０．１μＦにする
ことができた。本実施例では、金属ろう材３にＡｕ／Ｓ
ｎ合金を用いている。
【００２８】以下にパッケージ基体１２との接続等につ
いて、図２（ａ），（ｂ）を用いて説明する。本実施例
では、絶縁基板５上の電極端子７上にＳｕ／Ｐｂ合金製
の金属ろう材１７のバンプが形成されている。この絶縁
基板５は、下向きにされ、パッケージ基体１２の電気的
接続用配線パターン（図示せず）に金属ろう材１７で接
続されている。半導体チップ１を搭載した絶縁基板５
は、蓋１４を、電気的接続用配線パターン周辺部に予め
取付けられた金属枠１８にシームウエルド溶接で固着す
ることにより気密封止されている。
いて、図２（ａ），（ｂ）を用いて説明する。本実施例
では、絶縁基板５上の電極端子７上にＳｕ／Ｐｂ合金製
の金属ろう材１７のバンプが形成されている。この絶縁
基板５は、下向きにされ、パッケージ基体１２の電気的
接続用配線パターン（図示せず）に金属ろう材１７で接
続されている。半導体チップ１を搭載した絶縁基板５
は、蓋１４を、電気的接続用配線パターン周辺部に予め
取付けられた金属枠１８にシームウエルド溶接で固着す
ることにより気密封止されている。
【００２９】尚、上述の２つの実施例では、電源配線と
グランド配線の組合せが、一組である場合について説明
したが、本発明はこれに限られるものではない。例えば
ＥＣＬとＴＴＬとが混在する集積回路のように、一つの
半導体チップ上に電源配線とグランド配線との組合せが
複数ある半導体装置においても本実施例と同様な効果を
得ることができる。
グランド配線の組合せが、一組である場合について説明
したが、本発明はこれに限られるものではない。例えば
ＥＣＬとＴＴＬとが混在する集積回路のように、一つの
半導体チップ上に電源配線とグランド配線との組合せが
複数ある半導体装置においても本実施例と同様な効果を
得ることができる。
【００３０】
【発明の効果】以上、説明した様に本発明を用いること
により、半導体チップの特性を劣化させることなく半導
体チップの極く近傍に容量を設けることができるので、
金属細線のインダクタンス分により発生する逆起電力を
打消し半導体チップへのノイズの侵入を防ぎ、半導体チ
ップの動作速度を向上できる。
により、半導体チップの特性を劣化させることなく半導
体チップの極く近傍に容量を設けることができるので、
金属細線のインダクタンス分により発生する逆起電力を
打消し半導体チップへのノイズの侵入を防ぎ、半導体チ
ップの動作速度を向上できる。
【図１】分図（ａ）は、本発明の第１の実施例におけ
る、半導体チップ部の部分断面図である。分図（ｂ）
は、本発明の第１の実施例における、半導体チップとパ
ッケージ基体との接続部の部分断面図である。
る、半導体チップ部の部分断面図である。分図（ｂ）
は、本発明の第１の実施例における、半導体チップとパ
ッケージ基体との接続部の部分断面図である。
【図２】分図（ａ）は、本発明の第２の実施例におけ
る、半導体チップ部の部分断面図である。分図（ｂ）
は、本発明の第２の実施例における、絶縁基板とパッケ
ージ基体との接続部の部分断面図である。
る、半導体チップ部の部分断面図である。分図（ｂ）
は、本発明の第２の実施例における、絶縁基板とパッケ
ージ基体との接続部の部分断面図である。
【図３】分図（ａ）は、半導体装置の外部端子部分にノ
イズ対策用容量を設けた場合の等価回路図である。分図
（ｂ）は、従来の半導体装置における、半導体チップと
パッケージとの接続部の部分断面図である。
イズ対策用容量を設けた場合の等価回路図である。分図
（ｂ）は、従来の半導体装置における、半導体チップと
パッケージとの接続部の部分断面図である。
１ 半導体チップ ２，４，７ 電極端子 ３，８，１５，１８ 金属ろう材 ５，１３ 絶縁基板 ６ スルーホール ９ 容量 １０Ａ，１０Ｂ 平板電極 １１ 誘電体層 １２ パッケージ基体 １３Ａ 信号線 １３Ｂ 電源層 １４ 蓋 １６ 金属細線 １８ 金属枠
Claims (6)
- 【請求項１】 半導体チップと、この半導体チップに電
流を導く電気配線パターンが設けられた半導体装置用容
器とを含む半導体装置であって、 一方の面に第１の電極端子が設けられ、他方の面に前記
第１の電極端子と電気的に接続された第２の電極端子が
設けられ、前記第２の電極端子のうち、電源電位給電用
の第２の電極端子とグランド電位給電用の第２の電極端
子とからなる少なくとも一対の第２の電極端子が容量を
介して接続されてなる絶縁基板を有し、 前記半導体チップと前記絶縁基板と前記半導体装置用容
器とは、前記半導体チップに設けられた電極端子が前記
絶縁基板の前記第１の電極端子に電気的に固着接続さ
れ、前記絶縁基板の前記第２の電極端子と前記半導体装
置用容器の前記電気配線パターンとが電気的に接続され
ている構造であることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記半導体チップに設けられた前記電極端子と前記絶縁
基板の前記第１の電極端子とが、金属ろう材を用いて電
気的に固着接続されていることを特徴とする半導体装
置。 - 【請求項３】 請求項１または請求項２記載の半導体装
置において、 前記半導体チップは前記半導体装置用容器に設けられた
チップ搭載部に固着され、前記絶縁基板の前記第２の電
極端子と前記半導体装置用容器の前記電気配線パターン
とが、金属細線のワイヤボンディングにより接続されて
いる構造の半導体装置。 - 【請求項４】 請求項１または請求項２記載の半導体装
置において、 前記容量は、前記絶縁基板の前記他方の面に設けられた
金属薄膜と、前記金属薄膜上に設けられた誘電体層と、
前記誘電体層上に設けらた金属薄膜とからなることを特
徴とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 前記誘電体層が、チタン酸ストロンチウムからなること
を特徴とする半導体装置。 - 【請求項６】 請求項４または請求項５記載の半導体装
置において、 前記絶縁基板の前記第２の電極端子と前記半導体装置用
容器の前記電気配線パターンとが、金属ろう材を用いて
電気的に固着接続されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14908292A JPH05343603A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14908292A JPH05343603A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343603A true JPH05343603A (ja) | 1993-12-24 |
Family
ID=15467307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14908292A Withdrawn JPH05343603A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343603A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048820A1 (fr) * | 1999-12-24 | 2001-07-05 | Fujitsu Limited | Dispositif en semi-conducteur comportant une puce nue de semi-conducteur montee par soudage par billes, et element de carte a condensateur en couche mince pour puce nue de semi-conducteur montee par soudage par billes |
| US6507107B2 (en) | 2001-03-15 | 2003-01-14 | Micron Technology, Inc. | Semiconductor/printed circuit board assembly |
| US7008823B2 (en) | 2001-03-30 | 2006-03-07 | Micron Technology, Inc. | Die stacking scheme |
| US7217597B2 (en) | 2004-06-22 | 2007-05-15 | Micron Technology, Inc. | Die stacking scheme |
| US8120416B2 (en) | 2007-11-12 | 2012-02-21 | Hynix Semiconductor Inc. | Semiconductor integrated circuit |
-
1992
- 1992-06-09 JP JP14908292A patent/JPH05343603A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001048820A1 (fr) * | 1999-12-24 | 2001-07-05 | Fujitsu Limited | Dispositif en semi-conducteur comportant une puce nue de semi-conducteur montee par soudage par billes, et element de carte a condensateur en couche mince pour puce nue de semi-conducteur montee par soudage par billes |
| US6891247B2 (en) | 1999-12-24 | 2005-05-10 | Fujitsu Limited | Semiconductor device including semiconductor bare chip mounted by flip-chip bonding, and board member with thin-film structure capacitor for semiconductor bare chip mounted by flip-chip bonding |
| JP4502564B2 (ja) * | 1999-12-24 | 2010-07-14 | 富士通株式会社 | フリップチップ実装された半導体ベアチップを有する半導体装置、及びフリップチップ実装された半導体ベアチップ用の薄膜構造コンデンサ付き基板部材 |
| US6507107B2 (en) | 2001-03-15 | 2003-01-14 | Micron Technology, Inc. | Semiconductor/printed circuit board assembly |
| US6869827B2 (en) | 2001-03-15 | 2005-03-22 | Micron Technology, Inc. | Semiconductor/printed circuit board assembly, and computer system |
| US7427535B2 (en) | 2001-03-15 | 2008-09-23 | Micron Technology, Inc. | Semiconductor/printed circuit board assembly, and computer system |
| US7514776B2 (en) | 2001-03-15 | 2009-04-07 | Micron Technology, Inc. | Semiconductor/printed circuit board assembly, and computer system |
| US7008823B2 (en) | 2001-03-30 | 2006-03-07 | Micron Technology, Inc. | Die stacking scheme |
| US7112878B2 (en) | 2001-03-30 | 2006-09-26 | Micron Technology, Inc. | Die stacking scheme |
| US7217597B2 (en) | 2004-06-22 | 2007-05-15 | Micron Technology, Inc. | Die stacking scheme |
| US8120416B2 (en) | 2007-11-12 | 2012-02-21 | Hynix Semiconductor Inc. | Semiconductor integrated circuit |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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