JPH05152506A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05152506A JPH05152506A JP3310419A JP31041991A JPH05152506A JP H05152506 A JPH05152506 A JP H05152506A JP 3310419 A JP3310419 A JP 3310419A JP 31041991 A JP31041991 A JP 31041991A JP H05152506 A JPH05152506 A JP H05152506A
- Authority
- JP
- Japan
- Prior art keywords
- tab
- integrated circuit
- circuit device
- semiconductor chip
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体チップを実装するタブを一電極とし、
チップコンデンサの代わりとなるコンデンサをバイパス
コンデンサとしてパッケージに内蔵できる半導体集積回
路装置を提供する。 【構成】 パッケージ構造の半導体集積回路装置であっ
て、タブ１の主面上に半導体チップ２が接着材３で実装
され、さらにタブ１の裏面に絶縁膜４を介して金属箔５
が平行平板となるように接着され、半導体チップ２のボ
ンディングパッドとリード６がボンディングワイヤ７で
接続され、さらにタブ１または金属箔５が、電源端子の
リード６ａまたは接地端子のリード６ｂにボンディング
ワイヤ７ａ，７ｂで接続されている。そして、タブ１、
絶縁膜４および金属箔５による積層型のバイパスコンデ
ンサが形成される。
チップコンデンサの代わりとなるコンデンサをバイパス
コンデンサとしてパッケージに内蔵できる半導体集積回
路装置を提供する。 【構成】 パッケージ構造の半導体集積回路装置であっ
て、タブ１の主面上に半導体チップ２が接着材３で実装
され、さらにタブ１の裏面に絶縁膜４を介して金属箔５
が平行平板となるように接着され、半導体チップ２のボ
ンディングパッドとリード６がボンディングワイヤ７で
接続され、さらにタブ１または金属箔５が、電源端子の
リード６ａまたは接地端子のリード６ｂにボンディング
ワイヤ７ａ，７ｂで接続されている。そして、タブ１、
絶縁膜４および金属箔５による積層型のバイパスコンデ
ンサが形成される。
Description
【０００１】
【産業上の利用分野】本発明は、タブの主面上に半導体
チップが実装される半導体集積回路装置に関し、特にタ
ブをバイパスコンデンサの一電極として使用し、パッケ
ージ内にバイパスコンデンサの内蔵が可能とされる半導
体集積回路装置に適用して有効な技術に関する。
チップが実装される半導体集積回路装置に関し、特にタ
ブをバイパスコンデンサの一電極として使用し、パッケ
ージ内にバイパスコンデンサの内蔵が可能とされる半導
体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】一般的に、半導体集積回路装置などにお
いては、主に回路の短絡用にバイパスコンデンサが使用
され、直流と交流が重なって流れている場合、負荷に直
流だけを流すために負荷に並列に接続され、交流分を通
すために用いられる。
いては、主に回路の短絡用にバイパスコンデンサが使用
され、直流と交流が重なって流れている場合、負荷に直
流だけを流すために負荷に並列に接続され、交流分を通
すために用いられる。
【０００３】たとえば、バイパスコンデンサとしては、
京セラ製セラミックコンデンサ（ＣＴ−２１Ｙ５Ｖ４７
３２Ｚ−２５）などのような面実装構造のチップコンデ
ンサなどがあり、このチップコンデンサの各電極が導電
性の材料で電源端子リードと接地端子リードに接着され
てパッケージに内蔵されている。
京セラ製セラミックコンデンサ（ＣＴ−２１Ｙ５Ｖ４７
３２Ｚ−２５）などのような面実装構造のチップコンデ
ンサなどがあり、このチップコンデンサの各電極が導電
性の材料で電源端子リードと接地端子リードに接着され
てパッケージに内蔵されている。
【０００４】従って、従来は図４に示すように、タブ１
の主面上に半導体チップ２が接着材３で実装され、さら
に半導体チップ２のボンディングパッドとリード６がボ
ンディングワイヤ７で接続されている。そして、リード
６にチップコンデンサ１０が導電性の接着材で接着さ
れ、電源端子および接地端子のリード６ａ，６ｂが、チ
ップコンデンサ１０の電源端子１０ａまたは接地端子１
０ｂに接するように割り当てられている。
の主面上に半導体チップ２が接着材３で実装され、さら
に半導体チップ２のボンディングパッドとリード６がボ
ンディングワイヤ７で接続されている。そして、リード
６にチップコンデンサ１０が導電性の接着材で接着さ
れ、電源端子および接地端子のリード６ａ，６ｂが、チ
ップコンデンサ１０の電源端子１０ａまたは接地端子１
０ｂに接するように割り当てられている。
【０００５】
【発明が解決しようとする課題】ところが、前記のよう
な従来技術において、チップコンデンサをバイパスコン
デンサとして内蔵する半導体集積回路装置では、チップ
コンデンサの接続端子に接するようにリードの位置を合
わせなければならず、リードフレームのリード位置の構
造的な制約がある。
な従来技術において、チップコンデンサをバイパスコン
デンサとして内蔵する半導体集積回路装置では、チップ
コンデンサの接続端子に接するようにリードの位置を合
わせなければならず、リードフレームのリード位置の構
造的な制約がある。
【０００６】また、コンデンサと接するリードフレーム
のリードには、必ず電源端子リードまたは接地端子リー
ドを割り当てなければならないという制約もある。
のリードには、必ず電源端子リードまたは接地端子リー
ドを割り当てなければならないという制約もある。
【０００７】そこで、本発明の目的は、半導体チップを
実装するタブを一電極とし、チップコンデンサの代わり
となるコンデンサをバイパスコンデンサとしてパッケー
ジに内蔵することができる半導体集積回路装置を提供す
ることにある。
実装するタブを一電極とし、チップコンデンサの代わり
となるコンデンサをバイパスコンデンサとしてパッケー
ジに内蔵することができる半導体集積回路装置を提供す
ることにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】すなわち、本発明の半導体集積回路装置
は、タブの主面上に半導体チップを実装する半導体集積
回路装置であって、タブと半導体チップの裏面または被
着される導電材とを絶縁膜を介して平行平板となるよう
に配置し、このタブと半導体チップの裏面または導電材
とをボンディングワイヤで電源端子リードまたは接地端
子リードに接続するものである。
は、タブの主面上に半導体チップを実装する半導体集積
回路装置であって、タブと半導体チップの裏面または被
着される導電材とを絶縁膜を介して平行平板となるよう
に配置し、このタブと半導体チップの裏面または導電材
とをボンディングワイヤで電源端子リードまたは接地端
子リードに接続するものである。
【００１１】また、本発明の他の半導体集積回路装置
は、半導体チップをタブに絶縁性接着材で取り付け、こ
の絶縁性接着材による絶縁膜を介して平行平板とするも
のである。
は、半導体チップをタブに絶縁性接着材で取り付け、こ
の絶縁性接着材による絶縁膜を介して平行平板とするも
のである。
【００１２】
【作用】前記した半導体集積回路装置によれば、平行平
板となるようにタブと半導体チップの裏面または被着さ
れる導電材とが絶縁膜を介して配置されることにより、
タブをバイパスコンデンサの一電極として使用すること
ができる。これにより、タブと半導体チップ裏面または
導電材とが積層型コンデンサの電極として作用し、この
積層型コンデンサをバイパスコンデンサとしてパッケー
ジに内蔵することができる。
板となるようにタブと半導体チップの裏面または被着さ
れる導電材とが絶縁膜を介して配置されることにより、
タブをバイパスコンデンサの一電極として使用すること
ができる。これにより、タブと半導体チップ裏面または
導電材とが積層型コンデンサの電極として作用し、この
積層型コンデンサをバイパスコンデンサとしてパッケー
ジに内蔵することができる。
【００１３】また、他の半導体集積回路装置によれば、
半導体チップとタブとの絶縁性接着材が絶縁膜とされる
ことにより、半導体チップとタブとを積層型コンデンサ
の電極とすることができる。これにより、積層型コンデ
ンサをバイパスコンデンサとしてパッケージに内蔵する
ことができる。
半導体チップとタブとの絶縁性接着材が絶縁膜とされる
ことにより、半導体チップとタブとを積層型コンデンサ
の電極とすることができる。これにより、積層型コンデ
ンサをバイパスコンデンサとしてパッケージに内蔵する
ことができる。
【００１４】
【実施例１】図１は本発明の一実施例である半導体集積
回路装置を示す断面図、図２は本実施例の半導体集積回
路装置の要部を示す概略平面図である。
回路装置を示す断面図、図２は本実施例の半導体集積回
路装置の要部を示す概略平面図である。
【００１５】まず、図１および図２により本実施例の半
導体集積回路装置の構成を説明する。
導体集積回路装置の構成を説明する。
【００１６】本実施例の半導体集積回路装置は、たとえ
ばバイパスコンデンサが内蔵されたパッケージ構造の半
導体集積回路装置とされ、タブ１の主面上に半導体チッ
プ２が接着材３で実装され、さらにタブ１の裏面に絶縁
膜４を介して金属箔（導電材）５が平行平板となるよう
に接着され、図２に示すように半導体チップ２のボンデ
ィングパッドとリード６がボンディングワイヤ７で接続
され、さらにタブ１または金属箔５が、電源端子のリー
ド６ａまたは接地端子のリード６ｂにボンディングワイ
ヤ７ａ，７ｂで接続されている。
ばバイパスコンデンサが内蔵されたパッケージ構造の半
導体集積回路装置とされ、タブ１の主面上に半導体チッ
プ２が接着材３で実装され、さらにタブ１の裏面に絶縁
膜４を介して金属箔（導電材）５が平行平板となるよう
に接着され、図２に示すように半導体チップ２のボンデ
ィングパッドとリード６がボンディングワイヤ７で接続
され、さらにタブ１または金属箔５が、電源端子のリー
ド６ａまたは接地端子のリード６ｂにボンディングワイ
ヤ７ａ，７ｂで接続されている。
【００１７】そして、たとえばエポキシなどの樹脂材料
８によって樹脂封止され、湿気などの悪影響を及ぼす雰
囲気、および機械的な破壊から保護されるパッケージ構
造に形成されている。
８によって樹脂封止され、湿気などの悪影響を及ぼす雰
囲気、および機械的な破壊から保護されるパッケージ構
造に形成されている。
【００１８】次に、本実施例の作用について説明する。
【００１９】まず、半導体チップ２をタブ１の主面上に
接着材３を介して実装し、一方タブ１の裏面には、絶縁
膜４を介して金属箔５を接着する。そして、半導体チッ
プ２のボンディングパッドとリード６とをボンディング
ワイヤ７でそれぞれ接続し、さらにタブ１と電源端子の
リード６ａ、金属箔５と接地端子のリード６ｂとをボン
ディングワイヤ７ａ，７ｂでそれぞれ接続する。
接着材３を介して実装し、一方タブ１の裏面には、絶縁
膜４を介して金属箔５を接着する。そして、半導体チッ
プ２のボンディングパッドとリード６とをボンディング
ワイヤ７でそれぞれ接続し、さらにタブ１と電源端子の
リード６ａ、金属箔５と接地端子のリード６ｂとをボン
ディングワイヤ７ａ，７ｂでそれぞれ接続する。
【００２０】これにより、電源端子および接地端子のリ
ード６ａ，６ｂにはボンディングワイヤがそれぞれ２本
づつ接続されるものの、このような構造にすることによ
って積層構造のバイパスコンデンサを形成することがで
きる。
ード６ａ，６ｂにはボンディングワイヤがそれぞれ２本
づつ接続されるものの、このような構造にすることによ
って積層構造のバイパスコンデンサを形成することがで
きる。
【００２１】従って、本実施例の半導体集積回路装置に
よれば、タブ１の裏面に絶縁膜４を介して金属箔５が平
行平板となるように接着されることにより、タブ１と金
属箔５がそれぞれバイパスコンデンサの一電極として作
用し、従来のようなチップコンデンサを使うことなく、
タブ１、絶縁膜４および金属箔５による積層型コンデン
サをバイパスコンデンサとしてパッケージに内蔵するこ
とができる。
よれば、タブ１の裏面に絶縁膜４を介して金属箔５が平
行平板となるように接着されることにより、タブ１と金
属箔５がそれぞれバイパスコンデンサの一電極として作
用し、従来のようなチップコンデンサを使うことなく、
タブ１、絶縁膜４および金属箔５による積層型コンデン
サをバイパスコンデンサとしてパッケージに内蔵するこ
とができる。
【００２２】また、本実施例のようにタブ１と金属箔５
を電極とする場合、どのリード６からもタブ１または金
属箔５とボンディングワイヤ７で接続することが可能と
なるので、従来のような電源端子および接地端子におけ
るリード６の割り当ての制約を受けることがない。
を電極とする場合、どのリード６からもタブ１または金
属箔５とボンディングワイヤ７で接続することが可能と
なるので、従来のような電源端子および接地端子におけ
るリード６の割り当ての制約を受けることがない。
【００２３】
【実施例２】図３は本発明の他の実施例である半導体集
積回路装置を示す断面図である。
積回路装置を示す断面図である。
【００２４】本実施例の半導体集積回路装置は、実施例
１と同様にバイパスコンデンサが内蔵されたパッケージ
構造の半導体集積回路装置とされ、図３に示すようにタ
ブ１の主面上に半導体チップ２が絶縁性の接着材９で実
装され、実施例１との相違点は、タブ１と半導体チップ
２の裏面がバイパスコンデンサの一電極として使用され
る点である。
１と同様にバイパスコンデンサが内蔵されたパッケージ
構造の半導体集積回路装置とされ、図３に示すようにタ
ブ１の主面上に半導体チップ２が絶縁性の接着材９で実
装され、実施例１との相違点は、タブ１と半導体チップ
２の裏面がバイパスコンデンサの一電極として使用され
る点である。
【００２５】すなわち、半導体基板と導通するボンディ
ングパッドと接地端子をボンディングワイヤで接続する
ことによって半導体チップ２の裏面を電極とし、タブ１
を電源端子のリード６ａ、半導体チップ２の裏面を接地
端子のリード６ｂにボンディングワイヤ７ａ，７ｂで接
続することにより、タブ１、接着材９および半導体チッ
プ２の裏面による積層構造のバイパスコンデンサを形成
することができる。
ングパッドと接地端子をボンディングワイヤで接続する
ことによって半導体チップ２の裏面を電極とし、タブ１
を電源端子のリード６ａ、半導体チップ２の裏面を接地
端子のリード６ｂにボンディングワイヤ７ａ，７ｂで接
続することにより、タブ１、接着材９および半導体チッ
プ２の裏面による積層構造のバイパスコンデンサを形成
することができる。
【００２６】従って、本実施例の半導体集積回路装置に
よれば、タブ１と半導体チップ２の裏面が接着材９を介
して平行平板となるように接着されることにより、バイ
パスコンデンサをパッケージに内蔵することができ、実
施例１と比較して、接着材９を絶縁性材料としなければ
ならないものの、金属箔を使う必要がないので、構造を
簡略化することができる。
よれば、タブ１と半導体チップ２の裏面が接着材９を介
して平行平板となるように接着されることにより、バイ
パスコンデンサをパッケージに内蔵することができ、実
施例１と比較して、接着材９を絶縁性材料としなければ
ならないものの、金属箔を使う必要がないので、構造を
簡略化することができる。
【００２７】以上、本発明者によってなされた発明を実
施例１および２に基づき具体的に説明したが、本発明は
前記各実施例に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
施例１および２に基づき具体的に説明したが、本発明は
前記各実施例に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００２８】たとえば、実施例１の半導体集積回路装置
については、タブ１の裏面に絶縁膜４を介して金属箔５
を接着してバイパスコンデンサを形成する場合について
説明したが、本発明は前記実施例に限定されるものでは
なく、たとえばタブと金属箔を入れ替え、金属箔をタブ
と半導体チップの間に入れて形成する場合などについて
も適用可能とされ、このような構造においても同様にバ
イパスコンデンサとしての効果を得ることができる。
については、タブ１の裏面に絶縁膜４を介して金属箔５
を接着してバイパスコンデンサを形成する場合について
説明したが、本発明は前記実施例に限定されるものでは
なく、たとえばタブと金属箔を入れ替え、金属箔をタブ
と半導体チップの間に入れて形成する場合などについて
も適用可能とされ、このような構造においても同様にバ
イパスコンデンサとしての効果を得ることができる。
【００２９】また、導電材として金属箔５を被着した場
合について説明したが、他の導電材料についても適用可
能であることは言うまでもない。
合について説明したが、他の導電材料についても適用可
能であることは言うまでもない。
【００３０】さらに、リード６の電源端子および接地端
子の割り当てについては、実施例１および２において、
逆の場合についても適用可能である。
子の割り当てについては、実施例１および２において、
逆の場合についても適用可能である。
【００３１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００３２】(1).タブと半導体チップの裏面または被着
される導電材とを絶縁膜を介して平行平板となるように
配置し、このタブと半導体チップの裏面または導電材と
をボンディングワイヤで電源端子リードまたは接地端子
リードに接続することにより、タブをバイパスコンデン
サの一電極として使用し、タブと半導体チップ裏面また
は導電材とを積層型コンデンサの電極として作用させる
ことができるので、この積層型コンデンサをバイパスコ
ンデンサとしてパッケージに内蔵することができる。
される導電材とを絶縁膜を介して平行平板となるように
配置し、このタブと半導体チップの裏面または導電材と
をボンディングワイヤで電源端子リードまたは接地端子
リードに接続することにより、タブをバイパスコンデン
サの一電極として使用し、タブと半導体チップ裏面また
は導電材とを積層型コンデンサの電極として作用させる
ことができるので、この積層型コンデンサをバイパスコ
ンデンサとしてパッケージに内蔵することができる。
【００３３】(2).半導体チップをタブに絶縁性接着材で
取り付け、この絶縁性接着材による絶縁膜を介して平行
平板とすることにより、半導体チップとタブとを積層型
コンデンサの一電極とし、積層型コンデンサをバイパス
コンデンサとしてパッケージに内蔵することができ、そ
の上前記(1) に比べて導電材を使う必要がないので構造
の簡略化が可能となる。
取り付け、この絶縁性接着材による絶縁膜を介して平行
平板とすることにより、半導体チップとタブとを積層型
コンデンサの一電極とし、積層型コンデンサをバイパス
コンデンサとしてパッケージに内蔵することができ、そ
の上前記(1) に比べて導電材を使う必要がないので構造
の簡略化が可能となる。
【００３４】(3).前記(1) および(2) により、バイパス
コンデンサを内蔵することができるので、従来のような
チップコンデンサを使わずにすむために、電源端子リー
ドおよび接地端子リードの位置的な制約の緩和が可能と
される半導体集積回路装置を得ることができる。
コンデンサを内蔵することができるので、従来のような
チップコンデンサを使わずにすむために、電源端子リー
ドおよび接地端子リードの位置的な制約の緩和が可能と
される半導体集積回路装置を得ることができる。
【００３５】(4).前記(1) および(2) により、従来に比
べてチップコンデンサが不要となるので、パッケージの
小型化が可能とされる半導体集積回路装置を得ることが
できる。
べてチップコンデンサが不要となるので、パッケージの
小型化が可能とされる半導体集積回路装置を得ることが
できる。
【００３６】(5).前記(1) および(2) により、コンデン
サの取付時における組立不良を防止することができるの
で、リーク不良などの低減による特性信頼性の向上が可
能とされる半導体集積回路装置を得ることができる。
サの取付時における組立不良を防止することができるの
で、リーク不良などの低減による特性信頼性の向上が可
能とされる半導体集積回路装置を得ることができる。
【図１】本発明の実施例１である半導体集積回路装置を
示す断面図である。
示す断面図である。
【図２】実施例１の半導体集積回路装置の要部を示す概
略平面図である。
略平面図である。
【図３】本発明の実施例２である半導体集積回路装置を
示す断面図である。
示す断面図である。
【図４】従来技術の一例である半導体集積回路装置の要
部を示す概略平面図である。
部を示す概略平面図である。
１ タブ ２ 半導体チップ ３ 接着材 ４ 絶縁膜 ５ 金属箔（導電材） ６ リード ６ａ 電源端子のリード ６ｂ 接地端子のリード ７ ボンディングワイヤ ７ａ，７ｂ ボンディングワイヤ ８ 樹脂材料 ９ 接着材 １０ チップコンデンサ １０ａ 電源端子 １０ｂ 接地端子
Claims (2)
- 【請求項１】 タブの主面上に半導体チップを実装する
半導体集積回路装置であって、前記タブと前記半導体チ
ップの裏面または被着される導電材とを絶縁膜を介して
平行平板となるように配置し、該タブと半導体チップの
裏面または導電材とをボンディングワイヤで電源端子リ
ードまたは接地端子リードに接続し、前記タブをバイパ
スコンデンサの一電極として使用し、該バイパスコンデ
ンサをパッケージに内蔵することを特徴とする半導体集
積回路装置。 - 【請求項２】 タブの主面上に半導体チップを実装する
半導体集積回路装置であって、前記半導体チップを前記
タブに絶縁性接着材で取り付け、該絶縁性接着材による
絶縁膜を介して平行平板となるバイパスコンデンサを形
成し、該バイパスコンデンサをパッケージに内蔵するこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310419A JPH05152506A (ja) | 1991-11-26 | 1991-11-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310419A JPH05152506A (ja) | 1991-11-26 | 1991-11-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152506A true JPH05152506A (ja) | 1993-06-18 |
Family
ID=18005033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3310419A Withdrawn JPH05152506A (ja) | 1991-11-26 | 1991-11-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152506A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9905501B2 (en) | 2014-05-30 | 2018-02-27 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device, embedded capacitor unit, semiconductor package, and method of manufacturing embedded capacitor unit |
| US10186479B2 (en) | 2014-08-29 | 2019-01-22 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device, package, and vehicle |
-
1991
- 1991-11-26 JP JP3310419A patent/JPH05152506A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9905501B2 (en) | 2014-05-30 | 2018-02-27 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device, embedded capacitor unit, semiconductor package, and method of manufacturing embedded capacitor unit |
| US10186479B2 (en) | 2014-08-29 | 2019-01-22 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device, package, and vehicle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970067783A (ko) | LOC(lead on chip)유형의 적층 칩 패키지 | |
| US6307255B1 (en) | Multi-layer lead frame for a semiconductor device | |
| JPH03169062A (ja) | 半導体装置 | |
| JPH1084074A (ja) | 半導体パッケージ | |
| US20020163077A1 (en) | Semiconductor device with layered semiconductor chips | |
| JPH06334105A (ja) | 多層リードフレーム | |
| JPH07142283A (ja) | コンデンサ及びこれを用いた実装構造 | |
| JPH05152506A (ja) | 半導体集積回路装置 | |
| JPH0521698A (ja) | 半導体装置 | |
| JP2524482B2 (ja) | Ｑｆｐ構造半導体装置 | |
| JPH09107067A (ja) | 半導体装置 | |
| JPH05343603A (ja) | 半導体装置 | |
| JP2004228402A (ja) | 半導体装置 | |
| TW504807B (en) | Electronic package structure | |
| JPH0371614A (ja) | 面実装形複合部品 | |
| JPH065771A (ja) | 多層リードフレーム及び半導体装置 | |
| JPS62195137A (ja) | 半導体装置 | |
| JP2587722Y2 (ja) | 半導体装置 | |
| JPS59224152A (ja) | 集積回路装置 | |
| JPH0448769A (ja) | 半導体装置 | |
| JPH0358465A (ja) | 樹脂封止型半導体装置 | |
| TW479338B (en) | Electrical package structure with surface mount device | |
| JPH08316636A (ja) | 半導体装置 | |
| JP2592869Y2 (ja) | 混成ｉｃ装置 | |
| JPS61112369A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |