JPH09107067A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 取り扱い性が良好な堅牢な半導体装置の提
供。 【解決手段】 表裏面中央に少なくとも一段窪んだ窪み
を設けた多層構造の配線基板と、前記配線基板の表裏面
の窪みにそれぞれ固定される半導体素子と、前記配線基
板の表裏面に設けられかつ所定の内部配線と接続される
外部電極と、前記半導体素子の電極と前記内部配線また
は外部電極とを電気的に接続する接続手段と、前記半導
体素子を覆う絶縁性の封止体（レジン）とを有する。前
記半導体素子はメモリ素子からなり、前記配線基板の上
面側電極および下面側電極は透視的に上下に重なり、相
互に重なる電極は同一機能の電極となっている。前記半
導体装置は順次重ねることができる構造となり、重ねる
ことによって下部の半導体装置の上面側電極と上部の半
導体装置の下面側電極が電気的に接続されるように構成
されている。
供。 【解決手段】 表裏面中央に少なくとも一段窪んだ窪み
を設けた多層構造の配線基板と、前記配線基板の表裏面
の窪みにそれぞれ固定される半導体素子と、前記配線基
板の表裏面に設けられかつ所定の内部配線と接続される
外部電極と、前記半導体素子の電極と前記内部配線また
は外部電極とを電気的に接続する接続手段と、前記半導
体素子を覆う絶縁性の封止体（レジン）とを有する。前
記半導体素子はメモリ素子からなり、前記配線基板の上
面側電極および下面側電極は透視的に上下に重なり、相
互に重なる電極は同一機能の電極となっている。前記半
導体装置は順次重ねることができる構造となり、重ねる
ことによって下部の半導体装置の上面側電極と上部の半
導体装置の下面側電極が電気的に接続されるように構成
されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にＬ
ＣＣ(Leadless-chip carrier）型半導体装置に関する。
ＣＣ(Leadless-chip carrier）型半導体装置に関する。
【０００２】
【従来の技術】電子機器に組み込まれるメモリの大容量
化を図るため、回路基板に多段に半導体装置が組み込ま
れている。たとえば、日経ＢＰ社発行「ＶＬＳＩパッケ
ージング技術（下）」1993年5月15日発行、P181にはＴ
ＣＰ構造の半導体装置が多段重ねされている例が記載さ
れている。また、特開昭64-1269 号公報には、デュアル
インライン形のモジュール基板の表裏面に、リードを付
けた半導体チップ（スタティクＲＡＭ）がそれぞれ多段
に重ねられている例が示されている。
化を図るため、回路基板に多段に半導体装置が組み込ま
れている。たとえば、日経ＢＰ社発行「ＶＬＳＩパッケ
ージング技術（下）」1993年5月15日発行、P181にはＴ
ＣＰ構造の半導体装置が多段重ねされている例が記載さ
れている。また、特開昭64-1269 号公報には、デュアル
インライン形のモジュール基板の表裏面に、リードを付
けた半導体チップ（スタティクＲＡＭ）がそれぞれ多段
に重ねられている例が示されている。
【０００３】
【発明が解決しようとする課題】メモリの大容量化を図
るために、回路基板等のモジュール基板に多段に半導体
装置が重ねて実装されている。しかし、ＴＣＰ構造や半
導体チップにリードを付けた構造の半導体装置は、堅固
でなく取り扱い性が悪い。
るために、回路基板等のモジュール基板に多段に半導体
装置が重ねて実装されている。しかし、ＴＣＰ構造や半
導体チップにリードを付けた構造の半導体装置は、堅固
でなく取り扱い性が悪い。
【０００４】本発明の目的は、取り扱い性が良好でかつ
メモリ容量の大型化が図れる半導体装置を提供すること
にある。
メモリ容量の大型化が図れる半導体装置を提供すること
にある。
【０００５】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【０００７】（１）表裏面中央に少なくとも一段窪んだ
窪みを設けた多層構造の配線基板と、前記配線基板の表
裏面の窪みにそれぞれ固定される半導体素子と、前記配
線基板の表裏面に設けられかつ所定の内部配線と接続さ
れる外部電極と、前記半導体素子の電極と前記内部配線
または外部電極とを電気的に接続する接続手段と、前記
半導体素子を覆う絶縁性の封止体（レジン）とを有す
る。前記半導体素子はメモリ素子からなり、前記配線基
板の上面側電極および下面側電極は透視的に上下に重な
り、相互に重なる電極は同一機能の電極となっている。
前記半導体装置は順次重ねることができる構造となり、
重ねることによって下部の半導体装置の上面側電極と上
部の半導体装置の下面側電極が電気的に接続されるよう
に構成されている。
窪みを設けた多層構造の配線基板と、前記配線基板の表
裏面の窪みにそれぞれ固定される半導体素子と、前記配
線基板の表裏面に設けられかつ所定の内部配線と接続さ
れる外部電極と、前記半導体素子の電極と前記内部配線
または外部電極とを電気的に接続する接続手段と、前記
半導体素子を覆う絶縁性の封止体（レジン）とを有す
る。前記半導体素子はメモリ素子からなり、前記配線基
板の上面側電極および下面側電極は透視的に上下に重な
り、相互に重なる電極は同一機能の電極となっている。
前記半導体装置は順次重ねることができる構造となり、
重ねることによって下部の半導体装置の上面側電極と上
部の半導体装置の下面側電極が電気的に接続されるよう
に構成されている。
【０００８】前記（１）の手段によれば、（ａ）複数の
配線基板を張り合わせた配線基板体の表裏面の窪みにそ
れぞれメモリを構成する半導体素子を取り付け、かつ半
導体素子を絶縁性のレジンで被った構造となっているこ
とから、メモリ容量が大きい堅固な半導体装置を提供す
ることができる。
配線基板を張り合わせた配線基板体の表裏面の窪みにそ
れぞれメモリを構成する半導体素子を取り付け、かつ半
導体素子を絶縁性のレジンで被った構造となっているこ
とから、メモリ容量が大きい堅固な半導体装置を提供す
ることができる。
【０００９】（ｂ）半導体装置は順次重ねることができ
る構造となり、重ねることによって下部の半導体装置と
上部の半導体装置の対応する電極が接続されるように構
成されていることから、重ね合わせ実装により、メモリ
の大容量化が達成できる。
る構造となり、重ねることによって下部の半導体装置と
上部の半導体装置の対応する電極が接続されるように構
成されていることから、重ね合わせ実装により、メモリ
の大容量化が達成できる。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００１１】図１は本発明の一実施形態の半導体装置を
示す断面図、図２は本実施形態の一部を切り欠いた状態
の半導体装置の平面図、図３は本実施形態の半導体装置
の製造におけるワイヤボンディング状態を示す配線基板
の平面図である。
示す断面図、図２は本実施形態の一部を切り欠いた状態
の半導体装置の平面図、図３は本実施形態の半導体装置
の製造におけるワイヤボンディング状態を示す配線基板
の平面図である。
【００１２】本実施形態ではメモリを構成するＬＣＣ型
半導体装置に本発明を適用した例について説明する。本
実施形態の半導体装置１は、外観的には、図１および図
２に示すように、矩形板状の配線基板２と、この配線基
板２の表裏面に設けられた上面側電極３および下面側電
極４を有している。また、前記上面側電極３および下面
側電極４は側面側電極５を介して電気的に接続されてい
る。したがって、本実施形態の半導体装置１において
は、上面側電極３と下面側電極４は、透視的に上下で重
なり、相互に重なる電極は同一機能の電極となってい
る。
半導体装置に本発明を適用した例について説明する。本
実施形態の半導体装置１は、外観的には、図１および図
２に示すように、矩形板状の配線基板２と、この配線基
板２の表裏面に設けられた上面側電極３および下面側電
極４を有している。また、前記上面側電極３および下面
側電極４は側面側電極５を介して電気的に接続されてい
る。したがって、本実施形態の半導体装置１において
は、上面側電極３と下面側電極４は、透視的に上下で重
なり、相互に重なる電極は同一機能の電極となってい
る。
【００１３】前記配線基板２は、ガラスエポキシ基板か
らなり、絶縁性の第１ガラスエポキシ板１０と、前記第
１ガラスエポキシ板１０の表裏面に張り付けられた枠状
の第２ガラスエポキシ板１１ａ，１１ｂとからなってい
る。したがって、配線基板２の表裏面中央は一段窪んだ
構造となる。
らなり、絶縁性の第１ガラスエポキシ板１０と、前記第
１ガラスエポキシ板１０の表裏面に張り付けられた枠状
の第２ガラスエポキシ板１１ａ，１１ｂとからなってい
る。したがって、配線基板２の表裏面中央は一段窪んだ
構造となる。
【００１４】前記第１ガラスエポキシ板１０の表裏面に
は、図１乃至図３に示すように、所定パターンの配線
（内部配線）１２ａ，１２ｂが設けられている。内部配
線１２ａ，１２ｂの第１ガラスエポキシ板１０の縁に延
在する外端部分は、透視的に見て前記上面側電極３およ
び下面側電極４と重なるようになっている。そして、内
部配線１２ａ，１２ｂの外端部分は前記上面側電極３や
下面側電極４に電気的に繋がる側面側電極５に電気的に
接続されている。また、内部配線１２ａ，１２ｂは透視
的に見て相互に重なるパターンとなっている。
は、図１乃至図３に示すように、所定パターンの配線
（内部配線）１２ａ，１２ｂが設けられている。内部配
線１２ａ，１２ｂの第１ガラスエポキシ板１０の縁に延
在する外端部分は、透視的に見て前記上面側電極３およ
び下面側電極４と重なるようになっている。そして、内
部配線１２ａ，１２ｂの外端部分は前記上面側電極３や
下面側電極４に電気的に繋がる側面側電極５に電気的に
接続されている。また、内部配線１２ａ，１２ｂは透視
的に見て相互に重なるパターンとなっている。
【００１５】また、前記第１ガラスエポキシ板１０の中
央には座グリによって半導体素子を固定するための素子
固定窪み１３ａ，１３ｂが設けられている。これによ
り、配線基板２の表裏面中央は二段窪み構造となってい
る。
央には座グリによって半導体素子を固定するための素子
固定窪み１３ａ，１３ｂが設けられている。これによ
り、配線基板２の表裏面中央は二段窪み構造となってい
る。
【００１６】前記素子固定窪み１３ａ，１３ｂには、そ
れぞれ図示しない接着剤を介してメモリ素子を構成する
半導体素子１４ａ，１４ｂが固定されている。前記半導
体素子１４ａ，１４ｂの図示しない電極と、内部配線１
２ａ，１２ｂの内端部分は、導電性のワイヤ１５ａ，１
５ｂで電気的に接続されている。
れぞれ図示しない接着剤を介してメモリ素子を構成する
半導体素子１４ａ，１４ｂが固定されている。前記半導
体素子１４ａ，１４ｂの図示しない電極と、内部配線１
２ａ，１２ｂの内端部分は、導電性のワイヤ１５ａ，１
５ｂで電気的に接続されている。
【００１７】また、前記配線基板２の表裏面の窪んだ部
分には、絶縁性のレジン（封止体）１６ａ，１６ｂが埋
め込まれ、半導体素子１４ａ，１４ｂやワイヤ１５ａ，
１５ｂを封止するようになっている。レジン１６ａ，１
６ｂの表面は配線基板２の表裏面の表面と略同一の平面
となるような平面となっている。この結果、２つの半導
体素子１４ａ，１４ｂは、配線基板２とレジン１６ａ，
１６ｂとからなるパッケージによって封止されることに
なる。
分には、絶縁性のレジン（封止体）１６ａ，１６ｂが埋
め込まれ、半導体素子１４ａ，１４ｂやワイヤ１５ａ，
１５ｂを封止するようになっている。レジン１６ａ，１
６ｂの表面は配線基板２の表裏面の表面と略同一の平面
となるような平面となっている。この結果、２つの半導
体素子１４ａ，１４ｂは、配線基板２とレジン１６ａ，
１６ｂとからなるパッケージによって封止されることに
なる。
【００１８】本実施形態の半導体装置は薄型，小型な構
造となる。たとえば、半導体装置１は、長さ１６．１ｍ
ｍ、幅９．６ｍｍ、高さ１．２〜１．５ｍｍ程度とな
る。
造となる。たとえば、半導体装置１は、長さ１６．１ｍ
ｍ、幅９．６ｍｍ、高さ１．２〜１．５ｍｍ程度とな
る。
【００１９】本実施形態の半導体装置１は、前記配線基
板２の窪んだ表裏面にそれぞれメモリ素子からなる半導
体素子１４ａ，１４ｂが固定され、各半導体素子１４
ａ，１４ｂの外部引出し端子（上面側電極３，下面側電
極４，側面側電極５）が共通となるため、メモリ容量は
高いものとなる。すなわち、メモリ容量は単一の半導体
素子を内蔵した半導体装置の２倍のメモリ容量を有する
ことになる。
板２の窪んだ表裏面にそれぞれメモリ素子からなる半導
体素子１４ａ，１４ｂが固定され、各半導体素子１４
ａ，１４ｂの外部引出し端子（上面側電極３，下面側電
極４，側面側電極５）が共通となるため、メモリ容量は
高いものとなる。すなわち、メモリ容量は単一の半導体
素子を内蔵した半導体装置の２倍のメモリ容量を有する
ことになる。
【００２０】本実施形態の半導体装置１は、堅固な配線
基板２の窪み内に内蔵され、かつレジン１６ａ，１６ｂ
で覆われるため、堅固な構造となり、取り扱い性が良好
となる。
基板２の窪み内に内蔵され、かつレジン１６ａ，１６ｂ
で覆われるため、堅固な構造となり、取り扱い性が良好
となる。
【００２１】本実施形態の半導体装置１は、配線基板２
の第１ガラスエポキシ板１０に座グリ部分を設け、その
座グリ部分に半導体素子１４ａ，１４ｂを固定する構造
となるため、高さが配線基板２の厚さとなり薄型構造と
なる。
の第１ガラスエポキシ板１０に座グリ部分を設け、その
座グリ部分に半導体素子１４ａ，１４ｂを固定する構造
となるため、高さが配線基板２の厚さとなり薄型構造と
なる。
【００２２】このような本実施形態の半導体装置１は、
単品での使用も可能であるが、上面側電極３および下面
側電極４が透視的に上下で重なり、相互に重なる電極は
同一機能の電極となっていることから、多層に複数重ね
て使用することもできる。
単品での使用も可能であるが、上面側電極３および下面
側電極４が透視的に上下で重なり、相互に重なる電極は
同一機能の電極となっていることから、多層に複数重ね
て使用することもできる。
【００２３】すなわち、図４は２つの半導体装置１を電
極部分で半田２０を介して重ねて接続した積層型半導体
装置２１である。この積層型半導体装置２１は、単一の
半導体素子を組み込んだ半導体装置に比較してメモリ容
量を４倍に増大させることができる。
極部分で半田２０を介して重ねて接続した積層型半導体
装置２１である。この積層型半導体装置２１は、単一の
半導体素子を組み込んだ半導体装置に比較してメモリ容
量を４倍に増大させることができる。
【００２４】前記積層型半導体装置２１は、たとえば、
図５に示すように、ＳＩＭＭ（Single in-line memory
module) 基板、すなわちメモリモジュール基板２２の表
裏面に並んで複数実装される。本実施形態の半導体装置
１は、長さ１６．１ｍｍ、幅９．６ｍｍ、高さ１．２〜
１．５ｍｍ程度となり、通常のＳＯＪ型半導体装置の半
分の高さとなっていることから、単一の積層型半導体装
置２１をメモリモジュール基板２２に実装した場合、実
装体積が同一であってもメモリ容量は４倍にもなる。こ
れにより、ＳＩＭＭのメモリ容量を飛躍的に増大させる
ことができる。積層型半導体装置２１も堅固な構造とな
っていることから、取り扱い性が良く、メモリモジュー
ル基板２２への組み込みも容易となる。
図５に示すように、ＳＩＭＭ（Single in-line memory
module) 基板、すなわちメモリモジュール基板２２の表
裏面に並んで複数実装される。本実施形態の半導体装置
１は、長さ１６．１ｍｍ、幅９．６ｍｍ、高さ１．２〜
１．５ｍｍ程度となり、通常のＳＯＪ型半導体装置の半
分の高さとなっていることから、単一の積層型半導体装
置２１をメモリモジュール基板２２に実装した場合、実
装体積が同一であってもメモリ容量は４倍にもなる。こ
れにより、ＳＩＭＭのメモリ容量を飛躍的に増大させる
ことができる。積層型半導体装置２１も堅固な構造とな
っていることから、取り扱い性が良く、メモリモジュー
ル基板２２への組み込みも容易となる。
【００２５】図６は本実施形態の半導体装置１をメモリ
カードの一対の基板２５ａ，２５ｂ間に実装した状態を
示す断面図である。基板２５ａ，２５ｂの内面には、所
定パターンの配線２６ａ，２６ｂが設けられている。半
導体装置１の上面側電極３および下面側電極４は図示し
ない半田等の導電性接合材を介して前記配線２６ａ，２
６ｂに電気的に接続されている。この例では、ＳＯＪ型
半導体装置を組み込んだ場合に比較してメモリ容量は２
倍となる。また、本実施形態の半導体装置１は堅固な構
造となっていることから、取り扱い性が良く、一対の基
板２５ａ，２５ｂ間に組み込み易い。
カードの一対の基板２５ａ，２５ｂ間に実装した状態を
示す断面図である。基板２５ａ，２５ｂの内面には、所
定パターンの配線２６ａ，２６ｂが設けられている。半
導体装置１の上面側電極３および下面側電極４は図示し
ない半田等の導電性接合材を介して前記配線２６ａ，２
６ｂに電気的に接続されている。この例では、ＳＯＪ型
半導体装置を組み込んだ場合に比較してメモリ容量は２
倍となる。また、本実施形態の半導体装置１は堅固な構
造となっていることから、取り扱い性が良く、一対の基
板２５ａ，２５ｂ間に組み込み易い。
【００２６】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、図７に示すように、半導体装置１にあっては、配線
基板２において、第１ガラスエポキシ板１０の下面側に
のみ第２ガラスエポキシ板１１ｂを設ける構造とし、前
記第１ガラスエポキシ板１０の上面中央に設けた座グリ
による素子固定窪み１３ａに半導体素子１４ａを固定
し、第１ガラスエポキシ板１０の裏面側にバンプ電極３
０を有する半導体素子１４ｂを配線１２ｂにフェイスダ
ウン構造でボンディングした構造としてもよい。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、図７に示すように、半導体装置１にあっては、配線
基板２において、第１ガラスエポキシ板１０の下面側に
のみ第２ガラスエポキシ板１１ｂを設ける構造とし、前
記第１ガラスエポキシ板１０の上面中央に設けた座グリ
による素子固定窪み１３ａに半導体素子１４ａを固定
し、第１ガラスエポキシ板１０の裏面側にバンプ電極３
０を有する半導体素子１４ｂを配線１２ｂにフェイスダ
ウン構造でボンディングした構造としてもよい。
【００２７】また、第１ガラスエポキシ板１０の上面で
は、半導体素子１４ａの電極と配線１２ａ（この例では
上面側電極３となる）の内端部分をワイヤ１５ａで接続
してある。この場合、ワイヤ１５ａは第１ガラスエポキ
シ板１０の上面よりも突出することから、半導体素子１
４ａやワイヤ１５ａを覆うレジン１６ａは突出（突出部
３１）する。本発明では、半導体装置１は積み重ねがで
きる構造となることから、前記第１ガラスエポキシ板１
０の下面側に張り付けられる第２ガラスエポキシ板１１
ｂには、前記突出部３１が入り込むに充分な窪み３２
が、たとえば座グリによって形成されている。
は、半導体素子１４ａの電極と配線１２ａ（この例では
上面側電極３となる）の内端部分をワイヤ１５ａで接続
してある。この場合、ワイヤ１５ａは第１ガラスエポキ
シ板１０の上面よりも突出することから、半導体素子１
４ａやワイヤ１５ａを覆うレジン１６ａは突出（突出部
３１）する。本発明では、半導体装置１は積み重ねがで
きる構造となることから、前記第１ガラスエポキシ板１
０の下面側に張り付けられる第２ガラスエポキシ板１１
ｂには、前記突出部３１が入り込むに充分な窪み３２
が、たとえば座グリによって形成されている。
【００２８】本実施形態においても、２つのメモリ素子
からなる半導体素子１４ａ，１４ｂの外部端子、すなわ
ち、上面側電極３，下面側電極４，側面側電極５を共通
とすることによってメモリ容量の増大化が図れる。この
構造においても、２つの半導体素子１４ａ，１４ｂは、
堅固な配線基板２とレジン１６ａ，１６ｂによって封止
体されていることから、取り扱い性が良い。
からなる半導体素子１４ａ，１４ｂの外部端子、すなわ
ち、上面側電極３，下面側電極４，側面側電極５を共通
とすることによってメモリ容量の増大化が図れる。この
構造においても、２つの半導体素子１４ａ，１４ｂは、
堅固な配線基板２とレジン１６ａ，１６ｂによって封止
体されていることから、取り扱い性が良い。
【００２９】図８は本発明の他の実施形態の半導体装置
１を示す断面図である。この実施形態は、組み込まれる
２つの半導体素子１４ａ，１４ｂはメモリ素子とは限ら
ない。すなわち、第１ガラスエポキシ板１０の上面側の
半導体素子１４ａの外部引出端子は配線基板２の上面側
の上面側電極３となり、第１ガラスエポキシ板１０の下
面側の半導体素子１４ｂの外部引出端子は配線基板２の
下面側の下面側電極４となる。本実施形態では、マルチ
チップ化が達成できる。この結果、半導体装置１の多機
能化が達成できる。
１を示す断面図である。この実施形態は、組み込まれる
２つの半導体素子１４ａ，１４ｂはメモリ素子とは限ら
ない。すなわち、第１ガラスエポキシ板１０の上面側の
半導体素子１４ａの外部引出端子は配線基板２の上面側
の上面側電極３となり、第１ガラスエポキシ板１０の下
面側の半導体素子１４ｂの外部引出端子は配線基板２の
下面側の下面側電極４となる。本実施形態では、マルチ
チップ化が達成できる。この結果、半導体装置１の多機
能化が達成できる。
【００３０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３１】（１）配線基板体の表裏面の窪みにそれぞ
れメモリを構成する半導体素子を取り付け、かつ半導体
素子を絶縁性のレジンで被った構造となっていることか
ら、堅固な構造となり、取り扱い性が良好となる。
れメモリを構成する半導体素子を取り付け、かつ半導体
素子を絶縁性のレジンで被った構造となっていることか
ら、堅固な構造となり、取り扱い性が良好となる。
【００３２】（２）配線基板体の表裏面の窪みにそれぞ
れメモリを構成する半導体素子を取り付けた構造となっ
ていることから、メモリ容量の増大が図れる。
れメモリを構成する半導体素子を取り付けた構造となっ
ていることから、メモリ容量の増大が図れる。
【００３３】（３）半導体装置は順次重ねることができ
る構造となり、重ねることによって下部の半導体装置と
上部の半導体装置の対応する電極が接続されるように構
成されていることから、重ね合わせ実装により、メモリ
の大容量化が達成できる。
る構造となり、重ねることによって下部の半導体装置と
上部の半導体装置の対応する電極が接続されるように構
成されていることから、重ね合わせ実装により、メモリ
の大容量化が達成できる。
【図１】本発明の一実施形態の半導体装置を示す断面図
である。
である。
【図２】本実施形態の一部を切り欠いた状態の半導体装
置の平面図である。
置の平面図である。
【図３】本実施形態の半導体装置の製造におけるワイヤ
ボンディング状態を示す配線基板の平面図である。
ボンディング状態を示す配線基板の平面図である。
【図４】本実施形態の半導体装置を多段に重ねた状態を
示す断面図である。
示す断面図である。
【図５】本実施形態の半導体装置をメモリモジュール基
板に多段に複数実装した状態を示す側面図である。
板に多段に複数実装した状態を示す側面図である。
【図６】本実施形態の半導体装置をメモリカードの一対
の基板間に実装した状態を示す断面図である。
の基板間に実装した状態を示す断面図である。
【図７】本発明の他の実施形態の半導体装置を示す断面
図である。
図である。
【図８】本発明の他の実施形態の半導体装置を示す断面
図である。
図である。
１…半導体装置、２…配線基板、３…上面側電極、４…
下面側電極、５…側面側電極、１０…第１ガラスエポキ
シ板、１１ａ，１１ｂ…第２ガラスエポキシ板、１２
ａ，１２ｂ…内部配線、１３ａ，１３ｂ…素子固定窪
み、１４ａ，１４ｂ…半導体素子、１５ａ，１５ｂ…ワ
イヤ、１６ａ，１６ｂ…レジン、２０…半田、２１…積
層型半導体装置、２２…メモリモジュール基板、２５
ａ，２５ｂ…基板、２６ａ，２６ｂ…配線、３０…電
極、３１…突出部、３２…窪み。
下面側電極、５…側面側電極、１０…第１ガラスエポキ
シ板、１１ａ，１１ｂ…第２ガラスエポキシ板、１２
ａ，１２ｂ…内部配線、１３ａ，１３ｂ…素子固定窪
み、１４ａ，１４ｂ…半導体素子、１５ａ，１５ｂ…ワ
イヤ、１６ａ，１６ｂ…レジン、２０…半田、２１…積
層型半導体装置、２２…メモリモジュール基板、２５
ａ，２５ｂ…基板、２６ａ，２６ｂ…配線、３０…電
極、３１…突出部、３２…窪み。
Claims (3)
- 【請求項１】 表裏面中央に少なくとも一段窪んだ窪み
を設けた多層構造の配線基板と、前記配線基板の表裏面
の窪みにそれぞれ固定される半導体素子と、前記配線基
板の表裏面に設けられかつ所定の内部配線と接続される
外部電極と、前記半導体素子の電極と前記内部配線また
は外部電極とを電気的に接続する接続手段と、前記半導
体素子を覆う絶縁性の封止体とを有することを特徴とす
る半導体装置。 - 【請求項２】 前記半導体素子はメモリ素子からなり、
前記配線基板の上面側電極および下面側電極は透視的に
上下に重なり、相互に重なる電極は同一機能の電極とな
っていることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体装置は順次重ねることができ
る構造となり、重ねることによって下部の半導体装置の
上面側電極と上部の半導体装置の下面側電極が電気的に
接続されるように構成されていることを特徴とする請求
項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261654A JPH09107067A (ja) | 1995-10-09 | 1995-10-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261654A JPH09107067A (ja) | 1995-10-09 | 1995-10-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107067A true JPH09107067A (ja) | 1997-04-22 |
Family
ID=17364918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7261654A Pending JPH09107067A (ja) | 1995-10-09 | 1995-10-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09107067A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100608349B1 (ko) * | 2002-09-11 | 2006-08-09 | 주식회사 하이닉스반도체 | 요철 형상의 스택기판을 사용한 ｂｇａ 스택 패키지 및 그제조방법 |
| WO2006090827A1 (ja) * | 2005-02-25 | 2006-08-31 | Kyocera Corporation | 電子装置及びその製造方法 |
| JP2006294983A (ja) * | 2005-04-13 | 2006-10-26 | Ricoh Co Ltd | 三次元成形回路部品及びその製造方法 |
| US7759784B2 (en) | 2004-08-20 | 2010-07-20 | Panasonic Corporation | 3D circuit module, multilayer 3D circuit module formed thereof, mobile terminal device using the circuit modules and method for manufacturing the circuit modules |
| CN105374821A (zh) * | 2014-08-28 | 2016-03-02 | 力晶科技股份有限公司 | 存储器芯片封装模块 |
| JP2016051710A (ja) * | 2014-08-28 | 2016-04-11 | 京セラ株式会社 | 配線基板、電子装置および積層型電子装置 |
| NL2021292A (en) * | 2017-07-14 | 2019-01-25 | Shindengen Electric Mfg | Electronic module |
-
1995
- 1995-10-09 JP JP7261654A patent/JPH09107067A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100608349B1 (ko) * | 2002-09-11 | 2006-08-09 | 주식회사 하이닉스반도체 | 요철 형상의 스택기판을 사용한 ｂｇａ 스택 패키지 및 그제조방법 |
| US7759784B2 (en) | 2004-08-20 | 2010-07-20 | Panasonic Corporation | 3D circuit module, multilayer 3D circuit module formed thereof, mobile terminal device using the circuit modules and method for manufacturing the circuit modules |
| WO2006090827A1 (ja) * | 2005-02-25 | 2006-08-31 | Kyocera Corporation | 電子装置及びその製造方法 |
| JPWO2006090827A1 (ja) * | 2005-02-25 | 2008-08-07 | 京セラ株式会社 | 電子装置及びその製造方法 |
| JP4922155B2 (ja) * | 2005-02-25 | 2012-04-25 | 京セラ株式会社 | 電子装置及びその製造方法 |
| JP2006294983A (ja) * | 2005-04-13 | 2006-10-26 | Ricoh Co Ltd | 三次元成形回路部品及びその製造方法 |
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| NL2021292A (en) * | 2017-07-14 | 2019-01-25 | Shindengen Electric Mfg | Electronic module |
| US10510636B2 (en) | 2017-07-14 | 2019-12-17 | Shindengen Electric Manufacturing Co., Ltd. | Electronic module |
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