JPH09246465A - Ｌｏｃ型半導体チップの積層チップパッケージ - Google Patents

Ｌｏｃ型半導体チップの積層チップパッケージ

Info

Publication number
JPH09246465A
JPH09246465A JP8347854A JP34785496A JPH09246465A JP H09246465 A JPH09246465 A JP H09246465A JP 8347854 A JP8347854 A JP 8347854A JP 34785496 A JP34785496 A JP 34785496A JP H09246465 A JPH09246465 A JP H09246465A
Authority
JP
Japan
Prior art keywords
chip
lead
lead frame
chip package
layered
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8347854A
Other languages
English (en)
Inventor
Mintetsu An
ミン 哲 安
Doshu Tei
道 秀 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH09246465A publication Critical patent/JPH09246465A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 パッケージの厚さを低減し、かつ、パッケー
ジの組立工程を簡略化させることができる積層チップパ
ッケージを提供する。 【解決手段】 電極ボンディングパッド２１２を有する
上部チップ２１０と、上部チップ２１０の上側に延設さ
れて電極ボンディングパッド２１２に連結されるリード
２２０を有する上部リードフレームとを含む上部構造３
００と、電極ボンディングパッド１１２を有する下部チ
ップ１１０と、下部チップ１１０の上側に延設されて電
極ボンディングパッド１１２に連結される内部リード１
２０と外部リード３３０とを有する下部リードフレーム
とを含む下部構造２００と、内部リード１２０と上部チ
ップ２１０との間に介在して両者を接着する絶縁フィル
ム１５０とを含み、かつ、リード２２０が折曲されて内
部リード１２０の上面に直接接触し上部構造３００と下
部構造２００とが電気的に接続されるようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は積層チップパッケー
ジに関し、より詳細には、ＬＯＣ(Lead On Chip)技術を
用いてチップが相互に電気的に連結されるように積層す
ることにより、従来の半導体組立装置をそのまま利用す
ることができると同時に、積層チップパッケージの厚さ
を低減させることができる、複数のＬＯＣ型半導体チッ
プを用いた積層チップパッケージに関する。
【０００２】
【従来の技術】いわゆるＬＯＣ技術ではリードフレーム
のダイパッドを使用しない。その代わりに、リードフレ
ームの内部リード部分をチップの活性面の上側まで延長
して、内部リードをパッケージングするチップの活性面
に接着させ、チップの電極ボンディングパッドを対応す
る内部リード部分に各々電気的に連結する。また、積層
チップパッケージ技術では、一つのパッケージ胴体内に
複数の半導体チップを３次元的に積層する。この技術は
主にＤＲＡＭパッケージのメモリ容量を増加させる方法
として使用されている。
【０００３】図９は従来の積層チップパッケージを示す
断面図である。図９を参照すると、パッケージ１００で
は、下部チップ１０及び上部チップ２０が対向して実装
されており、チップ１０、２０それぞれに対応する内部
リード３０、４０は、各々ポリイミドテープ５０、６０
によりチップ１０、２０の活性面に接着されている。ま
た、チップ１０、２０の電極ボンディングパッド（図示
せず）とこれらに対応する内部リード３０、４０とは、
各々ボンディングワイヤ７０、８０により電気的に連結
されている。チップ１０、２０と、内部リード３０、４
０、及びボンディングワイヤ７０、８０は、パッケージ
胴体９０により外部環境から保護されている。
【０００４】また、下部チップ１０に電気的に連結され
た内部リード３０は、外部リード３５と一体で形成され
ている。この外部リード３５はパッケージ胴体９０から
突出し、これによってパッケージが印刷回路基板のよう
な外部電子システムに実装されることができるように、
実装に適した形に折曲されている。さらに、チップ１
０、２０相互の電気的な連結のため、上部チップ２０に
電気的に連結された内部リード４０は、ＹＡＧレーザに
より下部チップ１０に電気的に連結された内部リード３
０に結合されている。
【０００５】しかし、従来の積層チップパッケージで
は、ボンディングワイヤ７０、８０間の機械的な接触に
よる電気的な短絡を防止するために、上部チップと下部
チップとの間に充分なスペースを確保しなければならな
い。このため、積層チップパッケージの薄型化が図れな
いといった欠点を有している。また、リードフレームリ
ードが数回折曲されるので、積層チップパッケージの組
立工程が複雑になるといった問題もあった。
【０００６】
【発明が解決しようとする課題】本発明の目的は、パッ
ケージの厚さを低減することかできる、ＬＯＣ型チップ
を用いた積層チップパッケージを提供することにある。
さらに本発明の他の目的は、積層チップパッケージの組
立工程を簡略化させることにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明による積層チップパッケージは、半導体チッ
プの活性面の中央部に配列された複数の電極ボンディン
グパッドを有する上部チップと、上部チップの上側に延
設され、対応する前記電極ボンディングパッドに各々電
気的に連結されるリードを有する上部リードフレームと
を含む上部構造と、半導体チップの活性面の中央部に配
列された複数の電極ボンディングパッドを有する下部チ
ップと、下部チップの上側に延設され、対応する前記電
極ボンディングパッドに各々電気的に連結される内部リ
ード、及び積層チップパッケージを外部回路素子に電気
的に連結する外部リードを有する下部リードフレームと
を含む下部構造と、下部リードフレームの内部リードと
上部チップとの間に介在して両者を接着する絶縁フィル
ムとを含み、かつ、上部リードフレームのリードが、下
部リードフレームの内部リードの上面に直接接触するよ
うに折曲されることにより、上部構造と下部構造とが電
気的に接続されてなる。
【０００８】
【発明の実施の形態】以下、添付の図面を参照として本
発明をより詳細に説明する。
【０００９】図１は、本発明の一実施例によるＬＯＣ型
積層チップパッケージを示す平面図であり、図２は、図
１の積層チップパッケージのブロック回路図であり、図
３は、図１の積層チップパッケージを線Ａ−Ａに沿って
切断して得られた断面図であり、図４は、図３の積層チ
ップパッケージの下部構造を示す平面図であり、図５
は、図３の積層チップパッケージの上部構造を示す平面
図である。
【００１０】図１乃至図５を参照すると、本発明による
パッケージ４００は、２つの１６ＭＤＲＡＭを積層する
ことにより実現することができる。下部構造の内部リー
ド１２０と上部構造３００の内部リード２２０の間の電
気的連結部分３１０は、接合部分のリードの表面に導電
性物質を塗布して熱圧着することにより形成することが
できる。また、はんだリフロー方法、導電性接着剤を使
用する方法やＹＡＧレーザを利用する方法などを利用し
て形成することもできる。
【００１１】下部構造２００の外部リード３３０は、内
部リード１２０、２２０に電気的に連結されており、下
部構造の内部リード１２０と一体として形成される。ま
た、外部リード３３０を除く上部構造及び下部構造３０
０、２００はエポキシ成形樹脂により封止されてパッケ
ージ胴体３６０を形成する。
【００１２】上部構造３００と下部構造２００との機械
的接触を防止するため、下部構造２００の内部リード１
２０の上面と上部構造３００のチップ２１０の下面との
間には、ポリイミドよりなる絶縁フィルム１５０が介在
される。ポリイミド絶縁フィルム１５０は両面接着性フ
ィルムである。介在された絶縁フィルム１５０は、下部
構造２００のボンディングワイヤ１４０と上部構造３０
０のチップ２１０の下面とが機械的に接触しないように
所定の厚さを有している。
【００１３】下部構造２００では、内部リード１２０が
チップ１１０の活性面の上側まで延び、ポリイミドテー
プ１３０によりチップ１１０の活性面に接着される。チ
ップ１１０の中心部に配列された電極ボンディングパッ
ド１１２は、ボンディングワイヤ１４０により対応する
内部リード１２０に各々電気的に連結される。
【００１４】一方、上部構造３００では、内部リード２
２０がチップ２１０の活性面の上側まで延び、ポリイミ
ドテープ２３０によりチップ２１０の活性面に接着され
る。チップ２１０の中心部に配列された電極ボンディン
グパッド２１２は、ボンディングワイヤ２４０により対
応する内部リード２２０に各々電気的に連結される。上
部構造のリードフレームリードは切断されて、リードフ
レームのガイドレールから分離されており、絶縁テープ
１６０により支持されている。上部構造３００の内部リ
ード２２０の先端部は、下部構造２００の内部リード１
２０と各々電気的に連結されるように下向きに折曲され
ている。
【００１５】積層されるチップがメモリ素子である場
合、このメモリ素子のピン配置は図１に示した通りであ
り、積層されたチップの電気的な連結は図２に示したよ
うにして達成することができる。メモリ素子の特定メモ
リセルをアドレス指定するためのアドレス信号Ａ０〜Ａ
１１及びデータ入出力信号ＤＱ０〜３はそれぞれ、２つ
のメモリチップ１１０、２１０の両方に共通に接続され
ている。供給電力信号ＶＣＣ、ＶＳＳ及び制御信号Ｗ
Ｅ、ＯＥ、ＣＡＳも両方のチップに共通に接続されてい
る。制御信号ＲＡＳ０、ＲＡＳ１は、積層された２つの
メモリチップから一つを選択するためのものである。上
部構造３００に使われるメモリチップ２１０において
は、ＲＡＳ０がワイヤにより該当リードに連結され、Ｒ
ＡＳ１は下部構造２００のメモリチップ１１０に連結さ
れる。例えば、下部構造を示した図４からわかるよう
に、ピン５（ＲＡＳ０）に対応するリードは電極ボンデ
ィングパッド１１２にワイヤボンディングされていず、
ピン６（ＲＡＳ１）に対応するリードだけがメモリチッ
プ１１０の対応する電極ボンディングパッド１１２に連
結されている。一方、図５の上部構造では、ボンディグ
ワイヤを用いたピン５、６と電極ボンディングパッド２
１２との連結が図４の場合と反対であることがわかる。
しかし、ピン５、６が連結される電極ボンディングパッ
ド２１２の位置は同一である。もちろん、ＲＡＳを１つ
だけ使用し制御信号ＣＡＳをＣＡＳ０、ＣＡＳ１とし
て、積層されたメモリチップを選択することも可能であ
る。これにより、３２ＭＤＲＡＭを一つのパッケージ素
子として提供することが可能であるので、メモリ容量の
増加を実現することができる。
【００１６】図６のＡからＤまで及び図７のＡからＣま
では、本発明による一連のパッケージ製造工程を断面図
によって示したものである。
【００１７】まず、下部構造に使用されるリードフレー
ムを用意する。このリードフレームはストリップ形態で
構成されており、リードフレームリードの裏面には、半
導体チップとの接続のための絶縁性接着剤が取り付けら
れている。リードは、リードの上面に取り付けられてい
る絶縁フィルムにより支持されている（図６Ａ）。この
ＬＯＣ型リードフレームに半導体チップを取り付けた
後、ボンディングワイヤを用いてリードフレームリード
をチップに電気的に連結する（図６Ｂ）。
【００１８】上部構造に使用されるリードフレームで
は、リードの裏面に絶縁性接着剤が取り付けられてい
る。その上面には絶縁テープが取り付けられている。し
かし、このリードフレームはストリップ形態ではなく、
リードフレームのガイドレールから分離された状態のも
のである。多数のリードは上面の絶縁テープにより支持
されている。また、リードの端部は下部構造のリードに
電気的に連結されるように折曲されている（図６Ｃ）。
リードの下部に半導体チップを取り付けた後、チップを
ワイヤによりリードに電気的に接続する（図６Ｄ）。
【００１９】上部構造の半導体チップと下部構造のリー
ドとは、所定の厚さを有する前記縁絶フィルムを用いて
結合される。熱圧着機４１０を用いて上部構造のリード
と下部構造のリードとをボンディングすることにより、
積層された半導体チップ間を電気的に連結する（図７
Ａ、図７Ｂ）。熱圧着される部分には予めＳｎ−Ｐｂ合
金を塗布しておくことが好ましい。そして、上部構造の
リードと下部構造のリードとは、ＹＡＧレーザにより接
着するか、またははんだリフロー法により接続してもよ
い。
【００２０】積層された上部構造及び下部構造に成形樹
脂を用いてパッケージ胴体を形成した後、下部構造のリ
ードをガイドレールから切断し、所望の形、例えばＪ字
型に折曲すると、本発明による積層チップパッケージが
得られる（図７Ｃ）。
【００２１】図８は、本発明の他の実施例による積層チ
ップパッケージを示す断面図である。積層チップパッケ
ージ５００の下部構造は、図６Ａ及び図６Ｂを参照しな
がら説明した手順と同様の手順で製造される。上部構造
は、図６Ｃ及び図６Ｄを参照しながら説明した工程によ
り得られる。また、チップを積層するほどリードフレー
ムのリードの長さはそれだけ長くなる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
リードフレームリードの折曲回数を減らすことができ
る。また、パッケージの上部構造と下部構造との間に生
じ得る電気的な相互干渉を最小限に抑えることができる
とともに、積層の高さも最小限度のものに抑えてパッケ
ージの薄形化を図ることができる。さらに、本発明によ
れば、単一チップパッケージの製造に用いられる従来の
ワイヤボンディング、ダイボンディング技術はそのまま
利用することができるので、積層されたパッケージ素子
の信頼性を向上させることができるとともに、製造費用
を節減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるＬＯＣ型積層チップパ
ッケージを示す平面図である。
【図２】図１の積層チップパッケージのブロック回路図
である。
【図３】図１の線Ａ−Ａに沿って切断した断面図であ
る。
【図４】図３のパッケージの下部構造を示す平面図であ
る。
【図５】図３のパッケージの上部構造を示す平面図であ
る。
【図６】本発明による積層チップパッケージの上部構造
と下部構造とを各々組み立てる工程を示した断面図であ
る。
【図７】組み立てた上部構造と下部構造とを結合して本
発明による積層チップパッケージを製造する工程を示し
た断面図である。
【図８】本発明の他の実施例による積層チップパッケー
ジを示す断面図である。
【図９】従来の積層チップパッケージを示す断面図であ
る。
【符号の説明】
１１０、２１０ チップ １１２、２１２ 電極ボンディングパッド １２０、２２０ 内部リード １３０、２３０ ポリイミドテープ １４０、２４０ ボンディングワイヤ １５０ 絶縁フィルム １６０ 絶縁テープ ２００ 下部構造 ３００ 上部構造 ３１０ 電気的連結部分 ３３０ 外部リード ３６０ パッケージ胴体 ４００ パッケージ ４１０ 熱圧着機 ５００ 積層チップパッケージ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの活性面の中央部に配列さ
    れた複数の電極ボンディングパッドを有する上部チップ
    と、前記上部チップの上側に延設され、対応する前記電
    極ボンディングパッドに各々電気的に連結されるリード
    を有する上部リードフレームとを含む上部構造と、 半導体チップの活性面の中央部に配列された複数の電極
    ボンディングパッドを有する下部チップと、前記下部チ
    ップの上側に延設され、対応する前記電極ボンディング
    パッドに各々電気的に連結される内部リード、及び積層
    チップパッケージを外部回路素子に電気的に連結する外
    部リードを有する下部リードフレームとを含む下部構造
    と、 前記下部リードフレームの内部リードと前記上部チップ
    との間に介在して両者を接着する絶縁フィルムとを含
    み、かつ、 前記上部リードフレームのリードが、下部リードフレー
    ムの内部リードの上面に直接接触するように折曲される
    ことにより、前記上部構造と前記下部構造とが電気的に
    接続されている積層チップパッケージ。
  2. 【請求項２】 前記絶縁フィルムがポリイミドフィルム
    である、請求項１に記載の積層チップパッケージ。
  3. 【請求項３】 前記上部チップの活性面と前記下部チッ
    プの活性面が、間に介在させたポリイミドテープによっ
    て、前記上部リードフレームのリードと前記下部リード
    フレームの内部リードとにそれぞれ接着される、請求項
    １に記載の積層チップパッケージ。
  4. 【請求項４】 前記上部リードフレームの前記リードが
    上部リードフレームのガイドレール部分から切り離され
    ている、請求項１に記載の積層チップパッケージ。
  5. 【請求項５】 前記上部構造と前記下部構造との電気的
    接続が熱圧着法によって行われている、請求項１に記載
    の積層チップパッケージ。
  6. 【請求項６】 前記熱圧着されるリード表面には予めＳ
    ｎ−Ｐｂ合金が塗布されている、請求項５に記載の積層
    チップパッケージ。
  7. 【請求項７】 前記電極ボンディングパッドがボンディ
    ングワイヤによって前記上部リードフレームのリード又
    は前記下部リードフレームの内部リードに電気的に連結
    されている、請求項１に記載の積層チップパッケージ。
  8. 【請求項８】 前記絶縁フィルムが、前記下部チップの
    電極ボンディングパッドと前記下部リードフレームの内
    部リードとを連結している前記ボンディングワイヤと、
    前記上部チップの下面とが機械的に接触しないように形
    成されている、請求項７に記載の積層チップパッケー
    ジ。
  9. 【請求項９】 前記絶縁フィルムが両面接着性ポリイミ
    ドフィルムである、請求項８に記載の積層チップパッケ
    ージ。
  10. 【請求項１０】 前記上部構造と前記下部構造とが一つ
    のパッケージ胴体によって封止されている、請求項１に
    記載の積層チップパッケージ。
  11. 【請求項１１】 前記下部構造の外部リードが前記パッ
    ケージ胴体から突出してＪ字状に折曲されている、請求
    項１０に記載の積層チップパッケージ。
JP8347854A 1996-03-08 1996-12-26 Ｌｏｃ型半導体チップの積層チップパッケージ Pending JPH09246465A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1996-6069 1996-03-08
KR1019960006069A KR100204753B1 (ko) 1996-03-08 1996-03-08 엘오씨 유형의 적층 칩 패키지

Publications (1)

Publication Number Publication Date
JPH09246465A true JPH09246465A (ja) 1997-09-19

Family

ID=19452637

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8347854A Pending JPH09246465A (ja) 1996-03-08 1996-12-26 Ｌｏｃ型半導体チップの積層チップパッケージ

Country Status (3)

Country Link
US (1) US5804874A (ja)
JP (1) JPH09246465A (ja)
KR (1) KR100204753B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018112687A1 (en) * 2016-12-19 2018-06-28 Intel Corporation Integrated circuit die stacks

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861290B1 (en) 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
US6384333B1 (en) 1996-05-21 2002-05-07 Micron Technology, Inc. Underfill coating for LOC package
US5733800A (en) * 1996-05-21 1998-03-31 Micron Technology, Inc. Underfill coating for LOC package
DE19629767C2 (de) * 1996-07-23 2003-11-27 Infineon Technologies Ag Anschlußrahmen für Halbleiter-Chips und Halbeiter-Modul
JPH1070230A (ja) * 1996-08-27 1998-03-10 Hitachi Cable Ltd Ｌｏｃ用リードフレーム
KR100242994B1 (ko) * 1996-12-28 2000-02-01 김영환 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
KR100214561B1 (ko) * 1997-03-14 1999-08-02 구본준 버틈 리드 패키지
JP3545200B2 (ja) * 1997-04-17 2004-07-21 シャープ株式会社 半導体装置
US6028352A (en) * 1997-06-13 2000-02-22 Irvine Sensors Corporation IC stack utilizing secondary leadframes
US6110761A (en) 1997-08-05 2000-08-29 Micron Technology, Inc. Methods for simultaneously electrically and mechanically attaching lead frames to semiconductor dice and the resulting elements
US6005286A (en) * 1997-10-06 1999-12-21 Micron Technology, Inc. Increasing the gap between a lead frame and a semiconductor die
US6297547B1 (en) * 1998-02-13 2001-10-02 Micron Technology Inc. Mounting multiple semiconductor dies in a package
US6175149B1 (en) * 1998-02-13 2001-01-16 Micron Technology, Inc. Mounting multiple semiconductor dies in a package
USRE43112E1 (en) 1998-05-04 2012-01-17 Round Rock Research, Llc Stackable ball grid array package
US6072233A (en) 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
JP4342013B2 (ja) 1998-05-06 2009-10-14 株式会社ハイニックスセミコンダクター 超高集積回路のｂｌｐスタック及びその製造方法
KR100285664B1 (ko) * 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
KR100282526B1 (ko) * 1999-01-20 2001-02-15 김영환 적층 반도체 패키지 및 그 제조방법, 그리고 그 적층 반도체 패키지를 제조하기 위한 패키지 얼라인용 치구
TW404030B (en) * 1999-04-12 2000-09-01 Siliconware Precision Industries Co Ltd Dual-chip semiconductor package device having malposition and the manufacture method thereof
US6118176A (en) * 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame
GB9915076D0 (en) * 1999-06-28 1999-08-25 Shen Ming Tung Integrated circuit packaging structure
WO2001015228A1 (fr) * 1999-08-19 2001-03-01 Seiko Epson Corporation Panneau de cablage, procede de fabrication d'un panneau de cablage, dispositif semiconducteur, procede de fabrication d'un dispositif semiconducteur, carte a circuit imprime et appareil electronique
KR100601760B1 (ko) * 1999-09-01 2006-07-19 삼성전자주식회사 스택형 패키지 및 그 제조 방법
US6683372B1 (en) * 1999-11-18 2004-01-27 Sun Microsystems, Inc. Memory expansion module with stacked memory packages and a serial storage unit
TW447059B (en) * 2000-04-28 2001-07-21 Siliconware Precision Industries Co Ltd Multi-chip module integrated circuit package
US6531784B1 (en) * 2000-06-02 2003-03-11 Amkor Technology, Inc. Semiconductor package with spacer strips
JP3531733B2 (ja) * 2000-08-08 2004-05-31 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体集積回路装置、電気回路装置、電子機器及び制御機器
SG102591A1 (en) 2000-09-01 2004-03-26 Micron Technology Inc Dual loc semiconductor assembly employing floating lead finger structure
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
JP4637380B2 (ja) * 2001-02-08 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
US6400007B1 (en) * 2001-04-16 2002-06-04 Kingpak Technology Inc. Stacked structure of semiconductor means and method for manufacturing the same
US6744121B2 (en) * 2001-04-19 2004-06-01 Walton Advanced Electronics Ltd Multi-chip package
US6559526B2 (en) 2001-04-26 2003-05-06 Macronix International Co., Ltd. Multiple-step inner lead of leadframe
US6664618B2 (en) * 2001-05-16 2003-12-16 Oki Electric Industry Co., Ltd. Tape carrier package having stacked semiconductor elements, and short and long leads
JP4109839B2 (ja) * 2001-06-01 2008-07-02 株式会社東芝 半導体装置
US6541856B2 (en) * 2001-06-06 2003-04-01 Micron Technology, Inc. Thermally enhanced high density semiconductor package
JP4105409B2 (ja) * 2001-06-22 2008-06-25 株式会社ルネサステクノロジ マルチチップモジュールの製造方法
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
US6451626B1 (en) 2001-07-27 2002-09-17 Charles W.C. Lin Three-dimensional stacked semiconductor package
KR100445073B1 (ko) * 2001-08-21 2004-08-21 삼성전자주식회사 듀얼 다이 패키지
US20030048624A1 (en) * 2001-08-22 2003-03-13 Tessera, Inc. Low-height multi-component assemblies
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
DE10297316T5 (de) * 2001-10-09 2004-12-09 Tessera, Inc., San Jose Gestapelte Baugruppen
US6486549B1 (en) 2001-11-10 2002-11-26 Bridge Semiconductor Corporation Semiconductor module with encapsulant base
US7190060B1 (en) 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6891276B1 (en) 2002-01-09 2005-05-10 Bridge Semiconductor Corporation Semiconductor package device
US6955941B2 (en) * 2002-03-07 2005-10-18 Micron Technology, Inc. Methods and apparatus for packaging semiconductor devices
KR100470897B1 (ko) 2002-07-19 2005-03-10 삼성전자주식회사 듀얼 다이 패키지 제조 방법
US6700206B2 (en) 2002-08-02 2004-03-02 Micron Technology, Inc. Stacked semiconductor package and method producing same
US6765288B2 (en) * 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
AU2003265417A1 (en) * 2002-08-16 2004-03-03 Tessera, Inc. Microelectronic packages with self-aligning features
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
DE10255289A1 (de) * 2002-11-26 2004-06-17 Infineon Technologies Ag Elektronisches Bauteil mit gestapelten Halbleiterchips in paralleler Anordnung und Verfahren zu dessen Herstellung
DE10259221B4 (de) * 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US6991961B2 (en) * 2003-06-18 2006-01-31 Medtronic, Inc. Method of forming a high-voltage/high-power die package
KR100524975B1 (ko) * 2003-07-04 2005-10-31 삼성전자주식회사 반도체 장치의 적층형 패키지
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7227249B1 (en) * 2003-12-24 2007-06-05 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package with chips on opposite sides of lead
US6900530B1 (en) * 2003-12-29 2005-05-31 Ramtek Technology, Inc. Stacked IC
WO2006028421A1 (en) * 2004-09-09 2006-03-16 United Test And Assembly Center Limited Multi-die ic package and manufacturing method
SG122016A1 (en) * 2004-10-28 2006-05-26 United Test & Assembly Ct Ltd Semiconductor chip package and method of manufacture
US20070052079A1 (en) * 2005-09-07 2007-03-08 Macronix International Co., Ltd. Multi-chip stacking package structure
US7545029B2 (en) 2006-08-18 2009-06-09 Tessera, Inc. Stack microelectronic assemblies
US7816769B2 (en) * 2006-08-28 2010-10-19 Atmel Corporation Stackable packages for three-dimensional packaging of semiconductor dice
US7811863B1 (en) 2006-10-26 2010-10-12 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment
US8299626B2 (en) 2007-08-16 2012-10-30 Tessera, Inc. Microelectronic package
JP2009064854A (ja) * 2007-09-05 2009-03-26 Nec Electronics Corp リードフレーム、半導体装置、及び半導体装置の製造方法
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US9392691B2 (en) * 2014-07-16 2016-07-12 International Business Machines Corporation Multi-stacked electronic device with defect-free solder connection
KR20160079974A (ko) * 2014-12-26 2016-07-07 삼성전자주식회사 발광소자 패키지
KR20170024254A (ko) * 2015-08-25 2017-03-07 현대자동차주식회사 파워 반도체 모듈 및 이의 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530292A (en) * 1990-03-15 1996-06-25 Fujitsu Limited Semiconductor device having a plurality of chips
EP0473796A4 (en) * 1990-03-15 1994-05-25 Fujitsu Ltd Semiconductor device having a plurality of chips
EP0454447A3 (en) * 1990-04-26 1993-12-08 Hitachi Ltd Semiconductor device assembly
JP2816239B2 (ja) * 1990-06-15 1998-10-27 株式会社日立製作所 樹脂封止型半導体装置
JP2917575B2 (ja) * 1991-05-23 1999-07-12 株式会社日立製作所 樹脂封止型半導体装置
US5438224A (en) * 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
US5479051A (en) * 1992-10-09 1995-12-26 Fujitsu Limited Semiconductor device having a plurality of semiconductor chips
JPH0730051A (ja) * 1993-07-09 1995-01-31 Fujitsu Ltd 半導体装置
US5689135A (en) * 1995-12-19 1997-11-18 Micron Technology, Inc. Multi-chip device and method of fabrication employing leads over and under processes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018112687A1 (en) * 2016-12-19 2018-06-28 Intel Corporation Integrated circuit die stacks

Also Published As

Publication number Publication date
KR970067783A (ko) 1997-10-13
KR100204753B1 (ko) 1999-06-15
US5804874A (en) 1998-09-08

Similar Documents

Publication Publication Date Title
JPH09246465A (ja) Ｌｏｃ型半導体チップの積層チップパッケージ
US5714405A (en) Semiconductor device
KR100445073B1 (ko) 듀얼 다이 패키지
US5347429A (en) Plastic-molded-type semiconductor device
US6777799B2 (en) Stacked semiconductor device and method of producing the same
KR0179803B1 (ko) 리드노출형 반도체 패키지
KR950005446B1 (ko) 수지봉지형 반도체장치
JPH08213546A (ja) 積層形パッケージ
JP2009111401A (ja) 積層半導体チップパッケージ
JPH05109975A (ja) 樹脂封止型半導体装置
JPH01205541A (ja) 樹脂封止型半導体装置及びその製造方法
KR20010067207A (ko) 반도체 장치 및 그 제조 방법
KR100514023B1 (ko) 반도체장치
JPH04348045A (ja) 半導体装置及びその製造方法
JP3494901B2 (ja) 半導体集積回路装置
JPH03112688A (ja) Ｉｃカード
US20030015803A1 (en) High-density multichip module and method for manufacturing the same
KR20020015214A (ko) 반도체패키지
JPH0485837A (ja) 半導体装置
JPH09107067A (ja) 半導体装置
GB2272104A (en) Tape automated bonding
JPH0590486A (ja) 半導体装置
JPH05343602A (ja) 高集積半導体装置及びそれを用いた半導体モジュール
KR20020022267A (ko) 반도체패키지
KR950002210B1 (ko) 반도체 칩 실장 방법