JP4109839B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップとして、例えばメモリ・チップが複数個積層された多層構造の半導体装置に関し、特に積層半導体パッケージの配線デザインに関する。
【０００２】
【従来の技術】
半導体チップが多層に積層された構造からなる半導体装置の中には、例えば図１３に示すような積層半導体パッケージ（マルチ・チップ・パッケージ）１０１がある。このマルチ・チップ・パッケージ１０１は、半導体チップとして、例えばメモリ・チップ１０５が複数個積層されて構成されている。
【０００３】
このマルチ・チップ・パッケージ１０１の製造工程の概略を具体的に説明すると、まずチップ搭載基板１０４の上にメモリ・チップ１０５を１個ないし複数個（この説明においては１個とする。）、フリップチップ法などを用いて搭載する。次に、１枚の中間基板１０３の上に、メモリ・チップ１０５が搭載されたチップ搭載基板１０４を１枚ないし複数枚（この説明においては複数枚とする。）積層して１個のシステム・ブロック１０２を構成する。最後に、このシステム・ブロック１０２を複数個用いて多層に積層（この説明においては４個用いて４層に積層する。）した後、これをパッケージングして１個のモジュールとして形成することによりマルチ・チップ・パッケージ１０１は製造される。
【０００４】
【発明が解決しようとする課題】
一般に、各システム・ブロック１０２に用いられる中間基板１０３には、図示しない同一パターンのヴィアあるいは配線がそれぞれ形成される。これにより、チップ搭載基板１０４に搭載された複数個のメモリ・チップ１０５は、各システム・ブロック１０２ごとに一単位としてまとめられたうえでモジュール化される。
【０００５】
このように、複数個のメモリ・チップ１０５が、多層に積層される各システム・ブロック１０２ごとにまとめられた後モジュール化されるマルチ・チップ・パッケージ１０１において、例えば各システム・ブロック１０２ごとに互いに独立に記憶させることができるデータ量を増大させることにより、マルチ・チップ・パッケージ１０１全体に記憶させることができるデータ量を増大させるとする。この場合、各システム・ブロック１０２が備えている各メモリ・チップ１０５が有している図示しない複数本のデータ・ピンを、各システム・ブロック１０２ごとに個別に図示しない外部接続端子（バンプ）まで引き出す必要がある。
【０００６】
前述したように、各システム・ブロック１０２が備えている各中間基板１０３に形成されるヴィアあるいは配線のパターンはすべて同一である。したがって、前述した方法でマルチ・チップ・パッケージ１０１全体に記憶させることができるデータ量を増大させるためには、各メモリ・チップ１０５が有している図示しないパッドから、各チップ搭載基板１０４をそれらの厚さ方向に沿って貫通して形成されている図示しないチップ接続用ヴィア（Via）端子までの間を電気的に接続する図示しないチップ接続用配線の配線パターンを、各層の各チップ搭載基板１０４ごとに別々に形成しなければならなかった。
【０００７】
以下、図１４（ａ）〜（ｄ）を参照しつつ、各層のメモリ・チップ１０５が有しているデータ・ピン１０６と、各層のチップ搭載基板１０４ａ〜１０４ｄに形成されている第１〜第４の４個のチップ接続用ヴィア端子１０７ａ〜１０７ｄ、および各層の中間基板１０３ａ〜１０３ｄに形成されている第１〜第４の４個の層間接続用ヴィア端子１０８ａ〜１０８ｄとを、それぞれ電気的に接続する配線パターンを簡潔に説明する。
【０００８】
図１４（ａ）〜（ｄ）は、それぞれ第１層〜第４層の各システム・ブロック１０２ａ〜１０２ｄを示すものである。また、図１４（ａ）〜（ｄ）において、内側の二点鎖線はそれぞれ第１層〜第４層の各チップ搭載基板１０４ａ〜１０４ｄを示し、外側の二点鎖線はそれぞれ第１層〜第４層の各中間基板１０３ａ〜１０３ｄを示すものとする。
【０００９】
各チップ搭載基板１０４ａ〜１０４ｄには、それらを厚さ方向に貫通して設けられているとともに、各層のメモリ・チップ１０５が有している各データ・ピン１０６の１本ごとに、それらに選択的に電気的に接続される第１〜第４の４個のチップ接続用ヴィア端子１０７ａ〜１０７ｄが、各層のメモリ・チップ１０５の搭載位置に対してそれぞれ所定の位置に設けられている。同様に、各中間基板１０３ａ〜１０３ｄには、それらを厚さ方向に貫通して設けられているとともに、各層のメモリ・チップ１０５が有しているデータ・ピン１０６の１本ごとに、それらに選択的に電気的に接続される第１〜第４の４個の層間接続用ヴィア端子１０８ａ〜１０８ｄが、それぞれ所定の位置に設けられている。これら第１〜第４の各層間接続用ヴィア端子１０８ａ〜１０８ｄは、それぞれ第１〜第４の各チップ接続用ヴィア端子１０７ａ〜１０７ｄに１対１で対応して電気的に接続されるように設けられている。
【００１０】
具体的には、第１〜第４の各層間接続用ヴィア端子１０８ａ〜１０８ｄは、それぞれ第１〜第４の各チップ接続用ヴィア端子１０７ａ〜１０７ｄに、各システム・ブロック１０２ａ〜１０２ｄの積層方向に沿って連続して接続されるように設けられている。これにより、各層間接続用ヴィア端子１０８ａ〜１０８ｄは、各チップ接続用ヴィア端子１０７ａ〜１０７ｄを介して、各データ・ピン１０６ごとに個別に電気的に接続される。ただし、図１４（ａ）〜（ｄ）において、各チップ接続用ヴィア端子１０７ａ〜１０７ｄと、各層間接続用ヴィア端子１０８ａ〜１０８ｄとは、それらの間の配線状態が容易に理解できるように、互いにずらして図示してある。それとともに、図１４（ａ）〜（ｄ）において、各チップ接続用ヴィア端子１０７ａ〜１０７ｄと、各層間接続用ヴィア端子１０８ａ〜１０８ｄとの電気的な接続は、それぞれ破線で示すものとする。
【００１１】
また、実際には、各チップ接続用ヴィア端子１０７ａ〜１０７ｄ、および各層間接続用ヴィア端子１０８ａ〜１０８ｄは、各層のメモリ・チップ１０５が有しているすべてのデータ・ピン１０６の１本ごとにそれぞれ４個ずつ設けられている。しかし、前述した配線状態の理解のためには、１本のデータ・ピン１０６に対する各チップ接続用ヴィア端子１０７ａ〜１０７ｄ、および各層間接続用ヴィア端子１０８ａ〜１０８ｄの電気的な接続状態を説明すれば足りる。したがって、各チップ接続用ヴィア端子１０７ａ〜１０７ｄ、および各層間接続用ヴィア端子１０８ａ〜１０８ｄはそれぞれ４個ずつだけ図示し、他は図示を省略してある。
【００１２】
前述したように、各層のメモリ・チップ１０５が有している複数本のデータ・ピン１０６は、それぞれ互いに独立に外部端子まで引き出す必要がある。ところが各中間基板１０３ａ〜１０３ｄに形成されているヴィアあるいは配線は全て同一のパターンに形成されている。したがって、各層のメモリ・チップ１０５が有している複数本のデータ・ピン１０６のうち、同一のアドレスで管理されているデータの入出力が行われるデータ・ピン１０６ａは、図１４（ａ）〜（ｄ）に示すように、各層ごとにそれぞれ異なるチップ接続用ヴィア端子１０７ａ〜１０７ｄに電気的に接続される必要がある。
【００１３】
このため、第１層チップ搭載基板１０４ａにおいては、図１４（ａ）中実線で示すように、データ・ピン１０６ａが第１チップ接続用ヴィア端子１０７ａに電気的に接続されるように、第１チップ接続用配線１０９ａが形成されている。また、第２層のチップ搭載基板１０４ｂにおいては、図１４（ｂ）中実線で示すように、データ・ピン１０６ａが第２チップ接続用ヴィア端子１０７ｂに電気的に接続されるように、第２チップ接続用配線１０９ｂが形成されている。また、第３層のチップ搭載基板１０４ｃにおいては、図１４（ｃ）中実線で示すように、データ・ピン１０６ａが第３チップ接続用ヴィア端子１０７ｃに電気的に接続されるように、第３チップ接続用配線１０９ｃが形成されている。さらに、第４層のチップ搭載基板１０４ｄにおいては、図１４（ｄ）中実線で示すように、データ・ピン１０６ａが第４チップ接続用ヴィア端子１０７ｄに電気的に接続されるように、第４チップ接続用配線１０９ｄが形成されている。
【００１４】
以上説明したように、メモリ・チップ１０５がそれぞれ１個ずつ搭載されているとともに、互いに異なる配線パターンが形成されたチップ搭載基板１０４ａ〜１０４ｄを、同一のヴィアあるいは配線パターンが形成された４枚の中間基板１０３ａ〜１０３ｄの上に、それぞれ複数枚ずつ搭載して第１〜第４層の各システム・ブロック１０２ａ〜１０２ｄを構成する。このような構成により、前述したように、各システム・ブロック１０２ａ〜１０２ｄごとに互いに独立に記憶させるデータ量を増大させることができる。ひいては、マルチ・チップ・パッケージ１０１全体に記憶させるデータ量を増大させることができる。
【００１５】
前述した構成からなるマルチ・チップ・パッケージ１０１においては、各チップ搭載基板１０４ａ〜１０４ｄのチップ接続用配線が、各層ごとに別々の配線パターンに形成されている。この場合、マルチ・チップ・パッケージ１０１の組み立てプロセスにおいて、各チップ搭載基板１０４ａ〜１０４ｄを各層ごとに個別に管理などする必要があった。このため、マルチ・チップ・パッケージ１０１は、１個当たりの単価が高く、また、その製造工程も複雑になりがちなため、生産効率を向上させ難かった。すなわち、以上説明した従来構造からなるマルチ・チップ・パッケージ１０１はコストアップし易く、ひいてはその生産効率の低下につながっていた。
【００１６】
その理由の一つを具体的かつ簡潔に説明する。図１３において、第１〜第４層の各システム・ブロック１０２ａ〜１０２ｄの第１〜第４の各中間基板１０３ａ〜１０３ｄの上に、メモリ・チップ１０５がそれぞれ１個ずつ搭載された第１〜第４の各チップ搭載基板１０４ａ〜１０４ｄを、それぞれ例えば２００枚ずつ設けるとする。この場合、１個のマルチ・チップ・パッケージ１０１を製造するに際して、互いに異なる配線パターンが形成されたチップ搭載基板１０４ａ〜１０４ｄをそれぞれ２００枚ずつ、各層間で互いに混じり合わないように管理しつつ、同一のヴィアあるいは配線パターンが形成された４枚の中間基板１０３ａ〜１０３ｄの上に、各層ごとに分類して搭載しなければならない。これら合計８００枚の第１〜第４のチップ搭載基板１０４ａ〜１０４ｄの搭載作業を行う際に、各層間において互いに１枚ずつ、合計２枚のチップ搭載基板１０４ａ〜１０４ｄを搭載し間違えただけで、マルチ・チップ・パッケージ１０１全体は正常な動作ができなくなる。すなわち、そのマルチ・チップ・パッケージ１０１は不良品となってしまう。
【００１７】
実際のマルチ・チップ・パッケージ１０１の製造工程において、大量生産されるマルチ・チップ・パッケージ１０１の全てについて、それぞれに搭載される合計８００枚のチップ搭載基板１０４ａ〜１０４ｄうちの２枚の搭載間違いすら起こらないように管理するために、作業員の人手や管理システム装置などを万全の体制に整えるのは極めて困難である。また、そのような方法は、設備費や人件費の増大に繋がるため、昨今の半導体業界における半導体装置の価格競争において極めて不利となる。
【００１８】
よって本発明の目的は、半導体チップが搭載されて複数層に積層される複数枚のチップ搭載基板に設けられるチップ接続用配線を同一パターンに形成するとともに各チップ搭載基板同士の間に設けられる複数枚の中間基板に設けられる層間接続用配線を少なくとも２種類の異なるパターンに形成することにより、複数個の半導体チップの端子同士の接続状態や装置内部の通電経路の設定や切り換えの効率化を図って、効率良く、安価で、かつ、容易に製造できる多層構造からなる半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】
前記課題を解決するために、本発明の一態様に係る半導体装置は、複数本の信号用端子を有する複数個の半導体チップと、これら各半導体チップがそれぞれ１個ずつ以上搭載されるとともに、搭載された前記各半導体チップの前記各信号用端子に電気的に接続される複数本のチップ接続用配線およびチップ接続用ヴィア端子が形成されており、かつ、厚さ方向に沿って２層以上に積層される複数枚のチップ搭載基板と、これら各チップ搭載基板に対して交互に配置されるとともに、隣接する前記各チップ搭載基板の前記各チップ接続用配線に電気的に接続される複数本の層間接続用配線および層間接続用ヴィア端子が形成されている複数枚の中間基板と、を具備してなり、前記各チップ接続用配線は前記各チップ搭載基板について同一パターンに形成されているとともに前記各層間接続用配線は前記各中間基板のうち少なくとも２枚の中間基板について互いに異なるパターンに形成されており、また互いに隣接し合う前記各チップ搭載基板の前記各チップ接続用配線と前記各中間基板の前記各層間接続用配線とは前記各チップ接続用ヴィア端子または前記各層間接続用ヴィア端子を介して間接的かつ電気的に接続されており、また異なる層に配置された前記各中間基板の前記各層間接続用配線同士は、前記各中間基板の前記各層間接続用ヴィア端子および前記各中間基板の間に配置された前記各チップ搭載基板の前記各チップ接続用ヴィア端子を介して間接的かつ電気的に接続され、さらに前記各層間接続用配線は、前記各チップ搭載基板にそれぞれ搭載された前記各半導体チップ間における前記各信号用端子同士の電気的な接続状態、および複数個の所定の外部端子へ電気的に接続されている複数本の外部端子接続用配線と前記各信号用端子との電気的な接続状態の少なくとも一方を、切り換え可能にパターン形成されていること、を特徴とするものである。
【００２０】
この半導体装置においては、中間基板に形成されている層間接続用配線によって、各半導体チップの各信号用端子同士の電気的な接続状態あるいは非接続状態、または各信号用端子とそれぞれ複数個の外部端子へ電気的に接続されている外部端子接続用配線との電気的な接続状態あるいは非接続状態を、各層の各チップ搭載基板に搭載された各半導体チップごとに選択的に切り換え可能となっている。これにより、各チップ搭載基板に形成されているチップ接続用配線の配線パターンを同一化できる。
【００２３】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、複数本の信号用端子を有する半導体チップが１個ずつ以上搭載されるとともに、搭載された前記各半導体チップの前記各信号用端子に電気的に接続される複数本のチップ接続用配線およびチップ接続用ヴィア端子が同一パターンに形成されており、かつ、厚さ方向に沿って積層される２枚のチップ搭載基板と、これら２枚のチップ搭載基板の間に配置されるとともに、隣接する前記各チップ搭載基板の前記各チップ接続用配線に電気的に接続される複数本の層間接続用配線および層間接続用ヴィア端子が、所定の配線パターンで形成されている第１の中間基板と、この第１の中間基板と併せて、前記各チップ搭載基板に対して交互に積層されるように配置されるとともに、隣接する前記チップ搭載基板の前記チップ接続用配線に電気的に接続される複数本の層間接続用配線および層間接続用ヴィア端子が、前記第１の中間基板に形成されている前記各層間接続用配線および前記各層間接続用ヴィア端子とは異なる配線パターンで形成されている第２の中間基板と、を具備してなり、互いに隣接し合う前記各チップ搭載基板の前記各チップ接続用配線と前記第１および第２の各中間基板の前記各層間接続用配線とは前記各チップ接続用ヴィア端子または前記各層間接続用ヴィア端子を介して間接的かつ電気的に接続されており、また前記第１の中間基板の前記各層間接続用配線と前記第２の中間基板の前記各層間接続用配線とは、前記第１の中間基板と前記第２の中間基板との間に配置された前記チップ搭載基板の前記各チップ接続用配線および前記各層間接続用ヴィア端子を介して間接的かつ電気的に接続されていること、を特徴とするものである。
また、本発明に係る半導体装置を実施するにあたり、その構成の一部を、以下に述べるような設定としても構わない。
【００２６】
前記第１の中間基板に形成されている前記各層間接続用配線、および前記第２の中間基板に形成されている前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップの前記各信号用端子の通電経路を積層方向においてそれぞれ異なる経路に設定可能に、それぞれ異なる配線パターンに形成されている。
前記第１の中間基板に形成されている前記各層間接続用配線、および前記第２の中間基板に形成されている前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップ間における前記各信号用端子同士の電気的な接続状態、および複数個の所定の外部端子へ電気的に接続されている複数本の外部端子接続用配線と前記各信号用端子との電気的な接続状態の少なくとも一方を前記各中間基板において切り換え可能に、それぞれ異なる配線パターンに形成されている。
前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップの前記各信号用端子の通電経路を積層方向においてそれぞれ異なる経路に設定可能な配線パターンに形成されている。
前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップ間における前記各信号用端子同士の電気的な接続状態、および複数個の所定の外部端子へ電気的に接続されている複数本の外部端子接続用配線と前記各信号用端子との電気的な接続状態の少なくとも一方を、前記中間基板において切り換え可能な配線パターンに形成されている。
前記各半導体チップは、メモリ・チップである。
【００２７】
前記層間接続用配線は、前記各メモリ・チップが有している前記各信号用端子のうちのデータ用端子を、互いに独立して複数の外部端子接続用配線に電気的に接続するように形成されている。
【００２８】
本発明に係る半導体装置を実施するにあたり、その構成の一部を、以上述べたような各種設定とすることにより、所望する半導体装置の性能などに合わせて、複数個の半導体チップ全体の組み合わせや構成などを、より適正な状態に設定できる。これにより、半導体装置をより無駄のない内部構造（内部構成）に設計して製造することができる。
【００２９】
【発明の実施の形態】
以下、本発明の一つの実施の形態に係る半導体装置を、図１〜図１２に基づいて説明する。
【００３０】
本実施形態の半導体装置１は、所定の信号用端子２を有する半導体チップ３と、この半導体チップ３がそれぞれ１個ずつ以上搭載されるとともに、搭載された各半導体チップ３の信号用端子２に電気的に接続されるチップ接続用配線４が形成されており、かつ、厚さ方向に沿って２層以上に積層される複数枚のチップ搭載基板５と、これら複数枚のチップ搭載基板５の層間に挟持されて配置されるとともに、隣接するチップ搭載基板５のチップ接続用配線４に電気的に接続される層間接続用配線６が形成されている中間基板７と、を具備し、チップ接続用配線４は、複数枚のチップ搭載基板５について実質的に同一パターンに形成されているとともに、層間接続用配線６は、複数枚のチップ搭載基板５にそれぞれ搭載された半導体チップ３間における信号用端子２同士の電気的な接続状態、または所定の外部端子８へ電気的に接続されている外部端子接続用配線９と信号用端子２との電気的な接続状態を、切り換え可能にパターン形成されていることを前提とするものである。
【００３１】
このような半導体装置１を、その構成的な特徴を詳しく列挙すると、所定の信号用端子２を有する半導体チップ３と、この半導体チップ３がそれぞれ１個ずつ以上搭載されるとともに、厚さ方向に沿って２層以上に積層される複数枚のチップ搭載基材５と、これら各チップ搭載基材５にそれらの厚さ方向に貫通して設けられる複数個のチップ接続用ヴィア端子１０と、各チップ搭載基材５に形成され、各チップ搭載基材５に搭載された半導体チップ３の信号用端子２に電気的に接続されるチップ接続用配線４と、各チップ搭載基材５の積層方向に沿って、各チップ搭載基材５と交互に配置される複数枚の中間基材７と、これら各中間基材７をそれらの厚さ方向に貫通して設けられて、一方の側に隣接するチップ搭載基材５のチップ接続用配線４に電気的に接続される層間接続用ヴィア端子１１と、この層間接続用ヴィア端子１１と、他方の側に隣接するチップ搭載基材５の所定のチップ接続用ヴィア端子１０とを電気的に接続するように、各層ごとに所定のパターンで各中間基材７に形成された層間接続用配線６と、を具備することを特徴とする半導体装置１と表現できる。
【００３２】
以上、本実施形態の半導体装置１について、その特徴を簡潔に２通りの方法で説明した。それらの説明文中において、チップ搭載基板およびチップ搭載基材には同じ符号５が付してある。これらチップ搭載基板とチップ搭載基材との関係は、チップ搭載基板は、チップ搭載基材と、これに設けられているチップ接続用配線４および各チップ接続用ヴィア端子１０とを、すべて含めたものを指すが、実質的にはチップ搭載基材そのものを指し示すと考えて差し支えない。したがって、以下の説明において、特別の断りがない限り、チップ搭載基材に符号５を付して、このチップ搭載基材５を用いて説明するものとする。
【００３３】
また、中間基板および中間基材には同じ符号７が付してある。これら中間基板と中間基材との関係は、中間基板は、中間基材と、これに設けられている層間接続用配線６および各層間接続用ヴィア端子１１とを、すべて含めたものを指すが、実質的には中間基材そのものを指し示すと考えて差し支えない。したがって、以下の説明において、特別の断りがない限り、中間基材に符号７を付して、この中間基材７を用いて説明するものとする。
【００３４】
また、本実施形態の半導体装置１においては、次に述べる特徴を備えるものとする。チップ接続用ヴィア端子およびチップ接続用配線は、複数枚の各チップ搭載基材について実質的に同一パターンに形成されている。中間基材をその厚さ方向に貫通して設けられて、複数枚のチップ搭載基材に設けられた複数個のチップ接続用ヴィア端子の対応するもの同士を厚さ方向に電気的に接続する層間接続用ヴィア端子をさらに具備する。各半導体チップは、メモリ・チップである。層間接続用配線は、各メモリ・チップが有している各信号用端子のうちのデータ用端子を、互いに独立して複数の外部端子接続用配線に電気的に接続するように形成されている。
【００３５】
以上述べたような特徴を備えた半導体装置１全体の説明をするのに先立って、図１０を参照しつつ、半導体装置１が具備する複数個のメモリ・チップ３の個々の特徴と、それらを組み合わせて構成されたマルチ・チップ・パッケージ（マルチ・メモリ・チップ・パッケージ）１２の特徴について簡潔に説明する。
【００３６】
本実施形態のマルチ・チップ・パッケージ１２には、メモリ・チップとして、例えばそれぞれ２５６Ｍビットの容量を有するＤＲＡＭチップ３を４個用いるものとする。これら各ＤＲＡＭチップ３を以下の説明において、図１０に示すように、それぞれＭ１チップ３ａ、Ｍ２チップ３ｂ、Ｍ３チップ３ｃ、Ｍ４チップ３ｄと称することとする。これらＭ１〜Ｍ４の各チップ３ａ〜３ｄは、後述するように、半導体装置１の第１層〜第４層にそれぞれ１個ずつ配設される。
【００３７】
また、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄには、データ用端子２ａがそれぞれ１６本ずつ設けられている。Ｍ１チップ３ａに設けられている１６本のデータ用端子２ａには、それぞれＤＱ０〜ＤＱ１５までの端子が予め１つずつ割り当てられている。同様に、Ｍ２チップ３ｂに設けられている１６本のデータ用端子２ａには、それぞれＤＱ１６〜ＤＱ３１までの端子が予め１つずつ割り当てられている。Ｍ３チップ３ｃに設けられている１６本のデータ用端子２ａには、それぞれＤＱ３２〜ＤＱ４７までの端子が予め１つずつ割り当てられている。Ｍ４チップ３ｄに設けられている１６本のデータ用端子２ａには、それぞれＤＱ４８〜ＤＱ６３までの端子が予め１つずつ割り当てられている。すなわち、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄは、半導体業界で一般に用いられている呼称方法によると、それぞれ（２５６Ｍ×１６）と表記されるものである。本実施形態の半導体装置１においては、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄが有している合計６４本のデータ用端子２ａは、ＤＱ０〜ＤＱ６３の端子を介して全て互いに独立に外部端子（バンプ）８（図１０において図示せず。）に電気的に接続される設定となっている。
【００３８】
また、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄには、それらの動作を制御するための信号用端子２がそれぞれ複数本（複数種類）設けられている。具体的には、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄには、それらの読み書き動作を制御する信号が入力されるチップ・セレクト・ピン（ＣＳピン）２ｂ、各チップ３ａ〜３ｄのうちの所定のチップ同士の動作状態を同期させる信号が入力されるクロック・イネーブル・ピン（ＣＫＥピン）２ｃ、各チップ３ａ〜３ｄにクロック信号を入力するためのクロック・ピン（ＣＬＫピン）２ｄ、各チップ３ａ〜３ｄの読み書き動作を開始する際に図示しないＣＰＵなどからダウンエッジの信号が入力されるロウ・アドレス・ストローブ・ピン（ＲＡＳピン）２ｅ、ＲＡＳピン２ｅに入力されるダウンエッジの信号よりも僅かに遅れたダウンエッジの信号が入力されるカラム・アドレス・ストローブ・ピン（ＣＡＳピン）２ｆ、各チップ３ａ〜３ｄの読み書き動作を切り換える信号が入力されるライト・イネーブル・ピン（ＷＥピン）２ｇなどがそれぞれ１本ずつ設けられている。
【００３９】
それら各ピン２ｂ〜２ｇのうち、ＣＳピン２ｂは、図１０に示すように、Ｍ１チップ３ａおよびＭ２チップ３ｂと、Ｍ３チップ３ｃおよびＭ４チップ３ｄとの２組ずつに分けられてまとめられて、それぞれＣＳ１端子１３ａ、およびＣＳ２端子１３ｂを介して外部端子８に電気的に接続される設定となっている。同様に、ＣＫＥピン２ｃも、Ｍ１チップ３ａおよびＭ２チップ３ｂと、Ｍ３チップ３ｃおよびＭ４チップ３ｄとの２組ずつに分けられてまとめられて、それぞれＣＫＥ１端子１４ａ、およびＣＫＥ２端子１４ｂを介して外部端子８に電気的に接続される設定となっている。また、ＣＬＫピン２ｄは、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄの全てのＣＬＫピン２ｄが１本にまとめられて、ＣＬＫ０端子１５を介して外部端子８に電気的に接続される設定となっている。さらに、ＲＡＳピン２ｅ、ＣＡＳピン２ｆ、およびＷＥピン２ｇは、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄの全てのＲＡＳピン２ｅ、ＣＡＳピン２ｆ、およびＷＥピン２ｇが各種類ごとに１本にまとめられて、それぞれＲＡＳ端子１６、ＣＡＳ端子１７、およびＷＥ端子１８を介して外部端子８に電気的に接続される設定となっている。
【００４０】
さらに、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄには、それぞれ複数本のアドレス用端子２ｈが設けられている。それら各アドレス用端子２ｈは、図１０に示すように、Ｍ１〜Ｍ４の全てのチップ３ａ〜３ｄで一つにまとめられて外部端子８に電気的に接続される設定となっている。
【００４１】
以上説明した設定からなる、それぞれが（２５６Ｍ×１６）と表記されるＭ１〜Ｍ４の各チップ３ａ〜３ｄは、Ｍ１チップ３ａおよびＭ２チップ３ｂで、（２５６Ｍ×３２）と表記される１つのＤＲＡＭチップ３として動作する。同様に、Ｍ３チップ３ｃおよびＭ４チップ３ｄで、（２５６Ｍ×３２）と表記される１つのＤＲＡＭチップ３として動作する。したがって、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄから構成される半導体装置１のマルチ・チップ・パッケージ１２は、（２５６Ｍ×３２）×２、すなわち（５１２Ｍ×３２）と表記されるＤＲＡＭチップ３を２個組み合わせた設定となっている。また、このマルチ・チップ・パッケージ１２は、ＣＳ１端子１３ａおよびＣＳ２端子１３ｂ、ならびにＣＫＥ１端子１４ａおよびＣＫＥ２端子１４ｂのそれぞれに入力される信号を適宜切り換え可能に設定されている。したがって、ＣＳ１端子１３ａおよびＣＳ２端子１３ｂ、ならびにＣＫＥ１端子１４ａおよびＣＫＥ２端子１４ｂのそれぞれに、互いに独立に所定の状態の信号を入力することにより、Ｍ１チップ３ａおよびＭ２チップ３ｂからなる（５１２Ｍ×３２）と表記されるＤＲＡＭチップ３と、Ｍ３チップ３ｃおよびＭ４チップ３ｄからなる（５１２Ｍ×３２）と表記されるＤＲＡＭチップ３とを同時に動作させたり、あるいは一方だけを動作させたり、またあるいは両方の動作を停止させたりできる。
【００４２】
また、このマルチ・チップ・パッケージ１２は、例えばＣＳ１端子１３ａとＣＳ２端子１３ｂとを電気的に接続すると、パッケージ１２全体で（１Ｇ×６４）と表記される１つのＤＲＡＭチップ３として動作することが可能な構成となっている。
【００４３】
次に、以上説明したＭ１〜Ｍ４の４個のＤＲＡＭチップ３ａ〜３ｄから構成されるマルチ・チップ・パッケージ１２が、前述した設定で備えられている本実施形態の半導体装置１を、図１〜図１２を参照しつつ説明する。
【００４４】
この半導体装置１は、図１（ａ）および（ｂ）に示すように、Ｍ１〜Ｍ４の４個のＤＲＡＭチップ３ａ〜３ｄが４層に積層された多層構造の半導体装置であり、一般に積層半導体パッケージと呼ばれるものの中でも、マルチ・チップ・パッケージと称されるものである。さらに具体的には、この半導体装置１が具備している半導体チップ３がＤＲＡＭチップであることから、この半導体装置１はＤＲＡＭモジュール１とも称される。なお、図２〜図９において、外側の二点鎖線で示されている部分が、このマルチ・チップ・パッケージのパッケージの外形２０を表す部分である。
【００４５】
前記多層構造を構成するために、このＤＲＡＭモジュール１は、Ｍ１〜Ｍ４の４個のＤＲＡＭチップ３ａ〜３ｄがそれぞれ１個ずつ以上搭載されるとともに、厚さ方向に沿って２層以上に積層される複数枚のチップ搭載基材５を具備している。本実施形態においては、チップ搭載基材（実装基板）としてのＰＴＰ（Paper Thin Package）基板５は、４層に積層されるように４枚用いられるとともに、それら各ＰＴＰ基板５には、Ｍ１〜Ｍ４の４個のＤＲＡＭチップ３ａ〜３ｄがそれぞれ１個ずつ搭載（実装）される。以下の説明において、第１層〜第４層の各層に配置される各ＰＴＰ基板５を、それぞれ第１〜第４のＰＴＰ基板５ａ〜５ｄと称することとする。第１層に配置される第１ＰＴＰ基板５ａには、Ｍ１チップ３ａが搭載される。以下、同様に、第２層に配置される第２ＰＴＰ基板５ｂには、Ｍ２チップ３ｂが搭載される。第３層に配置される第３ＰＴＰ基板５ｃには、Ｍ３チップ３ｃが搭載される。第４層に配置される第４ＰＴＰ基板５ｄには、Ｍ４チップ３ｄが搭載される。Ｍ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄは、それぞれ第１〜第４の各ＰＴＰ基板５ａ〜５ｄに対して、図２中内側の二点鎖線で示されているチップ搭載領域１９にフリップ・チップ法などによって搭載される。
【００４６】
これら４枚の第１〜第４のＰＴＰ基板５ａ〜５ｄのそれぞれの一端面としての主面上には、図２に示すように、これら各ＰＴＰ基板５ａ〜５ｄに搭載されるＭ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２に電気的に接続される複数本のチップ接続用配線４が、すべて同一の配線パターンで形成されている。それとともに、各ＰＴＰ基板５ａ〜５ｄには、それらを厚さ方向に貫通して設けられて、各ＰＴＰ基板５ａ〜５ｄに搭載された各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２に個別に電気的に接続される複数個のチップ接続用ヴィア端子１０が形成されている。各チップ接続用ヴィア端子１０と各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２とは、各チップ接続用配線４を介して電気的に接続される。ただし、チップ接続用ヴィア端子１０の中には、チップ搭載基材５を厚さ方向に貫通するヴィアを備えていないものも形成されている。図中、このように、ヴィアを備えておらず、ヴィア・ランドのみが形成されたチップ接続用ヴィア端子１０は白抜き一重丸で、ヴィアを備えたチップ接続用ヴィア端子１０は白抜き二重丸で、それぞれ示すものとする。これら各チップ接続用ヴィア端子１０は、それぞれ各ＰＴＰ基板５ａ〜５ｄの同じ所定の位置に、同じ所定の個数ずつ形成されている。したがって、本実施形態においては、第１〜第４のＰＴＰ基板５ａ〜５ｄは、すべて同じ構造である。
【００４７】
本実施形態においては、例えば第１ＰＴＰ基板５ａには、Ｍ１チップ３ａが有しているＤＱ０〜ＤＱ１５までの１６本のデータ用端子（データ用ピン）２ａのそれぞれに対して、チップ接続用ヴィア端子１０が４個ずつ設けられている。また、Ｍ１チップ３ａが有している１本のＣＳピン２ｂに対して、３個のチップ接続用ヴィア端子１０が設けられている。また、Ｍ１チップ３ａが有している１本のＣＫＥピン２ｃに対して、３個のチップ接続用ヴィア端子１０が設けられている。さらに、Ｍ１チップ３ａが有している１本のＣＬＫピン２ｄに対して、１個のチップ接続用ヴィア端子１０が設けられている。
【００４８】
これら各データ用端子２ａ、ＣＳピン２ｂ、ＣＫＥピン２ｃ、およびＣＬＫピン２ｄは、それぞれ後述する所定のチップ接続用配線４を介して、所定のチップ接続用ヴィア端子１０に電気的に接続される。また、第１〜第４の各ＰＴＰ基板５ａ〜５ｄには、チップ接続用配線４とはチップ搭載基材５上で電気的に接続されておらず、外部端子接続用配線９と厚さ方向に沿って電気的に接続されるチップ接続用ヴィア端子１０も多数形成されている。これらチップ接続用ヴィア端子１０のうち、後述するように、設計段階において予め決められている、Ｍ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２と、これらが電気的に接続される外部端子接続用配線９との厚さ方向に沿った通電経路に割り当てられたチップ接続用ヴィア端子１０が、各ＰＴＰ基板５ａ〜５ｄの基板本体（チップ搭載基材５）をその厚さ方向に貫通して設けられている。
【００４９】
第１ＰＴＰ基板５ａにおいては、チップ接続用ヴィア端子１０が、１６本のデータ用端子（データ用ピン）２ａに対して、それぞれ４個ずつ設けられている。これに対して、１本ＣＳピン２ｂおよび１本ＣＫＥピン２ｃに対しては、チップ接続用ヴィア端子１０が、それぞれ３個ずつしか設けられていない。また、１本ＣＬＫピン２ｄに対しては、チップ接続用ヴィア端子１０が１個しか設けられていない。これは前述したメモリ構成の設定によるものである。１６本のデータ用端子（データ用ピン）２ａは、すべて互いに独立に外部端子８に接続する必要があるため、それらが電気的に接続されないように、第１〜第４の各層において電気的経路を切り換える必要がある。このためには、１６本のデータ用端子（データ用ピン）２ａに対して、チップ接続用ヴィア端子１０をそれぞれ４個ずつ設けることが必要十分条件となる。これに対して、ＣＳピン２ｂおよびＣＫＥピン２ｃに対しては、チップ接続用ヴィア端子１０が、それぞれ３個ずつしか設けられていないのは、それらが第１層と第２層、および第３層と第４層の２組にまとめられる設定となっているためである。さらに、ＣＬＫピン２ｄにおいては、第１〜第４の各層においてすべて１つの経路にまとめられる設定となっているためである。
【００５０】
このように、本実施形態のＤＲＡＭモジュール１においては、所望するメモリ構成に応じて、信号の種類ごとにチップ接続用ヴィア端子１０の数を、必要十分な個数に容易に変えて設定できる。
【００５１】
前述したように、Ｍ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄ、および第１〜第４の各ＰＴＰ基板５ａ〜５ｄは全て同じ構造をしている。したがって、Ｍ２〜Ｍ４の各ＤＲＡＭチップ３ｂ〜３ｄと第２〜第４の各ＰＴＰ基板５ｂ〜５ｄとの関係は、前記Ｍ１チップ３ａと第１ＰＴＰ基板５ａとの関係を説明すれば足りる。例えば、Ｍ２チップ３ｂが有しているＤＱ１６〜ＤＱ３１までの１６本のデータ用端子２ａ、Ｍ３チップ３ｃが有しているＤＱ３２〜ＤＱ４７までの１６本のデータ用端子２ａ、およびＭ４チップ３ｄが有しているＤＱ４８〜ＤＱ６３までの１６本のデータ用端子２ａは、それぞれＭ１チップ３ａが有しているＤＱ０〜ＤＱ１５までの１６本のデータ用端子２ａに対応させて考えればよい。したがって、以下の説明においては、Ｍ１チップ３ａと第１ＰＴＰ基板５ａとの関係について説明し、Ｍ２〜Ｍ４の各ＤＲＡＭチップ３ｂ〜３ｄと第２〜第４の各ＰＴＰ基板５ｂ〜５ｄとの関係は、その説明および図示を省略する。
【００５２】
また、本実施形態の半導体装置１の特徴を理解するためには、Ｍ１チップ３ａと第１ＰＴＰ基板５ａとの関係においては、Ｍ１チップ３ａが有しているＤＱ０〜ＤＱ１５までの１６本のデータ用端子２ａのうちの１本、例えばＤＱ０データ用端子２ａと、各チップ接続用ヴィア端子１０のうち、そのＤＱ０データ用端子２ａに対して設けられている第１〜第４の４個のＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄとの関係を説明すればよい。同様に、Ｍ１チップ３ａが有している１本ＣＳピン２ｂと、各チップ接続用ヴィア端子１０のうち、そのＣＳピン２ｂに対して設けられている第１〜第３の３個のＣＳピン接続用ヴィア端子１０ｅ〜１０ｇとの関係を説明すればよい。また、Ｍ１チップ３ａが有している１本のＣＫＥピン２ｃと、各チップ接続用ヴィア端子１０のうち、そのＣＫＥピン２ｃに対して設けられている第１〜第３の３個のＣＫＥピン接続用ヴィア端子１０ｈ〜１０ｊとの関係を説明すればよい。さらに、Ｍ１チップ３ａが有している１本のＣＬＫピン２ｄと、各チップ接続用ヴィア端子１０のうち、そのＣＬＫピン２ｄに対して設けられている１個のＣＬＫピン接続用ヴィア端子１０ｋとの関係を説明すればよい。以上の各関係を説明することにより、本実施形態の半導体装置１の特徴のうち、Ｍ１チップ３ａと第１ＰＴＰ基板５ａとの関係、ひいてはＭ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄと第１〜第４の各ＰＴＰ基板５ａ〜５ｄとの関係を理解できる。
【００５３】
また、チップ接続用配線４についても、ＤＱ０データ用端子２ａと、第１〜第４のＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄとを電気的に接続するＤＱ０端子接続用配線４ａ、ＣＳピン２ｂと第１〜第３のＣＳピン接続用ヴィア端子１０ｅ〜１０ｇとを電気的に接続するＣＳピン接続用配線４ｂ、ＣＫＥピン２ｃと第１〜第３のＣＫＥピン接続用ヴィア端子１０ｈ〜１０ｊとを電気的に接続するＣＫＥピン接続用配線４ｃ、およびＣＬＫピン２ｄとＣＬＫピン接続用ヴィア端子１０ｋとを電気的に接続するＣＬＫピン接続用配線４ｄを説明すれば足りる。
【００５４】
図１１に示すように、本実施形態において、Ｍ１チップ３ａが第１ＰＴＰ基板５ａに搭載された状態においては、Ｍ１チップ３ａのＤＱ０データ用端子２ａは、ＤＱ０端子接続用配線４ａを介して第２ＤＱ０端子接続用ヴィア端子１０ｂに電気的に接続される。また、Ｍ１チップ３ａのＣＳピン２ｂは、ＣＳピン接続用配線４ｂを介して第２ＣＳピン接続用ヴィア端子１０ｆに電気的に接続される。また、Ｍ１チップ３ａのＣＫＥピン２ｃは、ＣＫＥピン接続用配線４ｃを介して第１ＣＫＥピン接続用ヴィア端子１０ｈに電気的に接続される。さらに、また、Ｍ１チップ３ａのＣＬＫピン２ｄは、ＣＬＫピン接続用配線４ｄを介してＣＬＫピン接続用ヴィア端子１０ｋに電気的に接続される。図２には、以上説明したように設定されているそれぞれの電気的接続状態を、Ｍ１チップ３ａを第１ＰＴＰ基板５ａに搭載していない状態で図示してある。
【００５５】
また、図１１において、図面を見易くしてＭ１チップ３ａの各信号用端子２の電気的な接続状態を理解し易くするために、例えば第１〜第４の４個のＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄのうち、基板本体（チップ搭載基材５）を厚さ方向に貫通して設けられている第１ＤＱ０端子接続用ヴィア端子１０ａ、第３ＤＱ０端子接続用ヴィア端子１０ｃ、および第４ＤＱ０端子接続用ヴィア端子１０ｄについては、それらの存在を示すために、ＤＱ０データ用端子２ａから外部端子接続用配線９までの電気的な接続に寄与していない箇所では、それらの端部（ヴィア・ランド）のみを図示してある。これは、第１〜第３のＣＳピン接続用ヴィア端子１０ｅ〜１０ｇ、第１〜第３のＣＫＥピン接続用ヴィア端子１０ｈ〜１０ｊ、およびＣＬＫピン接続用ヴィア端子１０ｋについても同様である。また、図１１において、図面を見易くするために、第１〜第４の各ＰＴＰ基板５ａ〜５ｄや、後述する各中間基材７は、それらの図示を省略している。
【００５６】
次に、中間基材７について説明する。以下の説明においては、中間基材７、層間接続用ヴィア端子１１、および層間接続用配線６を、前記第１〜第４の各ＰＴＰ基板５ａ〜５ｄ、各チップ接続用ヴィア端子１０、および各チップ接続用配線４と同様の流れで図示しつつ説明する。
【００５７】
中間基材７は、図１（ａ）および（ｂ）に示すように、前記第１〜第４の各ＰＴＰ基板５ａ〜５ｄの積層方向に沿って、それらと交互に複数枚配置される。本実施形態においては、第１〜第４の各層ごとに１枚ずつ、合計４枚の中間基材７が配置される。各中間基材７は、例えばガラスクロスに樹脂を含浸させたガラスエポキシ基板などから構成され、一種の絶縁基板として形成されている。また、これら各中間基材７の中央部には、図１（ａ）および（ｂ）に示すように、これら各中間基材７が各ＰＴＰ基板５ａ〜５ｄと交互に積層されて配置された際に、各中間基材７が各ＰＴＰ基板５ａ〜５ｄに搭載されているＭ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄと干渉し合うのを回避するための空穴、いわゆるチップ・キャビティ２１が１箇所ずつ形成されている。
【００５８】
また、各中間基材７には、それらを厚さ方向に貫通して設けられて、各チップ搭載基材５に搭載された各半導体チップ３の各信号用端子２に電気的に接続される複数個の層間接続用ヴィア端子１１が形成されている。各層間接続用ヴィア端子１１は、４枚の各中間基材７がそれぞれ隣接して配置される、第１〜第４の各ＰＴＰ基板５ａ〜５ｄに設けられている各チップ接続用ヴィア端子１０に対して１対１で対応するように、各チップ接続用ヴィア端子１０と同数個ずつ各中間基材７に形成されている。ただし、チップ接続用ヴィア端子１０の場合と同様に、ヴィア・ランドのみが形成された層間接続用ヴィア端子１１も形成されており、図４〜図７において、それらは白抜き一重丸で、またヴィアを備えたチップ接続用ヴィア端子１０は白抜き二重丸で、それぞれ示している。
【００５９】
また、各層間接続用ヴィア端子１１は、図１（ａ）および（ｂ）に示すように、各ＰＴＰ基板５ａ〜５ｄおよび基板７の積層方向に沿って、各チップ接続用ヴィア端子１０に対して一直線上に並ぶような所定の位置に形成されている。以上説明した構造からなる中間基材７は、一般にＩＶＨ（Interstitial Via Hall）基板７と称されている。以下の説明において、第１〜第４の各ＰＴＰ基板５ａ〜５ｄの積層方向に沿って、それらと交互に第１層〜第４層の各層に配置される各ＩＶＨ基板７を、それぞれ第１〜第４のＩＶＨ基板７ａ〜７ｄと称することとする。
【００６０】
以下の説明において、第１〜第４のＩＶＨ基板７ａ〜７ｄに設けられている各層間接続用ヴィア端子１１のうち、前述した第１ＰＴＰ基板５ａに設けられている第１〜第４の４個のＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄに対応する層間接続用ヴィア端子１１を、それぞれ第１〜第４のＤＱ０層間接続用ヴィア端子１１ａ〜１１ｄと称することとする。同様に、第１ＰＴＰ基板５ａに設けられている第１〜第３の３個のＣＳピン接続用ヴィア端子１０ｅ〜１０ｇに対応する層間接続用ヴィア端子１１を、それぞれ第１〜第３のＣＳピン層間接続用ヴィア端子１１ｅ〜１１ｇと称することとする。また、第１ＰＴＰ基板５ａに設けられている第１〜第３の３個のＣＫＥピン接続用ヴィア端子１０ｈ〜１０ｊに対応する層間接続用ヴィア端子１１を、それぞれ第１〜第３のＣＫＥピン層間接続用ヴィア端子１１ｈ〜１１ｊと称することとする。また、第１ＰＴＰ基板５ａに設けられている１個のＣＬＫピン接続用ヴィア端子１０ｋに対応する層間接続用ヴィア端子１１を、ＣＬＫピン層間接続用ヴィア端子１１ｋと称することとする。
【００６１】
なお、ＤＱ０層間接続用ヴィア端子１１ａ〜１１ｄは、第１〜第４のすべてのＩＶＨ基板７ａ〜７ｄを、それらの厚さ方向に沿って貫通して設けられていても構わない。ただし、本実施形態の半導体装置１の説明においては、各信号用端子２から外部端子接続用配線９までの電気的な接続に必要な箇所のみ、第１〜第４のすべてのＩＶＨ基板７ａ〜７ｄを、それらの厚さ方向に沿って貫通して設けられており、その接続に不必要な箇所には設けられていないものとする。すなわち、本実施形態の半導体装置１の説明をする際に参照する図１、図４〜図７、および図１１の各図においては、前述した各チップ接続用ヴィア端子１０と同様に、各信号用端子２から外部端子接続用配線９までの電気的な接続に寄与していない箇所では、それらの端部（ヴィア・ランド）が図示されている。これは、第１〜第３のＣＳピン層間接続用ヴィア端子１１ｅ〜１０ｇ、第１〜第３のＣＫＥピン層間接続用ヴィア端子１１ｈ〜１１ｊ、およびＣＬＫピン層間接続用ヴィア端子１１ｋについても同様である。一方、これらの層間接続用ヴィア端子１１が、第１〜第４のすべてのＩＶＨ基板７ａ〜７ｄを、それらの厚さ方向に沿って貫通して設けられると、半導体チップ３、チップ搭載基材５、および中間基材７の組で一単位として構成されるシステム・ブロックを複数積層する際に、その積層順に対しての制約を低減することが可能となる。また、前述したチップ接続用ヴィア端子１０と同様に、層間接続用ヴィア端子１１も、所望するメモリ構成に応じて、信号の種類ごとにその数を設定して構わない。
【００６２】
第１ＩＶＨ基板７ａにおいては、図４に示すように、第２ＤＱ０層間接続用ヴィア端子１１ｂと第３ＤＱ０層間接続用ヴィア端子１１ｃとが、層間接続用配線６のうちのＤＱ０層間接続用配線６ａによって電気的に接続されている。また、第２ＣＳピン層間接続用ヴィア端子１１ｆと第３ＣＳピン層間接続用ヴィア端子１１ｇとが、ＣＳピン層間接続用配線６ｂによって電気的に接続されている。また、第１ＣＫＥピン層間接続用ヴィア端子１１ｈと第２ＣＫＥピン層間接続用ヴィア端子１１ｉとが、ＣＫＥピン層間接続用配線６ｃによって電気的に接続されている。ＣＬＫピン接続用ヴィア端子１０ｋは１個しか設けられていないので、これに層間接続用配線６は接続されない。これは第１〜第４のＩＶＨ基板７ａ〜７ｄにおいて同じである。
【００６３】
第２ＩＶＨ基板７ｂにおいては、図５に示すように、第２ＤＱ０層間接続用ヴィア端子１１ｂと第４ＤＱ０層間接続用ヴィア端子１１ｄとが、ＤＱ０層間接続用配線６ａによって電気的に接続されている。また、第２ＣＳピン層間接続用ヴィア端子１１ｆと第３ＣＳピン層間接続用ヴィア端子１１ｇとが、ＣＳピン層間接続用配線６ｂによって電気的に接続されている。また、第１ＣＫＥピン層間接続用ヴィア端子１１ｈと第２ＣＫＥピン層間接続用ヴィア端子１１ｉとが、ＣＫＥピン層間接続用配線６ｃによって電気的に接続されている。
【００６４】
第３ＩＶＨ基板７ａにおいては、図６に示すように、第２ＤＱ０層間接続用ヴィア端子１１ｂと第１ＤＱ０層間接続用ヴィア端子１１ａとが、ＤＱ０層間接続用配線６ａによって電気的に接続されている。また、第２ＣＳピン層間接続用ヴィア端子１１ｆと第１ＣＳピン層間接続用ヴィア端子１１ｅとが、ＣＳピン層間接続用配線６ｂによって電気的に接続されている。また、第１ＣＫＥピン層間接続用ヴィア端子１１ｈと第３ＣＫＥピン層間接続用ヴィア端子１１ｊとが、ＣＫＥピン層間接続用配線６ｃによって電気的に接続されている。
【００６５】
第４ＩＶＨ基板７ａにおいては、図７に示すように、第２ＤＱ０層間接続用ヴィア端子１１ｂは、他のＤＱ０層間接続用ヴィア端子１１ａ，１１ｃ，１１ｄのいずれにも電気的に接続されていない。また、第２ＣＳピン層間接続用ヴィア端子１１ｆと第１ＣＳピン層間接続用ヴィア端子１１ｅとが、ＣＳピン層間接続用配線６ｂによって電気的に接続されている。また、第１ＣＫＥピン層間接続用ヴィア端子１１ｈと第３ＣＫＥピン層間接続用ヴィア端子１１ｊとが、ＣＫＥピン層間接続用配線６ｃによって電気的に接続されている。
【００６６】
以上説明したように構成されている第１〜第４の各ＩＶＨ基板７ａ〜７ｄを、図１（ａ）および（ｂ）に示すように、第１〜第４の各ＰＴＰ基板５ａ〜５ｄに対して、それらの積層方向に沿って交互に配置する。これにより、図１１に示すように、４層構造からなるＤＲＡＭモジュール１の主要部分が組み立てられる。この状態において、各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２は、図１（ａ）および（ｂ）中破線、あるいは一点鎖線で示すように、各層の各端子ごとに独立に、所定の配線状態で外部端子８まで電気的に接続される。
【００６７】
以下、図１２（ａ）〜（ｄ）を参照しつつ、第１〜第４の各層のＤＲＡＭチップ３ａ〜３ｄが有しているＤＱ０データ用端子２ａと、各層の第１〜第４のＰＴＰ基板５ａ〜５ｄおよび第１〜第４のＩＶＨ基板７ａ〜７ｄとを電気的に接続する配線パターンを簡潔に説明する。
【００６８】
図１２（ａ）〜（ｄ）は、それぞれ本実施形態のＤＲＡＭモジュール１の第１層〜第４層の構成を簡潔に示すものである。これら図１２（ａ）〜（ｄ）において、内側の二点鎖線はそれぞれ第１層〜第４層の各ＰＴＰ基板５ａ〜５ｄを示し、外側の二点鎖線はそれぞれ第１層〜第４層の各ＩＶＨ基板７ａ〜７ｄを示すものとする。また、図１２（ａ）〜（ｄ）において、各ＰＴＰ基板５ａ〜５ｄと各ＩＶＨ基板７ａ〜７ｄとは、第１〜第４のＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄと第１〜第４のＤＱ０層間接続用ヴィア端子１１ａ〜１１ｄとの間の配線状態が容易に理解できるように、互いにずらして図示してある。さらに、図１２（ａ）〜（ｄ）において、各ＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄと各第１〜第４のＤＱ０層間接続用ヴィア端子１１ａ〜１１ｄとの間の積層方向に沿った電気的な接続は、それぞれ破線で示してある。
【００６９】
本実施形態のＤＲＡＭモジュール１においては、図１２（ａ）〜（ｄ）に示すように、第１〜第４の各層において、各層のＤＲＡＭチップ３ａ〜３ｄが有しているＤＱ０データ用端子２ａは、各層のＰＴＰ基板５ａ〜５ｄ上にすべて同一の配線パターンに形成されているＤＱ０端子接続用配線４ａを介して、すべて第２ＤＱ０端子接続用ヴィア端子１０ｂに電気的に接続されている。また、各層の第２ＤＱ０端子接続用ヴィア端子１０ｂは、積層方向に沿って連続するように設けられている第２ＤＱ０層間接続用ヴィア端子１１ｂに電気的に接続されている。これらに対して、各層の第２ＤＱ０層間接続用ヴィア端子１１ｂは、第４層を除いて、各層ごとに互いに異なる他のＤＱ０層間接続用ヴィア端子１１に電気的に接続されている。
【００７０】
具体的には、第１層の第２ＤＱ０層間接続用ヴィア端子１１ｂは、ＤＱ０層間接続用配線６ａを介して、第３ＤＱ０層間接続用ヴィア端子１１ｃに電気的に接続されている。また、第２層の第２ＤＱ０層間接続用ヴィア端子１１ｂは、ＤＱ０層間接続用配線６ａを介して、第４ＤＱ０層間接続用ヴィア端子１１ｄに電気的に接続されている。また、第３層の第２ＤＱ０層間接続用ヴィア端子１１ｂは、ＤＱ０層間接続用配線６ａを介して、第１ＤＱ０層間接続用ヴィア端子１１ａに電気的に接続されている。そして、第４層の第２ＤＱ０層間接続用ヴィア端子１１ｂだけは、ＤＱ０層間接続用配線６ａを介すことなく、そのまま図示しない外部端子８に向けて延出されている。
【００７１】
すなわち、第１層〜第４層の各ＩＶＨ基板７ａ〜７ｄにおいては、ＤＱ０層間接続用配線６ａの配線パターンが、各層ごとに異なった形状に形成されていることにより、第１層〜第４層の各ＰＴＰ基板５ａ〜５ｄ上に形成されているＤＱ０端子接続用配線４ａの配線パターンがすべて同一パターンに形成されていても、第１〜第４の各層のＤＲＡＭチップ３ａ〜３ｄが有しているＤＱ０データ用端子２ａをすべて互いに独立に別々の外部端子８に電気的に接続できる。
【００７２】
また、例えば、各信号用端子２のうち、各層のＣＳピン２ｂは、図１（ｂ）においてそれらの図示は省略するが、各層の第１〜第４の各ＩＶＨ基板７ａ〜７ｄに３個並べて配置されたように図示されている層間接続用ヴィア端子１１のうち、中央の層間接続用ヴィア端子１１に電気的に接続されている。これにより、各層のＣＳピン２ｂは、図１（ｂ）中破線、あるいは一点鎖線で示すように、第１層と第２層、および第３層と第４層との２組ずつに分けられてまとめられて、外部端子８に電気的に接続される構成となっている。これにより、本実施形態のＤＲＡＭモジュール１においては、前述したように、各ＤＲＡＭチップ３ａ〜３ｄの各ＣＳピン２ｂが、Ｍ１チップ３ａおよびＭ２チップ３ｂと、Ｍ３チップ３ｃおよびＭ４チップ３ｄとの２組ずつに分けられてまとめられて、それぞれＣＳ１端子１３ａ、およびＣＳ２端子１３ｂを介して外部端子８に電気的に接続される設定条件を満たした構成に形成されていることが分かる。本実施形態のＤＲＡＭモジュール１によれば、図１１に示すように、その他の各信号用端子２についても、前述したメモリ構成条件を満たすことができることが分かる。
【００７３】
また、本実施形態のＤＲＡＭモジュール１には、図１（ａ）および（ｂ）に示すように、その積層方向の一方の側である上側（表面側）に、図３に示すような構造からなる第０層基板としての表面基板２２が１枚設けられている。この表面基板２２は、図１（ａ）に示すように、絶縁材料から３層構造に形成されており、ＤＲＡＭモジュール１の短絡などを防止しているとともに、ＤＲＡＭモジュール１の内部構造、特に４個のＤＲＡＭチップ３ａ〜３ｄを外部から与えられる衝撃から保護する役割を兼ねている。
【００７４】
また、本実施形態のＤＲＡＭモジュール１には、その積層方向の他方の側である下側（裏面側）に、第５層基板としての電源グランド基板２３、および第６層基板としてのボール・レイヤー基板２４がそれぞれ１枚ずつ設けられている。電源グランド基板２３には、図８に示すように、前述した各チップ接続用配線４および各層間接続用配線６よりも表面積が極めて広く形成されている複数本の電源グランド用配線２５が、それぞれ所定の配線パターン形成されている。また、電源グランド基板２３には、図１（ａ）および（ｂ）に示すように、それらを厚さ方向に貫通して設けられるとともに、前述した各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２を後述する外部端子接続用配線９に電気的に接続する電源グランド基板ヴィア端子２６が複数個、本実施形態においては前述した各チップ接続用ヴィア端子１０や各層間接続用ヴィア端子１１と略同数個設けられている。各電源グランド用配線２５は、各チップ接続用配線４および各層間接続用配線６よりも表面積が極めて広く形成されていることにより、ＤＲＡＭモジュール１の内部に生じる電気的ノイズを効果的に抑制または除去できる。
【００７５】
なお、Ｍ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２のうち、電源グランド基板ヴィア端子２６を介して電源グランド用配線２５に電気的に接続されているもの以外の信号用端子２は、単に電源グランド基板ヴィア端子２６のみに接続されることによって、積層方向に沿った通電経路が確保されている。
【００７６】
ボール・レイヤー基板２４には、図９に示すように、各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２を、所定の配線状態で外部端子８に電気的に接続する複数本の外部端子接続用配線９が、それぞれ所定の配線パターンで形成されている。また、ボール・レイヤー基板２４には、図１（ａ）および（ｂ）に示すように、それらを厚さ方向に貫通して設けられるとともに、各外部端子接続用配線９に電気的に接続されて形成されていることにより、前述した各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２を後述する外部端子８に電気的に接続する外部端子接続用ヴィア端子２７が複数個、本実施形態においては前述した各チップ接続用ヴィア端子１０や各層間接続用ヴィア端子１１と略同数個設けられている。これらの各外部端子接続用配線９は、図１（ａ）に示すように、ボール・レイヤー基板２４の裏面側に複数個（図１（ａ）においては１個のみ図示する。）設けられている外部端子８に電気的に接続されている。各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２は、例えば図１１に示すように、ＤＲＡＭモジュール１の内部において所定の配線状態に設定されて、各外部端子８に電気的に接続される。
【００７７】
なお、図１、図１１、および図１２において、図示されている半導体チップ３の形状が異なっているが、これは各図が示す本実施形態の特徴をより理解し易くするために意図的に異なる形状に描いたためであって、本発明の要旨に何ら不都合な影響を及ぼすものではない。本発明を実施するに際し、半導体チップ３としては様々な種類、形状、および構造のものを使用することができる。また同様に、従来技術の説明も含めて、本明細書の内容を説明する際に用いた図１、および図１２〜図１４の各図において、各チップ搭載基材５に搭載する各半導体チップ３の向きや姿勢、ならびにこれら各チップ搭載基材５および各半導体チップ３に対する各中間基材７の向きや姿勢も、前記各図に示されている通りの状態には限られない。本発明の要旨に不都合な影響を及ぼすものでない限り、本発明を実施するに際し、様々な向きや姿勢を取り得ることができる。
【００７８】
次に、このＤＲＡＭモジュール１の製造工程の一例の概略を具体的に説明する。まず第１〜第４の各ＰＴＰ基板５ａ〜５ｄの上に、それぞれに対応するＭ１〜Ｍ２の各ＤＲＡＭチップ３ａ〜３ｄを、フリップ・チップ法などを用いて搭載する。次に、チップ搭載済みの各ＰＴＰ基板５ａ〜５ｄと、それらに対応する第１〜第４の各ＩＶＨ基板７ａ〜７ｄとを、それらの厚さ方向に沿って交互に積層する。続けて、それら積層済みの各ＰＴＰ基板５ａ〜５ｄおよび各ＩＶＨ基板７ａ〜７ｄを、その積層方向両側から表面基板２２と、電源グランド基板２３およびボール・レイヤー基板２４とを用いて挟み、各ＰＴＰ基板５ａ〜５ｄ、各ＩＶＨ基板７ａ〜７ｄ、表面基板２２、電源グランド基板２３、ボール・レイヤー基板２４のそれぞれに付されている位置合わせ用の印３０が積層方向において一致するように重ね合わせる。この際、表面基板２２、各ＰＴＰ基板５ａ〜５ｄ、各ＩＶＨ基板７ａ〜７ｄ、電源グランド基板２３、およびボール・レイヤー基板２４の各基板の間に、適宜接着剤などを設けても構わない。その後、それら重ね合わせ済みの各ＰＴＰ基板５ａ〜５ｄ、各ＩＶＨ基板７ａ〜７ｄ、表面基板２２、電源グランド基板２３、ボール・レイヤー基板２４を、それらの積層方向に沿って圧着することにより、ＤＲＡＭモジュール１を製造する。
【００７９】
以上説明した本発明の一実施形態に係る半導体装置１によれば、各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２の積層方向に沿った通電経路を、各ＩＶＨ基板７ａ〜７ｄに形成されている層間接続用配線６によって、各信号用端子２ごとに、また、各層の各ＤＲＡＭチップ３ａ〜３ｄごとに所定の経路に設定できるので、チップ搭載基材５の配線パターンをすべて同一パターンにできる。したがって、搭載する半導体チップ３の個数や、メモリ構成に応じて、各ＰＴＰ基板５ａ〜５ｄに形成されているチップ接続用配線４の配線パターンを同一パターンに保持したまま、それらに対して交互に配置される各ＩＶＨ基板７ａ〜７ｄの層間接続用配線６の配線パターンを変更することで対応可能である。これにより、半導体装置１の各信号用端子２同士の電気的な接続状態、あるいは各信号用端子２と外部端子８との間の電気的な接続状態（通電経路）を適宜、選択的に適正な状態に切り換えるように設定できる。したがって、本発明の半導体装置１によれば、チップ搭載基材５の配線パターンを各層ごとに異なったパターンに形成することなく、中間基材７の配線パターンを変更したり、他の配線パターンの中間基材７に交換したり、あるいは異なる配線パターンの中間基材７を組み合わせて使用したりするだけで、様々な構成や機能を有する半導体装置１として形成可能である。
【００８０】
このような特徴を有する本発明の半導体装置１によれば、安価で容易に製造できる多層構造からなる半導体装置を提供できる。以下、その理由の一つの具体例を簡潔に述べる。
【００８１】
前述した従来の技術に係るマルチ・チップ・パッケージ１０１全体の製造工程において、設計および形成しなければならない配線パターンは、第１〜第４の各中間基板１０３ａ〜１０３ｄに共通したものを１種類と、第１〜第４の各チップ搭載基板１０４ａ〜１０４ｄごとにそれぞれ１種類ずつ、の合計５種類である。また、前述したように、従来の技術に係るマルチ・チップ・パッケージ１０１を図示した図１３において、第１〜第４層の各システム・ブロック１０２ａ〜１０２ｄの第１〜第４の各中間基板１０３ａ〜１０３ｄの上に、メモリ・チップ１０５がそれぞれ１個ずつ搭載された第１〜第４の各チップ搭載基板１０４ａ〜１０４ｄを、それぞれ例えば２００枚ずつ設けるとする。この場合、１個のマルチ・チップ・パッケージ１０１を製造するに際して、互いに異なる配線パターンが形成されたチップ搭載基板１０４ａ〜１０４ｄをそれぞれ２００枚ずつ、各層間で互いに混じり合わないように管理しつつ、同一の配線パターンが形成された４枚の中間基板１０３ａ〜１０３ｄの上に、各層ごとに分類して搭載しなければならない。
【００８２】
これに対して、同じ４層構造からなる、本発明に係るＤＲＡＭモジュール１およびその製造方法においては、第１〜第４の各ＰＴＰ基板５ａ〜５ｄのすべてに共通の配線パターンを１種類と、第１〜第４の各ＩＶＨ基板７ａ〜７ｄごとに異なる配線パターンを４種類、の合計５種類の配線パターンを形成する。つまり、配線パターンの種類の数だけでは、従来技術のマルチ・チップ・パッケージ１０１と同じである。
【００８３】
ここで、このＤＲＡＭモジュール１において、第１〜第４の各ＩＶＨ基板７ａ〜７ｄに対応する（積層される）、半導体チップ３を搭載済みの第１〜第４の各ＰＴＰ基板５ａ〜５ｄの枚数を、従来技術のマルチ・チップ・パッケージ１０１と同様に２００枚ずつとする。すると、従来技術のマルチ・チップ・パッケージ１０１を製造する際においては、互いに異なる配線パターンが形成されたチップ搭載基板１０４ａ〜１０４ｄをそれぞれ２００枚ずつ、各層間で互いに混じり合わないように管理しつつ、同一の配線パターンが形成された４枚の中間基板１０３ａ〜１０３ｄの上に、各層ごとに分類して搭載しなければならなかったはずである、合計８００枚の本実施形態の半導体チップ３を搭載済みの各ＰＴＰ基板５ａ〜５ｄを、本発明においては、第１〜第４の各層ごとに管理する必要がない。この結果、各ＩＶＨ基板７ａ〜７ｄに対する各ＰＴＰ基板５ａ〜５ｄの搭載の誤りによる不良品の発生率を極めて効果的に低減して、ＤＲＡＭモジュール１の製造過程における歩留まりを極めて効果的に向上できるとともに、製造工程における作業も簡素化できる。したがって、ＤＲＡＭモジュール１の生産効率を飛躍的に向上できるとともに、その製造を容易に行うことができる。
【００８４】
また、従来技術のマルチ・チップ・パッケージ１０１において、２００枚ずつ４種類作る必要があった合計８００枚のチップ搭載基板１０４ａ〜１０４ｄを、本発明においては、合計８００枚の第１〜第４の各ＰＴＰ基板５ａ〜５ｄのすべてについて、同一パターンの配線を形成すればよい。この結果、ＤＲＡＭモジュール１の１個当たりの製造コストを極めて効果的に低減できる。
【００８５】
以上説明した本発明の半導体装置１の効果は、その積層数や搭載される半導体チップ３の数が多くなれば多くなる程、より効果的である。
【００８６】
なお、本発明に係る半導体装置は、前述した一つの実施の形態には制約されない。本発明の主旨を逸脱しない範囲において、本発明に係る半導体装置の構成の一部を、種々様々な状態に組み合わせて設定できる。
【００８７】
例えば、搭載される半導体チップ３の性能、種類、機能、形状、および構成や、チップ搭載基材５および中間基材７の積層数や、中間基材７に対するチップ搭載基材５の搭載枚数や、チップ搭載基材５に対する半導体チップ３の搭載枚数および搭載方法や、半導体チップ３、チップ搭載基材５、および中間基材７のそれぞれの間における配線パターン、ひいては半導体装置１全体（回路全体）の配線パターンや、あるいは半導体装置１全体の内部構成などは、所望する半導体装置１の性能や機能などに応じて、適宜、適正に設計して製造できる。
【００８８】
また、例えば、１個の半導体装置１の内部にロジック・チップとメモリ・チップとを混在させて搭載したり、１枚のチップ搭載基材５に対して２枚の中間基材７を重ね合わせて積層したり、本来必要な枚数の中間基材７以外に、半導体装置１全体の機能に干渉しない配線が形成された、いわゆるダミーの中間基材７を配置して、このダミー用中間基材７をヒューズとして機能させたり、あるいはこのダミー用中間基材７から、ロジック・チップが搭載された他のロジック・ボードに配線を接続したりするなど、種々様々な状態に組み合わせて設定できる。
【００８９】
【発明の効果】
本発明に係る半導体装置によれば、各チップ搭載基板に形成されているチップ接続用配線の配線パターンの種類を低減させたり、あるいは同一化させたりできる。したがって、本発明に係る半導体装置は安価であるとともに、その製造が容易である。
【００９０】
また、本発明に係る半導体装置を実施するにあたり、半導体装置をより無駄のない内部構造（内部構成）に設計して製造することができる。したがって、本発明に係る半導体装置は、より安価、かつ、より容易に製造できる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の一実施形態に係る半導体装置の半導体チップおよびデータ・ピンの付近を示す断面図。
（ｂ）は、本発明の一実施形態に係る半導体装置のチップ・セレクタ・ピンの付近を示す断面図。
【図２】図１の半導体装置が備えるチップ搭載基板をチップ接続用配線が形成されている側から臨んで示す平面図。
【図３】図１の半導体装置が備える表面基板を下方から臨んで示す平面図。
【図４】図１の半導体装置が備える第１中間基板を層間接続用配線が形成されている側から臨んで示す平面図。
【図５】図１の半導体装置が備える第２中間基板を層間接続用配線が形成されている側から臨んで示す平面図。
【図６】図１の半導体装置が備える第３中間基板を層間接続用配線が形成されている側から臨んで示す平面図。
【図７】図１の半導体装置が備える第４中間基板を層間接続用配線が形成されている側から臨んで示す平面図。
【図８】図１の半導体装置が備える電源グランド基板を電源グランド用配線が形成されている側から臨んで示す平面図。
【図９】図１の半導体装置が備えるボール・レイヤー基板を外部端子接続用配線が形成されている側から臨んで示す平面図。
【図１０】図１の半導体装置が備えるメモリ・チップの全体の構成を模式的に示すブロック図。
【図１１】図１の半導体装置が備える各メモリ・チップが有している各信号用端子の配線状態を簡略して示す斜視図。
【図１２】（ａ）は、図１の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第１中間基板の接続状態を簡略化して示す平面図。
（ｂ）は、図１の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第２中間基板の接続状態を簡略化して示す平面図。
（ｃ）は、図１の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第３中間基板の接続状態を簡略化して示す平面図。
（ｄ）は、図１の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第４中間基板の接続状態を簡略化して示す平面図。
【図１３】従来の技術に係る多層構造の半導体装置である、積層半導体パッケージを組み立て前の状態で各層ごとに分解して示す平面図。
【図１４】（ａ）は、図１３の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第１中間基板の接続状態を簡略化して示す平面図。
（ｂ）は、図１３の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第２中間基板の接続状態を簡略化して示す平面図。
（ｃ）は、図１３の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第３中間基板の接続状態を簡略化して示す平面図。
（ｄ）は、図１３の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第４中間基板の接続状態を簡略化して示す平面図。
【符号の説明】
１…ＤＲＡＭモジュール（半導体装置）
２，２ａ〜２ｇ…信号用端子
３，３ａ〜３ｄ…ＤＲＡＭチップ（メモリ・チップ、半導体チップ）
４，４ａ〜４ｄ…チップ接続用配線
５，５ａ〜５ｄ…ＰＴＰ基板（チップ搭載基板）
６，６ａ〜６ｃ…層間接続用配線
７，７ａ〜７ｄ…ＩＶＨ基板（中間基板）
８…外部端子
９…外部端子接続用配線
１０，１０ａ〜１０ｋ…チップ接続用ヴィア端子
１１，１０ａ〜１１ｋ…層間接続用ヴィア端子
【発明の属する技術分野】
本発明は、半導体チップとして、例えばメモリ・チップが複数個積層された多層構造の半導体装置に関し、特に積層半導体パッケージの配線デザインに関する。
【０００２】
【従来の技術】
半導体チップが多層に積層された構造からなる半導体装置の中には、例えば図１３に示すような積層半導体パッケージ（マルチ・チップ・パッケージ）１０１がある。このマルチ・チップ・パッケージ１０１は、半導体チップとして、例えばメモリ・チップ１０５が複数個積層されて構成されている。
【０００３】
このマルチ・チップ・パッケージ１０１の製造工程の概略を具体的に説明すると、まずチップ搭載基板１０４の上にメモリ・チップ１０５を１個ないし複数個（この説明においては１個とする。）、フリップチップ法などを用いて搭載する。次に、１枚の中間基板１０３の上に、メモリ・チップ１０５が搭載されたチップ搭載基板１０４を１枚ないし複数枚（この説明においては複数枚とする。）積層して１個のシステム・ブロック１０２を構成する。最後に、このシステム・ブロック１０２を複数個用いて多層に積層（この説明においては４個用いて４層に積層する。）した後、これをパッケージングして１個のモジュールとして形成することによりマルチ・チップ・パッケージ１０１は製造される。
【０００４】
【発明が解決しようとする課題】
一般に、各システム・ブロック１０２に用いられる中間基板１０３には、図示しない同一パターンのヴィアあるいは配線がそれぞれ形成される。これにより、チップ搭載基板１０４に搭載された複数個のメモリ・チップ１０５は、各システム・ブロック１０２ごとに一単位としてまとめられたうえでモジュール化される。
【０００５】
このように、複数個のメモリ・チップ１０５が、多層に積層される各システム・ブロック１０２ごとにまとめられた後モジュール化されるマルチ・チップ・パッケージ１０１において、例えば各システム・ブロック１０２ごとに互いに独立に記憶させることができるデータ量を増大させることにより、マルチ・チップ・パッケージ１０１全体に記憶させることができるデータ量を増大させるとする。この場合、各システム・ブロック１０２が備えている各メモリ・チップ１０５が有している図示しない複数本のデータ・ピンを、各システム・ブロック１０２ごとに個別に図示しない外部接続端子（バンプ）まで引き出す必要がある。
【０００６】
前述したように、各システム・ブロック１０２が備えている各中間基板１０３に形成されるヴィアあるいは配線のパターンはすべて同一である。したがって、前述した方法でマルチ・チップ・パッケージ１０１全体に記憶させることができるデータ量を増大させるためには、各メモリ・チップ１０５が有している図示しないパッドから、各チップ搭載基板１０４をそれらの厚さ方向に沿って貫通して形成されている図示しないチップ接続用ヴィア（Via）端子までの間を電気的に接続する図示しないチップ接続用配線の配線パターンを、各層の各チップ搭載基板１０４ごとに別々に形成しなければならなかった。
【０００７】
以下、図１４（ａ）〜（ｄ）を参照しつつ、各層のメモリ・チップ１０５が有しているデータ・ピン１０６と、各層のチップ搭載基板１０４ａ〜１０４ｄに形成されている第１〜第４の４個のチップ接続用ヴィア端子１０７ａ〜１０７ｄ、および各層の中間基板１０３ａ〜１０３ｄに形成されている第１〜第４の４個の層間接続用ヴィア端子１０８ａ〜１０８ｄとを、それぞれ電気的に接続する配線パターンを簡潔に説明する。
【０００８】
図１４（ａ）〜（ｄ）は、それぞれ第１層〜第４層の各システム・ブロック１０２ａ〜１０２ｄを示すものである。また、図１４（ａ）〜（ｄ）において、内側の二点鎖線はそれぞれ第１層〜第４層の各チップ搭載基板１０４ａ〜１０４ｄを示し、外側の二点鎖線はそれぞれ第１層〜第４層の各中間基板１０３ａ〜１０３ｄを示すものとする。
【０００９】
各チップ搭載基板１０４ａ〜１０４ｄには、それらを厚さ方向に貫通して設けられているとともに、各層のメモリ・チップ１０５が有している各データ・ピン１０６の１本ごとに、それらに選択的に電気的に接続される第１〜第４の４個のチップ接続用ヴィア端子１０７ａ〜１０７ｄが、各層のメモリ・チップ１０５の搭載位置に対してそれぞれ所定の位置に設けられている。同様に、各中間基板１０３ａ〜１０３ｄには、それらを厚さ方向に貫通して設けられているとともに、各層のメモリ・チップ１０５が有しているデータ・ピン１０６の１本ごとに、それらに選択的に電気的に接続される第１〜第４の４個の層間接続用ヴィア端子１０８ａ〜１０８ｄが、それぞれ所定の位置に設けられている。これら第１〜第４の各層間接続用ヴィア端子１０８ａ〜１０８ｄは、それぞれ第１〜第４の各チップ接続用ヴィア端子１０７ａ〜１０７ｄに１対１で対応して電気的に接続されるように設けられている。
【００１０】
具体的には、第１〜第４の各層間接続用ヴィア端子１０８ａ〜１０８ｄは、それぞれ第１〜第４の各チップ接続用ヴィア端子１０７ａ〜１０７ｄに、各システム・ブロック１０２ａ〜１０２ｄの積層方向に沿って連続して接続されるように設けられている。これにより、各層間接続用ヴィア端子１０８ａ〜１０８ｄは、各チップ接続用ヴィア端子１０７ａ〜１０７ｄを介して、各データ・ピン１０６ごとに個別に電気的に接続される。ただし、図１４（ａ）〜（ｄ）において、各チップ接続用ヴィア端子１０７ａ〜１０７ｄと、各層間接続用ヴィア端子１０８ａ〜１０８ｄとは、それらの間の配線状態が容易に理解できるように、互いにずらして図示してある。それとともに、図１４（ａ）〜（ｄ）において、各チップ接続用ヴィア端子１０７ａ〜１０７ｄと、各層間接続用ヴィア端子１０８ａ〜１０８ｄとの電気的な接続は、それぞれ破線で示すものとする。
【００１１】
また、実際には、各チップ接続用ヴィア端子１０７ａ〜１０７ｄ、および各層間接続用ヴィア端子１０８ａ〜１０８ｄは、各層のメモリ・チップ１０５が有しているすべてのデータ・ピン１０６の１本ごとにそれぞれ４個ずつ設けられている。しかし、前述した配線状態の理解のためには、１本のデータ・ピン１０６に対する各チップ接続用ヴィア端子１０７ａ〜１０７ｄ、および各層間接続用ヴィア端子１０８ａ〜１０８ｄの電気的な接続状態を説明すれば足りる。したがって、各チップ接続用ヴィア端子１０７ａ〜１０７ｄ、および各層間接続用ヴィア端子１０８ａ〜１０８ｄはそれぞれ４個ずつだけ図示し、他は図示を省略してある。
【００１２】
前述したように、各層のメモリ・チップ１０５が有している複数本のデータ・ピン１０６は、それぞれ互いに独立に外部端子まで引き出す必要がある。ところが各中間基板１０３ａ〜１０３ｄに形成されているヴィアあるいは配線は全て同一のパターンに形成されている。したがって、各層のメモリ・チップ１０５が有している複数本のデータ・ピン１０６のうち、同一のアドレスで管理されているデータの入出力が行われるデータ・ピン１０６ａは、図１４（ａ）〜（ｄ）に示すように、各層ごとにそれぞれ異なるチップ接続用ヴィア端子１０７ａ〜１０７ｄに電気的に接続される必要がある。
【００１３】
このため、第１層チップ搭載基板１０４ａにおいては、図１４（ａ）中実線で示すように、データ・ピン１０６ａが第１チップ接続用ヴィア端子１０７ａに電気的に接続されるように、第１チップ接続用配線１０９ａが形成されている。また、第２層のチップ搭載基板１０４ｂにおいては、図１４（ｂ）中実線で示すように、データ・ピン１０６ａが第２チップ接続用ヴィア端子１０７ｂに電気的に接続されるように、第２チップ接続用配線１０９ｂが形成されている。また、第３層のチップ搭載基板１０４ｃにおいては、図１４（ｃ）中実線で示すように、データ・ピン１０６ａが第３チップ接続用ヴィア端子１０７ｃに電気的に接続されるように、第３チップ接続用配線１０９ｃが形成されている。さらに、第４層のチップ搭載基板１０４ｄにおいては、図１４（ｄ）中実線で示すように、データ・ピン１０６ａが第４チップ接続用ヴィア端子１０７ｄに電気的に接続されるように、第４チップ接続用配線１０９ｄが形成されている。
【００１４】
以上説明したように、メモリ・チップ１０５がそれぞれ１個ずつ搭載されているとともに、互いに異なる配線パターンが形成されたチップ搭載基板１０４ａ〜１０４ｄを、同一のヴィアあるいは配線パターンが形成された４枚の中間基板１０３ａ〜１０３ｄの上に、それぞれ複数枚ずつ搭載して第１〜第４層の各システム・ブロック１０２ａ〜１０２ｄを構成する。このような構成により、前述したように、各システム・ブロック１０２ａ〜１０２ｄごとに互いに独立に記憶させるデータ量を増大させることができる。ひいては、マルチ・チップ・パッケージ１０１全体に記憶させるデータ量を増大させることができる。
【００１５】
前述した構成からなるマルチ・チップ・パッケージ１０１においては、各チップ搭載基板１０４ａ〜１０４ｄのチップ接続用配線が、各層ごとに別々の配線パターンに形成されている。この場合、マルチ・チップ・パッケージ１０１の組み立てプロセスにおいて、各チップ搭載基板１０４ａ〜１０４ｄを各層ごとに個別に管理などする必要があった。このため、マルチ・チップ・パッケージ１０１は、１個当たりの単価が高く、また、その製造工程も複雑になりがちなため、生産効率を向上させ難かった。すなわち、以上説明した従来構造からなるマルチ・チップ・パッケージ１０１はコストアップし易く、ひいてはその生産効率の低下につながっていた。
【００１６】
その理由の一つを具体的かつ簡潔に説明する。図１３において、第１〜第４層の各システム・ブロック１０２ａ〜１０２ｄの第１〜第４の各中間基板１０３ａ〜１０３ｄの上に、メモリ・チップ１０５がそれぞれ１個ずつ搭載された第１〜第４の各チップ搭載基板１０４ａ〜１０４ｄを、それぞれ例えば２００枚ずつ設けるとする。この場合、１個のマルチ・チップ・パッケージ１０１を製造するに際して、互いに異なる配線パターンが形成されたチップ搭載基板１０４ａ〜１０４ｄをそれぞれ２００枚ずつ、各層間で互いに混じり合わないように管理しつつ、同一のヴィアあるいは配線パターンが形成された４枚の中間基板１０３ａ〜１０３ｄの上に、各層ごとに分類して搭載しなければならない。これら合計８００枚の第１〜第４のチップ搭載基板１０４ａ〜１０４ｄの搭載作業を行う際に、各層間において互いに１枚ずつ、合計２枚のチップ搭載基板１０４ａ〜１０４ｄを搭載し間違えただけで、マルチ・チップ・パッケージ１０１全体は正常な動作ができなくなる。すなわち、そのマルチ・チップ・パッケージ１０１は不良品となってしまう。
【００１７】
実際のマルチ・チップ・パッケージ１０１の製造工程において、大量生産されるマルチ・チップ・パッケージ１０１の全てについて、それぞれに搭載される合計８００枚のチップ搭載基板１０４ａ〜１０４ｄうちの２枚の搭載間違いすら起こらないように管理するために、作業員の人手や管理システム装置などを万全の体制に整えるのは極めて困難である。また、そのような方法は、設備費や人件費の増大に繋がるため、昨今の半導体業界における半導体装置の価格競争において極めて不利となる。
【００１８】
よって本発明の目的は、半導体チップが搭載されて複数層に積層される複数枚のチップ搭載基板に設けられるチップ接続用配線を同一パターンに形成するとともに各チップ搭載基板同士の間に設けられる複数枚の中間基板に設けられる層間接続用配線を少なくとも２種類の異なるパターンに形成することにより、複数個の半導体チップの端子同士の接続状態や装置内部の通電経路の設定や切り換えの効率化を図って、効率良く、安価で、かつ、容易に製造できる多層構造からなる半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】
前記課題を解決するために、本発明の一態様に係る半導体装置は、複数本の信号用端子を有する複数個の半導体チップと、これら各半導体チップがそれぞれ１個ずつ以上搭載されるとともに、搭載された前記各半導体チップの前記各信号用端子に電気的に接続される複数本のチップ接続用配線およびチップ接続用ヴィア端子が形成されており、かつ、厚さ方向に沿って２層以上に積層される複数枚のチップ搭載基板と、これら各チップ搭載基板に対して交互に配置されるとともに、隣接する前記各チップ搭載基板の前記各チップ接続用配線に電気的に接続される複数本の層間接続用配線および層間接続用ヴィア端子が形成されている複数枚の中間基板と、を具備してなり、前記各チップ接続用配線は前記各チップ搭載基板について同一パターンに形成されているとともに前記各層間接続用配線は前記各中間基板のうち少なくとも２枚の中間基板について互いに異なるパターンに形成されており、また互いに隣接し合う前記各チップ搭載基板の前記各チップ接続用配線と前記各中間基板の前記各層間接続用配線とは前記各チップ接続用ヴィア端子または前記各層間接続用ヴィア端子を介して間接的かつ電気的に接続されており、また異なる層に配置された前記各中間基板の前記各層間接続用配線同士は、前記各中間基板の前記各層間接続用ヴィア端子および前記各中間基板の間に配置された前記各チップ搭載基板の前記各チップ接続用ヴィア端子を介して間接的かつ電気的に接続され、さらに前記各層間接続用配線は、前記各チップ搭載基板にそれぞれ搭載された前記各半導体チップ間における前記各信号用端子同士の電気的な接続状態、および複数個の所定の外部端子へ電気的に接続されている複数本の外部端子接続用配線と前記各信号用端子との電気的な接続状態の少なくとも一方を、切り換え可能にパターン形成されていること、を特徴とするものである。
【００２０】
この半導体装置においては、中間基板に形成されている層間接続用配線によって、各半導体チップの各信号用端子同士の電気的な接続状態あるいは非接続状態、または各信号用端子とそれぞれ複数個の外部端子へ電気的に接続されている外部端子接続用配線との電気的な接続状態あるいは非接続状態を、各層の各チップ搭載基板に搭載された各半導体チップごとに選択的に切り換え可能となっている。これにより、各チップ搭載基板に形成されているチップ接続用配線の配線パターンを同一化できる。
【００２３】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、複数本の信号用端子を有する半導体チップが１個ずつ以上搭載されるとともに、搭載された前記各半導体チップの前記各信号用端子に電気的に接続される複数本のチップ接続用配線およびチップ接続用ヴィア端子が同一パターンに形成されており、かつ、厚さ方向に沿って積層される２枚のチップ搭載基板と、これら２枚のチップ搭載基板の間に配置されるとともに、隣接する前記各チップ搭載基板の前記各チップ接続用配線に電気的に接続される複数本の層間接続用配線および層間接続用ヴィア端子が、所定の配線パターンで形成されている第１の中間基板と、この第１の中間基板と併せて、前記各チップ搭載基板に対して交互に積層されるように配置されるとともに、隣接する前記チップ搭載基板の前記チップ接続用配線に電気的に接続される複数本の層間接続用配線および層間接続用ヴィア端子が、前記第１の中間基板に形成されている前記各層間接続用配線および前記各層間接続用ヴィア端子とは異なる配線パターンで形成されている第２の中間基板と、を具備してなり、互いに隣接し合う前記各チップ搭載基板の前記各チップ接続用配線と前記第１および第２の各中間基板の前記各層間接続用配線とは前記各チップ接続用ヴィア端子または前記各層間接続用ヴィア端子を介して間接的かつ電気的に接続されており、また前記第１の中間基板の前記各層間接続用配線と前記第２の中間基板の前記各層間接続用配線とは、前記第１の中間基板と前記第２の中間基板との間に配置された前記チップ搭載基板の前記各チップ接続用配線および前記各層間接続用ヴィア端子を介して間接的かつ電気的に接続されていること、を特徴とするものである。
また、本発明に係る半導体装置を実施するにあたり、その構成の一部を、以下に述べるような設定としても構わない。
【００２６】
前記第１の中間基板に形成されている前記各層間接続用配線、および前記第２の中間基板に形成されている前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップの前記各信号用端子の通電経路を積層方向においてそれぞれ異なる経路に設定可能に、それぞれ異なる配線パターンに形成されている。
前記第１の中間基板に形成されている前記各層間接続用配線、および前記第２の中間基板に形成されている前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップ間における前記各信号用端子同士の電気的な接続状態、および複数個の所定の外部端子へ電気的に接続されている複数本の外部端子接続用配線と前記各信号用端子との電気的な接続状態の少なくとも一方を前記各中間基板において切り換え可能に、それぞれ異なる配線パターンに形成されている。
前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップの前記各信号用端子の通電経路を積層方向においてそれぞれ異なる経路に設定可能な配線パターンに形成されている。
前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップ間における前記各信号用端子同士の電気的な接続状態、および複数個の所定の外部端子へ電気的に接続されている複数本の外部端子接続用配線と前記各信号用端子との電気的な接続状態の少なくとも一方を、前記中間基板において切り換え可能な配線パターンに形成されている。
前記各半導体チップは、メモリ・チップである。
【００２７】
前記層間接続用配線は、前記各メモリ・チップが有している前記各信号用端子のうちのデータ用端子を、互いに独立して複数の外部端子接続用配線に電気的に接続するように形成されている。
【００２８】
本発明に係る半導体装置を実施するにあたり、その構成の一部を、以上述べたような各種設定とすることにより、所望する半導体装置の性能などに合わせて、複数個の半導体チップ全体の組み合わせや構成などを、より適正な状態に設定できる。これにより、半導体装置をより無駄のない内部構造（内部構成）に設計して製造することができる。
【００２９】
【発明の実施の形態】
以下、本発明の一つの実施の形態に係る半導体装置を、図１〜図１２に基づいて説明する。
【００３０】
本実施形態の半導体装置１は、所定の信号用端子２を有する半導体チップ３と、この半導体チップ３がそれぞれ１個ずつ以上搭載されるとともに、搭載された各半導体チップ３の信号用端子２に電気的に接続されるチップ接続用配線４が形成されており、かつ、厚さ方向に沿って２層以上に積層される複数枚のチップ搭載基板５と、これら複数枚のチップ搭載基板５の層間に挟持されて配置されるとともに、隣接するチップ搭載基板５のチップ接続用配線４に電気的に接続される層間接続用配線６が形成されている中間基板７と、を具備し、チップ接続用配線４は、複数枚のチップ搭載基板５について実質的に同一パターンに形成されているとともに、層間接続用配線６は、複数枚のチップ搭載基板５にそれぞれ搭載された半導体チップ３間における信号用端子２同士の電気的な接続状態、または所定の外部端子８へ電気的に接続されている外部端子接続用配線９と信号用端子２との電気的な接続状態を、切り換え可能にパターン形成されていることを前提とするものである。
【００３１】
このような半導体装置１を、その構成的な特徴を詳しく列挙すると、所定の信号用端子２を有する半導体チップ３と、この半導体チップ３がそれぞれ１個ずつ以上搭載されるとともに、厚さ方向に沿って２層以上に積層される複数枚のチップ搭載基材５と、これら各チップ搭載基材５にそれらの厚さ方向に貫通して設けられる複数個のチップ接続用ヴィア端子１０と、各チップ搭載基材５に形成され、各チップ搭載基材５に搭載された半導体チップ３の信号用端子２に電気的に接続されるチップ接続用配線４と、各チップ搭載基材５の積層方向に沿って、各チップ搭載基材５と交互に配置される複数枚の中間基材７と、これら各中間基材７をそれらの厚さ方向に貫通して設けられて、一方の側に隣接するチップ搭載基材５のチップ接続用配線４に電気的に接続される層間接続用ヴィア端子１１と、この層間接続用ヴィア端子１１と、他方の側に隣接するチップ搭載基材５の所定のチップ接続用ヴィア端子１０とを電気的に接続するように、各層ごとに所定のパターンで各中間基材７に形成された層間接続用配線６と、を具備することを特徴とする半導体装置１と表現できる。
【００３２】
以上、本実施形態の半導体装置１について、その特徴を簡潔に２通りの方法で説明した。それらの説明文中において、チップ搭載基板およびチップ搭載基材には同じ符号５が付してある。これらチップ搭載基板とチップ搭載基材との関係は、チップ搭載基板は、チップ搭載基材と、これに設けられているチップ接続用配線４および各チップ接続用ヴィア端子１０とを、すべて含めたものを指すが、実質的にはチップ搭載基材そのものを指し示すと考えて差し支えない。したがって、以下の説明において、特別の断りがない限り、チップ搭載基材に符号５を付して、このチップ搭載基材５を用いて説明するものとする。
【００３３】
また、中間基板および中間基材には同じ符号７が付してある。これら中間基板と中間基材との関係は、中間基板は、中間基材と、これに設けられている層間接続用配線６および各層間接続用ヴィア端子１１とを、すべて含めたものを指すが、実質的には中間基材そのものを指し示すと考えて差し支えない。したがって、以下の説明において、特別の断りがない限り、中間基材に符号７を付して、この中間基材７を用いて説明するものとする。
【００３４】
また、本実施形態の半導体装置１においては、次に述べる特徴を備えるものとする。チップ接続用ヴィア端子およびチップ接続用配線は、複数枚の各チップ搭載基材について実質的に同一パターンに形成されている。中間基材をその厚さ方向に貫通して設けられて、複数枚のチップ搭載基材に設けられた複数個のチップ接続用ヴィア端子の対応するもの同士を厚さ方向に電気的に接続する層間接続用ヴィア端子をさらに具備する。各半導体チップは、メモリ・チップである。層間接続用配線は、各メモリ・チップが有している各信号用端子のうちのデータ用端子を、互いに独立して複数の外部端子接続用配線に電気的に接続するように形成されている。
【００３５】
以上述べたような特徴を備えた半導体装置１全体の説明をするのに先立って、図１０を参照しつつ、半導体装置１が具備する複数個のメモリ・チップ３の個々の特徴と、それらを組み合わせて構成されたマルチ・チップ・パッケージ（マルチ・メモリ・チップ・パッケージ）１２の特徴について簡潔に説明する。
【００３６】
本実施形態のマルチ・チップ・パッケージ１２には、メモリ・チップとして、例えばそれぞれ２５６Ｍビットの容量を有するＤＲＡＭチップ３を４個用いるものとする。これら各ＤＲＡＭチップ３を以下の説明において、図１０に示すように、それぞれＭ１チップ３ａ、Ｍ２チップ３ｂ、Ｍ３チップ３ｃ、Ｍ４チップ３ｄと称することとする。これらＭ１〜Ｍ４の各チップ３ａ〜３ｄは、後述するように、半導体装置１の第１層〜第４層にそれぞれ１個ずつ配設される。
【００３７】
また、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄには、データ用端子２ａがそれぞれ１６本ずつ設けられている。Ｍ１チップ３ａに設けられている１６本のデータ用端子２ａには、それぞれＤＱ０〜ＤＱ１５までの端子が予め１つずつ割り当てられている。同様に、Ｍ２チップ３ｂに設けられている１６本のデータ用端子２ａには、それぞれＤＱ１６〜ＤＱ３１までの端子が予め１つずつ割り当てられている。Ｍ３チップ３ｃに設けられている１６本のデータ用端子２ａには、それぞれＤＱ３２〜ＤＱ４７までの端子が予め１つずつ割り当てられている。Ｍ４チップ３ｄに設けられている１６本のデータ用端子２ａには、それぞれＤＱ４８〜ＤＱ６３までの端子が予め１つずつ割り当てられている。すなわち、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄは、半導体業界で一般に用いられている呼称方法によると、それぞれ（２５６Ｍ×１６）と表記されるものである。本実施形態の半導体装置１においては、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄが有している合計６４本のデータ用端子２ａは、ＤＱ０〜ＤＱ６３の端子を介して全て互いに独立に外部端子（バンプ）８（図１０において図示せず。）に電気的に接続される設定となっている。
【００３８】
また、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄには、それらの動作を制御するための信号用端子２がそれぞれ複数本（複数種類）設けられている。具体的には、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄには、それらの読み書き動作を制御する信号が入力されるチップ・セレクト・ピン（ＣＳピン）２ｂ、各チップ３ａ〜３ｄのうちの所定のチップ同士の動作状態を同期させる信号が入力されるクロック・イネーブル・ピン（ＣＫＥピン）２ｃ、各チップ３ａ〜３ｄにクロック信号を入力するためのクロック・ピン（ＣＬＫピン）２ｄ、各チップ３ａ〜３ｄの読み書き動作を開始する際に図示しないＣＰＵなどからダウンエッジの信号が入力されるロウ・アドレス・ストローブ・ピン（ＲＡＳピン）２ｅ、ＲＡＳピン２ｅに入力されるダウンエッジの信号よりも僅かに遅れたダウンエッジの信号が入力されるカラム・アドレス・ストローブ・ピン（ＣＡＳピン）２ｆ、各チップ３ａ〜３ｄの読み書き動作を切り換える信号が入力されるライト・イネーブル・ピン（ＷＥピン）２ｇなどがそれぞれ１本ずつ設けられている。
【００３９】
それら各ピン２ｂ〜２ｇのうち、ＣＳピン２ｂは、図１０に示すように、Ｍ１チップ３ａおよびＭ２チップ３ｂと、Ｍ３チップ３ｃおよびＭ４チップ３ｄとの２組ずつに分けられてまとめられて、それぞれＣＳ１端子１３ａ、およびＣＳ２端子１３ｂを介して外部端子８に電気的に接続される設定となっている。同様に、ＣＫＥピン２ｃも、Ｍ１チップ３ａおよびＭ２チップ３ｂと、Ｍ３チップ３ｃおよびＭ４チップ３ｄとの２組ずつに分けられてまとめられて、それぞれＣＫＥ１端子１４ａ、およびＣＫＥ２端子１４ｂを介して外部端子８に電気的に接続される設定となっている。また、ＣＬＫピン２ｄは、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄの全てのＣＬＫピン２ｄが１本にまとめられて、ＣＬＫ０端子１５を介して外部端子８に電気的に接続される設定となっている。さらに、ＲＡＳピン２ｅ、ＣＡＳピン２ｆ、およびＷＥピン２ｇは、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄの全てのＲＡＳピン２ｅ、ＣＡＳピン２ｆ、およびＷＥピン２ｇが各種類ごとに１本にまとめられて、それぞれＲＡＳ端子１６、ＣＡＳ端子１７、およびＷＥ端子１８を介して外部端子８に電気的に接続される設定となっている。
【００４０】
さらに、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄには、それぞれ複数本のアドレス用端子２ｈが設けられている。それら各アドレス用端子２ｈは、図１０に示すように、Ｍ１〜Ｍ４の全てのチップ３ａ〜３ｄで一つにまとめられて外部端子８に電気的に接続される設定となっている。
【００４１】
以上説明した設定からなる、それぞれが（２５６Ｍ×１６）と表記されるＭ１〜Ｍ４の各チップ３ａ〜３ｄは、Ｍ１チップ３ａおよびＭ２チップ３ｂで、（２５６Ｍ×３２）と表記される１つのＤＲＡＭチップ３として動作する。同様に、Ｍ３チップ３ｃおよびＭ４チップ３ｄで、（２５６Ｍ×３２）と表記される１つのＤＲＡＭチップ３として動作する。したがって、Ｍ１〜Ｍ４の各チップ３ａ〜３ｄから構成される半導体装置１のマルチ・チップ・パッケージ１２は、（２５６Ｍ×３２）×２、すなわち（５１２Ｍ×３２）と表記されるＤＲＡＭチップ３を２個組み合わせた設定となっている。また、このマルチ・チップ・パッケージ１２は、ＣＳ１端子１３ａおよびＣＳ２端子１３ｂ、ならびにＣＫＥ１端子１４ａおよびＣＫＥ２端子１４ｂのそれぞれに入力される信号を適宜切り換え可能に設定されている。したがって、ＣＳ１端子１３ａおよびＣＳ２端子１３ｂ、ならびにＣＫＥ１端子１４ａおよびＣＫＥ２端子１４ｂのそれぞれに、互いに独立に所定の状態の信号を入力することにより、Ｍ１チップ３ａおよびＭ２チップ３ｂからなる（５１２Ｍ×３２）と表記されるＤＲＡＭチップ３と、Ｍ３チップ３ｃおよびＭ４チップ３ｄからなる（５１２Ｍ×３２）と表記されるＤＲＡＭチップ３とを同時に動作させたり、あるいは一方だけを動作させたり、またあるいは両方の動作を停止させたりできる。
【００４２】
また、このマルチ・チップ・パッケージ１２は、例えばＣＳ１端子１３ａとＣＳ２端子１３ｂとを電気的に接続すると、パッケージ１２全体で（１Ｇ×６４）と表記される１つのＤＲＡＭチップ３として動作することが可能な構成となっている。
【００４３】
次に、以上説明したＭ１〜Ｍ４の４個のＤＲＡＭチップ３ａ〜３ｄから構成されるマルチ・チップ・パッケージ１２が、前述した設定で備えられている本実施形態の半導体装置１を、図１〜図１２を参照しつつ説明する。
【００４４】
この半導体装置１は、図１（ａ）および（ｂ）に示すように、Ｍ１〜Ｍ４の４個のＤＲＡＭチップ３ａ〜３ｄが４層に積層された多層構造の半導体装置であり、一般に積層半導体パッケージと呼ばれるものの中でも、マルチ・チップ・パッケージと称されるものである。さらに具体的には、この半導体装置１が具備している半導体チップ３がＤＲＡＭチップであることから、この半導体装置１はＤＲＡＭモジュール１とも称される。なお、図２〜図９において、外側の二点鎖線で示されている部分が、このマルチ・チップ・パッケージのパッケージの外形２０を表す部分である。
【００４５】
前記多層構造を構成するために、このＤＲＡＭモジュール１は、Ｍ１〜Ｍ４の４個のＤＲＡＭチップ３ａ〜３ｄがそれぞれ１個ずつ以上搭載されるとともに、厚さ方向に沿って２層以上に積層される複数枚のチップ搭載基材５を具備している。本実施形態においては、チップ搭載基材（実装基板）としてのＰＴＰ（Paper Thin Package）基板５は、４層に積層されるように４枚用いられるとともに、それら各ＰＴＰ基板５には、Ｍ１〜Ｍ４の４個のＤＲＡＭチップ３ａ〜３ｄがそれぞれ１個ずつ搭載（実装）される。以下の説明において、第１層〜第４層の各層に配置される各ＰＴＰ基板５を、それぞれ第１〜第４のＰＴＰ基板５ａ〜５ｄと称することとする。第１層に配置される第１ＰＴＰ基板５ａには、Ｍ１チップ３ａが搭載される。以下、同様に、第２層に配置される第２ＰＴＰ基板５ｂには、Ｍ２チップ３ｂが搭載される。第３層に配置される第３ＰＴＰ基板５ｃには、Ｍ３チップ３ｃが搭載される。第４層に配置される第４ＰＴＰ基板５ｄには、Ｍ４チップ３ｄが搭載される。Ｍ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄは、それぞれ第１〜第４の各ＰＴＰ基板５ａ〜５ｄに対して、図２中内側の二点鎖線で示されているチップ搭載領域１９にフリップ・チップ法などによって搭載される。
【００４６】
これら４枚の第１〜第４のＰＴＰ基板５ａ〜５ｄのそれぞれの一端面としての主面上には、図２に示すように、これら各ＰＴＰ基板５ａ〜５ｄに搭載されるＭ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２に電気的に接続される複数本のチップ接続用配線４が、すべて同一の配線パターンで形成されている。それとともに、各ＰＴＰ基板５ａ〜５ｄには、それらを厚さ方向に貫通して設けられて、各ＰＴＰ基板５ａ〜５ｄに搭載された各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２に個別に電気的に接続される複数個のチップ接続用ヴィア端子１０が形成されている。各チップ接続用ヴィア端子１０と各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２とは、各チップ接続用配線４を介して電気的に接続される。ただし、チップ接続用ヴィア端子１０の中には、チップ搭載基材５を厚さ方向に貫通するヴィアを備えていないものも形成されている。図中、このように、ヴィアを備えておらず、ヴィア・ランドのみが形成されたチップ接続用ヴィア端子１０は白抜き一重丸で、ヴィアを備えたチップ接続用ヴィア端子１０は白抜き二重丸で、それぞれ示すものとする。これら各チップ接続用ヴィア端子１０は、それぞれ各ＰＴＰ基板５ａ〜５ｄの同じ所定の位置に、同じ所定の個数ずつ形成されている。したがって、本実施形態においては、第１〜第４のＰＴＰ基板５ａ〜５ｄは、すべて同じ構造である。
【００４７】
本実施形態においては、例えば第１ＰＴＰ基板５ａには、Ｍ１チップ３ａが有しているＤＱ０〜ＤＱ１５までの１６本のデータ用端子（データ用ピン）２ａのそれぞれに対して、チップ接続用ヴィア端子１０が４個ずつ設けられている。また、Ｍ１チップ３ａが有している１本のＣＳピン２ｂに対して、３個のチップ接続用ヴィア端子１０が設けられている。また、Ｍ１チップ３ａが有している１本のＣＫＥピン２ｃに対して、３個のチップ接続用ヴィア端子１０が設けられている。さらに、Ｍ１チップ３ａが有している１本のＣＬＫピン２ｄに対して、１個のチップ接続用ヴィア端子１０が設けられている。
【００４８】
これら各データ用端子２ａ、ＣＳピン２ｂ、ＣＫＥピン２ｃ、およびＣＬＫピン２ｄは、それぞれ後述する所定のチップ接続用配線４を介して、所定のチップ接続用ヴィア端子１０に電気的に接続される。また、第１〜第４の各ＰＴＰ基板５ａ〜５ｄには、チップ接続用配線４とはチップ搭載基材５上で電気的に接続されておらず、外部端子接続用配線９と厚さ方向に沿って電気的に接続されるチップ接続用ヴィア端子１０も多数形成されている。これらチップ接続用ヴィア端子１０のうち、後述するように、設計段階において予め決められている、Ｍ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２と、これらが電気的に接続される外部端子接続用配線９との厚さ方向に沿った通電経路に割り当てられたチップ接続用ヴィア端子１０が、各ＰＴＰ基板５ａ〜５ｄの基板本体（チップ搭載基材５）をその厚さ方向に貫通して設けられている。
【００４９】
第１ＰＴＰ基板５ａにおいては、チップ接続用ヴィア端子１０が、１６本のデータ用端子（データ用ピン）２ａに対して、それぞれ４個ずつ設けられている。これに対して、１本ＣＳピン２ｂおよび１本ＣＫＥピン２ｃに対しては、チップ接続用ヴィア端子１０が、それぞれ３個ずつしか設けられていない。また、１本ＣＬＫピン２ｄに対しては、チップ接続用ヴィア端子１０が１個しか設けられていない。これは前述したメモリ構成の設定によるものである。１６本のデータ用端子（データ用ピン）２ａは、すべて互いに独立に外部端子８に接続する必要があるため、それらが電気的に接続されないように、第１〜第４の各層において電気的経路を切り換える必要がある。このためには、１６本のデータ用端子（データ用ピン）２ａに対して、チップ接続用ヴィア端子１０をそれぞれ４個ずつ設けることが必要十分条件となる。これに対して、ＣＳピン２ｂおよびＣＫＥピン２ｃに対しては、チップ接続用ヴィア端子１０が、それぞれ３個ずつしか設けられていないのは、それらが第１層と第２層、および第３層と第４層の２組にまとめられる設定となっているためである。さらに、ＣＬＫピン２ｄにおいては、第１〜第４の各層においてすべて１つの経路にまとめられる設定となっているためである。
【００５０】
このように、本実施形態のＤＲＡＭモジュール１においては、所望するメモリ構成に応じて、信号の種類ごとにチップ接続用ヴィア端子１０の数を、必要十分な個数に容易に変えて設定できる。
【００５１】
前述したように、Ｍ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄ、および第１〜第４の各ＰＴＰ基板５ａ〜５ｄは全て同じ構造をしている。したがって、Ｍ２〜Ｍ４の各ＤＲＡＭチップ３ｂ〜３ｄと第２〜第４の各ＰＴＰ基板５ｂ〜５ｄとの関係は、前記Ｍ１チップ３ａと第１ＰＴＰ基板５ａとの関係を説明すれば足りる。例えば、Ｍ２チップ３ｂが有しているＤＱ１６〜ＤＱ３１までの１６本のデータ用端子２ａ、Ｍ３チップ３ｃが有しているＤＱ３２〜ＤＱ４７までの１６本のデータ用端子２ａ、およびＭ４チップ３ｄが有しているＤＱ４８〜ＤＱ６３までの１６本のデータ用端子２ａは、それぞれＭ１チップ３ａが有しているＤＱ０〜ＤＱ１５までの１６本のデータ用端子２ａに対応させて考えればよい。したがって、以下の説明においては、Ｍ１チップ３ａと第１ＰＴＰ基板５ａとの関係について説明し、Ｍ２〜Ｍ４の各ＤＲＡＭチップ３ｂ〜３ｄと第２〜第４の各ＰＴＰ基板５ｂ〜５ｄとの関係は、その説明および図示を省略する。
【００５２】
また、本実施形態の半導体装置１の特徴を理解するためには、Ｍ１チップ３ａと第１ＰＴＰ基板５ａとの関係においては、Ｍ１チップ３ａが有しているＤＱ０〜ＤＱ１５までの１６本のデータ用端子２ａのうちの１本、例えばＤＱ０データ用端子２ａと、各チップ接続用ヴィア端子１０のうち、そのＤＱ０データ用端子２ａに対して設けられている第１〜第４の４個のＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄとの関係を説明すればよい。同様に、Ｍ１チップ３ａが有している１本ＣＳピン２ｂと、各チップ接続用ヴィア端子１０のうち、そのＣＳピン２ｂに対して設けられている第１〜第３の３個のＣＳピン接続用ヴィア端子１０ｅ〜１０ｇとの関係を説明すればよい。また、Ｍ１チップ３ａが有している１本のＣＫＥピン２ｃと、各チップ接続用ヴィア端子１０のうち、そのＣＫＥピン２ｃに対して設けられている第１〜第３の３個のＣＫＥピン接続用ヴィア端子１０ｈ〜１０ｊとの関係を説明すればよい。さらに、Ｍ１チップ３ａが有している１本のＣＬＫピン２ｄと、各チップ接続用ヴィア端子１０のうち、そのＣＬＫピン２ｄに対して設けられている１個のＣＬＫピン接続用ヴィア端子１０ｋとの関係を説明すればよい。以上の各関係を説明することにより、本実施形態の半導体装置１の特徴のうち、Ｍ１チップ３ａと第１ＰＴＰ基板５ａとの関係、ひいてはＭ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄと第１〜第４の各ＰＴＰ基板５ａ〜５ｄとの関係を理解できる。
【００５３】
また、チップ接続用配線４についても、ＤＱ０データ用端子２ａと、第１〜第４のＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄとを電気的に接続するＤＱ０端子接続用配線４ａ、ＣＳピン２ｂと第１〜第３のＣＳピン接続用ヴィア端子１０ｅ〜１０ｇとを電気的に接続するＣＳピン接続用配線４ｂ、ＣＫＥピン２ｃと第１〜第３のＣＫＥピン接続用ヴィア端子１０ｈ〜１０ｊとを電気的に接続するＣＫＥピン接続用配線４ｃ、およびＣＬＫピン２ｄとＣＬＫピン接続用ヴィア端子１０ｋとを電気的に接続するＣＬＫピン接続用配線４ｄを説明すれば足りる。
【００５４】
図１１に示すように、本実施形態において、Ｍ１チップ３ａが第１ＰＴＰ基板５ａに搭載された状態においては、Ｍ１チップ３ａのＤＱ０データ用端子２ａは、ＤＱ０端子接続用配線４ａを介して第２ＤＱ０端子接続用ヴィア端子１０ｂに電気的に接続される。また、Ｍ１チップ３ａのＣＳピン２ｂは、ＣＳピン接続用配線４ｂを介して第２ＣＳピン接続用ヴィア端子１０ｆに電気的に接続される。また、Ｍ１チップ３ａのＣＫＥピン２ｃは、ＣＫＥピン接続用配線４ｃを介して第１ＣＫＥピン接続用ヴィア端子１０ｈに電気的に接続される。さらに、また、Ｍ１チップ３ａのＣＬＫピン２ｄは、ＣＬＫピン接続用配線４ｄを介してＣＬＫピン接続用ヴィア端子１０ｋに電気的に接続される。図２には、以上説明したように設定されているそれぞれの電気的接続状態を、Ｍ１チップ３ａを第１ＰＴＰ基板５ａに搭載していない状態で図示してある。
【００５５】
また、図１１において、図面を見易くしてＭ１チップ３ａの各信号用端子２の電気的な接続状態を理解し易くするために、例えば第１〜第４の４個のＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄのうち、基板本体（チップ搭載基材５）を厚さ方向に貫通して設けられている第１ＤＱ０端子接続用ヴィア端子１０ａ、第３ＤＱ０端子接続用ヴィア端子１０ｃ、および第４ＤＱ０端子接続用ヴィア端子１０ｄについては、それらの存在を示すために、ＤＱ０データ用端子２ａから外部端子接続用配線９までの電気的な接続に寄与していない箇所では、それらの端部（ヴィア・ランド）のみを図示してある。これは、第１〜第３のＣＳピン接続用ヴィア端子１０ｅ〜１０ｇ、第１〜第３のＣＫＥピン接続用ヴィア端子１０ｈ〜１０ｊ、およびＣＬＫピン接続用ヴィア端子１０ｋについても同様である。また、図１１において、図面を見易くするために、第１〜第４の各ＰＴＰ基板５ａ〜５ｄや、後述する各中間基材７は、それらの図示を省略している。
【００５６】
次に、中間基材７について説明する。以下の説明においては、中間基材７、層間接続用ヴィア端子１１、および層間接続用配線６を、前記第１〜第４の各ＰＴＰ基板５ａ〜５ｄ、各チップ接続用ヴィア端子１０、および各チップ接続用配線４と同様の流れで図示しつつ説明する。
【００５７】
中間基材７は、図１（ａ）および（ｂ）に示すように、前記第１〜第４の各ＰＴＰ基板５ａ〜５ｄの積層方向に沿って、それらと交互に複数枚配置される。本実施形態においては、第１〜第４の各層ごとに１枚ずつ、合計４枚の中間基材７が配置される。各中間基材７は、例えばガラスクロスに樹脂を含浸させたガラスエポキシ基板などから構成され、一種の絶縁基板として形成されている。また、これら各中間基材７の中央部には、図１（ａ）および（ｂ）に示すように、これら各中間基材７が各ＰＴＰ基板５ａ〜５ｄと交互に積層されて配置された際に、各中間基材７が各ＰＴＰ基板５ａ〜５ｄに搭載されているＭ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄと干渉し合うのを回避するための空穴、いわゆるチップ・キャビティ２１が１箇所ずつ形成されている。
【００５８】
また、各中間基材７には、それらを厚さ方向に貫通して設けられて、各チップ搭載基材５に搭載された各半導体チップ３の各信号用端子２に電気的に接続される複数個の層間接続用ヴィア端子１１が形成されている。各層間接続用ヴィア端子１１は、４枚の各中間基材７がそれぞれ隣接して配置される、第１〜第４の各ＰＴＰ基板５ａ〜５ｄに設けられている各チップ接続用ヴィア端子１０に対して１対１で対応するように、各チップ接続用ヴィア端子１０と同数個ずつ各中間基材７に形成されている。ただし、チップ接続用ヴィア端子１０の場合と同様に、ヴィア・ランドのみが形成された層間接続用ヴィア端子１１も形成されており、図４〜図７において、それらは白抜き一重丸で、またヴィアを備えたチップ接続用ヴィア端子１０は白抜き二重丸で、それぞれ示している。
【００５９】
また、各層間接続用ヴィア端子１１は、図１（ａ）および（ｂ）に示すように、各ＰＴＰ基板５ａ〜５ｄおよび基板７の積層方向に沿って、各チップ接続用ヴィア端子１０に対して一直線上に並ぶような所定の位置に形成されている。以上説明した構造からなる中間基材７は、一般にＩＶＨ（Interstitial Via Hall）基板７と称されている。以下の説明において、第１〜第４の各ＰＴＰ基板５ａ〜５ｄの積層方向に沿って、それらと交互に第１層〜第４層の各層に配置される各ＩＶＨ基板７を、それぞれ第１〜第４のＩＶＨ基板７ａ〜７ｄと称することとする。
【００６０】
以下の説明において、第１〜第４のＩＶＨ基板７ａ〜７ｄに設けられている各層間接続用ヴィア端子１１のうち、前述した第１ＰＴＰ基板５ａに設けられている第１〜第４の４個のＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄに対応する層間接続用ヴィア端子１１を、それぞれ第１〜第４のＤＱ０層間接続用ヴィア端子１１ａ〜１１ｄと称することとする。同様に、第１ＰＴＰ基板５ａに設けられている第１〜第３の３個のＣＳピン接続用ヴィア端子１０ｅ〜１０ｇに対応する層間接続用ヴィア端子１１を、それぞれ第１〜第３のＣＳピン層間接続用ヴィア端子１１ｅ〜１１ｇと称することとする。また、第１ＰＴＰ基板５ａに設けられている第１〜第３の３個のＣＫＥピン接続用ヴィア端子１０ｈ〜１０ｊに対応する層間接続用ヴィア端子１１を、それぞれ第１〜第３のＣＫＥピン層間接続用ヴィア端子１１ｈ〜１１ｊと称することとする。また、第１ＰＴＰ基板５ａに設けられている１個のＣＬＫピン接続用ヴィア端子１０ｋに対応する層間接続用ヴィア端子１１を、ＣＬＫピン層間接続用ヴィア端子１１ｋと称することとする。
【００６１】
なお、ＤＱ０層間接続用ヴィア端子１１ａ〜１１ｄは、第１〜第４のすべてのＩＶＨ基板７ａ〜７ｄを、それらの厚さ方向に沿って貫通して設けられていても構わない。ただし、本実施形態の半導体装置１の説明においては、各信号用端子２から外部端子接続用配線９までの電気的な接続に必要な箇所のみ、第１〜第４のすべてのＩＶＨ基板７ａ〜７ｄを、それらの厚さ方向に沿って貫通して設けられており、その接続に不必要な箇所には設けられていないものとする。すなわち、本実施形態の半導体装置１の説明をする際に参照する図１、図４〜図７、および図１１の各図においては、前述した各チップ接続用ヴィア端子１０と同様に、各信号用端子２から外部端子接続用配線９までの電気的な接続に寄与していない箇所では、それらの端部（ヴィア・ランド）が図示されている。これは、第１〜第３のＣＳピン層間接続用ヴィア端子１１ｅ〜１０ｇ、第１〜第３のＣＫＥピン層間接続用ヴィア端子１１ｈ〜１１ｊ、およびＣＬＫピン層間接続用ヴィア端子１１ｋについても同様である。一方、これらの層間接続用ヴィア端子１１が、第１〜第４のすべてのＩＶＨ基板７ａ〜７ｄを、それらの厚さ方向に沿って貫通して設けられると、半導体チップ３、チップ搭載基材５、および中間基材７の組で一単位として構成されるシステム・ブロックを複数積層する際に、その積層順に対しての制約を低減することが可能となる。また、前述したチップ接続用ヴィア端子１０と同様に、層間接続用ヴィア端子１１も、所望するメモリ構成に応じて、信号の種類ごとにその数を設定して構わない。
【００６２】
第１ＩＶＨ基板７ａにおいては、図４に示すように、第２ＤＱ０層間接続用ヴィア端子１１ｂと第３ＤＱ０層間接続用ヴィア端子１１ｃとが、層間接続用配線６のうちのＤＱ０層間接続用配線６ａによって電気的に接続されている。また、第２ＣＳピン層間接続用ヴィア端子１１ｆと第３ＣＳピン層間接続用ヴィア端子１１ｇとが、ＣＳピン層間接続用配線６ｂによって電気的に接続されている。また、第１ＣＫＥピン層間接続用ヴィア端子１１ｈと第２ＣＫＥピン層間接続用ヴィア端子１１ｉとが、ＣＫＥピン層間接続用配線６ｃによって電気的に接続されている。ＣＬＫピン接続用ヴィア端子１０ｋは１個しか設けられていないので、これに層間接続用配線６は接続されない。これは第１〜第４のＩＶＨ基板７ａ〜７ｄにおいて同じである。
【００６３】
第２ＩＶＨ基板７ｂにおいては、図５に示すように、第２ＤＱ０層間接続用ヴィア端子１１ｂと第４ＤＱ０層間接続用ヴィア端子１１ｄとが、ＤＱ０層間接続用配線６ａによって電気的に接続されている。また、第２ＣＳピン層間接続用ヴィア端子１１ｆと第３ＣＳピン層間接続用ヴィア端子１１ｇとが、ＣＳピン層間接続用配線６ｂによって電気的に接続されている。また、第１ＣＫＥピン層間接続用ヴィア端子１１ｈと第２ＣＫＥピン層間接続用ヴィア端子１１ｉとが、ＣＫＥピン層間接続用配線６ｃによって電気的に接続されている。
【００６４】
第３ＩＶＨ基板７ａにおいては、図６に示すように、第２ＤＱ０層間接続用ヴィア端子１１ｂと第１ＤＱ０層間接続用ヴィア端子１１ａとが、ＤＱ０層間接続用配線６ａによって電気的に接続されている。また、第２ＣＳピン層間接続用ヴィア端子１１ｆと第１ＣＳピン層間接続用ヴィア端子１１ｅとが、ＣＳピン層間接続用配線６ｂによって電気的に接続されている。また、第１ＣＫＥピン層間接続用ヴィア端子１１ｈと第３ＣＫＥピン層間接続用ヴィア端子１１ｊとが、ＣＫＥピン層間接続用配線６ｃによって電気的に接続されている。
【００６５】
第４ＩＶＨ基板７ａにおいては、図７に示すように、第２ＤＱ０層間接続用ヴィア端子１１ｂは、他のＤＱ０層間接続用ヴィア端子１１ａ，１１ｃ，１１ｄのいずれにも電気的に接続されていない。また、第２ＣＳピン層間接続用ヴィア端子１１ｆと第１ＣＳピン層間接続用ヴィア端子１１ｅとが、ＣＳピン層間接続用配線６ｂによって電気的に接続されている。また、第１ＣＫＥピン層間接続用ヴィア端子１１ｈと第３ＣＫＥピン層間接続用ヴィア端子１１ｊとが、ＣＫＥピン層間接続用配線６ｃによって電気的に接続されている。
【００６６】
以上説明したように構成されている第１〜第４の各ＩＶＨ基板７ａ〜７ｄを、図１（ａ）および（ｂ）に示すように、第１〜第４の各ＰＴＰ基板５ａ〜５ｄに対して、それらの積層方向に沿って交互に配置する。これにより、図１１に示すように、４層構造からなるＤＲＡＭモジュール１の主要部分が組み立てられる。この状態において、各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２は、図１（ａ）および（ｂ）中破線、あるいは一点鎖線で示すように、各層の各端子ごとに独立に、所定の配線状態で外部端子８まで電気的に接続される。
【００６７】
以下、図１２（ａ）〜（ｄ）を参照しつつ、第１〜第４の各層のＤＲＡＭチップ３ａ〜３ｄが有しているＤＱ０データ用端子２ａと、各層の第１〜第４のＰＴＰ基板５ａ〜５ｄおよび第１〜第４のＩＶＨ基板７ａ〜７ｄとを電気的に接続する配線パターンを簡潔に説明する。
【００６８】
図１２（ａ）〜（ｄ）は、それぞれ本実施形態のＤＲＡＭモジュール１の第１層〜第４層の構成を簡潔に示すものである。これら図１２（ａ）〜（ｄ）において、内側の二点鎖線はそれぞれ第１層〜第４層の各ＰＴＰ基板５ａ〜５ｄを示し、外側の二点鎖線はそれぞれ第１層〜第４層の各ＩＶＨ基板７ａ〜７ｄを示すものとする。また、図１２（ａ）〜（ｄ）において、各ＰＴＰ基板５ａ〜５ｄと各ＩＶＨ基板７ａ〜７ｄとは、第１〜第４のＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄと第１〜第４のＤＱ０層間接続用ヴィア端子１１ａ〜１１ｄとの間の配線状態が容易に理解できるように、互いにずらして図示してある。さらに、図１２（ａ）〜（ｄ）において、各ＤＱ０端子接続用ヴィア端子１０ａ〜１０ｄと各第１〜第４のＤＱ０層間接続用ヴィア端子１１ａ〜１１ｄとの間の積層方向に沿った電気的な接続は、それぞれ破線で示してある。
【００６９】
本実施形態のＤＲＡＭモジュール１においては、図１２（ａ）〜（ｄ）に示すように、第１〜第４の各層において、各層のＤＲＡＭチップ３ａ〜３ｄが有しているＤＱ０データ用端子２ａは、各層のＰＴＰ基板５ａ〜５ｄ上にすべて同一の配線パターンに形成されているＤＱ０端子接続用配線４ａを介して、すべて第２ＤＱ０端子接続用ヴィア端子１０ｂに電気的に接続されている。また、各層の第２ＤＱ０端子接続用ヴィア端子１０ｂは、積層方向に沿って連続するように設けられている第２ＤＱ０層間接続用ヴィア端子１１ｂに電気的に接続されている。これらに対して、各層の第２ＤＱ０層間接続用ヴィア端子１１ｂは、第４層を除いて、各層ごとに互いに異なる他のＤＱ０層間接続用ヴィア端子１１に電気的に接続されている。
【００７０】
具体的には、第１層の第２ＤＱ０層間接続用ヴィア端子１１ｂは、ＤＱ０層間接続用配線６ａを介して、第３ＤＱ０層間接続用ヴィア端子１１ｃに電気的に接続されている。また、第２層の第２ＤＱ０層間接続用ヴィア端子１１ｂは、ＤＱ０層間接続用配線６ａを介して、第４ＤＱ０層間接続用ヴィア端子１１ｄに電気的に接続されている。また、第３層の第２ＤＱ０層間接続用ヴィア端子１１ｂは、ＤＱ０層間接続用配線６ａを介して、第１ＤＱ０層間接続用ヴィア端子１１ａに電気的に接続されている。そして、第４層の第２ＤＱ０層間接続用ヴィア端子１１ｂだけは、ＤＱ０層間接続用配線６ａを介すことなく、そのまま図示しない外部端子８に向けて延出されている。
【００７１】
すなわち、第１層〜第４層の各ＩＶＨ基板７ａ〜７ｄにおいては、ＤＱ０層間接続用配線６ａの配線パターンが、各層ごとに異なった形状に形成されていることにより、第１層〜第４層の各ＰＴＰ基板５ａ〜５ｄ上に形成されているＤＱ０端子接続用配線４ａの配線パターンがすべて同一パターンに形成されていても、第１〜第４の各層のＤＲＡＭチップ３ａ〜３ｄが有しているＤＱ０データ用端子２ａをすべて互いに独立に別々の外部端子８に電気的に接続できる。
【００７２】
また、例えば、各信号用端子２のうち、各層のＣＳピン２ｂは、図１（ｂ）においてそれらの図示は省略するが、各層の第１〜第４の各ＩＶＨ基板７ａ〜７ｄに３個並べて配置されたように図示されている層間接続用ヴィア端子１１のうち、中央の層間接続用ヴィア端子１１に電気的に接続されている。これにより、各層のＣＳピン２ｂは、図１（ｂ）中破線、あるいは一点鎖線で示すように、第１層と第２層、および第３層と第４層との２組ずつに分けられてまとめられて、外部端子８に電気的に接続される構成となっている。これにより、本実施形態のＤＲＡＭモジュール１においては、前述したように、各ＤＲＡＭチップ３ａ〜３ｄの各ＣＳピン２ｂが、Ｍ１チップ３ａおよびＭ２チップ３ｂと、Ｍ３チップ３ｃおよびＭ４チップ３ｄとの２組ずつに分けられてまとめられて、それぞれＣＳ１端子１３ａ、およびＣＳ２端子１３ｂを介して外部端子８に電気的に接続される設定条件を満たした構成に形成されていることが分かる。本実施形態のＤＲＡＭモジュール１によれば、図１１に示すように、その他の各信号用端子２についても、前述したメモリ構成条件を満たすことができることが分かる。
【００７３】
また、本実施形態のＤＲＡＭモジュール１には、図１（ａ）および（ｂ）に示すように、その積層方向の一方の側である上側（表面側）に、図３に示すような構造からなる第０層基板としての表面基板２２が１枚設けられている。この表面基板２２は、図１（ａ）に示すように、絶縁材料から３層構造に形成されており、ＤＲＡＭモジュール１の短絡などを防止しているとともに、ＤＲＡＭモジュール１の内部構造、特に４個のＤＲＡＭチップ３ａ〜３ｄを外部から与えられる衝撃から保護する役割を兼ねている。
【００７４】
また、本実施形態のＤＲＡＭモジュール１には、その積層方向の他方の側である下側（裏面側）に、第５層基板としての電源グランド基板２３、および第６層基板としてのボール・レイヤー基板２４がそれぞれ１枚ずつ設けられている。電源グランド基板２３には、図８に示すように、前述した各チップ接続用配線４および各層間接続用配線６よりも表面積が極めて広く形成されている複数本の電源グランド用配線２５が、それぞれ所定の配線パターン形成されている。また、電源グランド基板２３には、図１（ａ）および（ｂ）に示すように、それらを厚さ方向に貫通して設けられるとともに、前述した各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２を後述する外部端子接続用配線９に電気的に接続する電源グランド基板ヴィア端子２６が複数個、本実施形態においては前述した各チップ接続用ヴィア端子１０や各層間接続用ヴィア端子１１と略同数個設けられている。各電源グランド用配線２５は、各チップ接続用配線４および各層間接続用配線６よりも表面積が極めて広く形成されていることにより、ＤＲＡＭモジュール１の内部に生じる電気的ノイズを効果的に抑制または除去できる。
【００７５】
なお、Ｍ１〜Ｍ４の各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２のうち、電源グランド基板ヴィア端子２６を介して電源グランド用配線２５に電気的に接続されているもの以外の信号用端子２は、単に電源グランド基板ヴィア端子２６のみに接続されることによって、積層方向に沿った通電経路が確保されている。
【００７６】
ボール・レイヤー基板２４には、図９に示すように、各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２を、所定の配線状態で外部端子８に電気的に接続する複数本の外部端子接続用配線９が、それぞれ所定の配線パターンで形成されている。また、ボール・レイヤー基板２４には、図１（ａ）および（ｂ）に示すように、それらを厚さ方向に貫通して設けられるとともに、各外部端子接続用配線９に電気的に接続されて形成されていることにより、前述した各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２を後述する外部端子８に電気的に接続する外部端子接続用ヴィア端子２７が複数個、本実施形態においては前述した各チップ接続用ヴィア端子１０や各層間接続用ヴィア端子１１と略同数個設けられている。これらの各外部端子接続用配線９は、図１（ａ）に示すように、ボール・レイヤー基板２４の裏面側に複数個（図１（ａ）においては１個のみ図示する。）設けられている外部端子８に電気的に接続されている。各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２は、例えば図１１に示すように、ＤＲＡＭモジュール１の内部において所定の配線状態に設定されて、各外部端子８に電気的に接続される。
【００７７】
なお、図１、図１１、および図１２において、図示されている半導体チップ３の形状が異なっているが、これは各図が示す本実施形態の特徴をより理解し易くするために意図的に異なる形状に描いたためであって、本発明の要旨に何ら不都合な影響を及ぼすものではない。本発明を実施するに際し、半導体チップ３としては様々な種類、形状、および構造のものを使用することができる。また同様に、従来技術の説明も含めて、本明細書の内容を説明する際に用いた図１、および図１２〜図１４の各図において、各チップ搭載基材５に搭載する各半導体チップ３の向きや姿勢、ならびにこれら各チップ搭載基材５および各半導体チップ３に対する各中間基材７の向きや姿勢も、前記各図に示されている通りの状態には限られない。本発明の要旨に不都合な影響を及ぼすものでない限り、本発明を実施するに際し、様々な向きや姿勢を取り得ることができる。
【００７８】
次に、このＤＲＡＭモジュール１の製造工程の一例の概略を具体的に説明する。まず第１〜第４の各ＰＴＰ基板５ａ〜５ｄの上に、それぞれに対応するＭ１〜Ｍ２の各ＤＲＡＭチップ３ａ〜３ｄを、フリップ・チップ法などを用いて搭載する。次に、チップ搭載済みの各ＰＴＰ基板５ａ〜５ｄと、それらに対応する第１〜第４の各ＩＶＨ基板７ａ〜７ｄとを、それらの厚さ方向に沿って交互に積層する。続けて、それら積層済みの各ＰＴＰ基板５ａ〜５ｄおよび各ＩＶＨ基板７ａ〜７ｄを、その積層方向両側から表面基板２２と、電源グランド基板２３およびボール・レイヤー基板２４とを用いて挟み、各ＰＴＰ基板５ａ〜５ｄ、各ＩＶＨ基板７ａ〜７ｄ、表面基板２２、電源グランド基板２３、ボール・レイヤー基板２４のそれぞれに付されている位置合わせ用の印３０が積層方向において一致するように重ね合わせる。この際、表面基板２２、各ＰＴＰ基板５ａ〜５ｄ、各ＩＶＨ基板７ａ〜７ｄ、電源グランド基板２３、およびボール・レイヤー基板２４の各基板の間に、適宜接着剤などを設けても構わない。その後、それら重ね合わせ済みの各ＰＴＰ基板５ａ〜５ｄ、各ＩＶＨ基板７ａ〜７ｄ、表面基板２２、電源グランド基板２３、ボール・レイヤー基板２４を、それらの積層方向に沿って圧着することにより、ＤＲＡＭモジュール１を製造する。
【００７９】
以上説明した本発明の一実施形態に係る半導体装置１によれば、各ＤＲＡＭチップ３ａ〜３ｄの各信号用端子２の積層方向に沿った通電経路を、各ＩＶＨ基板７ａ〜７ｄに形成されている層間接続用配線６によって、各信号用端子２ごとに、また、各層の各ＤＲＡＭチップ３ａ〜３ｄごとに所定の経路に設定できるので、チップ搭載基材５の配線パターンをすべて同一パターンにできる。したがって、搭載する半導体チップ３の個数や、メモリ構成に応じて、各ＰＴＰ基板５ａ〜５ｄに形成されているチップ接続用配線４の配線パターンを同一パターンに保持したまま、それらに対して交互に配置される各ＩＶＨ基板７ａ〜７ｄの層間接続用配線６の配線パターンを変更することで対応可能である。これにより、半導体装置１の各信号用端子２同士の電気的な接続状態、あるいは各信号用端子２と外部端子８との間の電気的な接続状態（通電経路）を適宜、選択的に適正な状態に切り換えるように設定できる。したがって、本発明の半導体装置１によれば、チップ搭載基材５の配線パターンを各層ごとに異なったパターンに形成することなく、中間基材７の配線パターンを変更したり、他の配線パターンの中間基材７に交換したり、あるいは異なる配線パターンの中間基材７を組み合わせて使用したりするだけで、様々な構成や機能を有する半導体装置１として形成可能である。
【００８０】
このような特徴を有する本発明の半導体装置１によれば、安価で容易に製造できる多層構造からなる半導体装置を提供できる。以下、その理由の一つの具体例を簡潔に述べる。
【００８１】
前述した従来の技術に係るマルチ・チップ・パッケージ１０１全体の製造工程において、設計および形成しなければならない配線パターンは、第１〜第４の各中間基板１０３ａ〜１０３ｄに共通したものを１種類と、第１〜第４の各チップ搭載基板１０４ａ〜１０４ｄごとにそれぞれ１種類ずつ、の合計５種類である。また、前述したように、従来の技術に係るマルチ・チップ・パッケージ１０１を図示した図１３において、第１〜第４層の各システム・ブロック１０２ａ〜１０２ｄの第１〜第４の各中間基板１０３ａ〜１０３ｄの上に、メモリ・チップ１０５がそれぞれ１個ずつ搭載された第１〜第４の各チップ搭載基板１０４ａ〜１０４ｄを、それぞれ例えば２００枚ずつ設けるとする。この場合、１個のマルチ・チップ・パッケージ１０１を製造するに際して、互いに異なる配線パターンが形成されたチップ搭載基板１０４ａ〜１０４ｄをそれぞれ２００枚ずつ、各層間で互いに混じり合わないように管理しつつ、同一の配線パターンが形成された４枚の中間基板１０３ａ〜１０３ｄの上に、各層ごとに分類して搭載しなければならない。
【００８２】
これに対して、同じ４層構造からなる、本発明に係るＤＲＡＭモジュール１およびその製造方法においては、第１〜第４の各ＰＴＰ基板５ａ〜５ｄのすべてに共通の配線パターンを１種類と、第１〜第４の各ＩＶＨ基板７ａ〜７ｄごとに異なる配線パターンを４種類、の合計５種類の配線パターンを形成する。つまり、配線パターンの種類の数だけでは、従来技術のマルチ・チップ・パッケージ１０１と同じである。
【００８３】
ここで、このＤＲＡＭモジュール１において、第１〜第４の各ＩＶＨ基板７ａ〜７ｄに対応する（積層される）、半導体チップ３を搭載済みの第１〜第４の各ＰＴＰ基板５ａ〜５ｄの枚数を、従来技術のマルチ・チップ・パッケージ１０１と同様に２００枚ずつとする。すると、従来技術のマルチ・チップ・パッケージ１０１を製造する際においては、互いに異なる配線パターンが形成されたチップ搭載基板１０４ａ〜１０４ｄをそれぞれ２００枚ずつ、各層間で互いに混じり合わないように管理しつつ、同一の配線パターンが形成された４枚の中間基板１０３ａ〜１０３ｄの上に、各層ごとに分類して搭載しなければならなかったはずである、合計８００枚の本実施形態の半導体チップ３を搭載済みの各ＰＴＰ基板５ａ〜５ｄを、本発明においては、第１〜第４の各層ごとに管理する必要がない。この結果、各ＩＶＨ基板７ａ〜７ｄに対する各ＰＴＰ基板５ａ〜５ｄの搭載の誤りによる不良品の発生率を極めて効果的に低減して、ＤＲＡＭモジュール１の製造過程における歩留まりを極めて効果的に向上できるとともに、製造工程における作業も簡素化できる。したがって、ＤＲＡＭモジュール１の生産効率を飛躍的に向上できるとともに、その製造を容易に行うことができる。
【００８４】
また、従来技術のマルチ・チップ・パッケージ１０１において、２００枚ずつ４種類作る必要があった合計８００枚のチップ搭載基板１０４ａ〜１０４ｄを、本発明においては、合計８００枚の第１〜第４の各ＰＴＰ基板５ａ〜５ｄのすべてについて、同一パターンの配線を形成すればよい。この結果、ＤＲＡＭモジュール１の１個当たりの製造コストを極めて効果的に低減できる。
【００８５】
以上説明した本発明の半導体装置１の効果は、その積層数や搭載される半導体チップ３の数が多くなれば多くなる程、より効果的である。
【００８６】
なお、本発明に係る半導体装置は、前述した一つの実施の形態には制約されない。本発明の主旨を逸脱しない範囲において、本発明に係る半導体装置の構成の一部を、種々様々な状態に組み合わせて設定できる。
【００８７】
例えば、搭載される半導体チップ３の性能、種類、機能、形状、および構成や、チップ搭載基材５および中間基材７の積層数や、中間基材７に対するチップ搭載基材５の搭載枚数や、チップ搭載基材５に対する半導体チップ３の搭載枚数および搭載方法や、半導体チップ３、チップ搭載基材５、および中間基材７のそれぞれの間における配線パターン、ひいては半導体装置１全体（回路全体）の配線パターンや、あるいは半導体装置１全体の内部構成などは、所望する半導体装置１の性能や機能などに応じて、適宜、適正に設計して製造できる。
【００８８】
また、例えば、１個の半導体装置１の内部にロジック・チップとメモリ・チップとを混在させて搭載したり、１枚のチップ搭載基材５に対して２枚の中間基材７を重ね合わせて積層したり、本来必要な枚数の中間基材７以外に、半導体装置１全体の機能に干渉しない配線が形成された、いわゆるダミーの中間基材７を配置して、このダミー用中間基材７をヒューズとして機能させたり、あるいはこのダミー用中間基材７から、ロジック・チップが搭載された他のロジック・ボードに配線を接続したりするなど、種々様々な状態に組み合わせて設定できる。
【００８９】
【発明の効果】
本発明に係る半導体装置によれば、各チップ搭載基板に形成されているチップ接続用配線の配線パターンの種類を低減させたり、あるいは同一化させたりできる。したがって、本発明に係る半導体装置は安価であるとともに、その製造が容易である。
【００９０】
また、本発明に係る半導体装置を実施するにあたり、半導体装置をより無駄のない内部構造（内部構成）に設計して製造することができる。したがって、本発明に係る半導体装置は、より安価、かつ、より容易に製造できる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の一実施形態に係る半導体装置の半導体チップおよびデータ・ピンの付近を示す断面図。
（ｂ）は、本発明の一実施形態に係る半導体装置のチップ・セレクタ・ピンの付近を示す断面図。
【図２】図１の半導体装置が備えるチップ搭載基板をチップ接続用配線が形成されている側から臨んで示す平面図。
【図３】図１の半導体装置が備える表面基板を下方から臨んで示す平面図。
【図４】図１の半導体装置が備える第１中間基板を層間接続用配線が形成されている側から臨んで示す平面図。
【図５】図１の半導体装置が備える第２中間基板を層間接続用配線が形成されている側から臨んで示す平面図。
【図６】図１の半導体装置が備える第３中間基板を層間接続用配線が形成されている側から臨んで示す平面図。
【図７】図１の半導体装置が備える第４中間基板を層間接続用配線が形成されている側から臨んで示す平面図。
【図８】図１の半導体装置が備える電源グランド基板を電源グランド用配線が形成されている側から臨んで示す平面図。
【図９】図１の半導体装置が備えるボール・レイヤー基板を外部端子接続用配線が形成されている側から臨んで示す平面図。
【図１０】図１の半導体装置が備えるメモリ・チップの全体の構成を模式的に示すブロック図。
【図１１】図１の半導体装置が備える各メモリ・チップが有している各信号用端子の配線状態を簡略して示す斜視図。
【図１２】（ａ）は、図１の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第１中間基板の接続状態を簡略化して示す平面図。
（ｂ）は、図１の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第２中間基板の接続状態を簡略化して示す平面図。
（ｃ）は、図１の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第３中間基板の接続状態を簡略化して示す平面図。
（ｄ）は、図１の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第４中間基板の接続状態を簡略化して示す平面図。
【図１３】従来の技術に係る多層構造の半導体装置である、積層半導体パッケージを組み立て前の状態で各層ごとに分解して示す平面図。
【図１４】（ａ）は、図１３の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第１中間基板の接続状態を簡略化して示す平面図。
（ｂ）は、図１３の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第２中間基板の接続状態を簡略化して示す平面図。
（ｃ）は、図１３の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第３中間基板の接続状態を簡略化して示す平面図。
（ｄ）は、図１３の半導体装置が備えるメモリ・チップ、チップ搭載基板、および第４中間基板の接続状態を簡略化して示す平面図。
【符号の説明】
１…ＤＲＡＭモジュール（半導体装置）
２，２ａ〜２ｇ…信号用端子
３，３ａ〜３ｄ…ＤＲＡＭチップ（メモリ・チップ、半導体チップ）
４，４ａ〜４ｄ…チップ接続用配線
５，５ａ〜５ｄ…ＰＴＰ基板（チップ搭載基板）
６，６ａ〜６ｃ…層間接続用配線
７，７ａ〜７ｄ…ＩＶＨ基板（中間基板）
８…外部端子
９…外部端子接続用配線
１０，１０ａ〜１０ｋ…チップ接続用ヴィア端子
１１，１０ａ〜１１ｋ…層間接続用ヴィア端子
Claims (7)
- 複数本の信号用端子を有する複数個の半導体チップと、
これら各半導体チップがそれぞれ１個ずつ以上搭載されるとともに、搭載された前記各半導体チップの前記各信号用端子に電気的に接続される複数本のチップ接続用配線およびチップ接続用ヴィア端子が形成されており、かつ、厚さ方向に沿って２層以上に積層される複数枚のチップ搭載基板と、
これら各チップ搭載基板に対して交互に配置されるとともに、隣接する前記各チップ搭載基板の前記各チップ接続用配線に電気的に接続される複数本の層間接続用配線および層間接続用ヴィア端子が形成されている複数枚の中間基板と、
を具備してなり、前記各チップ接続用配線は前記各チップ搭載基板について同一パターンに形成されているとともに前記各層間接続用配線は前記各中間基板のうち少なくとも２枚の中間基板について互いに異なるパターンに形成されており、また互いに隣接し合う前記各チップ搭載基板の前記各チップ接続用配線と前記各中間基板の前記各層間接続用配線とは前記各チップ接続用ヴィア端子または前記各層間接続用ヴィア端子を介して間接的かつ電気的に接続されており、また異なる層に配置された前記各中間基板の前記各層間接続用配線同士は、前記各中間基板の前記各層間接続用ヴィア端子および前記各中間基板の間に配置された前記各チップ搭載基板の前記各チップ接続用ヴィア端子を介して間接的かつ電気的に接続され、さらに前記各層間接続用配線は、前記各チップ搭載基板にそれぞれ搭載された前記各半導体チップ間における前記各信号用端子同士の電気的な接続状態、および複数個の所定の外部端子へ電気的に接続されている複数本の外部端子接続用配線と前記各信号用端子との電気的な接続状態の少なくとも一方を、切り換え可能にパターン形成されていること、を特徴とする半導体装置。 - 前記各層間接続用配線は前記各中間基板ごとにそれぞれ異なるパターンに形成されていることを特徴とする請求項１に記載の半導体装置。
- 複数本の信号用端子を有する半導体チップが１個ずつ以上搭載されるとともに、搭載された前記各半導体チップの前記各信号用端子に電気的に接続される複数本のチップ接続用配線およびチップ接続用ヴィア端子が同一パターンに形成されており、かつ、厚さ方向に沿って積層される２枚のチップ搭載基板と、
これら２枚のチップ搭載基板の間に配置されるとともに、隣接する前記各チップ搭載基板の前記各チップ接続用配線に電気的に接続される複数本の層間接続用配線および層間接続用ヴィア端子が、所定の配線パターンで形成されている第１の中間基板と、
この第１の中間基板と併せて、前記各チップ搭載基板に対して交互に積層されるように配置されるとともに、隣接する前記チップ搭載基板の前記チップ接続用配線に電気的に接続される複数本の層間接続用配線および層間接続用ヴィア端子が、前記第１の中間基板に形成されている前記各層間接続用配線および前記各層間接続用ヴィア端子とは異なる配線パターンで形成されている第２の中間基板と、
を具備してなり、互いに隣接し合う前記各チップ搭載基板の前記各チップ接続用配線と前記第１および第２の各中間基板の前記各層間接続用配線とは前記各チップ接続用ヴィア端子または前記各層間接続用ヴィア端子を介して間接的かつ電気的に接続されており、また前記第１の中間基板の前記各層間接続用配線と前記第２の中間基板の前記各層間接続用配線とは、前記第１の中間基板と前記第２の中間基板との間に配置された前記チップ搭載基板の前記各チップ接続用配線および前記各層間接続用ヴィア端子を介して間接的かつ電気的に接続されていること、を特徴とする半導体装置。 - 前記第１の中間基板に形成されている前記各層間接続用配線、および前記第２の中間基板に形成されている前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップの前記各信号用端子の通電経路を積層方向においてそれぞれ異なる経路に設定可能に、それぞれ異なる配線パターンに形成されていることを特徴とする請求項３に記載の半導体装置。
- 前記第１の中間基板に形成されている前記各層間接続用配線、および前記第２の中間基板に形成されている前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップ間における前記各信号用端子同士の電気的な接続状態、および複数個の所定の外部端子へ電気的に接続されている複数本の外部端子接続用配線と前記各信号用端子との電気的な接続状態の少なくとも一方を前記各中間基板において切り換え可能に、それぞれ異なる配線パターンに形成されていることを特徴とする請求項３または４に記載の半導体装置。
- 前記各半導体チップは、メモリ・チップであることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
- 前記各層間接続用配線は、前記各メモリ・チップが有している前記各信号用端子のうちのデータ用端子を、互いに独立して複数の外部端子接続用配線に電気的に接続するように形成されていることを特徴とする請求項６に記載の半導体装置。
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