JP2002368185A5 - - Google Patents

Claims (12)

1. 複数本の信号用端子を有する複数個の半導体チップと、
   これら各半導体チップがそれぞれ１個ずつ以上搭載されるとともに、搭載された前記各半導体チップの前記各信号用端子に電気的に接続される複数本のチップ接続用配線が形成されており、かつ、厚さ方向に沿って２層以上に積層される複数枚のチップ搭載基板と、
   これら各チップ搭載基板に対して交互に配置されるとともに、隣接する前記各チップ搭載基板の前記各チップ接続用配線に電気的に接続される複数本の層間接続用配線が形成されている複数枚の中間基板と、
   を具備し、前記各チップ接続用配線は、前記各チップ搭載基板について実質的に同一パターンに形成されているとともに、前記各層間接続用配線は、前記各チップ搭載基板にそれぞれ搭載された前記各半導体チップ間における前記各信号用端子同士の電気的な接続状態、および複数個の所定の外部端子へ電気的に接続されている複数本の外部端子接続用配線と前記各信号用端子との電気的な接続状態の少なくとも一方を、切り換え可能にパターン形成されていることを特徴とする半導体装置。
2. 複数本の信号用端子を有する複数個の半導体チップと、
   これら各半導体チップがそれぞれ１個ずつ以上搭載されるとともに、厚さ方向に沿って２層以上に積層される複数枚のチップ搭載基材と、
   これら各チップ搭載基材にそれらの厚さ方向に貫通して設けられる複数個のチップ接続用ヴィア端子と、
   前記各チップ搭載基材に形成され、前記各チップ搭載基材に搭載された前記半導体チップの前記各信号用端子に電気的に接続される複数本のチップ接続用配線と、
   前記各チップ搭載基材の積層方向に沿って、前記各チップ搭載基材と交互に配置される複数枚の中間基材と、
   これら各中間基材をそれらの厚さ方向に貫通して設けられて、一方の側に隣接する前記チップ搭載基材の前記各チップ接続用配線に電気的に接続される複数個の層間接続用ヴィア端子と、
   これら各層間接続用ヴィア端子と、他方の側に隣接する前記チップ搭載基材の所定のチップ接続用ヴィア端子とを電気的に接続するように、各層ごとに所定のパターンで前記各中間基材に形成された複数本の層間接続用配線と、
   を具備することを特徴とする半導体装置。
3. 前記各チップ接続用ヴィア端子および前記各チップ接続用配線は、前記各チップ搭載基材について実質的に同一パターンに形成されていることを特徴とする請求項２に記載の半導体装置。
4. 前記各中間基材をそれらの厚さ方向に貫通して設けられて、前記各チップ接続用ヴィア端子の対応するもの同士を厚さ方向に電気的に接続する複数個の層間接続用ヴィア端子をさらに具備することを特徴とする請求項２または３に記載の半導体装置。
5. 複数本の信号用端子を有する半導体チップが１個ずつ以上搭載されるとともに、搭載された前記各半導体チップの前記各信号用端子に電気的に接続される複数本のチップ接続用配線が実質的に同一パターンに形成されており、かつ、厚さ方向に沿って積層される２枚のチップ搭載基板と、
   これら２枚のチップ搭載基板の間に配置されるとともに、隣接する前記各チップ搭載基板の前記各チップ接続用配線に電気的に接続される複数本の層間接続用配線が、所定の配線パターンで形成されている第１の中間基板と、
   この第１の中間基板と併せて、前記各チップ搭載基板に対して交互に積層されるように配置されるとともに、隣接する前記チップ搭載基板の前記チップ接続用配線に電気的に接 続される複数本の層間接続用配線が、前記第１の中間基板に形成されている層間接続用配線とは異なる配線パターンで形成されている第２の中間基板と、
   を具備することを特徴とする半導体装置。
6. 前記第１の中間基板に形成されている前記各層間接続用配線、および前記第２の中間基板に形成されている前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップの前記各信号用端子の通電経路を積層方向においてそれぞれ異なる経路に設定可能に、それぞれ異なる配線パターンに形成されていることを特徴とする請求項５に記載の半導体装置。
7. 前記第１の中間基板に形成されている前記各層間接続用配線、および前記第２の中間基板に形成されている前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップ間における前記各信号用端子同士の電気的な接続状態、および複数個の所定の外部端子へ電気的に接続されている複数本の外部端子接続用配線と前記各信号用端子との電気的な接続状態の少なくとも一方を前記各中間基板において切り換え可能に、それぞれ異なる配線パターンに形成されていることを特徴とする請求項５または６に記載の半導体装置。
8. 複数本の信号用端子を有する半導体チップが１個ずつ以上搭載されるとともに、搭載された前記各半導体チップの前記各信号用端子に電気的に接続される複数本のチップ接続用配線が実質的に同一パターンに形成されており、かつ、厚さ方向に沿って積層される２枚のチップ搭載基板と、
   これら２枚のチップ搭載基板の間に配置されるとともに、隣接する前記各チップ搭載基板の前記各チップ接続用配線に電気的に接続される複数本の層間接続用配線が、所定の配線パターンで形成されている１枚の中間基板と、
   を具備することを特徴とする半導体装置。
9. 前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップの前記各信号用端子の通電経路を積層方向においてそれぞれ異なる経路に設定可能な配線パターンに形成されていることを特徴とする請求項８に記載の半導体装置。
10. 前記各層間接続用配線は、前記各チップ搭載基板に搭載された前記各半導体チップ間における前記各信号用端子同士の電気的な接続状態、および複数個の所定の外部端子へ電気的に接続されている複数本の外部端子接続用配線と前記各信号用端子との電気的な接続状態の少なくとも一方を、前記中間基板において切り換え可能な配線パターンに形成されていることを特徴とする請求項８または９に記載の半導体装置。
11. 前記各半導体チップは、メモリ・チップであることを特徴とする請求項１〜１０のうちのいずれかに記載の半導体装置。
12. 前記各層間接続用配線は、前記各メモリ・チップが有している前記各信号用端子のうちのデータ用端子を、互いに独立して複数の外部端子接続用配線に電気的に接続するように形成されていることを特徴とする請求項１１に記載の半導体装置。