KR20000011420U - 적층형 반도체 패키지 - Google Patents
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Abstract
본 고안은 적층형 반도체 패키지에 관한 것으로, 회로 패턴들이 형성된 제 1서브스트레이트와, 이 제 1서브스트레이트의 상면에 제 1서브스트레이와 도통되도록 부착되며 중앙에 캐비티가 형성된 제 2서브스트레이트와, 상기 제 1서브스트레이트의 상면에 부착되는 제 1반도체 칩과, 상기 제 2서브스트레이트의 캐비티 상면에 부착되는 제 2반도체 칩과, 상기 제 1반도체 칩의 칩패드와 제 1서브스트레이트의 패턴 및 제 2반도체 칩의 칩패드와 제 2서브스트레이트의 패턴을 각각 전기적으로 연결하는 골드와이어와, 상기 제 1, 2반도체 칩과 골드와이어를 보호하기 위해 그 외부를 에폭시 수지로 감싸는 몰딩부와, 상기 제 1서브스트레이트의 저면에 부착되어 외부 연결단자를 이루는 다수개의 솔더볼로 구성되어 단일 칩을 가지는 패키지와 비교할 때 적층 형태를 이룰 수 있으므로 실장 면적을 증가시키지 않으면서도 고집적화를 이룰 수 있다.
Description
본 고안은 반도체 패키지에 관한 것으로, 특히 반도체 칩을 복수개 적층할 수 있도록 함으로써 동일한 실장 면적을 가지면서 고집적화에 기여할 수 있도록 한 적층형 반도체 패키지에 관한 것이다.
도 1은 종래 기술에 의한 볼 그리드 어레이 패키지를 보인 것으로, 이에 도시한 바와 같이 종래 반도체 패키지는 회로 패턴들이 형성된 서브스트레이트(1)의 상면에 반도체 칩(2)을 부착하고, 상기 서브스트레이트(1)의 상면에 형성된 패턴과 반도체 칩(2)의 칩패드(미도시)를 골드와이어(3)로 전기적으로 연결하며, 상기 반도체 칩(2)과 골드와이어(3)를 보호하기 위해 그 외부에 에폭시 수지를 주입하여 밀봉부(4)를 형성하고, 인쇄회로기판에 실장하도록 상기 서브스트레이트(1)의 저면에 외부 연결단자를 이루는 솔더볼(5)을 상기 패턴에 연결되도록 다수개 부착하여 제조된다.
이와 같은 패키지는 주어진 면적에서 다핀을 실현할 수 있기 때문에 널리 사용되고 있으며, 외부 단자로 사용되는 솔더볼(5)의 길이가 짧아서 외부 충격으로부터 휨 발생이 방지되고, 전기적인 신호의 전달이 용이하며, 아울러 패키지를 인쇄회로기판에 실장시 노(Furnace)에서 일시에 리플로우(Reflow)시켜서 실장함으로써 실장 시간이 단축되는 장점이 있지만, 고집적화를 구현하는데는 한계가 발생하게 된다.
따라서, 도 2에 도시한 바와 같이 상기 서브스트레이트(1)의 상면에 반도체 칩(2)(2')을 2차원적 평면구조를 가지도록 복수개 부착하여 멀티 칩을 구현함으로써 고집적화를 이룰 수도 있다.
그러나, 상기와 같은 종래 기술은 단일 패키지상에 복수개의 칩(2)(2')을 부착하기 위해서 2차원적 평면구조를 가지기 때문에 도 1에 도시한 바와 같이 단일 칩(2)을 부착할 때보다 패키지의 크기가 커져 실장 면적이 증가되는 문제점이 있었다.
본 고안은 이러한 문제점을 해결하기 위한 것으로, 실장 면적을 증가시키지 않으면서도 고집적화를 이룰 수 있는 적층형 반도체 패키지를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 의한 볼 그리드 어레이 패키지를 보인 종단면도.
도 2는 종래 기술에 의한 멀티칩 볼그리드 어레이 패키지를 보인 종단면도.
도 3은 본 고안에 의한 볼 그리드 어레이 패키지를 보인 종단면도.
도 4는 본 고안의 다른 실시예를 보인 종단면도.
도 5는 본 고안의 또다른 실시예를 보인 종단면도.
** 도면의 주요부분에 대한 부호의 설명 **
11,11' ; 서브스트레이트 11a,11'a ; 패턴
12,12' ; 반도체 칩 13,13' ; 골드와이어
14 ; 밀봉부 15 ; 솔더볼
상기와 같은 목적을 달성하기 위하여 회로 패턴들이 형성된 제 1서브스트레이트와, 이 제 1서브스트레이트의 상면에 제 1서브스트레이와 도통되도록 부착되며 중앙에 캐비티가 형성된 제 2서브스트레이트와, 상기 제 1서브스트레이트의 상면에 부착되는 제 1반도체 칩과, 상기 제 2서브스트레이트의 캐비티 상면에 부착되는 제 2반도체 칩과, 상기 제 1반도체 칩의 칩패드와 제 1서브스트레이트의 패턴 및 제 2반도체 칩의 칩패드와 제 2서브스트레이트의 패턴을 각각 전기적으로 연결하는 골드와이어와, 상기 제 1, 2반도체 칩과 골드와이어를 보호하기 위해 그 외부를 에폭시 수지로 감싸는 밀봉부와, 상기 제 1서브스트레이트의 저면에 부착되어 외부 연결단자를 이루는 다수개의 솔더볼로 구성되는 것을 특징으로 하는 적층형 반도체 패키지가 제공된다.
이하, 본 고안에 의한 적층형 반도체 패키지를 첨부도면에 도시한 실시예에 따라 설명하면 다음과 같다.
본 고안의 반도체 패키지는 도 3에 도시한 바와 같이, 회로 패턴(11a)이 형성된 제 1서브스트레이트(11)와, 이 제 1서브스트레이트(11)의 상면에 부착되며 중앙에 반도체 칩이 관통 삽입되도록 캐비티가 형성됨과 아울러 회로 패턴(11'a)이 형성된 제 2서브스트레이트(11')와, 상기 제 2서브스트레이트(11')의 캐비티를 관통하여 상기 제 1서브스트레이트(11)의 상면에 부착되는 제 1반도체 칩(12)과, 상기 제 2서브스트레이트(11')의 상면에 부착되는 제 2반도체 칩(12')과, 상기 제 1반도체 칩(12)의 칩패드(미도시)와 제 1서브스트레이트(11)의 패턴(11a) 및 제 2반도체 칩(12')의 칩패드와 제 2서브스트레이트(11')의 패턴(11'a)을 각각 전기적으로 연결하는 골드와이어(13)(13')와, 상기 제 1, 2반도체 칩(12)(12')과 골드와이어(13)(13')를 보호하기 위해 그 외부를 에폭시 수지로 감싸는 밀봉부(14)와, 상기 제 1서브스트레이트(11)의 저면에 부착되어 외부 연결단자를 이루는 다수개의 솔더볼(15)로 구성된다.
그리고 상기 제 2서브스트레이트(11')에는 비아홀(11'b)을 형성하고, 이 비아홀(11'b)에 전도성 물질인 솔더 페이스트를 충진시켜 상기 제 1서브스트레이트(11)의 패턴(11a)과 전기적으로 연결되도록 한다.
이와 같은 반도체 패키지의 제조방법을 설명하면 다음과 같다.
우선, 제 1서브스트레이트(11)의 상면에 중앙에 소정 넓이의 캐비티를 가지는 제 2서브스트레이트(11')를 비전도성 접착제를 이용하여 부착하고, 상기 제 2서브스트레이트(11')의 캐비티를 관통하여 제 1서브스트레이트(11)의 상면에 제 1반도체 칩(12)을 부착하며, 상기 제 2서브스트레이트(11')의 캐비티 상면에 상기 캐비티의 면적보다 큰 면적을 가지는 제 2반도체 칩(12')을 부착하는 다이본딩 공정을 진행한다.
그후, 상기 제 1서브스트레이트(11)의 패턴(11a)과 제 1반도체 칩(12)의 칩패드를 골드와이어(13)를 이용하여 전기적으로 연결하고, 또한 제 2반도체 칩(12')의 칩패드와 제 2서브스트레이트(11')의 패턴(11'a)을 골드와이어(13')로 연결하는 와이어본딩 공정을 진행한다.
다음으로는 상기 각각의 반도체 칩(12)(12')과 골드와이어(13)(13')를 외부로부터 보호하기 위해 에폭시 수지로 밀봉하는 인캡슐레이션(Encapsulation) 공정을 수행하며, 마지막으로 상기 제 1서브스트레이트(11)의 패턴과 연결되어 외부 연결단자를 이루도록 그 저면에 다수개의 솔더볼(15)을 부착하는 볼마운팅 공정을 진행한다.
이와 같이 제조된 반도체 패키지는 단일 칩을 가지는 패키지와 비교할 때 동일한 실장 면적을 가지면서도 칩을 수직 적층할 수 있으므로 고집적화를 이룰 수 있게 된다.
한편, 본 고안의 반도체 패키지는 도 4에 도시한 바와 같이 상기 제 2서브스트레이트(11')의 상면에 캐비티를 갖는 제 3서브스트레이트(11")를 부착하고, 상기 제 3서브스트레이트(11")의 상면에 제 3반도체 칩을 본딩하는 방식으로 계속적으로 반도체 칩을 적층할 수도 있으며, 또는 도 5에 도시한 바와 같이 상기 제 3서브스트레이트(11")의 상면에 솔더볼(15)을 부착하여 인쇄회로기판에 실장하고 제 1서브스트레이트의 위치에 방열판(16)을 설치하여 칩(12)(12')에서 발생되는 고열을 용이하게 외부로 방출할 수도 있다.
이상에서 설명한 바와 같이, 본 고안에 의한 적층형 반도체 패키지는 단일 칩을 가지는 패키지와 비교할 때 적층 형태를 이룰 수 있으므로 실장 면적을 증가시키지 않으면서도 고집적화를 이룰 수 있다.
Claims (1)
- 회로 패턴들이 형성된 제 1서브스트레이트와, 이 제 1서브스트레이트의 상면에 제 1서브스트레이와 도통되도록 부착되며 중앙에 캐비티가 형성된 제 2서브스트레이트와, 상기 제 1서브스트레이트의 상면에 부착되는 제 1반도체 칩과, 상기 제 2서브스트레이트의 캐비티 상면에 부착되는 제 2반도체 칩과, 상기 제 1반도체 칩의 칩패드와 제 1서브스트레이트의 패턴 및 제 2반도체 칩의 칩패드와 제 2서브스트레이트의 패턴을 각각 전기적으로 연결하는 골드와이어와, 상기 제 1, 2반도체 칩과 골드와이어를 보호하기 위해 그 외부를 에폭시 수지로 감싸는 밀봉부와, 상기 제 1서브스트레이트의 저면에 부착되어 외부 연결단자를 이루는 다수개의 솔더볼로 구성되는 것을 특징으로 하는 적층형 반도체 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980023851U KR20000011420U (ko) | 1998-12-02 | 1998-12-02 | 적층형 반도체 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980023851U KR20000011420U (ko) | 1998-12-02 | 1998-12-02 | 적층형 반도체 패키지 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000011420U true KR20000011420U (ko) | 2000-07-05 |
Family
ID=69504503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019980023851U KR20000011420U (ko) | 1998-12-02 | 1998-12-02 | 적층형 반도체 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000011420U (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512835B1 (ko) * | 2001-06-01 | 2005-09-07 | 가부시끼가이샤 도시바 | 칩 적층형 반도체 장치 |
-
1998
- 1998-12-02 KR KR2019980023851U patent/KR20000011420U/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512835B1 (ko) * | 2001-06-01 | 2005-09-07 | 가부시끼가이샤 도시바 | 칩 적층형 반도체 장치 |
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