CN100524744C - 芯片层叠型半导体装置 - Google Patents

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Abstract

在形成有同一图案的芯片连接用配线4的第1～第4PTP基板5a～5d上，安装DRAM芯片3a～3d。把安装芯片后的各PTP基板5a～5d，和分别形成有不同图案的层间连接用配线6的第1～第4的各IVH基板7a～7d，沿着它们的厚度方向交替层叠。

Description

芯片层叠型半导体装置
技术领域
本发明涉及半导体芯片周边的配线技术，特别涉及作为把多个半导体芯片层叠为多层的多层构造的半导体装置的层叠半导体封装的配线设计。
背景技术
在半导体装置中，如图17所示，有由把半导体芯片层叠为多层的构造组成的层叠半导体封装，即所谓的多芯片封装101。该封装101，作为半导体芯片，例如是把多个存储器芯片105层叠为4层构成。
举一例具体地说明封装101的制造工序的概略。首先，在多片芯片安装基板104上，通过倒装片法各安装1片芯片105。以下，在1片中间基板103上，通过层叠多片安装有芯片105的芯片安装基板104，构成1个系统块102。接着，在把4个块102层叠为4层后，封装它作为1个模块形成。由此，得到所希望的封装101。
一般，在各芯片安装基板104上，设置有沿着基板厚度方向贯通设置的未图示的芯片连接用通路端子，和与各芯片105具有的未图示的焊盘之间电气连接的未图示的芯片连接用配线。此外，在各中间基板103中，形成有未图示的同一图形的通路和配线。由此，被安装在芯片安装基板104上的各芯片105，在每个块102中作为一个单位集成起来模块化。
在此，为了使可以存储到封装101全体中的数据量增大，例如假设增大每个块102可以独立存储的数据量。这种情况下，需要把各芯片105具有的未图示的多条数据引脚，在每个块102上各自引出到未图示的外部连接端子。因此，必须把芯片连接用配线的配线图案，分别形成在每层的芯片安装基板104上。
以下，参照图18～图21，简单地说明在各层上分别电气连接各芯片105的数据引脚106、形成在各芯片安装基板104a～104d上的第1～第4的4个芯片连接用通路端子107a～107d，以及被形成在各中间基板103a～103d上的第1～第4的4个层间连接用通路端子108a～108d的配线图案。图18～图21分别简化示出了第1层～第4层的各块102a～102d的构成。此外，在图18～图21中，假设内侧的双点划线分别表示第1层～第4层的各芯片安装基板104a～104d，外侧的双点划线分别表示第1～第4层的各中间基板103a～103d。
在各芯片安装基板104a～104d上，与各芯片105的各数据引脚106的每一条选择性电气连接的第1～第4的4个芯片用通路端子107a～107d，相对各芯片105的安装位置分别设置在规定的位置。同样，在各中间基板103a～103d中，与各芯片105的各数据引脚106的每一条选择性电气连接的第1～第4的4个层间连接用通路端子108a～108d，分别被设定在规定的位置上。这些第1～第4的各层间连接用通路端子108a～108d，分别一一对应地与第1～第4的各芯片连接用通路端子107a～107d电气连接。
具体地说，第1～第4的各层间连接用通路端子108a～108d被设置成分别沿着各块102a～102d的层叠方向连续连接于第1～第4的各芯片连接用通路端子107a～107d。由此，各层间连接用通路端子108a～108d，经由各芯片连接用通路端子107a～107d，各自与各数据引脚106电气连接。但是，在图18～图21中，各芯片连接用通路端子107a～107d，和各层间连接用通路端子108a～108d在图中有意地相互错开，使得可以容易理解它们之间的配线状态。与此同时，在图18～图21中，各芯片连接用通路端子107a～107d，和各层间连接用通路端子108a～108d的电气性的连接，假设分别用虚线表示。
此外，实际上，各芯片连接用通路端子107a～107d，以及各层间连接用通路端子108a～108d，在各层的存储器芯片105具有的全部的数据引脚106的每1条上，分别各设置4个。但是，为了理解上述的配线状态，说明相对1条数据引脚106的各芯片连接用通路端子107a～107d，以及各层间连接用通路端子108a～108d的电气连接状态就足够了。因而，各芯片连接用通路端子107a～107d，以及各层间连接用通路端子108a～108d只分别图示各4个，其它的图示省略。
如上所述，各芯片105的各数据引脚106，需要分别独立引出到外部端子。可是，各中间基板103a～103d的通路或者配线全部形成为同一图案。因而，在各层的芯片105的各数据引脚106中，例如用同一地址管理的进行数据的输入输出的数据引脚106a，在每层上需要与分别不同的芯片连接用通路端子107a～107d电气连接。
因此，在第1层芯片基板104a中，如图18中实线所示，形成第1芯片连接用配线109a，使得数据引脚106a与第1芯片连接用通路端子107a电气连接。此外，在第2层芯片安装基板104b中，如图19中实线所示，形成第2芯片连接用配线109b，使得数据引脚106a与第2芯片连接用通路端子107b电气连接。此外，在第3层芯片安装基板104c中，如图20中实线所示，形成有第3芯片连接用配线109c，使得数据引脚106a与第3芯片连接用通路配线107c电气连接。进而，在第4层芯片安装基板104d中，如图21中实线所示，形成第4芯片连接用配线109d，使得数据引脚106a与第4芯片连接用通路端子107d电气连接。这样，在封装101中，形成第1～第4芯片连接用配线109a～109d在各层上不同的规定的配线图案。由此，可以增大封装101全体中所存储的数据量。
例如，在图17中，在第1～第4的各中间基板103a～103d上，各设置200片安装有各1个芯片105的第1～第4的各芯片安装基板104a～104d，构成封装101。这种情况下，在封装101的组装工序中，需要在每一层各自管理分别由200片组成的各芯片安装基板104a～104d而不掺混。与此同时，在制造1个封装101时，需要把各芯片安装基板104a～104d分开在各层上安装于各中间基板103a～103d上，使得把各芯片安装基板104a～104d配置在分别确定的层上。
在总计800个芯片安装基板104a～104d中，例如只要在任意两层中相互各1片，合计2个芯片安装基板104a～104d安装有错误，封装101就不正常动作，成为次品。因而，封装101，有可能成品率极其低。在实际的封装101的制造线上，对于大量生产的封装101全体，一边管理被大量安装的芯片安装基板104a～104d中连仅仅2片的安装错误都不出现，一边进行安装作业是极其困难的。如果为了防止这样的错误，调整管理系统和作业人员的人手等，由于设备费和人员费用等增加，因而制造成本升高，封装101的每1个的单价升高。这在当今的半导体业界的价格竞争中极其不利。此外，在那种生产体制中，因为封装101的制造工序大多复杂，所以封装101的生产效率难以提高。
发明内容
本发明的一实施方案的芯片层叠型的半导体装置，包含：具有多条信号用端子的半导体芯片；多片芯片安装基板，它在分别各安装1个以上的该半导体芯片的同时，形成与该被安装的各半导体芯片的上述各信号用端子电气连接的多条芯片连接用配线，并且沿着厚度方向层叠2层以上；中间基板，在相对这些芯片安装基板交替配置的同时，形成与相邻的上述芯片安装基板的上述各芯片连接用配线电气连接的多条层间连接用配线，上述各芯片连接用配线，在对上述各芯片安装基板形成实质上相同图案的同时，上述各层间连接用配线，形成可以切换以下两种状态的图案，即，被分别安装在上述各芯片安装基板上的在上述各半导体芯片间的上述各信号用端子之间的电气连接状态，或者电气连接到多个规定的外部端子上的多条外部端子连接用配线和上述各信号用端子的电气连接状态。
此外，上述本发明的芯片层叠型的半导体装置包含：具有多条信号用端子的半导体芯片；多片芯片安装基材，它在分别各安装1个以上半导体芯片的同时，沿着厚度方向层叠2层以上；多个芯片连接用通路端子，被设置在这些各芯片安装基材上在它们的厚度方向上贯通；多条芯片连接用配线，被形成在各芯片安装基材上，与被安装在各芯片安装基材上的上述半导体芯片的上述信号用端子电气连接；多片中间基材，沿着上述各芯片安装基材的积层方向，和上述各芯片安装基材交替配置；多个层间连接用通路端子，被沿着这些各中间基材的厚度方向贯通设置，与一侧相邻的上述芯片安装基材的上述芯片连接用配线电气连接；多条层间连接用配线，在每层上以规定的图案形成在中间基材上，使得与另一方相邻的上述芯片安装基材的规定的芯片连接用通路端子电气连接。
此外，本发明的一实施方案的芯片层叠型的半导体装置包含：在安装有1个以上的具有多条信号用端子的半导体芯片的同时，把与被安装的各半导体芯片的上述各信号用端子电气连接的多条芯片连接用配线实质上形成同一图案，并且，沿着厚度方向层叠的2片芯片安装基板；在被配置在这2片芯片安装基板之间的同时，以规定的配线图案形成有与相邻的上述各芯片安装基板的上述各芯片连接用配线电气连接的多条层间连接用配线的第1中间基板；在和该第1中间基板并用，相对上述各芯片安装基板交替层叠地配置的同时，以和被形成在上述第1中间基板上的层间连接用配线不同的配线图案，形成有和相邻的上述芯片安装基板的上述芯片连接用配线电气连接的多条层间连接用配线的第2中间基板。
此外，本发明的一实施方案的芯片层叠型的半导体装置，包含：在安装有1个以上的具有多条信号用端子的半导体芯片的同时，把与被安装的各半导体芯片的上述各信号用端子电气连接的多条芯片连接用配线实质上形成同一图案，并且沿着厚度方向层叠的2片芯片安装基板；在被配置在这2片芯片安装基板之间的同时，以规定的配线图案形成有与相邻的上述各芯片安装基板的上述各芯片连接用配线电气连接的多条层间连接用配线的1片中间基板。
附图说明
图1是展示本发明的一实施方案的半导体装置的半导体芯片以及数据引脚附近的层叠构造的断面图。
图2是展示本发明的一实施方案的半导体装置的片选引脚附近的层叠构造的断面图。
图3是展示从形成有芯片连接用配线的一侧看的本发明的一实施方案的半导体装置具备的芯片安装基板的平面图。
图4是展示从下方看的本发明的一实施方案的半导体装置具备的芯片安装基板的平面图。
图5是展示从形成有层间连接用配线的一侧看本发明的一实施方案的半导体装置具备的第1中间基板的平面图。
图6是展示从形成有层间连接用配线的一侧看本发明的一实施方案的半导体装置具备的第2中间基板的平面图。
图7是展示从形成有层间连接用配线的一侧看本发明的一实施方案的半导体装置具备的第3中间基板的平面图。
图8是展示从形成有层间连接用配线的一侧看本发明的一实施方案的半导体装置具备的第4中间基板的平面图。
图9是展示从形成有电源接地用配线的一侧看本发明的一实施方案的半导体装置具备的电源接地基板的平面图。
图10是展示从形成有外部端子连接用配线的一侧看本发明的一实施方案的半导体装置具备的球型层基板的平面图。
图11是模式化展示本发明的一实施方案的半导体装置具备的存储器芯片的全体构成的方框图。
图12是简化展示本发明的一实施方案的半导体装置具备的各存储器芯片具有的各信号用端子的配线状态的斜视图。
图13是简化展示本发明的一实施方案的半导体装置具备的存储器芯片安装基板，以及第1中间基板的连接状态的平面图。
图14是简化展示本发明的一实施方案的半导体装置具备的存储器芯片安装基板，以及第2中间基板的连接状态的平面图。
图15是简化展示本发明的一实施方案的半导体装置具备的存储器芯片安装基板，以及第3中间基板的连接状态的平面图。
图16是简化展示本发明的一实施方案的半导体装置具备的存储器芯片安装基板，以及第4中间基板的连接状态的平面图。
图17是展示组装作为以往技术的多层构造的半导体装置的层叠半导体封装，在以前的状态下分解为每一层的平面图。
图18是简化展示以往技术的半导体装置具备的存储器芯片、芯片安装基板，以及第1中间基板的连接状态的平面图。
图19是简化展示以往技术的半导体装置具备的存储器芯片、芯片安装基板，以及第2中间基板的连接状态的平面图。
图20是简化展示以往技术的半导体装置具备的存储器芯片、芯片安装基板，以及第3中间基板的连接状态的平面图。
图21是简化展示以往技术的半导体装置具备的存储器芯片、芯片安装基板，以及第4中间基板的连接状态的平面图。
具体实施方式
以下，根据图1～图16说明本发明的一实施方案的半导体装置。
图1以及图2，是用于说明本实施方案的芯片层叠型半导体装置1的层叠构造的图，图1是展示半导体装置1具备的各层半导体芯片3附近的断面图，图2是展示各层片选引脚10附近的断面图。此外，图3～图10，是展示半导体装置1具备的各基板5a～5d、7a～7d、22、23、24的配线图案等的平面图。此外，图11是模式化展示半导体芯片3的构成的方框图。此外，图12是简化展示半导体芯片3具有的各信号用端子的层间配线状态的斜视图。进而，图13～图16是简化展示在半导体装置1的各层中的各半导体芯片3、各芯片安装基板5a～5d，以及各中间基板7a～7d的连接状态的平面图。
首先，在说明半导体装置1整体之前，参照图11，简单地说明作为半导体装置1具备的多个半导体芯片的各存储器芯片3的特征。一并简单说明组合各芯片3的构成，一般被称为多芯片封装或者被称为多存储器芯片封装的封装12的特征。
在本实施方案的封装12中，作为多个存储器芯片，例如假设使用4个分别具有256M位容量的DRAM芯片3。在以下的说明中，如图11所示，把这些各DRAM芯片3分别称为M1芯片3a、M2芯片3b、M3芯片3c、M4芯片3d。这些M1～M4的各芯片3a～3d，如后面所述，在半导体装置1的第1层～第4层上分别各配置1个。
在M1～M4的各芯片3a～3d中，分别各设置16条数据用端子2a。在被设置在M1芯片3a上的16条数据用端子2a上，分别预先各分配1个DQ0～DQ15的端子。同样，在被设置在M2芯片3b上的16条数据用端子2a上，分别预先各分配1个DQ16～DQ31的端子。此外，在被设置在M3芯片3c上的16条数据用端子2a上，分别预先各分配1个DQ32～DQ47的端子。此外，在被设置在M4芯片3d上的16条数据用端子2a上，分别预先各分配1个DQ48～DQ63的端子。这些M1～M4的各芯片3a～3d，如果采用在半导体业界一般使用的称谓方法，可以分别表示为(256M×16)。在本实施方案中，M1～M4的各芯片3a～3d具有的合计64条全部数据用端子2a被设定成为经由DQ0～DQ63端子分别独立地与一般被称为突点电极的半导体装置1的外部端子电气连接。但是，在图11中省略了突点电极的图示。
此外，在M1～M4的各芯片3a～3d中，用于控制这些动作的信号用端子2，为每种信号分别各设置多条。具体地说，在M1～M4的各芯片3a～3d上，各设置1个输入控制它们读写动作的信号的片选引脚(CS引脚)2b。同样，在M1～M4的各芯片3a～3d上，各设置1条输入使这些芯片中规定芯片彼此之间的动作状态同步的信号的时钟启动引脚(CKE引脚)2c。此外，在M1～M4的各芯片3a～3d中，各设置1条用于向它们输入时钟信号的时钟引脚(CLK引脚)2d。此外，在M1～M4的各芯片3a～3d上，各设置1条在开始它们的读写动作时，从未图示的CPU等输入下降沿信号的行地址选通引脚(RAS引脚)2e。此外，在M1～M4的各芯片3a～3d中，各设置1条输入比被输入到RAS引脚2e上的下降沿的信号还稍慢的下降沿信号的列地址选通引脚(CAS引脚)2f。此外，在M1～M4的各芯片3a～3d上，各设置1条输入切换各芯片3a～3d的读写动作的信号的写选通引脚(WE引脚)2g。
在这些各引脚2b～2g中，CS引脚2b，如图11所示，被分成M1芯片3a以及M2芯片3b，和M3芯片3c以及M4芯片3d这两组集成。这些被集成为2组的各CS引脚2b，分别经由CS1端子13a以及CS端子13b与突点电极电气连接。同样，CKE引脚2c，也被分成M1芯片3a以及M2芯片3b，和M3芯片3c以及M4芯片3d这2组集成。这些被集成为2组的各CKE引脚2c，分别经由CKE1端子14a以及CKE2端子14b与突点电极电气连接。
此外，CLK引脚2d，把M1～M4的各芯片3a～3d的全部CLK引脚2d集成为1条。被集成为1条的各CLK引脚2d，经由CLK0端子15与突点电极电气连接。同样，RAS引脚2e、CAS引脚2f，以及WE引脚2g，把M1～M4的各芯片的3a～3d的全部RAS引脚2e、CAS引脚2f，以及WE引脚2g分别为每一种集成为1条。这些被集成为1条的各RAS引脚2e、各CAS引脚2f，以及各WE引脚2g，分别经由RAS端子16、CAS端子17，以及WE端子18与突点电极电气连接。
进而，在M1～M4的各芯片3a～3d上，分别设置多条地址用端子2h。这些各地址用端子2h，如图11所示，在M1～M4的全部芯片3a～3d中被集成为1个，与突点电极电气连接。
如果这样设定，则在M1～M4的各芯片3a～3d中，M1芯片3a以及M2芯片3b，这些用2个集成，作为被标记为(256M×32)的1个DRAM芯片3动作。同样，M3芯片3c以及M4芯片3d，这些用2个集成，作为被标记为(256M×32)的1个DRAM芯片3动作。因而，作为封装12全体，设定为各自组合(256M×32)×2，即组合2个被标记为(256M×32)的DRAM芯片3。
此外，封装12被设定成，可以适宜地切换被输入CS1端子13a以及CS2端子13b，以及CKE1端子14a以及CKE2端子14b的各自中的信号。因而，通过向这些各端子13a、13b，14a、14b分别独立地输入规定状态的信号，就可以使由M1芯片3a以及M2芯片3b组成的DRAM芯片3，和由M3芯片3c以及M4芯片3d组成的DRAM芯片3同时动作或者停止，或者只使一方停止。进而，在该封装12的构成中，例如通过电气连接CS1端子13a和CS2端子13b集成为1个端子，就可以在封装12全体中作为被标记为(1G×64)的1个DRAM芯片3动作。
以下，参照图1～图16说明具备封装12的半导体装置1。
该半导体装置1，如图1以及图2所示，具有把M1～M4的4个DRAM芯片3a～3d分成4层层叠的多层构造。这样的半导体装置1，一般被称为层叠半导体封装。特别是因为各半导体芯片3是DRAM芯片，所以更具体地被称为DRAM模块1。进而，在图3～图10中，在2层双点划线中，用外侧的双点划线表示的部分是表示封装的外形20的部分。
为了构成上述多层构造，该DRAM模块1，具备多片作为安装M1～M4的各DRAM芯片3a～3d的芯片安装基板的芯片安装基板5，在本实施方案中具备4片。一般，如果说到芯片安装基板，是指芯片安装基材，以及包含被设置在该基材上的芯片连接用配线4以及各芯片连接用通路端子10等的部分。但是，在本实施方案中，即使考虑芯片安装基板实际上指明是芯片安装基材自身，也不会影响本发明的主旨。因而，在以下的说明中，只要没有特别的要求，就在芯片安装基材上标注符号5，用该芯片安装基材5说明。进而，这种说明方法，假设在后述的中间基材的说明中也一样。
在本实施方案中，在作为安装基板的各芯片安装基材5上，使用壁厚极薄的所谓PTP(Paper Thin Package，纸薄封装)基板。各PTP基板5，沿着它们的厚度方向被层叠4层。与此同时，在各PTP基板5上，M1～M4的4个DRAM芯片3a～3d分别被各安装1个。在以下的说明中，把被配置在第1层～第4层的各层上的各PTP基板5，分别称为第1～第4的PTP基板5a～5d。在被配置在第1层上的第1PTP基板5a上，安装M1芯片3a。同样，在被配置在第2层上的第2PTP基板5b上，安装有M2芯片3b。此外，在被配置在第3层上的第3PTP基板5c上，安装有M3芯片3c。此外，在被配置在第4层上的第4PTP基板5d上，安装有M4芯片3d。M1～M4的各DRAM芯片3a～3d，对第1～第4的各PTP基板5a～5d，分别用倒装片法等安装在用图3中内侧的双点划线表示的芯片安装区域19上。
在第1～第4的各PTP基板5a～5d的主面上，如图3所示，全部用同一配线图案形成与M1～M4的各DRAM芯片3a～3d的信号用端子2电气连接的多条芯片用配线4。与此同时，在各PTP基板5a～5d上，设置有与各DRAM芯片3a～3d的各信号用端子2分别电气连接的多个芯片连接用通路端子10。各芯片连接用通路端子10，分别在各PTP基板5a～5d的相同的规定位置上，形成各自同样的规定个数。因而，在本实施方案中，第1～第4PTP基板5a～5d的构成全部相同。各DRAM芯片3a～3d的各信号用端子2和各芯片连接用通路端子10，经由各芯片连接用配线4电气连接。
芯片连接用通路端子10，其中大多设置成在厚度方向上贯通各PTP基板5a～5d，但也形成有几个不具备在厚度方向上贯通各PTP基板5a～5d的通路栓塞的端子。图中，不具备通路栓塞，只形成有作为端部的通路焊区的芯片连接用通路端子10用白色圆圈表示，具备通路栓塞的芯片连接用通路端子10用双白圈表示。
例如，在第1PTP基板5a上，对于M1芯片3a具有的DQ0～DQ15共16条数据用端子2a的各自，各设置4个芯片连接用通路端子10。此外，对于M1芯片3a具有的1条CS引脚2b，设置3个芯片连接用通路端子10。此外，对于M1芯片3a具有的1条CKE引脚2c，设置3个芯片连接用通路端子10。进而，对于M1芯片3a具有的1条CLK引脚2d，设置1个芯片连接用通路端子10。各数据用端子2a、CS引脚2b、CKE引脚2c，以及CLK引脚2d，分别经由后述的规定芯片连接用配线4与规定的芯片连接用通路端子10电气连接。
在第1～第4的各PTP基板5a～5d上，如图1所示，还形成有多条在芯片安装基材上不和芯片连接用配线4电气连接，而和后述的外部端子连接用配线9沿着层叠方向电气连接的芯片连接用通路端子10。在各芯片连接用通路端子10中，M1～M4的各DRAM芯片3a～3d的各信号用端子2，和被分配在沿着与后述的外部端子连接用配线9的层叠方向的通电线路上的芯片连接用通路端子10，被设置成在沿着作为各PTP基板5a～5d的基板主体的芯片安装基材的厚度方向上贯通。
在第1PTP基板5a中，芯片连接用通路端子10，对于16条数据用端子(数据用引脚)2a，分别各设置4个。与此相反，对于1条CS引脚2b以及1条CKE引脚2c，芯片连接用通路端子10分别只各设置3个。此外，对于1条CLK引脚2d，只设置1个芯片连接用通路端子10。这是根据上述的存储器构成而设定的。
16条数据用端子2a，因为需要全部独立地与外部端子8连接，所以需要在第1～第4的各层中切换通电线路，使得它们不电气连接。因此，对于16条数据用端子2a，分别各设置4个芯片连接用通路端子10成为充分必要条件。与此相反，对于CS引脚2b以及CKE引脚2c，分别只设置3个芯片连接用通路端子10。这是因为，CS引脚2b以及CK引脚2c的设定是集成第1层和第2层，以及第3层以及第4层这2组的缘故。进而，在CLK引脚2d中，因为在第1～第4的各层中设定成全部被集成在1条通电线路上，所以芯片连接用通路端子10有1个就够。
这样，在本实施方案的DRAM模块1中，对应所希望的存储器构成，对每种信号很容易把芯片连接用端子10的个数，改变设定为足够需要的个数。
以下，说明M1～M4的各DRAM芯片3a～3d，和第1～第4的各PTP基板5a～5d的关系。如上所述，M1～M4的各DRAM芯片3a～3d，以及第1～第4的各PTP基板5a～5d，分别设置成全部相同的构造。因而，为了理解本实施方案的半导体装置1的特征，M2～M4的各DRAM芯片3b～3d和第2～第4的各PTP基板5b～5d的关系，只说明上述M1芯片3a和第1PTP基板5a的关系就够了。例如，M2芯片3b具有的DQ16～DQ31的16条数据用端子2a、M3芯片3c具有的DQ32～DQ47的16条数据用端子2a，以及M4芯片3d具有的DQ48～DQ63的16条数据用端子2a，分别与M1芯片3a具有的DQ0～DQ15的16条数据用端子2a对应地考虑即可。因而，在以下的说明中，说明M1芯片3a和第1PTP基板5a的关系，M2～M4的各DRAM芯片3b～3d和第2～第4的各PTP基板5b～5d的关系，其说明以及图示省略。
此外，在M1芯片3a和第1PTP基板5a的关系中，作为M1芯片3a具有的DQ0～DQ15的16条数据用端子2a中的1条，只说明例如DQ0数据用端子2a，和对该DQ0数据用端子2a设置的第1～第4的4个DQ0端子连接用通路端子10a～10d的关系即可。同样，只说明M1芯片3a具有的1条CS引脚2b，和对该CS引脚2b设置的第1～第3的3个CS引脚连接用通路端子10e～10g的关系即可。此外，只说明M1芯片3a具有的1条CKE引脚2c，和对该CKE引脚2c设置的第1～第3的3个CKE引脚连接用通路端子10h～10j的关系即可。进而，只说明M1芯片3a具有的1条CLK引脚2d，和对该CLK引脚2d设置的1个CLK引脚连接用通路端子10k的关系即可。通过说明这些关系，就可以理解在本实施方案的半导体装置1的特征中，M1芯片3a和第1PTP基板5a的关系，进而可以理解M1～M4的各DRAM芯片3a～3d和第1～第4的各PTP基板5a～5d的关系。
此外，对于芯片连接用配线4，也只分别说明以下配线即可。电气连接DQ0数据用端子2a和第1～第4的QD0端子连接用通路端子10a～10d的DQ0端子连接用配线4a、电气连接CS引脚2b和第1～第3的CS引脚连接用通路端子10e～10g的CS引脚连接用配线4b、电气连接CKE引脚2c和第1～第3的CKE引脚连接用通路端子10h～10j的CKE引脚连接用配线4c，以及电气连接CLK引脚2d和CLK引脚连接用通路端子10k的CLK引脚连接用配线4d。
在把M1芯片3a安装在第1PTP基板5a上的状态中，如图12所示，M1芯片3a的DQ0数据用端子2a，经由DQ0端子连接用配线4a与第2DQ0端子连接用通路端子10b电气连接。此外，M1芯片3a的CS引脚2b，经由CS引脚连接用配线4b与第2CS引脚连接用通路端子10f电气连接。此外，M1芯片3a的CKE引脚2c，经由CKE引脚连接用配线4c与第1CKE引脚连接用通路端子10h电气连接。进而，M1芯片3a的CLK引脚2d，经由CLK引脚连接用配线4d与CLK引脚连接用通路端子10k电气连接。在图3中，以在第1PTP基板5a上不安装M1芯片3a的状态展示以上说明的各电气连接状态。
此外，在图12中，为了容易看图并易于理解M1芯片3a的各信号用端子2的电气连接状态，省略了第1～第4的各PTP基板5a～5d，和后述的各中间基板7的图示。与此同时，在图12中，用以下所述的方法图示各芯片连接用通路端子10。例如，在第1～第4的4个各DQ0端子连接用通路端子10a～10d中，对于被设置在从DQ0数据用端子2a至外部端子连接用配线9的不电气连接的位置上的第1、第3，以及第4的各DQ0端子连接用通路端子10a、10c、10d，为了表示它们的存在只图示通路焊区。这对于第1～第3的各CS引脚连接用通路端子10e～10g、第1～第3的各CKE引脚连接用通路端子10h～10j，以及CKL引脚用通路端子10k也一样。
以下，说明中间基板7。在以下的说明中，把中间基板7，以及被设置在中间基板7上的层间连接用通路端子11以及层间连接用配线6，用和上述第1～第4的各PTP基板5a～5d、各芯片连接用通路端子10，以及各芯片连接用配线4同样的过程说明。
和上述的芯片安装基板和芯片安装基材的关系一样，一般，如果说到中间基板，是指包含中间基材，以及被设置在该基材上的层间连接用配线6以及层间连接用通路端子11等的部分。但是，在本实施方案中，即使考虑中间基板实际上是指明中间基材自身，也不会影响本发明的主旨。因而，在以下的说明中，只要没有特别的要求，就在中间基材上附加符号7，用该中间基材7说明。
中间基材7，如图1以及图2所示，沿着第1～第4的各PTP基板5a～5d的层叠方向，和它们交替地配置多片。在本实施方案中，在第1～第4的每一层上配置1片，合计层叠配置4片中间基材7。各中间基材7，例如由在玻璃纤维布中浸含树脂的玻璃纤维树脂基板等构成，作为一种绝缘基板形成。此外，在上述层叠状态中，为了避免被安装在各中间基材7和各PTP基板5a～5d上的M1～M4的各DRAM芯片3a～3d相互干扰，在各中间基材7相对M1～M4的各DRAM芯片3a～3d的位置上，形成作为孔穴的所谓的芯片内腔21。与此同时，形成各中间基材7有一定的厚度，使得M1～M4的各DRAM芯片3a～3d，在层叠状态下不与相邻的PTP基板5b～5d或者后述的电源接地基板23接触。
在各中间基材7中，设置多个层间连接用通路端子11，这些端子11在厚度方向上贯通各中间基材7，与被设置在各芯片安装基材5上的各半导体芯片3的各信号用端子2电气连接。各层间连接用通路端子11，被形成在和各芯片连接用通路端子10同样个数的各中间基材7上，使得相对被设置在与4片各中间基材7相邻的第1～第4的各PTP基板5a～5d上的各芯片连接用通路端子10一一对应。但是，在层间连接用通路端子11中，和各芯片连接用通路端子10一样，还形成有只形成了通路焊区的层间连接用通路端子11，在图5～图8中，它们用白色单线圈表示，此外具备通路栓塞的层间连接用通路端子11用白色双线圈表示。此外，各层间连接用通路端子11，如图1以及图2所示，沿着各PTP基板5a～5d以及各中间基材7的层叠方向，相对各芯片连接用通路端子10形成排列在一直线上的位置上。
由上述说明的构造组成的中间基材7，一般被称为IVH(填隙通路孔)基板7。在以下的说明中，把沿着第1～第4的各PTP基板5a～5d的层叠方向，和它们相互配置成第1～第4层的各层的各IVH基板，分别称为第1～第4IVH基板7a～7d。
此外，在以下的说明中，在被设置在第1～第4的各IVH基板7a～7d上的各层间连接用通路端子11中，把被设置在第1PTP基板5a上的与第1～第4的4个DQ0端子连接用通路端子10a～10d对应的层间连接用通路端子11，分别称为第1～第4的DQ0层间连接用通路端子11a～11d。同样，把被设置在第1PTP基板5a上的与第1～第3的3个CS引脚用通路端子10e～10g对应的层间连接用通路端子11，分别称为第1～第3的CS引脚层间连接用通路端子11e～11g。此外，把被设置在第1PTP基板5a上的与第1～第3的3个CKE引脚用通路端子10h～10j对应的层间连接用通路端子11，分别称为第1～第3的CKE引脚层间连接用通路端子11h～11j。此外，把被设置在第1PTP基板5a上的与1个CLK引脚用通路端子10k对应的层间连接用通路端子11，称为CLK引脚层间连接用通路端子11k。
进而，DQ0层间连接用通路端子11a～11d，即使沿着第1～第4的全部IVH基板7a～7d的厚度方向贯通设置也可以。但是，在本实施方案中，假设DQ0层间连接用通路端子11a～11d，只被设置在从各信号用端子2到外部端子连接用配线9的需要电气连接的位置上，不在不需要连接的位置上设置。因而，和各芯片连接用通路端子10一样，在图1、图5～图8，以及图12的各图中，在不用于从各信号用端子2到外部端子连接用配线9的电气连接的位置上，DQ0层间连接用通路端子11a～11d图示了这些通路焊区。这对于第1～第3的各CS引脚层间连接用通路端子11e～10g、第1～第3的各CKE引脚层间连接用通路端子11h～11j，以及CLK引脚层间连接用通路端子11k也一样。
另一方面，如果把各层间连接用通路端子11，沿着第1～第4的全部IVH基板7a～7d的厚度方向上贯通设置，则在层叠多个以半导体芯片3、芯片安装基材5，以及中间基材7的组作为1单位构成的系统块时，可以降低在配线上对该层叠顺序的制约。此外，和各芯片连接用通路端子10一样，各层间连接用通路端子11，也可以对应所希望的存储器构成，为每种信号设定其个数。
在第1IVH基板7a中，如图5所示；第2DQ0层间连接用通路端子11b和第3DQ0层间连接用端子11c，用层间连接用配线6中的DQ0层间连接用配线6a电气连接。
此外，第2CS引脚层间连接用通路端子11f和第3CS层间连接用端子11g，用CS引脚层间连接用配线6b电气连接。此外，第1CKE引脚层间连接用通路端子11h和第2CKE引脚层间连接用通路端子11i，用CKE引脚层间连接用配线6c电气连接。因为只设置1个CLK引脚连接用通路端子11k，所以在其上不连接层间连接用配线6。这在第1～第4的IVH基板7a～7d中一样。
此外，在第2IVH基板7b中，如图～6所示，第2DQ0层间连接用通路端子11b和第4DQ层间连接用通路端子11d，用DQ0层间连接用配线6a电气连接。此外，第2CS引脚层间连接用通路端子11f和第3CS引脚层间连接用通路端子11g，用CS引脚层间连接用配线6b电气连接。此外，第1CKE引脚层间连接用通路端子11h和第2CKE引脚层间连接用通路端子11i，用CKE引脚层间连接用配线6c电气连接。
此外，在第3IVH基板7a中，如图7所示，第2DQ0层间连接用通路端子11b和第1DQ0层间连接用通路端子11a，用DQ0层间连接用配线6a电气连接。此外，第2CS引脚层间连接用通路端子11f和第1CS引脚层间连接用通路端子11e，用CS引脚层间连接用配线6b电气连接。此外，第1CKE引脚层间连接用通路端子11h和第3CKE引脚层间连接用通路端子11j，用CKE引脚层间连接用配线6c电气连接。
进而，在第4IVH基板7a中，如图8所示，第2DQ0层间连接用通路端子11b，和其它的DQ0层间连接用通路端子11a、11c、11d的哪个都不电气连接。此外，第2CS引脚层间连接用通路端子11f和第1CS引脚层间连接用通路端子11e，用CS引脚层间连接用配线6b电气连接。此外，第1CKE引脚层间连接用通路端子11h和第3CKE引脚层间连接用通路端子11j，用CKE引脚层间连接用配线6c电气连接。
如图1以及图2所示，把如上述那样构成的第1～第4的各IVH基板7a～7d，相对第1～第4的各PTP基板5a～5d，沿着它们的层叠方向交替配置。由此，如图12所示，组装由4层构造组成的DRAM模块1的主要部分。在该状态中，M1～M4的各DRAM芯片3a～3d的各信号用端子2，如图1以及图2中虚线或者点划线所示，与各层的每个端子独立地用规定的配线状态电气连接到外部端子8。
以下，参照图13～图16，简单地说明电气连接第1～第4的各层DRAM芯片3a～3d具有的DQ0数据用端子2a，和各层的第1～第4PTP基板5a～5d以及第1～第4IVH基板7a～7d的配线图案。
图13～图16，是分别简单地展示DRAM模块1的第1层～第4层的构成图。在图13～图16所示，假设内侧的双点划线分别表示第1层～第4层的各PTP基板5a～5d，外侧的双点划线分别表示第1～第4层的各IVH基板7a～7d。此外，在图13～图16中，各PTP基板5a～5d和各IVH基板7a～7d，相互错开图示，使得容易理解第1～第4DQ0端子连接用通路端子10a～10d和第1～第4DQ0层间连接用通路端子11a～11d之间的配线状态。进而，在图13～图16中，沿着各DQ0端子连接用通路端子10a～10d和各第1～第4DQ0层间连接用通路端子11a～11d之间的层叠方向的电气连接，分别用虚线表示。
在DRAM模块1中，如图13～图16所示，第1～第4各层的DRAM芯片3a～3d具有的DQ0数据用端子2a，经由在各层PTP基板5a～5d上全部被形成相同配线图案的DQ0端子连接用配线4a，全部与第2DQ0端子连接用通路端子10b电气连接。此外，各层的第2DQ0端子连接用通路端子10b，与沿着层叠方向连续设置的第2DQ2层间连接用通路端子11b电气连接。相对这些连接状态，各层的第2DQ2层间连接用通路端子11b，除了第4层以外，与在每1层上不同的其它DQ0层间连接用通路端子11c、11d、11a电气连接。
具体地说，第1层的第2DQ0层间连接用通路端子11b，经由DQ0层间连接用配线6a，与第3DQ0层间连接用通路端子11c电气连接。此外，第2层的第2DQ0层间连接用通路端子11b，经由DQ0层间连接用配线6a，与第4DQ0层间连接用通路端子11d电气连接。此外，第3层的第2DQ0层间连接用通路端子11b，经由DQ0层间连接用配线6a，与第1DQ0层间连接用通路端子11a电气连接。而后，只有第4层的第2DQ0层间连接用通路端子11b，不经过DQ0层间连接用配线6a向着未图示的外部端子8延伸。
在本实施方案中，DQ0层间连接用配线6a的配线图案，被形成为在第1层～第4层的各IVH基板7a～7d的各层上不同的形状。由此，即使被形成在第1层～第4层的各PTP基板5a～5d上的DQ0端子连接用配线4a全部被形成相同的配线图案，也可以把第1～第4各层的DRAM芯片3a～3d具有的DQ0数据用端子2a分别独立地与不同的外部端子8电气连接。
此外，例如各层的DRAM芯片3a～3d的CS引脚2b，如图5～图8以及图12所示，在第1～第4的各IVH基板7a～7d上并排排列设置的3个层间连接用通路端子11中，与第2CS引脚层间连接用通路端子11f电气连接。由此，各层CS引脚2b，如图2中虚线或者点划线所示，被分成第1层和第2层，以及第3层和第4层的2组，每一组分别与外部端子8电气连接。但是，在图2中，省略各CS引脚2b和各第2CS引脚层间连接用通路端子11f的连接状态的图示。这样，在DRAM模块1中，各DRAM芯片3a～3d的各CS引脚2b，被集成为M1芯片3a以及M2芯片3b，和M3芯片3c以及M4芯片3d的各2组，分别满足经由CS1端子13a以及CS2端子13b与外部端子8电气连接的存储器构成条件。此外，在DRAM模块1中，如图12所示，其它的各信号用端子2，也满足上述存储器构成条件。
此外，在DRAM模块1中，如上所述被设置在第1层～第4层的各IVH基板7a～7d上的层间连接用配线6，被形成分别不同的配线图案。在这样的设定中，例如把第1层的IVH基板7a作为第1中间基板或者第1中间基材，可以把第2层的IVH基板7b看作第2中间基板或者第2中间基材。与此同时，可以把第3层的IVH基板7c作为第3中间基板或者第3中间基材，把第4层的IVH基板7d看作第4中间基板或者第4中间基材。这样，DRAM模块1，具备第1中间基板7a以及第2中间基板7b的至少2片中间基板7，这2片基板设置有被分别形成不同的配线图案的层间连接用配线6。
特别是，被配置在规定的2片芯片安装基板5之间的中间基板7形成有配线图案，该图案是可以把被设置在该中间基板7上的多条层间连接用配线6，与相邻的各芯片安装基板5的各芯片连接用配线4电气连接，把安装在各芯片安装基板5上的各半导体芯片3的各信号用端子2的通电线路在层叠方向上设定在各自不同的线路上的配线图案。
在DRAM模块1中，如图1以及图2所示，在其层叠方向的一方的上侧(表面侧)，设置有1片具有如图4所示那样的构成的作为第0层基板的表面基板22。该表面基板22，如图1所示，由绝缘材料3形成为3层构造，防止DRAM模块1的短路等。与此同时，兼具保护DRAM模块1的内部构造，特别是4个DRAM芯片3a～3d受到的外部的冲击。
此外，如图1以及图2所示，在DRAM模块1中，在作为其层叠方向的另一方的下侧(背面侧)上，设置1片作为第5层基板的电源接地基板23。在电源接地基板23上，如图9所示，分别用规定的配线图案设置表面积比芯片连接用配线4以及层间连接用配线6大很多的多条电源接地用配线25。通过使所形成的各电源接地用配线25的表面积，比各芯片连接用配线4以及各层间连接用配线6的表面积大很多，就可以有效地抑制或者除去在DRAM模块1内部产生的电气噪声。
此外，在电源接地基板23上，设置多个电源接地基板通路端子26，这些端子在这些电源接地基板的厚度方向上贯通，把上述各DRAM芯片3a～3d的各信号用端子2与外部端子连接用配线9电气连接。在本实施方案中，形成和上述的各芯片连接用通路端子10和各层间连接用通路端子11大致同数量的电源接地基板通路端子26。进而，在M1～M4的各DRAM芯片3a～3d的各信号用端子2中，经由电源接地基板通路端子26与电源接地用配线25电气连接的端子以外的信号用端子2，由于只与电源接地基板通路端子26连接，因而可以确保沿着层叠方向的通电线路。
进而，在DRAM模块1中，如图1以及图2所示，在电源接地基板23的再下侧，设置1片作为第6层基板的球型层基板24。在球型层基板24上，如图10所示，分别用规定的配线图案设置把各DRAM芯片3a～3d的各信号用端子2与后述的外部端子8电气连接的多条外部端子用配线9。各外部端子连接用配线9，如图1所示，与被设置在球型层基板24的背面侧的外部端子8电气连接。通常，虽然设置多个外部端子8，但在图1中只图示了1个。
此外，在球型层基板24上，设置多个外部端子连接用通路端子27，它们沿着基板厚度方向贯通，与各电源接地基板通路端子26以及各外部端子连接用配线9电气连接。由此，可以把上述的各DRAM芯片3a～3d的各信号用端子2，与外部端子8电气连接。在本实施方案中，外部端子连接用通路端子27，设置和上述各芯片连接用通路端子10、各层间连接用通路端子11，以及各电源接地基板通路端子26大致相同的个数。
各DRAM芯片3a～3d的各信号用端子2，例如如图12所示，在DRAM模块1的内部被设定成规定的配线状态，与各电源接地基板通路端子26，和各外部端子连接用通路端子27电气连接。而后，各信号用端子2，经由各外部端子连接用配线9与各外部端子8电气连接。
进而，在图1、图12以及图13中，半导体芯片3被图示为分别不同的形状。这是因为为了易于理解而有意把各图所示的本实施方案的特征描绘为不同形状的缘故。因而，不会对本发明的主旨产生任何不利影响。在实施本发明时，可以使用不同种类、形状，以及构造的半导体芯片3。同样，在说明本发明以及以往技术时所使用的图1以及图3～图21的各图中，安装在各芯片安装基材5上的各半导体芯片3的方向和姿态，以及相对这些芯片安装基材5以及各半导体芯片3的各中间基材7的方向和姿态，也不限于上述各图所示的状态。只要不会对本发明的主旨产生不利影响，在实施本发明时可以采取各种方向和姿态。
以下，举一例具体并且简单地说明DRAM模块1的制造工序的概略。
首先，在第1～第4的各PTP基板5a～5d上，例如用倒装片法安装分别对应的M1～M2的各DRAM芯片3a～3d。以下，把芯片安装后的各PTP基板5a～5d，和与它们对应的第1～第4的各IVH基板7a～7d，沿着这些基板的厚度方向交替层叠。这时，如此配置各IVH基板7a～7d，使得把各DRAM芯片3a～3d收纳在被设置在各IVH基板7a～7d中的芯片内腔21内。
接着，把层叠后的各PTP基板5a～5d以及各IVH基板7a～7d从其层叠方向两侧，用表面基板22、电源接地基板23以及球型层基板24夹着。这时，使各PTP基板5a～5d、各IVH基板7a～7d、表面基板22、电源接地基板23、球型层基板24的各自附带的位置定位用的标记30在层叠方向上一致重合。此外，也可以在表面基板22、各PTP基板5a～5d、各IVH基板7a～7d、电源接地基板23，以及球型层基板24的各基板之间，适宜地设置粘接剂等。
在芯片安装作业以及层叠作业结束后，把这些重叠后的各PTP基板5a～5d、各IVH基板7a～7d、表面基板22、电源接地基板23、球型层基板24，沿着它们的层叠方向加压。由此，得到所希望的DRAM模块1。到此，DRAM模块1的制造工序结束。
如上所述，在DRAM模块1中，通过用被形成在各IVH基板7a～7d上的层间连接用配线6，切换沿着各DRAM芯片3a～3d的各信号用端子2的层叠方向的通电线路，在每层上设置规定的线路。由此，通过适宜地选择切换在层间的各信号用端子2之间的电气连接状态，和沿着各信号用端子2和外部端子8的层叠方向的通电线路，可以设定在适宜的配线状态。如上所述，把被形成在各PTP基板5a～5d上的芯片连接用配线4和芯片连接用通路端子10的配线图案，在全部层中设置成同一图案。即使在这种情况下，通过适宜地把各IVH基板7a～7d的层间连接用配线6的配线图案，在每层中设定为适宜的配线状态，就可以灵活地对应DRAM模块1具备的DRAM芯片3的个数以及与存储器构成相应的模块内的多种多样的通电线路的设定。
即，如果采用本发明的一实施方案的半导体装置1，则不需要把多个芯片安装基板5的配线，在各层上形成不同的图案。在多片的中间基材7中，通过改变1片中间基材7的配线图案，或者更换为只有1片不同的配线图案的中间基材7，或者组合不同的配线图案的中间基材7使用，可以构成具有各种各样功能和特性的半导体装置1。如果采用具有这种特征的本发明，则可以提供可便宜并且容易制造的多层构造的半导体装置。以下，举一个具体例子简单叙述其理由。
例如，在以往技术的多芯片封装101中，在其制造工序中必须设计以及形成的配线图案的种类，以在第1～第4的各中间基板103a～103d中共同的为1种、在第1～第4的各芯片安装基板104a～104d的每1层中各1种，一共5种。此外，如上所述，把分别安装有1个存储器芯片105的第1～第4的各芯片安装基板104a～104d，在第1～第4层的各系统块102a～102d的第1～第4的各中间基板103a～103d上分别各安装200片。这种情况下，在制造1个多芯片封装101时，必须一边管理形成有各自不同的配线图案的芯片安装基板104a～104d的各200片在各层间不掺混，一边在形成有同一配线的4片中间基板103a～103d上，分层安装总计800片。
与此相反，同样由4层构造组成的，在本发明的一实施方案的DRAM模块1中，作为需要的配线图案的种类，是以第1～第4的各PTP基板5a～5d的全部中共同的配线图案为1种，在第1～第4的各IVH基板7a～7d的每片上不同的配线图案为4种，合计5种。即，在配线图案的种类数量中，和以往技术的多芯片封装101相同。在此，和多芯片封装101一样，把安装完DRAM芯片3的第1～第4的各PTP基板5a～5d的片数，在第1～第4的各IVH基板7a～7d上各安装200片。在DRAM模块1中，因为合计800片的第1～第4的各PTP基板5a～5d的配线图案完全相同，所以不需要管理它们在各层间不掺混。如果管理第1～第4这4片IVH基板7a～7d在各层间不掺混则更理想。
其结果，在DRAM1模块1中，可以极其有效地降低各PTP基板5a～5d相对各IVH基板7a～7d的安装误差引起的次品的发生率，可以大幅度提高在DRAM模块1的制造工序中的成品率。还可以简化在制造工序中的基板管理和监视作业等。因而，在可以大幅度提高DRAM模块1的生产效率的同时，制造容易。此外，在以往技术中，把合计800片的芯片安装基板104a～104d分成各200片，把4种需要制作的配线图案，在DRAM模块1中，对于合计800片的第1～第4的全部PTP基板5a～5d形成同一图案即可。其结果，可以把DRAM模块1的每1块的制造成本降低很多。
此外，以上说明的本发明，基板的层叠数和所安装的半导体芯片3的数目越多其效果越大。
进而，本发明的半导体装置，并未限定于上述的一实施方案。在不脱离本发明的主旨的范围中，可以把涉及本发明的半导体装置的构成的一部分，组合设定为各种各样的状态。
例如，被安装在半导体装置1上的半导体芯片3的性能、种类、功能、形状，以及构成等，只要根据所希望的半导体装置1的性能和功能等适宜地选择合适的即可。芯片安装基材5以及中间基材7的层叠数、芯片安装基材5对中间基材7的安装数，以及半导体芯片3相对安装基材的安装数及安装方法也一样。此外，半导体芯片3、芯片安装基材5，以及中间基材7的各自间的配线图案，以及半导体装置1内全部的配线图案以及电路构成等，也可以根据所希望的半导体装置1的性能和功能等适宜地设计形成在适宜的状态。
此外，例如，也可以在1个半导体装置1的内部混合存在逻辑芯片和存储器芯片。或者，对于1片芯片安装基材5重合层叠2片中间基材7，在原本需要的片数的中间基材7以外，配置形成有不干扰半导体装置1全部功能的配线的所谓虚设中间基材7都可以。使该虚设中间基材7，具有作为例如半导体装置1内的保险丝的功能，由此，可以提高半导体装置1的稳定性和可靠性。进而，还可以作为从安装有存储器芯片的芯片安装基材5，经由虚设中间基材7在安装有逻辑芯片的另一逻辑板上与配线连接等，使虚设中间基材7具有作为半导体装置1内的配线分支板的功能。
本领域技术人员容易理解本发明的其他优点或改进之处。因此，从更宽的方面而言，本发明不限于说明书中所述的具体细节和代表性实施方案。可以对本发明做出多种变型而不会脱离后附权利要求及其等价物所限定的总体发明构思的精神和范围。

Claims (18)

1、一种芯片层叠型的半导体装置，其特征在于包括：
具有多条信号用端子的多个半导体芯片；
沿着厚度方向层叠2层以上的多片芯片安装基板，在各芯片安装基板上分别安装1个以上的上述半导体芯片的同时，形成有与该被安装的各半导体芯片的上述各信号用端子电连接的多条芯片连接用配线和芯片连接用通路端子，以及
形成有与相邻的上述芯片安装基板的上述各芯片连接用配线电连接的多条层间连接用配线和层间连接用通路端子的至少2片中间基板，所述至少2片中间基板与上述多片芯片安装基板交替配置，
上述各芯片连接用配线对于上述各芯片安装基板形成相同的图案，同时，上述各层间连接用配线对于上述至少2片中间基板的每个形成互不相同的图案，且相邻的上述各芯片安装基板的上述各芯片连接用配线与上述各中间基板的上述各层间连接用配线通过上述各芯片连接用通路端子或上述各层间连接用通路端子电连接，且配置在不同层中的上述各中间基板的上述各层间连接用布线之间通过上述各中间基板的上述各层间连接用通路端子以及配置在上述各中间基板之间的上述各芯片安装基板的上述各芯片连接用通路端子电连接，
上述各层间连接用配线形成为可以切换以下两种电连接状态中的至少一种的图案，即，在分别被安装在上述各芯片安装基板上的上述各半导体芯片间的上述各信号用端子彼此之间的电连接状态，或电连接到多个预定的外部端子的多条外部端子连接用配线和上述各信号用端子的电连接状态。
2、如权利要求1所述的半导体装置，其中，上述各半导体芯片是存储器芯片。
3、如权利要求2所述的半导体装置，其中，上述各层间连接用配线被形成为可以把上述各信号用端子中的数据用端子分别独立地与上述各外部端子连接用配线电连接的配线图案。
4、一种芯片层叠型的半导体装置，其特征在于包括：
具有预定的信号用端子的半导体芯片；
分别各安装有1个以上的上述半导体芯片、并沿着厚度方向层叠2层以上的多片芯片安装基材；
在上述各芯片安装基材的厚度方向上贯通设置的多个芯片连接用通路端子；
形成在上述各芯片安装基材上、与被安装在上述各芯片安装基材上的上述半导体芯片的上述信号用端子电连接的多条芯片连接用配线；
沿着上述各芯片安装基材的层叠方向与上述各芯片安装基材交替配置的多片中间基材；
贯通上述各中间基材的厚度方向设置的、且与一侧相邻的上述芯片安装基材的上述芯片连接用配线电连接的多个层间连接用通路端子；
在每层上用规定的图案形成在上述各中间基材上的多条层间连接用配线，使上述各层间连接用通路端子和与之相对的上述芯片安装基材的规定的芯片连接用通路端子电连接。
5、如权利要求4所述的半导体装置，其中，上述各芯片连接用通路端子和上述各芯片连接用配线相对于上述各芯片安装基材形成相同的图案。
6、如权利要求5所述的半导体装置，还包括多个层间连接用通路端子，这些层间连接用通路端子贯通上述各中间基材的厚度方向设置，用于使对应的上述各芯片连接用通路端子之间在厚度方向上电连接。
7、如权利要求6所述的半导体装置，其中，上述各半导体芯片是存储器芯片。
8、如权利要求7所述的半导体装置，其中，上述各层间连接用配线被形成为可以把上述各信号用端子中的数据用端子分别独立地与上述各外部端子连接用配线电连接的配线图案。
9、一种芯片层叠型半导体装置，包括：
沿着厚度方向层叠的2片芯片安装基板，其上各安装1个以上的具有多条信号用端子的半导体芯片，同时，把与该被安装的各半导体芯片的上述各信号用端子电连接的多条芯片连接用配线和芯片连接用通路端子形成相同的图案；
配置在上述2片芯片安装基板之间的第1中间基板，其上以规定的配线图案形成有与相邻的上述各芯片安装基板的上述各芯片连接用配线电连接的多条层间连接用配线和层间连接用通路端子；以及
和该第1中间基板一同与上述各芯片安装基板交替层叠配置的第2中间基板，其上有用和形成在上述第1中间基板上的上述各层间连接用配线以及上述各层间连接用通路端子不同的配线图案形成的、与相邻的上述芯片安装基板的上述芯片连接用配线电连接的多条层间连接用配线和上述各层间连接用通路端子，
相邻的上述各芯片安装基板的上述各芯片连接用配线与上述各第1和第2中间基板的上述各层间连接用配线通过上述各芯片连接用通路端子或上述各层间连接用通路端子电连接，且上述第1中间基板的上述各层间连接用布线与上述第2中间基板的上述各层间连接用布线通过配置在上述第1中间基板与上述第2中间基板之间的上述芯片安装基板的上述各芯片连接用配线和上述各层间连接用通路端子电连接。
10、如权利要求9所述的半导体装置，其中，形成在上述第1中间基板上的层间连接用配线以及形成在上述第2中间基板上的层间连接用配线分别形成为不同的配线图案，使得可以把被安装在上述各芯片安装基板上的上述各半导体芯片的各信号用端子的通电线路在层叠方向上分别设定为不同的路径。
11、如权利要求9所述的半导体装置，其中，形成在上述第1中间基板上的层间连接用配线以及形成在上述第2中间基板上的层间连接用配线分别形成为不同的配线图案，使得可以在各中间基板中切换以下两种电连接状态，即，在安装在上述各芯片安装基板上的上述各半导体芯片之间的上述各信号用端子之间的电连接状态，或电连接到多个预定的外部端子的多条外部端子连接用配线和上述各信号用端子的电连接状态。
12、如权利要求9所述的半导体装置，其中，上述各半导体芯片是存储器芯片。
13、如权利要求12所述的半导体装置，其中，上述各层间连接用配线被形成为可以把上述各信号用端子中的数据用端子分别独立地与上述各外部端子连接用配线电连接的配线图案。
14、一种芯片层叠型半导体装置，包含：
沿着厚度方向层叠的2片芯片安装基板，其上在各安装有1个以上的具有多条信号用端子的半导体芯片的同时，与该安装的各半导体芯片的上述各信号用端子电连接的多条芯片连接用配线和芯片连接用通路端子形成相同的图案；
被配置在上述2片芯片安装基板之间的一片中间基板，该中间基板以规定的配线图案形成有与相邻的上述各芯片安装基板的上述各芯片连接用配线电连接的多条层间连接用配线以及层间连接用通路端子，
所述层间连接用通路端子和与之相对的上述芯片连接用通路端子相连接。
15、如权利要求14所述的半导体装置，其中，上述各层间连接用配线被设置成可以把安装在上述各芯片安装基板上的上述各半导体芯片的各信号用端子的通电线路在层叠方向上设定在分别不同的路径上的配线图案。
16、如权利要求14所述的半导体装置，其中，上述各层间连接用配线被形成为可以在上述中间基板中切换以下两种电连接状态的配线图案，即，被安装在上述各芯片安装基板上的、上述各半导体芯片之间的上述各信号用端子之间的电连接状态，或被电连接到多个预定的外部端子的多条外部端子连接用配线和上述各信号用端子的电连接状态。
17、如权利要求14所述的半导体装置，其中，上述各半导体芯片是存储器芯片。
18、如权利要求17所述的半导体装置，其中，上述各层间连接用配线被形成为可以把上述各信号用端子中的数据用端子分别独立地与上述各外部端子连接用配线电连接的配线图案。
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