JPH08186227A - 半導体装置及び電子装置 - Google Patents
半導体装置及び電子装置Info
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- JPH08186227A JPH08186227A JP7000139A JP13995A JPH08186227A JP H08186227 A JPH08186227 A JP H08186227A JP 7000139 A JP7000139 A JP 7000139A JP 13995 A JP13995 A JP 13995A JP H08186227 A JPH08186227 A JP H08186227A
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- JP
- Japan
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- semiconductor device
- pins
- terminals
- wiring
- same function
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 両面実装を行なう際に、実装基板の配線パタ
ーンを簡略化し、且つ半導体装置の製造、部品管理を単
純化する技術を提供する。 【構成】 搭載する半導体ペレットと電気的に接続され
外部端子となるピンを、同一機能を有するピンが線対称
となるように配置する。 【効果】 上述した手段によれば、単一の半導体装置
を、反転パターンの半導体装置としても用いることがで
きるので、同一機能の半導体装置に２種類の製品を生産
する必要がなく、生産管理が容易となり、また、需要者
にとっても部品の手配、在庫管理が簡単になり、逆曲げ
品と通常の製品とを誤用するおそれもない。
ーンを簡略化し、且つ半導体装置の製造、部品管理を単
純化する技術を提供する。 【構成】 搭載する半導体ペレットと電気的に接続され
外部端子となるピンを、同一機能を有するピンが線対称
となるように配置する。 【効果】 上述した手段によれば、単一の半導体装置
を、反転パターンの半導体装置としても用いることがで
きるので、同一機能の半導体装置に２種類の製品を生産
する必要がなく、生産管理が容易となり、また、需要者
にとっても部品の手配、在庫管理が簡単になり、逆曲げ
品と通常の製品とを誤用するおそれもない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関し、高密度実装を行なう半導体装置
に適用して有効な技術である。
装置の製造方法に関し、高密度実装を行なう半導体装置
に適用して有効な技術である。
【０００２】
【従来の技術】半導体装置は、ウェハプロセスを完了
し、ダイシングによって個々に分離された半導体ペレッ
トと外部端子との接続を行ない封止体に封止されて製品
となる。このような、外部端子との接続には、タブに搭
載した半導体ペレットと外部端子となるリード（ピン）
の内端部とをボンディングワイヤによって電気的に接続
する方法が一般的である。封止体には、製造が容易であ
りコストも低いことから、エポキシ樹脂やシリコン樹脂
を封止樹脂として用いた樹脂モールドが多く採用されて
いる。
し、ダイシングによって個々に分離された半導体ペレッ
トと外部端子との接続を行ない封止体に封止されて製品
となる。このような、外部端子との接続には、タブに搭
載した半導体ペレットと外部端子となるリード（ピン）
の内端部とをボンディングワイヤによって電気的に接続
する方法が一般的である。封止体には、製造が容易であ
りコストも低いことから、エポキシ樹脂やシリコン樹脂
を封止樹脂として用いた樹脂モールドが多く採用されて
いる。
【０００３】このような半導体装置では、例えばＳＩＭ
Ｍ（single in−line memory module）等のモジュール
或いはシステムボードに半導体装置を実装し、高密度の
実装を行なう場合に、同一機能の表面実装型の半導体装
置を基板の両面に実装する場合がある。このような場合
には、同一ピン配置の半導体装置を夫々の面に実装し夫
々の面に同様な配線パターンを形成した場合には、一方
の面から見た他方の面（以下、透過面という）のピン配
置及び配線パターンが逆パターンになるため、スルーホ
ールによって夫々の面の同一機能の配線を導通させる場
合には、逆パターンを解消するために何れかの面に交差
する配線を設けなければならない。
Ｍ（single in−line memory module）等のモジュール
或いはシステムボードに半導体装置を実装し、高密度の
実装を行なう場合に、同一機能の表面実装型の半導体装
置を基板の両面に実装する場合がある。このような場合
には、同一ピン配置の半導体装置を夫々の面に実装し夫
々の面に同様な配線パターンを形成した場合には、一方
の面から見た他方の面（以下、透過面という）のピン配
置及び配線パターンが逆パターンになるため、スルーホ
ールによって夫々の面の同一機能の配線を導通させる場
合には、逆パターンを解消するために何れかの面に交差
する配線を設けなければならない。
【０００４】このような一の配線層にて配線が交差する
場合に、一方の配線の交差する部分の配線をその層には
設けずに他の配線層に設け、他の配線層に設けた交差す
る部分の配線の両端にて、他の配線層に設けた交差する
部分の配線と一の配線層の配線とをスルーホールによっ
て導通させている。
場合に、一方の配線の交差する部分の配線をその層には
設けずに他の配線層に設け、他の配線層に設けた交差す
る部分の配線の両端にて、他の配線層に設けた交差する
部分の配線と一の配線層の配線とをスルーホールによっ
て導通させている。
【０００５】しかしながら、このような交差する配線の
増加によって配線パターンが複雑になってしまう。電子
装置の機能の増加等により、実装基板の配線自体も複雑
化し、このような交差配線の増加は、実装基板の信頼性
の低下及び価格上昇の要因となっている。
増加によって配線パターンが複雑になってしまう。電子
装置の機能の増加等により、実装基板の配線自体も複雑
化し、このような交差配線の増加は、実装基板の信頼性
の低下及び価格上昇の要因となっている。
【０００６】そこで、このような交差配線を回避し実装
基板の配線パターンを単純化するために、一方の面に実
装する半導体装置のピン配置を他方の面に実装する半導
体装置のミラー反転パターンとし、実装基板に設けたス
ルーホールのみによって同一信号端子を結線する方法が
ある。
基板の配線パターンを単純化するために、一方の面に実
装する半導体装置のピン配置を他方の面に実装する半導
体装置のミラー反転パターンとし、実装基板に設けたス
ルーホールのみによって同一信号端子を結線する方法が
ある。
【０００７】このような反転パターンのピン配置を得る
為に、通常の製品とは逆の方向にリードを曲げることに
よって、実装状態では透過面のパターンが同一となる逆
曲げ品といわれる製品を作ることによって対処してい
る。
為に、通常の製品とは逆の方向にリードを曲げることに
よって、実装状態では透過面のパターンが同一となる逆
曲げ品といわれる製品を作ることによって対処してい
る。
【０００８】他に、ミラー反転パターンのピン配置を実
現するために、半導体ペレットとタブとの取付けを通常
とは反対側に行なう（特開６３−１７５４５４号）こと
も考えられている。
現するために、半導体ペレットとタブとの取付けを通常
とは反対側に行なう（特開６３−１７５４５４号）こと
も考えられている。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな方法では同一機能の半導体装置に２種類の製品を生
産することとなり、生産管理が煩雑となり、また、需要
者にとっても部品の手配、在庫管理が複雑になる。この
ような逆曲げ品と通常の製品とを区別するために、夫々
マーキングの型名を変えてあるが、マーキングが小さく
形状が全く同一であるために識別がしにくく、確認が面
倒である。
うな方法では同一機能の半導体装置に２種類の製品を生
産することとなり、生産管理が煩雑となり、また、需要
者にとっても部品の手配、在庫管理が複雑になる。この
ような逆曲げ品と通常の製品とを区別するために、夫々
マーキングの型名を変えてあるが、マーキングが小さく
形状が全く同一であるために識別がしにくく、確認が面
倒である。
【００１０】本発明はこのような問題を解決するために
為されたものであり、両面実装を行なう際に、実装基板
の配線パターンを簡略化し、且つ半導体装置の製造、部
品管理を単純化する技術を提供するものである。
為されたものであり、両面実装を行なう際に、実装基板
の配線パターンを簡略化し、且つ半導体装置の製造、部
品管理を単純化する技術を提供するものである。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【００１２】半導体装置において、搭載する半導体ペレ
ットと電気的に接続され外部端子となるピンを、同一機
能を有するピンが線対称となるように配置する。
ットと電気的に接続され外部端子となるピンを、同一機
能を有するピンが線対称となるように配置する。
【００１３】
【作用】上述した手段によれば、単一の半導体装置を、
反転パターンの半導体装置としても用いることができる
ので、同一機能の半導体装置に２種類の製品を生産する
必要がなく、生産管理が容易となり、また、需要者にと
っても部品の手配、在庫管理が簡単になり、逆曲げ品と
通常の製品とを誤用するおそれもない。
反転パターンの半導体装置としても用いることができる
ので、同一機能の半導体装置に２種類の製品を生産する
必要がなく、生産管理が容易となり、また、需要者にと
っても部品の手配、在庫管理が簡単になり、逆曲げ品と
通常の製品とを誤用するおそれもない。
【００１４】以下、本発明の構成について、実施例とと
もに説明する。
もに説明する。
【００１５】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１６】
（実施例１）図１に示すのは本発明の一実施例である半
導体装置、具体的には記憶装置のピン配置を示す平面図
である。
導体装置、具体的には記憶装置のピン配置を示す平面図
である。
【００１７】本実施例では封止体の長辺に沿ったピンの
配列方向の中心線に対して対称にピンが配置され、図中
左右に同一機能のピンが配置される。ピンの配置は、図
中上から順に、電源電圧端子Ｖｃｃ、クロック端子ＣＬ
Ｋ１〜４、アドレス端子Ａ，Ａ，Ａ，Ａ，Ａ、入出力端
子Ｉ／Ｏ，Ｉ／Ｏ、接地電圧端子Ｖｓｓである。
配列方向の中心線に対して対称にピンが配置され、図中
左右に同一機能のピンが配置される。ピンの配置は、図
中上から順に、電源電圧端子Ｖｃｃ、クロック端子ＣＬ
Ｋ１〜４、アドレス端子Ａ，Ａ，Ａ，Ａ，Ａ、入出力端
子Ｉ／Ｏ，Ｉ／Ｏ、接地電圧端子Ｖｓｓである。
【００１８】ピンの機能については、同一に機能するも
のであればよい。即ち、例えばアドレス端子Ａについて
は、外部から指定されるアドレスとメモリ内のアドレス
とが一対一に対応すればよく、ミラー反転パターンの上
で同一のアドレスが同一のメモリセルに相当していなく
ても、機能上の問題はない。従って、アドレス端子Ａに
ついては、重複させずに１０本のアドレス端子Ａとして
機能させる。同様に、入出力端子Ｉ／Ｏについても、一
対一に対応すれば機能上の問題はない。従って、入出力
端子Ｉ／Ｏについても、重複させずに４本の入出力端子
Ｉ／Ｏとして機能させる。
のであればよい。即ち、例えばアドレス端子Ａについて
は、外部から指定されるアドレスとメモリ内のアドレス
とが一対一に対応すればよく、ミラー反転パターンの上
で同一のアドレスが同一のメモリセルに相当していなく
ても、機能上の問題はない。従って、アドレス端子Ａに
ついては、重複させずに１０本のアドレス端子Ａとして
機能させる。同様に、入出力端子Ｉ／Ｏについても、一
対一に対応すれば機能上の問題はない。従って、入出力
端子Ｉ／Ｏについても、重複させずに４本の入出力端子
Ｉ／Ｏとして機能させる。
【００１９】このようにアドレス端子Ａ及び入出力端子
Ｉ／Ｏについては、１０本のアドレス端子Ａ及び４本の
入出力端子Ｉ／Ｏとして機能させるために内部で結線を
行なわないが、電源電圧端子Ｖｃｃ、クロック端子ＣＬ
Ｋ１〜４、接地電圧端子Ｖｓｓについては重複して夫々
の面に設け、封止体内部で接続し相互に電気的な導通を
とってある。
Ｉ／Ｏについては、１０本のアドレス端子Ａ及び４本の
入出力端子Ｉ／Ｏとして機能させるために内部で結線を
行なわないが、電源電圧端子Ｖｃｃ、クロック端子ＣＬ
Ｋ１〜４、接地電圧端子Ｖｓｓについては重複して夫々
の面に設け、封止体内部で接続し相互に電気的な導通を
とってある。
【００２０】前記の封止体内部での導通については、半
導体ペレット内部の配線にて行なう、ボンディングによ
って行なう或いは夫々のリードを一体化しておく等の方
法が可能であり、またこれらの方法を適宜組み合わせて
用いることも可能である。このような導通をとることに
よって、重複して設けた端子の双方に実装基板にて基板
配線を接続してある場合には、実装基板配線との接続が
二重になされることとなり配線機能が強化されることと
なる。また、重複して設けた端子の一方のみに実装基板
にて基板配線を接続し、実装基板の配線パターンをより
簡略化する選択も可能である。
導体ペレット内部の配線にて行なう、ボンディングによ
って行なう或いは夫々のリードを一体化しておく等の方
法が可能であり、またこれらの方法を適宜組み合わせて
用いることも可能である。このような導通をとることに
よって、重複して設けた端子の双方に実装基板にて基板
配線を接続してある場合には、実装基板配線との接続が
二重になされることとなり配線機能が強化されることと
なる。また、重複して設けた端子の一方のみに実装基板
にて基板配線を接続し、実装基板の配線パターンをより
簡略化する選択も可能である。
【００２１】更に、前記配線機能の強化の必要がなく、
重複して設けた端子の双方に実装基板にて基板配線を接
続してある場合には、半導体装置内にて前記双方の端子
を導通させておかなくてもよい。
重複して設けた端子の双方に実装基板にて基板配線を接
続してある場合には、半導体装置内にて前記双方の端子
を導通させておかなくてもよい。
【００２２】（実施例２）図２に示すのは、本発明の他
の実施例であり、前述した実施例と同一機能の半導体装
置のピン配置を変更した例を示す平面図である。
の実施例であり、前述した実施例と同一機能の半導体装
置のピン配置を変更した例を示す平面図である。
【００２３】本実施例では封止体の長辺に沿ったピンの
配列方向と直交する中心線に対して対称にピンが配置さ
れ、図中中心線から見て上下に同一機能のピンが配置さ
れる。ピンの配置は、図中左側の端子では、上から順
に、電源電圧端子Ｖｃｃ、クロック端子ＣＬＫ４、クロ
ック端子ＣＬＫ３、アドレス端子Ａ，Ａ、入出力端子Ｉ
／Ｏ、クロック端子ＣＬＫ１、入出力端子Ｉ／Ｏ、アド
レス端子Ａ，Ａ、クロック端子ＣＬＫ３、クロック端子
ＣＬＫ４、電源電圧端子Ｖｃｃであり、図中右側の端子
では、上から順に、接地電圧端子Ｖｓｓ、アドレス端子
Ａ，Ａ，Ａ，Ａ、入出力端子Ｉ／Ｏ、クロック端子ＣＬ
Ｋ２、入出力端子Ｉ／Ｏ、アドレス端子Ａ，Ａ，Ａ，
Ａ、接地電圧端子Ｖｓｓである。
配列方向と直交する中心線に対して対称にピンが配置さ
れ、図中中心線から見て上下に同一機能のピンが配置さ
れる。ピンの配置は、図中左側の端子では、上から順
に、電源電圧端子Ｖｃｃ、クロック端子ＣＬＫ４、クロ
ック端子ＣＬＫ３、アドレス端子Ａ，Ａ、入出力端子Ｉ
／Ｏ、クロック端子ＣＬＫ１、入出力端子Ｉ／Ｏ、アド
レス端子Ａ，Ａ、クロック端子ＣＬＫ３、クロック端子
ＣＬＫ４、電源電圧端子Ｖｃｃであり、図中右側の端子
では、上から順に、接地電圧端子Ｖｓｓ、アドレス端子
Ａ，Ａ，Ａ，Ａ、入出力端子Ｉ／Ｏ、クロック端子ＣＬ
Ｋ２、入出力端子Ｉ／Ｏ、アドレス端子Ａ，Ａ，Ａ，
Ａ、接地電圧端子Ｖｓｓである。
【００２４】本実施例では中心線上の２本のピンについ
ては、中心線上にあるため重複して設けることなく対称
の配置となる。このため前記の実施例とは異なり、中心
線上のピンに割り当てたクロック信号端子ＣＬＫ１，Ｃ
ＬＫ２については重複して設ける必要がなく、クロック
信号端子ＣＬＫ１，ＣＬＫ２が減少するのに伴いアドレ
ス端子を２本増やして１２本としている。
ては、中心線上にあるため重複して設けることなく対称
の配置となる。このため前記の実施例とは異なり、中心
線上のピンに割り当てたクロック信号端子ＣＬＫ１，Ｃ
ＬＫ２については重複して設ける必要がなく、クロック
信号端子ＣＬＫ１，ＣＬＫ２が減少するのに伴いアドレ
ス端子を２本増やして１２本としている。
【００２５】また前述した実施例の他の半導体装置、例
えば１６Ｍビット容量のＤＲＡＭ（Dynamic Random Acc
ess Memory）では、電源電圧端子、基準電圧端子、デー
タ入力端子、データ出力端子、ライトイネーブル信号端
子、ローアドレスストローブ信号端子、カラムアドレス
ストローブ信号端子及び１２本のアドレス端子の各端子
が設けられている。
えば１６Ｍビット容量のＤＲＡＭ（Dynamic Random Acc
ess Memory）では、電源電圧端子、基準電圧端子、デー
タ入力端子、データ出力端子、ライトイネーブル信号端
子、ローアドレスストローブ信号端子、カラムアドレス
ストローブ信号端子及び１２本のアドレス端子の各端子
が設けられている。
【００２６】この内の電源電圧端子及び基準電圧端子
は、既に夫々２本ずつ設けられている。従って前述した
ピン配置の対象配置を行なうためには、データ入力端
子、データ出力端子、ライトイネーブル信号端子、ロー
アドレスストローブ信号端子、カラムアドレスストロー
ブ信号端子を新たに重複して設ける必要がありピンが５
本余分に必要となる。
は、既に夫々２本ずつ設けられている。従って前述した
ピン配置の対象配置を行なうためには、データ入力端
子、データ出力端子、ライトイネーブル信号端子、ロー
アドレスストローブ信号端子、カラムアドレスストロー
ブ信号端子を新たに重複して設ける必要がありピンが５
本余分に必要となる。
【００２７】これに対して前記半導体装置の従来のピン
配置では、半導体チップと接続されない空きピンが３本
あり、またパッケージの中央には夫々の面にピン２本分
の空間が残されている。従って、この空きピン及び空間
を利用することによって７本の端子を増加させることが
可能であり、１６Ｍビット容量のＤＲＡＭにおいても、
パッケージの寸法を変更せずに、簡単な変更のみでピン
を対象に配置することが充分に可能である。
配置では、半導体チップと接続されない空きピンが３本
あり、またパッケージの中央には夫々の面にピン２本分
の空間が残されている。従って、この空きピン及び空間
を利用することによって７本の端子を増加させることが
可能であり、１６Ｍビット容量のＤＲＡＭにおいても、
パッケージの寸法を変更せずに、簡単な変更のみでピン
を対象に配置することが充分に可能である。
【００２８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００２９】また、図３，図４に示す変更例のように、
半導体装置の別々の面にある同一機能のピン１０を半導
体装置内にて破線で示すように導通させておけば、これ
を前記交差する実装基板の配線１１に用いることによっ
て、実装基板の配線１１を簡略化することも可能であ
る。図３の例では図上縦方向の配線１１に対して交差す
る配線として用い、図４の例では図上横方向の配線１１
に対して交差する配線として用いている。
半導体装置の別々の面にある同一機能のピン１０を半導
体装置内にて破線で示すように導通させておけば、これ
を前記交差する実装基板の配線１１に用いることによっ
て、実装基板の配線１１を簡略化することも可能であ
る。図３の例では図上縦方向の配線１１に対して交差す
る配線として用い、図４の例では図上横方向の配線１１
に対して交差する配線として用いている。
【００３０】また、図５に示す応用例のように、封止体
５の別々の面にあるピン１０を封止体５内にて破線で示
すように導通させた部品を用意しておけば、これを前記
交差する配線１１に用いることによって、実装基板の配
線１１を簡略化することも可能である。図５の例では図
上縦方向の配線１１に対して交差する配線として用いて
いる。
５の別々の面にあるピン１０を封止体５内にて破線で示
すように導通させた部品を用意しておけば、これを前記
交差する配線１１に用いることによって、実装基板の配
線１１を簡略化することも可能である。図５の例では図
上縦方向の配線１１に対して交差する配線として用いて
いる。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３２】（１）本発明によれば、半導体装置のピン
配置を対称とすることにより、同一の半導体装置を反転
パターンの半導体装置としても用いることが可能となる
という効果がある。
配置を対称とすることにより、同一の半導体装置を反転
パターンの半導体装置としても用いることが可能となる
という効果がある。
【００３３】（２）本発明によれば、上記効果（1）に
より、生産管理が容易になるという効果がある。
より、生産管理が容易になるという効果がある。
【００３４】（３）本発明によれば、上記効果（1）に
より、電子装置の部品管理が容易になるという効果があ
る。
より、電子装置の部品管理が容易になるという効果があ
る。
【００３５】（４）本発明によれば、上記効果（1）に
より、逆曲げ品と通常の製品との誤用による製品不良が
生じないという効果がある。
より、逆曲げ品と通常の製品との誤用による製品不良が
生じないという効果がある。
【図１】本発明の一実施例である半導体装置のピン配置
を示す平面図である。
を示す平面図である。
【図２】本発明の他の実施例である半導体装置のピン配
置を示す平面図である。
置を示す平面図である。
【図３】本発明の変更例である半導体装置のピン配置を
示す平面図である。
示す平面図である。
【図４】本発明の変更例である半導体装置のピン配置を
示す平面図である。
示す平面図である。
【図５】本発明の応用例である電子部品のピン配置を示
す平面図である。
す平面図である。
５…封止体、１０…ピン、１１…基板配線、Ｖｃｃ…電
源電圧端子、ＣＬＫ１，２，３，４…クロック端子、Ａ
…アドレス端子、Ｉ／Ｏ…入出力端子、Ｖｓｓ…接地電
圧端子。
源電圧端子、ＣＬＫ１，２，３，４…クロック端子、Ａ
…アドレス端子、Ｉ／Ｏ…入出力端子、Ｖｓｓ…接地電
圧端子。
Claims (9)
- 【請求項１】 搭載する半導体ペレットと電気的に接続
され外部端子となるピンを備えた半導体装置において、
同一機能を有するピンを線対称に配置したことを特徴と
する半導体装置。 - 【請求項２】 前記同一機能を有するピンを重複して設
け、前記線対称にピンを配置したことを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 前記重複して設けたピンが半導体装置内
で電気的に接続されていることを特徴とする請求項２に
記載の半導体装置。 - 【請求項４】 前記半導体装置が表面実装型の半導体装
置であることを特徴とする請求項１乃至請求項３に記載
の半導体装置。 - 【請求項５】 前記半導体装置がＤＲＡＭであることを
特徴とする請求項１乃至請求項４の何れか一項に記載の
半導体装置。 - 【請求項６】 半導体装置を実装基板の両面に実装した
電子装置において、 前記半導体装置の、搭載する半導体ペレットと電気的に
接続され外部端子となるピンの同一機能を有するものを
線対称に配置した半導体装置を両面に実装し、実装基板
を貫通するスルーホールによって前記半導体装置双方の
同一機能ピンを導通させることを特徴とする電子装置。 - 【請求項７】 前記同一機能を有するピンが重複して設
けられ、前記線対称にピンを配置されている半導体装置
であることを特徴とする請求項６に記載の電子装置。 - 【請求項８】 前記重複して設けたピンが半導体装置内
で電気的に接続された半導体装置であることを特徴とす
る請求項７に記載の電子装置。 - 【請求項９】 前記半導体装置がＤＲＡＭであることを
特徴とする請求項６乃至請求項８の何れか一項に記載の
電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000139A JPH08186227A (ja) | 1995-01-05 | 1995-01-05 | 半導体装置及び電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000139A JPH08186227A (ja) | 1995-01-05 | 1995-01-05 | 半導体装置及び電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186227A true JPH08186227A (ja) | 1996-07-16 |
Family
ID=11465701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7000139A Pending JPH08186227A (ja) | 1995-01-05 | 1995-01-05 | 半導体装置及び電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186227A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059262A (ja) * | 2001-08-20 | 2003-02-28 | Elpida Memory Inc | 半導体装置 |
| JP2015537368A (ja) * | 2012-08-27 | 2015-12-24 | インヴェンサス・コーポレイション | 共通サポート回路パネル及び超小型電子パッケージ |
| JP2016195269A (ja) * | 2011-10-03 | 2016-11-17 | インヴェンサス・コーポレイション | パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化 |
| US10643977B2 (en) | 2011-10-03 | 2020-05-05 | Invensas Corporation | Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows |
| US10692842B2 (en) | 2011-10-03 | 2020-06-23 | Invensas Corporation | Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows |
-
1995
- 1995-01-05 JP JP7000139A patent/JPH08186227A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059262A (ja) * | 2001-08-20 | 2003-02-28 | Elpida Memory Inc | 半導体装置 |
| US7253457B2 (en) | 2001-08-20 | 2007-08-07 | Elpida Memory, Inc. | Semiconductor device with external terminals arranged symmetrically with respect to a normal external terminal arrangement |
| JP2016195269A (ja) * | 2011-10-03 | 2016-11-17 | インヴェンサス・コーポレイション | パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化 |
| US10643977B2 (en) | 2011-10-03 | 2020-05-05 | Invensas Corporation | Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows |
| US10692842B2 (en) | 2011-10-03 | 2020-06-23 | Invensas Corporation | Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows |
| JP2015537368A (ja) * | 2012-08-27 | 2015-12-24 | インヴェンサス・コーポレイション | 共通サポート回路パネル及び超小型電子パッケージ |
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