JP2016195269A - パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化 - Google Patents

パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化 Download PDF

Info

Publication number
JP2016195269A
JP2016195269A JP2016132320A JP2016132320A JP2016195269A JP 2016195269 A JP2016195269 A JP 2016195269A JP 2016132320 A JP2016132320 A JP 2016132320A JP 2016132320 A JP2016132320 A JP 2016132320A JP 2016195269 A JP2016195269 A JP 2016195269A
Authority
JP
Japan
Prior art keywords
microelectronic
grid
package
terminal
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2016132320A
Other languages
English (en)
Inventor
クリスプ，リチャード・デューイット
Dewitt Crisp Richard
ゾーニ，ワエル
Zohni Wael
ハーバ，ベルガセム
Haba Belgacem
ランブレクト，フランク
Lambrecht Frank
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
INVENSYS CORP
Original Assignee
INVENSYS CORP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/439,317 external-priority patent/US8659140B2/en
Application filed by INVENSYS CORP filed Critical INVENSYS CORP
Publication of JP2016195269A publication Critical patent/JP2016195269A/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06156—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Wire Bonding (AREA)

Abstract

【解決手段】超小型電子パッケージ１００はメモリ記憶アレイを有する超小型電子素子１０１を備え、基板１０２の表面１１０上の端子１０４は、外部構成要素と接続するように構成され、基板１０２の反対側の表面１０８において露出する基板コンタクト１２１は、超小型電子素子１０１の素子コンタクト１１１に向きかつ素子コンタクト１１１に接合される。
【効果】端子は、理論的軸のそれぞれの対向する側に配置される端子の第１の組１１４及び第２の組１２４内の位置に配置された第１の端子１０４を含み、第１の端子１０４の各組は、メモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１００内の回路によって使用可能なアドレス情報を運び、第１の組１１４内の第１の端子１０４の信号割当ては、第２の組１２４内の第１の端子の信号割当ての鏡像とすることができる。
【選択図】図６

Description

（関連出願の相互参照）
本出願は、２０１１年１０月３日に出願された米国仮特許出願第６１／５４２，５５３
号及び２０１２年２月１７日に出願された米国仮特許出願第６１／６００，４８３号の出
願日の利益を主張する２０１２年４月４日に出願された米国特許出願第１３／４３９，３
１７号の継続出願であり、それらの特許文献の開示は参照することにより本明細書の一部
をなすものとする。
本出願の主題は、超小型電子パッケージ及び超小型電子パッケージを組み込んだアセン
ブリに関する。
半導体チップは、一般に、個々のパッケージされたユニットとして提供される。標準的
なチップは、平坦な方形の本体を有し、この本体は、チップの内部回路部に接続されたコ
ンタクトを有する大きな前面を備えている。個々の各チップは、通常、チップのコンタク
トに接続された外部端子を有するパッケージ内に含まれている。また、端子、すなわちパ
ッケージの外部接続点は、プリント回路基板等の回路パネルに電気的に接続するように構
成されている。多くの従来の設計では、チップパッケージは、チップ自体の面積よりもか
なり大きな回路パネルの面積を占有する。「チップの面積」とは、この開示において、前
面を有する平坦なチップに関して用いられるとき、前面の面積を指すものとして理解され
るべきである。
「フリップチップ」設計では、チップの前面は、パッケージ誘電体素子、すなわち、パ
ッケージの基板の面に向き合い、チップ上のコンタクトは、はんだバンプ又は他の接続素
子によってこの基板の面上のコンタクトに直接ボンディングされる。また、この基板は、
当該基板の上に重なる外部端子を通じて回路パネルにボンディングすることができる。「
フリップチップ」設計は、比較的コンパクトな構成を提供する。いくつかのフリップチッ
プパッケージは一般に「チップスケールパッケージ」と呼ばれる。「チップスケールパッ
ケージ」では、各パッケージは、例えば、本願と同一の譲受人に譲渡された米国特許第５
，１４８，２６５号、同第５，１４８，２６６号、及び同第５，６７９，９７７号の或る
特定の実施形態に開示されているように、チップの前面の面積に等しいか又はそれよりも
僅かに大きな回路パネルの面積を占有する。これらの米国特許の開示内容は、参照するこ
とによって本明細書の一部をなすものとする。或る特定の革新的な実装技法が、従来のフ
リップチップボンディングのコンパクト性に匹敵するコンパクト性又はそれに等しいコン
パクト性を提供する。
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのよ
り小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強く
なってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯
電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電
子カメラ及びローカルエリアネットワーク接続等の補助デバイスと、高解像度ディスプレ
イ及び関連する画像処理チップとともに一体化している。こうしたデバイスは、完全なイ
ンターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子
銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型
デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうち
のいくつかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ
／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続を形成する構成要
素は、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えば、
インターネット検索エンジンで使用されるもの等の、性能の増大及びサイズの低減が必要
とされるデータサーバにおける用途等の、他の用途でも発生する。
メモリ記憶アレイ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ）及び
フラッシュメモリチップを含む半導体チップは、一般に、単一チップ又は複数チップのパ
ッケージ及びアセンブリにパッケージされる。各パッケージは、端子と、その中のチップ
との間で信号を運び、電源及び接地を接続するために数多くの電気的接続を有する。それ
らの電気的接続は、チップのコンタクト支持面に対して水平方向に延在する水平導体、例
えば、トレース、ビームリード等、及びチップの表面に対して垂直方向に延在するビア等
の垂直導体、並びにチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド
等の、異なる種類の導体を含むことができる。
従来の超小型電子パッケージは、主としてメモリ記憶アレイ機能を提供するように構成
される超小型電子素子、すなわち、メモリ記憶アレイ機能を提供する能動デバイスを他の
いずれの機能よりも多く具現化する超小型電子素子を組み込むことができる。この超小型
電子素子は、ＤＲＡＭチップ、又はそのような半導体チップを積み重ねて電気的に相互接
続したアセンブリとすることもできるし、それらを含むこともできる。通常、そのような
パッケージの端子の全ては、超小型電子素子が実装されるパッケージ基板の１つ又は複数
の周縁部に隣接して数組の列に配置される。
例えば、図１に見られる１つの従来の超小型電子パッケージ１２において、パッケージ
基板２０の第１の周縁部１６に隣接して端子の３つの列１４を配置することができ、パッ
ケージ基板２０の第２の周縁部２２に隣接して端子の別の３つの列１８を配置することが
できる。従来のパッケージにおけるパッケージ基板２０の中央領域２４には、端子の列は
全くない。図１は更に、パッケージ内の、面２８上に素子コンタクト２６を有する半導体
チップ１１を示す。素子コンタクト２６は、パッケージ基板２０の中央領域２４における
開口部、例えばボンドウインドウ、を通って延在するワイヤボンド３０を通じて、パッケ
ージ１２の端子の列１４、１８と電気的に相互接続されている。場合によっては、超小型
電子素子１１の面２８と基板２０との間に接着層３２を配置して、ワイヤボンドが接着層
３２の開口部を通って延在する状態で、超小型電子素子と基板との機械的接続を補強する
ことができる。
上記に鑑みて、特にそのようなパッケージと、そのようなパッケージを搭載し互いに電
気的に相互接続することができる回路パネルとを含むアセンブリにおいて電気的性能を改
善するために、超小型電子パッケージ上で端子の配置の改善をいくらか行うことができる
。
本発明の態様によれば、超小型電子パッケージが、面及び該面において露出する複数の
素子コンタクトを有する超小型電子素子と、互いに反対側の第１の表面及び第２の表面を
有する基板と、前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの
構成要素に接続するように構成される、前記第２の表面において露出する複数の端子とを
備えることができる。前記超小型電子素子はメモリ記憶アレイ機能を有することができる
。前記基板は、前記超小型電子素子の素子コンタクトに向きかつ該素子コンタクトに接合
される、第１の表面において露出する１組の基板コンタクトを有することができる。
前記端子は、前記基板コンタクトに電気的に接続することができ、複数の第１の端子を
含むことができる。前記第１の端子は、理論的軸の第１の側に配置された第１の端子の第
１の組と、前記第１の側と反対側の前記軸の第２の側に配置された前記第１の端子の第２
の組とを含むことができる。前記第１の組及び前記第２の組のそれぞれは、前記超小型電
子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアド
レス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用
可能なアドレス情報を運ぶように構成することができる。第１の組内の第１の端子の信号
割当ては、第２の組内の第１の端子の信号割当ての鏡像とすることができる。
一例において、前記超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数
をいかなる他の機能よりも多く具体化することができる。例示的な実施形態において、第
１の組及び第２の組のそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を
決定するのに前記超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情
報の全てを運ぶように構成することができる。一例において、第１の組及び第２の組のそ
れぞれの前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶよう
に構成することができる。特定の実施形態において、第１の組及び第２の組のそれぞれの
前記第１の端子は、前記超小型電子パッケージに転送されるコマンド信号の全てを運ぶよ
うに構成することができ、前記コマンド信号は、ライトイネーブル（書き込み許可）、行
アドレスストローブ、及び列アドレスストローブ信号である。
一実施形態において、第１の組及び第２の組のそれぞれの前記第１の端子は、前記超小
型電子パッケージに転送されるクロック信号を運ぶように構成することができ、前記クロ
ック信号は、前記アドレス情報を運ぶ信号をサンプリングするのに使用されるクロックで
ある。特定の例において、第１の組及び第２の組のそれぞれの前記第１の端子は、前記超
小型電子パッケージに転送されるバンクアドレス信号の全てを運ぶように構成することが
できる。一例において、前記素子コンタクトは、前記超小型電子素子の前面において露出
する再分配コンタクトを含むことができる。各再分配コンタクトは、トレース又はビアの
少なくとも一方を通して前記超小型電子素子のコンタクトパッドに電気的に接続すること
ができる。
特定の例において、前記第１の組及び第２の組の前記第１の端子は、それぞれの第１の
グリッド及び第２のグリッド内の場所に配置することができる。前記第１のグリッド及び
前記第２のグリッド内の端子の列は、前記基板の対向する第１の縁部及び第２の縁部に平
行な方向に延在することができる。前記軸は、前記基板の前記第１の縁部及び前記第２の
縁部に平行でかつ前記基板の前記第１の縁部及び前記第２の縁部から等距離のラインから
、前記第１の端子の任意の２つの隣接する列間の最小ピッチの３．５倍以下の距離とする
ことができる。一実施形態において、少なくともいくつかの第１の端子を含む特定の列の
大部分の端子の中心を通って延在する列軸は、前記特定の列の端子の１つ又は複数の端子
の中心を通って延在しないことができる。
一例において、前記列軸は、前記列の中央に置かれない前記１つ又は複数の端子の少な
くとも１つの端子を通って延在しないことができる。特定の実施形態において、前記第１
の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第２のグリッ
ド内の場所に配置することができ、前記第１のグリッド及び前記第２のグリッドのそれぞ
れは、前記第１の端子の平行な第１の列及び第２の列を含むことができる。例示的な実施
形態において、前記第１のグリッド又は前記第２のグリッドの少なくとも一方のグリッド
は、前記少なくとも一方のグリッドの平行な前記第１の列と前記第２の列との間に少なく
とも１つの端子を含むことができる。一実施形態において、前記端子は第２の端子を含む
ことができる。前記第２の端子の少なくともいくつかは、アドレス情報以外の情報を運ぶ
ように構成することができる。特定の例において、前記第１の組及び前記第２の組の前記
第１の端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置することが
でき、前記第２の端子は、前記第１のグリッド及び前記第２のグリッド内ではなく、前記
第２の表面上の場所に配置することができる。一例において、前記第１の組及び前記第２
の組の前記第１の端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置
することができ、前記第２の端子の少なくともいくつかは、前記第１のグリッド及び前記
第２のグリッド内に配置することができる。
特定の実施形態において、前記第１の組及び前記第２の組の前記第１の端子は、それぞ
れの第１のグリッド及び第２のグリッド内の場所に配置することができ、前記第２の端子
の１つの部分は第３のグリッド内に配置することができ、前記第２の端子の別の部分は第
４のグリッド内に配置することができる。前記第３のグリッド及び前記第４のグリッド内
の端子の列は、互いに、また、前記第１のグリッド及び前記第２のグリッド内の端子の列
に平行にすることができる。前記第３のグリッド内の前記第２の端子の信号割当ては、前
記第４のグリッド内の前記第２の端子の信号割当ての鏡像とすることができる。一例にお
いて、前記第１のグリッド及び前記第２のグリッドは、前記第３のグリッド及び前記第４
のグリッドを互いから分離することができる。
例示的な実施形態において、前記第２の端子の或る部分は第５のグリッド内に配置する
ことができ、前記第２の端子の別の部分は第６のグリッド内に配置することができる。前
記第５のグリッド及び前記第６のグリッド内の端子の列は、互いに平行とすることができ
、前記第１の端子及び前記第２の端子の端子列が延在する第１の方向を横切る第２の方向
に延在することができる。前記第５のグリッド内の前記第２の端子の信号割当ては、前記
第１のグリッドと前記２のグリッドとの間の軸について対称とすることができ、前記第６
のグリッド内の前記第２の端子の信号割当ては、前記第１のグリッドと前記２のグリッド
との間の軸について対称とすることができる。前記軸は、前記基板の対向する第１の縁部
及び第２の縁部から等距離にあることができる。一例において、前記パッケージの外部に
ある前記少なくとも１つの構成要素は回路パネルとすることができる。特定の例において
、超小型電子パッケージは、前記基板の前記第１の表面に向く表面を有するバッファチッ
プを更に備えることができる。前記バッファチップは、前記第１の組及び前記第２の組の
少なくとも一方の組の前記第１の端子に電気的に接続することができる。前記バッファチ
ップは、前記第１の端子で受信された前記アドレス情報の少なくとも一部を再生し、前記
再生された信号を前記超小型電子素子に出力するように構成することができる。
一実施形態において、前記超小型電子素子は第１の超小型電子素子とすることができ、
基板コンタクトの前記組は基板コンタクトの第１の組とすることができる。前記超小型電
子パッケージは、面及び該面において露出する複数の素子コンタクトを有する第２の超小
型電子素子を更に備えることができる。前記第２の超小型電子素子はメモリ記憶アレイ機
能を有することができる。前記基板は、前記第２の超小型電子素子の素子コンタクトに向
きかつ該第２の超小型電子素子の該素子コンタクトに接合される、前記第１の表面におい
て露出する基板コンタクトの第２の組を有することができる。前記端子は、基板コンタク
トの前記第２の組に電気的に接続することができる。前記第１の組及び前記第２の組のそ
れぞれの前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子の
少なくとも一方の超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可
能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケ
ージ内の回路によって使用可能なアドレス情報を運ぶように構成することができる。
特定の例において、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記面
は、前記基板の前記第１の表面に平行な単一平面内に配置することができる。一実施形態
において、前記第１の組の前記第１の端子は、前記第１の超小型電子素子に電気的に接続
することができ、前記第２の組の前記第１の端子は、前記第２の超小型電子素子に電気的
に接続することができる。特定の実施形態において、前記第１の組及び前記第２の組の前
記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれに
電気的に接続することができる。
一例において、前記第１の組の前記第１の端子は、前記第１の超小型電子素子に電気的
に接続することができ、前記第２の超小型電子素子に電気的に接続しないことができる。
前記第２の組の前記第１の端子は、前記第２の超小型電子素子に電気的に接続することが
でき、前記第１の超小型電子素子に電気的に接続しないことができる。例示的な実施形態
において、前記基板は、誘電体素子の平面において３０パーツパーミリオン／摂氏温度（
「ｐｐｍ／℃」）未満の熱膨張率（「ＣＴＥ」）を有する、前記誘電体素子を含むことが
できる。一例において、前記基板は、１２ｐｐｍ／℃未満のＣＴＥを有する素子を含むこ
とができる。
本発明の別の態様によれば、超小型電子パッケージが、面及び該面上の複数の素子コン
タクトを有する超小型電子素子と、互いに反対側の第１の表面及び第２の表面を有する基
板と、超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接
続させるために構成される前記第２の表面において露出する複数の端子とを備えることが
できる。前記超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかな
る他の機能よりも多く具体化することができる。前記基板は、前記超小型電子素子の素子
コンタクトに向きかつ素子コンタクトに接合される、第１の表面上の基板コンタクトの組
を有することができる。
前記端子は、前記基板コンタクトに電気的に接続することができ、平行な第１のグリッ
ド及び第２のグリッド内の場所に配置された第１の端子を含むことができる。第１のグリ
ッド及び第２のグリッドのそれぞれの前記第１の端子は、前記超小型電子素子内のメモリ
記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メ
モリ位置を決定するのに超小型電子パッケージ内の回路によって使用可能なアドレス情報
の大部分を運ぶように構成することができる。前記第１のグリッド内の前記第１の端子の
信号割当ては、前記第２のグリッド内の前記第１の端子の信号割当ての鏡像とすることが
できる。特定の実施形態では、前記第１のグリッド及び前記第２のグリッドのそれぞれの
前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに超小型電子パッケー
ジ内の回路によって使用可能なアドレス情報の少なくとも３／４を運ぶように構成するこ
とができる。
ＤＲＡＭチップを含む従来の超小型電子パッケージを示す断面図である。 回路パネルと、互いに反対側の第１の表面及び第２の表面に互いに対向して搭載された複数の超小型電子パッケージとを組み込んだ、超小型電子アセンブリ、例えばＤＩＭＭモジュールを示す概略図である。 図２に示すもの等のアセンブリにおける第１の超小型電子パッケージ及び第２の超小型電子パッケージと回路パネルとの電気的相互接続を更に示す断面図である。 図２に示すもの等のアセンブリにおける第１の超小型電子パッケージと第２の超小型電子パッケージとの間の電気的相互接続を更に示す概略平面図である。 本発明の一実施形態による超小型電子パッケージにおける端子の配列と信号割り当てとを示す概略平面図である。図５Ａは図５の或る部分についての端子の代替の配置構成を示す部分図である。 図５に示す超小型電子パッケージを更に示す、図５の６−６線断面図である。 図５及び図６に示す実施形態による端子の配列を更に示す平面図である。 本発明の一実施形態による超小型電子アセンブリ及びそれと電気的に相互接続された第１の超小型電子パッケージ及び第２の超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子アセンブリ及びそれと電気的に相互接続された第１の超小型電子パッケージ及び第２の超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子アセンブリ及びそれと電気的に相互接続された４つの超小型電子パッケージを示す断面図である。 本発明の一実施形態による、回路パネルを備える超小型電子アセンブリ及びそれと電気的に相互接続された超小型電子パッケージ、例えばなかでもメモリモジュールを示す断面図である。 本発明の一実施形態による超小型電子パッケージにおける端子の配列と信号割り当てとを示す概略平面図である。 本発明の一実施形態による超小型電子パッケージにおける端子の配列と信号割り当てとを示す概略平面図である。 図５〜図７に示す実施形態の変形形態によるウエハレベル超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子アセンブリ及びそれと電気的に相互接続された第１の超小型電子パッケージ及び第２の超小型電子パッケージを示す断面図である。 図５〜図７に示す実施形態の変形形態による超小型電子パッケージを示す断面図である。 図５〜図７に示す実施形態の変形形態による超小型電子パッケージを示す平面図である。 図１３及び図１４に示す実施形態の変形形態による超小型電子パッケージ上での端子の代替的な配列を示す平面図である。 図１３及び図１４に示す実施形態の変形形態による超小型電子パッケージ上での端子の別の代替的な配列を示す平面図である。 図５〜図７に示す実施形態の変形形態による超小型電子パッケージを示す平面図である。 図１３及び図１４に示す実施形態の変形形態による超小型電子パッケージを示す平面図である。 図１８に示す実施形態の変形形態による超小型電子パッケージを示す平面図である。 図１９に示す実施形態の変形形態による超小型電子パッケージを示す平面図である。 本発明の一実施形態による、スタックした電気的に接続した半導体チップのアセンブリを含む超小型電子パッケージを示す断面図である。 本発明の一実施形態による、スタックした電気的に接続した半導体チップのアセンブリを含む超小型電子パッケージを示す断面図である。 図２２Ａに示す実施形態の変形形態による超小型電子パッケージを示す断面図である。 図２２Ａに示す実施形態の変形形態による超小型電子パッケージを示す断面図である。 図２２Ａに示す実施形態の別の変形形態による超小型電子パッケージを示す断面図である。 図２２Ａに示す実施形態の更に別の変形形態による超小型電子パッケージを示す断面図である。 本発明の一実施形態による超小型電子パッケージにおける端子の配列と信号割り当てとを示す概略平面図である。 図２６Ａに示す実施形態による端子の配列を更に示す平面図である。 図２６Ａに示す超小型電子パッケージを更に示す、図２６Ａの２６Ｃ−２６Ｃ線断面図である。 図２６Ａ〜図２６Ｃに示す実施形態の変形形態による超小型電子素子上のコンタクトの代替の配置を示す平面図である。 本発明の一実施形態による超小型電子アセンブリ及びそれと電気的に相互接続された第１の超小型電子パッケージ及び第２の超小型電子パッケージを示す断面図である。 本発明の一実施形態によるシステムを示す概略断面図である。 本発明の一実施形態によるシステムを示す概略断面図である。
図１に関して説明する例示的な従来の超小型電子パッケージ１２に鑑みて、本発明者ら
は、メモリ記憶アレイチップを組み込む超小型電子パッケージ及びそのような超小型電子
パッケージを組み込む超小型電子アセンブリの電気的性能を改善するのに役立てることが
できる、行うことができる改善を認識した。
特に、図２〜図４に示すもの等のアセンブリ内に設けられた場合の超小型電子パッケー
ジの使用に関して改善を行うことができる。図２〜図４において、パッケージ１２Ａが回
路パネルの表面に搭載され、別の同様なパッケージ１２Ｂが回路パネルの反対側の表面上
に、それに向き合って搭載される。パッケージ１２Ａ、１２Ｂは通常、機能的及び機械的
に互いに同等である。機能的及び機械的に同等なパッケージの他の対１２Ｃと１２Ｄ、及
び１２Ｅと１２Ｆもまた、通常同じ回路パネル３４に搭載される。回路パネルとそれに取
り付けられたパッケージとは、一般にデュアルインラインメモリモジュール（「ＤＩＭＭ
」）と呼ばれるアセンブリの一部を形成することができる。対向して搭載されたパッケー
ジの対それぞれにおけるパッケージ、例えばパッケージ１２Ａ、１２Ｂは、回路パネルの
反対に位置する表面上のコンタクトに接続し、それぞれの対におけるパッケージ同士が通
常それぞれの面積の９０％よりも多く互いに重なるようになっている。回路パネル３４内
のローカル配線は、端子、例えばそれぞれのパッケージ上の「１」、「５」とラベルがつ
いた端子を回路パネル上のグローバル配線に接続する。グローバル配線は、位置Ｉ、ＩＩ
、及びＩＩＩ等の回路パネル３４上の接続位置にいくつかの信号を伝えるのに用いる、バ
ス３６の信号導体を含む。例えば、パッケージ１２Ａ、１２Ｂは、接続位置Ｉに結合した
ローカル配線によってバス３６に電気的に接続され、パッケージ１２Ｃ、１２Ｄは、接続
位置ＩＩに結合したローカル配線によってバスに電気的に接続され、パッケージ１２Ｅ、
１２Ｆは、接続位置ＩＩＩに結合したローカル配線によってバスに電気的に接続される。
回路パネル３４は、パッケージ１２Ａの一方の縁部１６近くの「１」とラベルがついた
端子が回路パネル３４を貫いてパッケージ１２Ｂの同じ縁部１６近くのパッケージ１２Ｂ
の「１」とラベルがついた端子に接続する、十文字すなわち「シューレース（靴ひも）」
パターンと同様に見えるローカル相互接続配線を用いて、パッケージ１２Ａ、１２Ｂそれ
ぞれの端子を電気的に相互接続する。しかし、回路パネル３４に取り付けたパッケージ１
２Ｂの縁部１６は、パッケージ１２Ａの縁部１６から遠い。図２〜図４は、パッケージ１
２Ａの縁部２２近くの「５」とラベルがついた端子が回路パネル３４を貫いてパッケージ
１２Ｂの同じ縁部２２近くのパッケージ１２Ｂの「５」とラベルがついた端子に接続する
ということを更に示す。アセンブリ３８において、パッケージ１２Ａの縁部２２はパッケ
ージ１２Ｂの縁部２２から遠い。
回路パネルを貫く、各パッケージ、例えばパッケージ１２Ａ上の端子と、その反対側に
搭載されたパッケージ、すなわちパッケージ１２Ｂ上の対応する端子との間の接続は、か
なり長いものである。図３において更にわかるように、同様の超小型電子パッケージ１２
Ａ、１２Ｂのそのようなアセンブリにおいて、回路パネル３４は、バス３６の信号導体を
、バスからの同じ信号がそれぞれのパッケージに送信されることになっている場合には、
「１」と印がついたパッケージ１２Ａの端子及び「１」と印がついたパッケージ１２Ｂの
対応する端子と電気的に相互接続することができる。同様に回路パネル３４は、バス３６
の別の信号導体を、「２」と印がついたパッケージ１２Ａの端子及び「２」と印がついた
パッケージ１２Ｂの対応する端子と電気的に相互接続することができる。同じ接続の仕組
みを、バスの他の信号導体及びそれぞれのパッケージの対応する端子にも当てはめること
ができる。
回路パネル３４上のバス３６と、パッケージのそれぞれの対、例えば、基板の接続位置
Ｉにおけるパッケージ１２Ａ、１２Ｂ（図２）、のそれぞれのパッケージとの間のローカ
ル配線は、非終端スタブの形とすることができる。そのようなローカル配線は、比較的長
い場合には、場合によっては後述するようにアセンブリ３８の性能に影響を及ぼす場合が
ある。さらに、回路パネル３４はまたローカル配線に、他のパッケージ、すなわちパッケ
ージの対１２Ｃ及び１２Ｄ並びにパッケージの対１２Ｅ及び１２Ｆの或る特定の端子をバ
ス３６のグローバル配線に電気的に相互接続するよう求め、そのような配線も、同じよう
にアセンブリの性能に影響を及ぼす可能性がある。
図４は更に、信号「１」、「２」、「３」、「４」、「５」、「６」、「７」、及び「
８」を運ぶよう割り当てられた端子のそれぞれの対の超小型電子パッケージ１２Ａと１２
Ｂとの間の相互接続を示す。図４においてわかるように、端子の、基板の表面の中央領域
２４内ではなく、列１４、１８の全ては各パッケージ１２Ａ、１２Ｂそれぞれの縁部１６
、２２の近くに露出するので、端子の列１４、１８が延在する方向４２を横切る方向４０
に回路パネル３４を横切るのに必要な配線は、非常に長くなる可能性がある。ＤＲＡＭチ
ップの長さは、それぞれの辺において１０ミリメートルの範囲にすることができるという
ことを認識すれば、或る信号が、２つの対向して搭載されるパッケージ１２Ａ、１２Ｂの
対応する端子に同じ信号をルーティングするのに必要な、図２〜図４に見られるアセンブ
リ３８における回路パネル３４内のローカル配線の長さは、５ミリメートルから１０ミリ
メートルの間に及ぶ可能性があり、通常約７ミリメートルとすることができる。
場合によっては、パッケージの端子同士を接続する回路パネル上の非終端配線が比較的
長くても、アセンブリ３８の電気的性能にひどく影響を及ぼすことはない場合がある。し
かし、図２に示すように、回路パネルのバス３６から回路パネルに接続されたパッケージ
の多数の対のそれぞれに信号を転送する場合、バス３６からそこに接続されたそれぞれの
パッケージ上の端子まで延在するスタブ、すなわちローカル配線の電気長がアセンブリ３
８の性能に潜在的に影響を及ぼすということを本発明者らは認識している。非終端スタブ
上の信号反射は、それぞれのパッケージの接続された端子から戻ってバス３６上へと逆方
向に伝わり、したがってバス３６からパッケージに転送される信号を劣化させてしまう可
能性がある。この影響は、現在製造される超小型電子素子を含むいくつかのパッケージに
ついては許容できる場合がある。しかし、増大する信号スイッチング周波数もしくは低電
圧スイング信号又はその両方で動作する現在又は将来のアセンブリにおいては、この影響
は甚だしくなる可能性がある、ということを本発明者は認識している。これらのアセンブ
リについては、送信信号のセトリングタイム（整定時間）、リンギング、ジッタ、又は符
号間干渉が受け入れがたい程度まで増大する場合がある。
本発明者らは、非終端スタブの電気長は通常、回路パネルのバス３６を、そこに搭載さ
れたパッケージの端子と接続するローカル配線よりも長いということを更に認識している
。それぞれのパッケージ内の、パッケージ端子から内部の半導体チップまでの非終端配線
によって、スタブ長さが増加する。
特定の例において、バス３６は、ＤＩＭＭ等の主流のメモリ記憶アレイ機能を有するア
センブリのコマンド−アドレスバスである。コマンド−アドレスバス３６は、パッケージ
内の回路、例えば、行アドレス及び列アドレスのデコーダ、並びにもしある場合にはバン
ク選択回路が使用して、パッケージにおける超小型電子素子内のメモリ記憶アレイの全て
の利用可能なアドレス指定可能メモリ位置からアドレス指定可能メモリ位置を決定するこ
とができる、超小型電子パッケージに転送されるアドレス情報を運ぶように構成すること
ができる。コマンド−アドレスバス３６は、接続位置、例えば、図２に示す位置Ｉ、ＩＩ
、及びＩＩＩに上述のアドレス情報を運ぶように構成することができる。これらの上述の
アドレス情報は次に、ローカル配線によって、そこにパッケージ１２Ａ、１２Ｂ、１２Ｃ
、１２Ｄ、１２Ｅ及び１２Ｆが接続される回路パネルの互いに反対側の表面上のパネルコ
ンタクトのそれぞれの組に分配することができる。
特定の例において、超小型電子素子がＤＲＡＭチップであるかＤＲＡＭチップを含む場
合、コマンド−アドレスバス３６は、超小型電子パッケージに転送される超小型電子素子
のコマンド−アドレスバスの１群の信号、すなわちコマンド信号、アドレス信号、バンク
アドレス信号、及びクロック信号の全てを運ぶように構成することができ、このコマンド
信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号を含
み、このクロック信号は、アドレス信号をサンプリングするのに用いるクロックである。
クロック信号はさまざまなタイプとすることができるが、一実施形態において、これらの
端子が運ぶクロック信号は、差動、すなわち、真の及び相補クロック信号として受け取ら
れる差動クロック信号の１つ又は複数の対とすることができる。
したがって、本明細書において説明する本発明の或る特定の実施形態は、そのような第
１のパッケージ及び第２のパッケージが回路パネル、例えば回路基板、モジュール基板若
しくはカード、又はフレキシブル回路パネルの互いに反対側の表面上に互いに対向して搭
載される場合にスタブの長さを短くできるように構成した、超小型電子パッケージを提供
する。回路パネル上に互いに対向して搭載される第１の超小型電子パッケージ及び第２の
超小型電子パッケージを組み込むアセンブリは、それぞれのパッケージ間のスタブ長さを
著しく低減することができる。こうしたアセンブリ内のスタブ長を低減することは、なか
でも、整定時間、リンギング、ジッタ、又は符号間干渉のうちの１つ又は複数を低減する
こと等によって電気性能を改善することができる。さらに、回路パネルの構造の単純化、
又は回路パネルの設計若しくは製造の複雑性及びコストの低減、又は回路パネルの設計及
び製造双方の複雑性及びコストの低減等、他の利点もまた得ることを可能にすることがで
きる。
本発明の或る特定の実施形態は、超小型電子素子、例えば半導体チップ又は半導体チッ
プの積み重ねた配列が主としてメモリ記憶アレイ機能を提供するように構成された、パッ
ケージ又は超小型電子アセンブリを提供する。そのような超小型電子素子において、メモ
リ記憶アレイ機能を提供するように構成され、すなわち組み立てられ他のデバイスと相互
接続された、内部の能動素子、例えばトランジスタの数は、いかなる他の機能を提供する
ように構成された能動素子の数よりも多い。したがって、一例において、ＤＲＡＭチップ
等の超小型電子素子は、その主要な又は唯一の機能としてメモリ記憶アレイ機能を有する
ことができる。代替的に、別の例において、そのような超小型電子素子は、混合した使用
法を有することができ、メモリ記憶アレイ機能を提供するように構成した能動素子を組み
込むことができ、また、なかでもプロセッサ機能又は信号プロセッサもしくはグラフィッ
クスプロセッサの機能等、別の機能を提供するように構成された他の能動素子も組み込む
ことができる。この場合、超小型電子素子は依然として、メモリ記憶アレイ機能を提供す
るように構成された能動素子の数を超小型電子素子のいかなる他の機能よりも多く有する
ことができる。
超小型電子素子は、面上に素子コンタクトの複数の列を有する面を有する。いくつかの
実施形態では、超小型電子素子はそれぞれ、基板にフリップチップ実装され、それにより
、第１の超小型電子素子及び第２の超小型電子素子の素子コンタクトは、基板の第１の表
面上の基板コンタクトのそれぞれの第１の組及び第２の組に向き、それぞれの第１の組及
び第２の組に接合される。他の実施形態では、超小型電子素子は、基板に隣接し、基板に
電気的に接続された第１の半導体チップと、第１の半導体チップに載り、第１の半導体チ
ップに電気的に接続された１つ又は複数の第２の半導体チップとを備えることができ、第
２の半導体チップはメモリ記憶アレイ機能を主に提供するように構成される。
超小型電子パッケージをパッケージの外部にある少なくとも１つの構成要素に接続する
ように構成される複数の端子を、基板の第２の表面上に設けることができる。基板コンタ
クトに電気的に接続される端子は、平行な第１のグリッド及び第２のグリッド内の場所に
配置される第１の端子を含む。
本発明の或る特定の実施形態において、第１のグリッド及び第２のグリッドは、超小型
電子パッケージに転送される超小型電子素子のコマンド−アドレスバスの１群の信号、す
なわちコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運
ぶように構成され、このコマンド信号は、ライトイネーブル、行アドレスストローブ、及
び列アドレスストローブ信号を含み、このクロック信号は、アドレス信号をサンプリング
するのに用いるクロックである。クロック信号はさまざまなタイプとすることができるが
、一実施形態において、これらの端子が運ぶクロック信号は、差動、又は、真の及び相補
クロック信号として受け取られる差動クロック信号の１つ又は複数の対とすることができ
る。
回路パネル、例えばプリント回路基板、モジュールカード等の上で、コマンド−アドレ
スバスのこれらの上述の信号、すなわちコマンド信号、アドレス信号、バンクアドレス信
号、及びクロック信号を、並列でそこに接続された多数の超小型電子パッケージに、バス
により伝達することができる。１つのグリッド内の信号割当てが他のグリッド内の信号割
当ての鏡像である平行な第１のグリッド及び第２のグリッド内に第１の端子の２重の組を
設けることによって、互いに対向して回路パネルに実装される第１の超小型電子パッケー
ジ及び第２の超小型電子パッケージのアセンブリにおいてスタブの長さを低減することが
できる。
第１の超小型電子パッケージ及び第２の超小型電子パッケージが回路パネルの互いに反
対側の実装表面に実装され、回路パネルがそれらのパッケージを電気的に相互接続すると
、第１のパッケージの第１のグリッドの第１の端子のそれぞれは、第１のグリッドの第１
の端子が接続する第２のパッケージの第２の鏡像グリッドの対応する第１の端子の１ボー
ルピッチの距離以内で位置合わせすることができる。すなわち、対応するグリッドは、回
路パネルの実装表面の１つの実装表面に平行な直交するｘ及びｙ方向に、互いの１ボール
ピッチの距離以内で位置合わせすることができる。ボールピッチは、両方のパッケージ上
の端子の任意の２つの隣接する平行な列間の最小ピッチより大きくない。加えて、第２の
パッケージの第１のグリッドの第１の端子のそれぞれは、第１のグリッドの第１の端子が
接続する第１のパッケージの第２の鏡像グリッドの対応する第１の端子の１ボールピッチ
の距離以内で位置合わせすることができる。結果として、第１のパッケージのそれぞれの
第１の端子は、第２のパッケージの対応する第１の端子に電気的に接続することができ、
反対側の回路パネル表面上の端子の各対の実装位置は、回路パネルの表面の１つの表面に
平行な直交するｘ及びｙ方向に、互いの１ボールピッチの距離以内で位置合わせされる。
場合によっては、互いに反対側の回路パネル表面上の接続された端子の各対の実装位置
は、更に互いに一致する場合がある。したがって、第１のパッケージ及び第２のパッケー
ジの電気的に接続された第１の端子の対間の回路パネルを通る電気接続の長さは、電気的
に接続された第１の端子のこれらの対のそれぞれの対内の端子が、互いの上に載るか又は
第１の回路パネル表面に沿って直交するｘ及びｙ方向に互いの１ボールピッチ以内で少な
くとも位置合わせされることができる点で、大幅に低減することができる。
回路パネル構成を、この構成を有するアセンブリにおいて同様に簡略化することができ
る。その理由は、第１の端子の電気的に接続された各対間のルーティングが、主に垂直方
向、すなわち回路パネルの厚さを通る方向にあることができるからである。すなわち、回
路パネルの互いに反対側の表面に実装されるパッケージの対応する第１の端子の各対を電
気的に接続するには、回路パネル上の真っ直ぐな貫通ビア接続があれば十分とすることが
できる。
さらに、超小型電子パッケージのそれぞれの対が接続される接続位置間の、第１の端子
によって運ばれる上述の信号、例えばコマンド−アドレスバス信号から信号をルーティン
グするのに必要な回路パネル上の配線のルーティング層の数を減らすことを可能にするこ
とができる。具体的には、そのような信号を回路パネルに沿ってルーティングするのに必
要なルーティング層の数は、場合によっては、２つ以下のルーティング層まで減らすこと
ができる。しかし、回路パネル上に、上述のアドレス又はコマンド−アドレスバス信号を
運ぶルーティング層の数よりも多い数の、他の信号を運ぶルーティング層が存在すること
ができる。
超小型電子パッケージはまた、第１の端子以外の第２の端子も有することができ、その
ような端子は通常、上述のアドレス又はコマンド−アドレスバス信号以外の信号を運ぶよ
うに構成されている。一例において、第２の端子は、データマスク及び並列終端をオン又
はオフするのに用いる終端レジスタへのＯＤＴすなわち「オンダイターミネーション（オ
ンダイ終端）」信号だけではなく、超小型電子素子への及び／又はそこからの一方向又は
双方向のデータ信号、ならびにデータストローブ信号を運ぶのに用いる端子を含むことが
できる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、及び接地、例
えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子によって運ぶことができる
。これらの信号又は基準電位のいずれも、第１の端子によって運ぶ必要はない。いくつか
の実施形態において、上述のアドレス又はコマンド−アドレスバス信号以外の信号を運ぶ
ように構成したいくつかの又は全ての端子を第２の端子として配置することが可能であり
、パッケージ上のどちらの位置であっても配置することができる。
代替的に、いくつかの実施形態では、上記で述べたアドレス信号又はコマンド−アドレ
スバス信号以外の信号を運ぶように構成される一部又は全ての端子を、パッケージ上の端
子の第１のグリッド及び第２の鏡像グリッド内に配置することが可能である。こうして、
上述したように、対応する端子間で回路パネル上に設けられる電気接続のスタブ長を低減
することを可能にすることができる。
他の実施形態では、上記で述べたアドレス信号又はコマンド−アドレスバス信号以外の
信号を運ぶように構成される端子の一部又は全ては、パッケージ表面上の第３のグリッド
内の第２の端子の組及び同じパッケージ表面上の第４のグリッド内の第２の端子の別の組
として配置することができ、第３のグリッド内の第２の端子の信号割当ては第４のグリッ
ド内の第２の端子の信号割当ての鏡像である。こうして、上述した第１のパッケージ及び
第２のパッケージの対応する第１の端子間の接続と同様に、第１のパッケージ及び第２の
パッケージの電気的に接続された第２の端子の対間の回路パネルを通る電気接続の長さは
、大幅に低減することができる。或る例では、電気的に接続された第２の端子の対は、互
いの１ボールピッチ以内で位置合わせされることができる。特定の例では、電気的に接続
された第２の端子のこれらの対のそれぞれの対内の端子は、互いの上に載る、すなわち、
互いに一致することができる。さらに、スタブ長を低減し、第１のパッケージと第２のパ
ッケージとの間の接続のための回路パネルの構成を簡略化するための上述した利益と同様
の利益を、超小型電子パッケージの第２の端子がこうして配置されるときに得ることがで
きる。
そのため、本発明の或る実施形態による超小型電子パッケージ１００は、図５、図６、
及び図７に示される。図に見られるように、一例では、パッケージ１００は、それぞれが
メモリ記憶アレイ機能を有する第１の超小型電子素子１０１及び第２の超小型電子素子１
０３を含むことができる。しかし、特定の例では、各超小型電子素子を、メモリ記憶アレ
イ機能を主に提供するように構成することができる。後者の場合、第１の超小型電子素子
及び第２の超小型電子素子のそれぞれは、メモリ記憶アレイ機能を提供する能動素子、例
えばトランジスタの数をいかなる他の機能よりも多く有することができる。
第１の超小型電子素子及び第２の超小型電子素子は、そのそれぞれの面１０５に素子コ
ンタクト１１１、１１３を有する。１つのタイプのこうした超小型電子素子１０１、１０
３では、素子コンタクト１１１、１１３のいくつかのコンタクトの各コンタクトは、超小
型電子素子に供給される複数のアドレス信号のそれぞれのアドレス信号を受信することに
専用にされる。この場合、こうしたコンタクト１１１、１１３のそれぞれは、外部から超
小型電子素子１０１、１０３に供給される複数のアドレス信号のそれぞれの１つのアドレ
ス信号を受信することができる。
このタイプの超小型電子素子１０１、１０３の特定の一例において、それぞれの超小型
電子素子が用いるクロックの縁部に対して、すなわち、異なる第１の電圧状態と第２の電
圧状態との間でのクロックの遷移で、素子コンタクト１１１、１１３において存在する複
数のアドレス信号のそれぞれをサンプリングすることができる。すなわち、それぞれのア
ドレス信号は、クロックのより低電圧の状態とより高電圧の状態との間の立ち上がり遷移
において、又は、クロックのより高電圧の状態とより低電圧の状態との間の立ち下がり遷
移においてサンプリングすることができる。したがって、複数のアドレス信号はクロック
の立ち上がり遷移において全てサンプリングすることもできるし、そのようなアドレス信
号はクロックの立ち下がり遷移において全てサンプリングすることもできるし、又は、別
の例において、素子コンタクト１１１、１１３のうちの１つにおけるアドレス信号は、ク
ロックの立ち上がり遷移においてサンプリングすることができ、別の１つの外部のコンタ
クトにおけるアドレス信号は、クロックの立ち下がり遷移においてサンプリングすること
ができる。
主としてメモリ記憶アレイ機能を提供するように構成した、別のタイプの超小型電子素
子１０１、１０３において、その上のアドレスコンタクトのうちの１つ又は複数を多重方
式で用いることができる。この例において、それぞれの超小型電子素子１０１、１０３の
特定の素子コンタクト１１１、１１３は、外部から超小型電子素子に供給される２つ以上
の互いに異なる信号を受け取ることができる。したがって、第１のアドレス信号は異なる
第１の電圧状態と第２の電圧状態との間のクロックの第１の遷移（例えば、立ち上がり遷
移）において、特定のコンタクト１１１、１１３においてサンプリングすることができ、
第１のアドレス信号以外の信号は、第１の電圧状態と第２の電圧状態との間のクロックの
、第１の遷移と反対の第２の遷移（例えば、立ち下がり遷移）において、特定のコンタク
トにおいてサンプリングすることができる。
そのような多重方式において、それぞれの超小型電子素子１０１、１０３の同じ素子コ
ンタクト１１１、１１３上で、クロックの同じサイクル内で２つの異なる信号を受け取る
ことができる。特定の場合において、この方法での多重化によって、それぞれの超小型電
子素子１０１、１０３の同じ素子コンタクト１１１、１１３上で、同じクロックサイクル
内で第１のアドレス信号とそれとは異なる信号とを受け取ることができる。更に別の例に
おいて、この方法での多重化によって、第１のアドレス信号と、異なる第２のアドレス信
号とを、それぞれの超小型電子素子１０１、１０３の同じ素子コンタクト１１１、１１３
上で同じクロックサイクル内で受け取ることができる。
基板１０２は、誘電体素子１２２を含むことができ、誘電体素子は、場合によっては、
本質的に、ポリマ材料、例えば、なかでも樹脂又はポリイミドからなることができる。代
替的に、基板は、例えばＢＴ樹脂又はＦＲ−４構成のガラス繊維強化エポキシ等の複合構
成を有する誘電体素子を含むことができる。いくつかの例では、誘電体素子は、誘電体素
子の平面内で、すなわち、基板１０２の第１の表面１０８に平行な方向に、最大３０パー
ツパーミリオン／摂氏温度（以降で「ｐｐｍ／℃」）の熱膨張率を有する。別の例では、
基板は、端子及び他の導電性構造がその上に配置される、１２パーツパーミリオン／摂氏
温度未満の熱膨張率（「ＣＴＥ」）を有する材料の支持要素を含むことができる。例えば
、こうした低ＣＴＥ素子は、本質的に、ガラス材料、セラミック材料、半導体材料、若し
くは液晶ポリマ材料、又はこうした材料の組合せからなることができる。
図６に見られるように、基板コンタクトの第１の組１２１及び第２の組１２３は、基板
の第１の表面１０８において露出する。本明細書で使用されるように、導電性素子が、構
造の表面「において露出する」という記述は、導電性素子が、構造の外側から表面に向か
って表面に垂直な方向に移動する理論的な点に接触するために利用可能であることを示す
。そのため、構造の表面において露出する端子又は他の導電性素子は、こうした表面から
突出することができるか、こうした表面と同一平面上にあることができるか、又は、こう
した表面に対して凹み、構造内の穴又は窪みを通して露出することができる。
基板コンタクトの第１の組１２１は、第１の超小型電子素子の素子コンタクト１１１に
向き、ボンドメタル、例えば、なかでもはんだ、錫、インジウム、共晶物、又は金か、他
の導電性ボンド材料か、又はおそらくは考えられる構造の中でもとりわけ導電性バンプ又
はマイクロピラー等の他の構造等によって、１３８にて素子コンタクト１１１に接合され
る。場合によっては、ダイ取付（ダイアタッチ）接着剤又はアンダーフィルを、超小型電
子素子の面１０５と基板１０２の表面１０８との間に配置することができ、ダイ取付接着
剤又はアンダーフィルは、超小型電子素子と基板との間の接続を機械的に強化することが
でき、超小型電子素子と基板との間の接合を機械的に支持することができる。
基板コンタクトの第２の組１２３は、第２の超小型電子素子の素子コンタクト１１３に
向き、素子コンタクト１１３に接合される。図６に特に示す実施形態では、第１の超小型
電子素子１０１及び第２の超小型電子素子１０３の面１０５は、基板１０２の第１の平面
１０８に平行な単一平面１１２内に配置することができる。
図５に特に示すように、いくつかの実施形態では、超小型電子素子のコンタクトは、コ
ンタクト１１１について示すように単一列で配置することができるか、又は、コンタクト
１１３について示すように複数の列で配置することができる。各列は、方向１３４に沿う
列の各垂直レイアウト位置にコンタクトを含むことができるか、又は、コンタクトは、コ
ンタクト１１３の複数の列のうちの１つの列の場合のように、列の１つ又は複数の位置か
ら欠落することができる。特定の実施形態では、コンタクトを、超小型電子素子の面１０
５を覆ってエリアアレイで配置することができる。別の例では、超小型電子素子のコンタ
クトは、図５で超小型電子素子１０１、１０３の境界をマーク付けする破線で示す超小型
電子素子の１つ又は複数の周辺縁部に隣接してコンタクトの１つ又は複数の組で配置する
ことができる。特定の例では、超小型電子素子は単一半導体チップとすることができ、超
小型電子素子上のコンタクト１１１又は１１３は、半導体チップのコンタクトである「チ
ップコンタクト」とすることができる。別の例では、特定の超小型電子素子は、それぞれ
がチップコンタクトを有する１つ又は複数の半導体チップを含むことができ、コンタクト
１１１又は１１３は、再分配コンタクトを含むことができ、再分配コンタクトは、超小型
電子素子の面１０５上に形成され、また、例えばトレース及びビア等の導電性素子によっ
てチップコンタクトに電気的に接続される。こうした超小型電子素子の例は、図２６Ｄを
参照して以下で述べられる。特に断らない限り、本明細書の例のそれぞれにおける超小型
電子素子の「コンタクト」は、述べたこれらの方法の任意の方法で配置することができる
。
超小型電子素子１０１、若しくは超小型電子素子１０３、又はそれらの両方は、素子コ
ンタクトの列内に配置されない場合がある更なるコンタクトも含むことができる。これら
の更なるコンタクトを、電源、グラウンドに接続するために、又は、試験をするために使
用することができるようなプロービングデバイスとの接触のために利用可能なコンタクト
として使用することができる。
図５に見られるように、パッケージ１００は、例えば回路パネル等の、パッケージ１０
０の外部の構成要素にパッケージ１００を電気的かつ機械的に接続する、表面１１０にお
いて露出する第１の端子１０４及び第２の端子１０６を有することができる。端子１０４
、１０６は、導電性パッド、ポスト、又は他の導電性構造とすることができる。図６に見
られる例では、端子は、場合によっては、なかでもはんだ、錫、インジウム、金、若しく
は共晶材料等のボンドメタル又は他の導電性ボンド材料を含むことができるような接合要
素１３０を含むことができ、また場合によっては、導電性パッド又はポスト等の基板の導
電性構造に取り付けられる導電性バンプ等の更なる構造も含むことができる。第１の端子
１０４及び第２の端子１０６は、例えばトレース及びビア等の基板上の導電性構造を通し
て基板コンタクト１２１、１２３に電気的に接続することができる。
第１の端子１０４の第１の組は、第１の表面１０８から反対の基板１０２の第２の表面
１１０において露出する第１のグリッド１１４内の場所に配置することができる。第１の
表面１０８及び第２の表面１１０は、反対方向に向き、したがって、互いに対して反対側
にあり、「互いに反対側の表面」である。第１の端子１０４の第２の組は、基板の第２の
表面１１０において露出する第２のグリッド１２４内の位置に配置することができる。図
のいくつかでは、第１のグリッド及び第２のグリッドは、超小型電子素子の前面の外側境
界を越えて延在するように示されるが、それは、必ずしも当てはまらない。本発明の或る
特定の実施形態では、第１の端子の第１のグリッド及び第２のグリッド１１４、１２４の
それぞれは、コマンド−アドレスバスの或る特定の信号、すなわち、超小型電子パッケー
ジ１００内で動的メモリ記憶機能を提供するように構成される超小型電子素子１０１、１
０３のアドレス信号の組の特に全ての信号を運ぶように構成することができる。
例えば、超小型電子素子１０１、１０３がＤＲＡＭ半導体チップを含むかＤＲＡＭ半導
体チップである場合、第１のグリッド１１４及び第２のグリッド１２４のそれぞれにおけ
る第１の端子は、パッケージ内の回路が、例えば、行アドレス及び列アドレスのデコーダ
、並びにもしある場合にはバンク選択回路が使用して、パッケージにおける超小型電子素
子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置からアドレス指
定可能メモリ位置を決定することができる、超小型電子パッケージ１００に転送される十
分なアドレス情報を運ぶように構成される。特定の実施形態において、第１のグリッド１
１４及び第２のグリッド１２４のそれぞれにおける第１の端子は、そのようなメモリ記憶
アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１００内の
そのような回路が用いるアドレス情報の全てを運ぶように構成することができる。
そのような実施形態の変形形態において、第１のグリッド１１４及び第２のグリッド１
２４のそれぞれにおける第１の端子は、そのようなメモリ記憶アレイ内のアドレス指定可
能メモリ位置を決定するのに超小型電子パッケージ１００内のそのような回路が用いるア
ドレス情報の大部分を運ぶように構成することができ、その場合には、超小型電子パッケ
ージ上の上述の第２の端子１０６のうちの少なくともいくつか等、他の端子が、アドレス
情報の残りの部分を運ぶように構成される。そのような変形形態において、特定の実施形
態において、第１のグリッド１１４及び第２のグリッド１２４のそれぞれは、そのような
メモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ
１００内のそのような回路が用いるアドレス情報の３／４以上を運ぶように構成される。
特定の実施形態において、第１のグリッド１１４及び第２のグリッド１２４のそれぞれ
はチップセレクト情報、例えば、チップ内のメモリ記憶位置にアクセスするために超小型
電子パッケージ１００内の特定のチップを選択するのに利用できる情報を運ぶように構成
されない場合がある。別の実施形態において、第１のグリッド１１４及び第２のグリッド
１２４のうちの少なくとも１つは、実際にチップセレクト情報を運ぶことができる。
通常、超小型電子パッケージ１００内の超小型電子素子１０１、１０３がＤＲＡＭチッ
プを含む場合には、一実施形態におけるアドレス信号は、パッケージの外部の構成要素、
例えば、後述の回路パネル１５４等の回路パネルからパッケージに転送される全てのアド
レス信号を含むことができ、それを用いて超小型電子パッケージ内のランダムアクセスア
ドレス指定可能メモリ位置を決定してそこに読み取りアクセス、又は読み取りアクセス又
は書き込みアクセスのどちらかを行う。
第２の端子１０６のうちの少なくともいくつかは、第１のグリッド１１４及び第２のグ
リッド１２４の第１の端子１０４によって運ばれるアドレス信号以外の信号を運ぶように
構成することができる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ
、並びに接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子１０６に
よって運ぶことができる。本明細書において参照される実施形態のいずれにおいても、別
段の記載がないがない限り、これらの信号又は基準電位のいずれも、第１の端子１０４に
よって運ぶ必要はない。
特定の実施形態において、各超小型電子パッケージの第１のグリッド１１４及び第２の
グリッド１２４のそれぞれは、第１の超小型電子素子１０１及び第２の超小型電子素子１
０３のうちの少なくとも１つの超小型電子素子の動作モードを制御する情報を運ぶように
構成することができる。より具体的には、第１のグリッド１１４及び第２のグリッド１２
４のそれぞれは、超小型電子パッケージ１００に転送されるコマンド信号及び／又はクロ
ック信号の特定の１組の全てを運ぶように構成することができる。そのような実施形態に
おいて、第１の端子１０４は、外部の構成要素から超小型電子パッケージ１００に転送さ
れるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶ
ように構成することができ、このコマンド信号は、行アドレスストローブ、列アドレスス
トローブ、及びライトイネーブルを含む。こうした実施形態では、例えば、図２１に示す
超小型電子素子９０１の１つの超小型電子素子等の複合構造を有する超小型電子素子内の
第１のチップは、動作モードを制御する情報を再生するように構成することができる。そ
れに対して代替的に又は付加的に、こうした複合超小型電子素子内の第１のチップは、超
小型電子素子の動作モードを制御する情報を部分的に又は完全に復号化するように構成す
ることができる。こうした実施形態では、それぞれの第２のチップは、アドレス情報、コ
マンド情報、又は、超小型電子素子の動作モードを制御する情報の１つ又は複数を完全に
復号化するように構成することもしないこともできる。
超小型電子素子のうちの１つ又は複数がダイナミックランダムアクセスメモリ（「ＤＲ
ＡＭ」）半導体チップ又はＤＲＡＭチップのアセンブリによって提供されるもの等のダイ
ナミックメモリ記憶アレイ機能を提供するように構成される一実施形態においては、コマ
ンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号
である。ＯＤＴ（オンダイターミネーション）、チップセレクト、クロックイネーブル等
の他の信号は、第１のグリッド１１４及び第２のグリッド１２４が運ぶ必要のあるコマン
ド信号の一部ではない。クロック信号は、アドレス信号をサンプリングするのに超小型電
子素子のうちの１つ又は複数が用いるクロックとすることができる。例えば、図７におい
て見られるように、 第１の端子１０４は、アドレス信号Ａ０〜Ａ１５（Ａ０及びＡ１５
を含む）、及びバンクアドレス信号ＢＡ０、ＢＡ１及びＢＡ２だけでなく、クロック信号
ＣＫ及びＣＫＢ、行アドレスストローブＲＡＳ、列アドレスストローブＣＡＳ、及びライ
トイネーブル信号ＷＥも含むことができる。
この実施形態において、第２の端子１０６のうちの少なくともいくつかは、第１のグリ
ッド１１４及び第２のグリッド１２４の第１の端子１０４によって運ばれる信号（コマン
ド信号、アドレス信号、及びクロック信号）以外の信号を運ぶように構成することができ
る。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、並びに接地、例え
ばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子１０６によって運ぶことがで
きる。本明細書において参照される実施形態のいずれにおいても、別段の記載がないがな
い限り、これらの信号又は基準電位のいずれも、第１の端子１０４によって運ぶ必要はな
い。
別の実施形態において、超小型電子素子のうちの１つ又は複数が、例えばＮＡＮＤフラ
ッシュメモリ等、ＤＲＡＭ以外についての技術において実施されるメモリ記憶アレイ機能
を提供するように構成される場合には、第１のグリッド１１４及び第２のグリッド１２４
が運ぶ必要のある特定のコマンド信号は、ＤＲＡＭの場合に運ぶ必要のある信号（ライト
イネーブル、行アドレスストローブ、及び列アドレスストローブ信号）の群以外の、信号
の異なる１組とすることができる。
一実施形態では、アドレス信号以外の信号を運ぶように構成される第２の端子１０６の
少なくともいくつかは、第１のグリッド１１４及び第２のグリッド１２４内の位置に配置
することができる。一例では、コマンド信号、アドレス信号、及びクロック信号以外の信
号を運ぶように構成される第２の端子１０６の少なくともいくつかは、第１のグリッド１
１４及び第２のグリッド１２４内の位置に配置することができる。図面において、第２の
端子１０６の特定の構成を示すが、図示の特定の構成は例示の目的のためであり、限定す
るよう意図するものではない。例えば、第２の端子１０６は、電源又は接地信号に接続す
るように構成される端子も含むことができる。
パッケージの第１のグリッド１１４及び第２のグリッド１２４内の第１の端子の配置構
成は、図５〜図７に特に示される。一例では、各グリッド１１４、１２４は、端子の平行
な第１の列及び第２の列１３６を含むことができる。各グリッド内の端子の平行な列１３
６は互いに隣接することができる。代替的に、図５〜図７に示さないが、少なくとも１つ
の端子を、端子の第１の列と第２の列との間に配置することができる。図５Ａに見られる
等の別の例では、グリッドは、列軸１１９が、列の端子１０４の大部分を通って延在する
、すなわち、列の端子１０４の大部分に対して中央に置かれる、端子の列を含むことがで
きる。しかし、こうした列では、端子の１つ又は複数は、端子１０４’の場合と同様に、
列軸１１９に対して中央に置かれない場合がある。この場合、これらの１つ又は複数の端
子は、たとえこうした端子（複数可）が軸１１９に対して中央に置かれなくても、特定の
列の一部と考えられる。その理由は、こうした端子が、任意の他の列の軸より、その特定
の列の軸１１９に近いからである。列軸１１９は、列軸に対して中央に置かれないこれら
の１つ又は複数の端子を通して延在することができるか、又は場合によっては、中央に置
かれない端子は、列軸１１９が、列の中央に置かれないこれらの端子を通過しないように
、列軸からより遠くにあることができる。１つの列内に、又は更に、グリッド内のそれぞ
れの列の列軸に対して中央に置かれない２つ以上の列内に、１つの、いくつかの、又は多
くの端子が存在する場合がある。
さらに、端子のグリッドが、端子のリング、多角形、又は更に散乱分布のように形作ら
れた配置構成等、列以外のグループ化で端子の配置構成を含むことが可能である。図６に
示すように、封止剤１４６が、基板の第１の表面１０８上に載ることができ、そこで超小
型電子素子１０１、１０３に接触することができる。場合によっては、封止剤は、基板１
０２から離れる方を向く超小型電子素子の表面１４５上に載ることができる。
図７に見られるように、第２のグリッド１２４内の位置にある第１の端子の第２の組内
の第１の端子の信号割当ては、第１のグリッド１１４内のそれぞれの位置にある第１の端
子の第１の組の信号割当て１２４の鏡像である。第１の組内の第１の端子の信号割当ては
、第２の組内の対応する第１の端子の信号割当てに対応し、その鏡像である。換言すれば
、第１のグリッド及び第２のグリッド内の第１の端子の信号割当ては、第１のグリッド１
１４と第２のグリッド１２４との間の理論的軸１３２について対称であり、軸１３２は、
この場合、第１の端子の列１３６が延在する方向１３４に延在する。第２のグリッド１２
４内の信号割当てが第１のグリッド１１４内の信号割当ての鏡像である状態で、信号ＣＫ
（クロック）を運ぶように割当てられる第１のグリッド１１４の第１の端子１０４は、信
号ＣＫを運ぶように割当てられる第２のグリッド１２４の対応する第１の端子１０４とグ
リッド内で同じ相対的垂直位置に（方向１３４に）ある。しかし、第１のグリッド１１４
が２つの列１３６を含み、信号ＣＫを運ぶように割当てられる第１のグリッド１１４の端
子が、第１のグリッドの２つの列の中の左列内にあるので、鏡像配置構成は、信号ＣＫを
運ぶように割当てられる第２のグリッド１２４の対応する端子が、第２のグリッドの２つ
の列の中の右列１３６内にあることを要求する。
それに従った別の例において、第１の端子の第１のグリッド１１４及び第２のグリッド
１２４のそれぞれの「Ａ３」として示す、アドレス情報を運ぶように割り当てられた端子
は、パッケージ１００（図６）内の１つ又は複数の超小型電子素子の対応する「Ａ３」と
名前のついた素子コンタクトを指定するということが明白である。したがって、情報が同
じ名前、例えば「Ａ３」を有する素子コンタクトに転送される場合に通る第１の端子の第
１の組及び第２の組のそれぞれにおけるパッケージの外部のそのような対応する第１の端
子は、たとえ第１の組及び第２の組における対応する第１の端子の名前が異なっていよう
とも、鏡像の信号割り当てを有すると考えられる。したがって、一例において、第１の端
子の第１の組及び第２の組のそれぞれにおいて、鏡像の信号割り当て、例えば、「Ａ３」
と指定された信号割り当てを有する第１の端子のそれぞれの組に割り当てられた信号が、
超小型電子素子上の「Ａ３」という名前を有する素子コンタクトに入力される情報を運ぶ
端子を特定することが可能である。ただし、第１の組及び第２の組のそれぞれにおける対
応する端子の名前は、例えば第１の組においてＡ３Ｌ（Ａ３左）という名前を与え、第２
の組においてＡ３Ｒ（Ａ３右）と言う名前を与えることができる等、互いに異なることが
できる。
さらに、図７において「Ａ３」で示す第１の端子の対応する対においてパッケージに提
供されるアドレス情報は、場合によっては、超小型電子構造の外部の場所でのドライバ回
路の同一の出力から生じることができる。その結果、信号「Ａ３」を運ぶように割り当て
られた（すなわち、上述のように、情報を超小型電子素子の「Ａ３」と名前のついた素子
コンタクトに転送するための）第１のグリッド１１４の第１の端子１０４は、信号「Ａ３
」を運ぶように割り当てられた第２のグリッド１２４の対応する第１の端子１０４と同じ
、グリッド内での相対的垂直位置（方向１３４）にある。
この配列のもうひとつの結果は、信号ＷＥ（ライトイネーブル）を運ぶように割り当て
られた端子もまた、第１のグリッド１１４及び第２のグリッド１２４のそれぞれにおいて
同じ、グリッド内での相対的垂直位置にあるということである。しかし、第１のグリッド
１１４において、ＷＥを運ぶように割り当てられた端子は、第１のグリッドの２つの列１
３６のうちの右側の列にあり、配列が鏡像であるためには、信号ＷＥを運ぶように割り当
てられた第２のグリッド１２４の対応する端子は、第２のグリッド１２４の２つの列のう
ちの左側の列１３６になければならない。図７においてわかることができるように、第１
のグリッド及び第２のグリッドのそれぞれにおけるそれぞれの第１の端子について、少な
くとも、上述のコマンド−アドレスバス信号を運ぶように割り当てられたそれぞれの第１
の端子について、同じ関係が当てはまる。
第１の端子の信号割当てがその回りで対称である軸１３２は、基板上の種々の場所に位
置することができる。特定の実施形態では、軸は、パッケージの中心軸であることができ
、その中心軸は、特に、第１の端子の列１３６が縁部１４０、１４２に平行な方向に延在
し、第１のグリッド及び第２のグリッドが、この中心軸について対称である位置に配置さ
れるとき、基板の対向する第１の縁部及び第２の縁部１４０、１４２から等距離に位置付
けられる。
代替的に、この対称軸１３２は、縁部１４０と１４２との間で等距離である中心軸から
水平方向１３５にオフセットすることができる。一例では、軸１３２は、基板１０２の第
１の縁部１４０及び第２の縁部１４２に平行でかつそれらから等距離にある中心軸又はラ
インからオフセットすることができ、オフセット距離は、第１の端子１０４の任意の２つ
の隣接する列間の最小ピッチの３．５倍以下の距離である。特定の実施形態では、第１の
グリッド１１４及び第２のグリッド１２４のそれぞれグリッドの端子の少なくとも１つの
列は、基板１０２の第１の縁部１４０及び第２の縁部１４２に平行でかつそれらから等距
離にある中心軸又はラインからオフセット距離内に配置することができ、オフセット距離
は、第１の端子１０４の任意の２つの隣接する列間の最小ピッチの３．５倍の距離である
。
特定の例において、第１のグリッド１１４の第１の端子１０４は、第１の超小型電子素
子１０１と電気的に接続することができ、第２のグリッド１２４の第１の端子１０４は、
第２の超小型電子素子１０３と電気的に接続することができる。そのような場合、第１の
グリッド１１４の第１の端子１０４はまた、第２の超小型電子素子１０３と電気的に接続
しないことができ、パッケージ１００の第２のグリッド１２４の第１の端子１０４はまた
、第１の超小型電子素子１０１と電気的に接続しないことができる。更に別の例において
、第１のグリッド１１４及び第２のグリッドのそれぞれの第１の端子１０４は、第１の超
小型電子素子１０１及び第２の超小型電子素子１０３のそれぞれと電気的に接続すること
ができる。
上記で述べたように、第２の端子１０６は、コマンド−アドレスバスの上記で述べた信
号以外の信号を運ぶように構成することができる。一例では、第２の端子１０６は、超小
型電子素子への及び／又は超小型電子素子からの単方向又は双方向データ信号及びデータ
ストローブ信号、並びに、データマスク信号及び終端抵抗に対して並列終端をオン又はオ
フにするために使用されるＯＤＴ信号すなわち「オンダイ終端（on die termination）」
信号を運ぶために使用される端子を含むことができる。チップセレクト、リセット、クロ
ックイネーブル等の信号、並びに、電源電圧等の基準電位、例えばＶｄｄ、Ｖｄｄｑ、又
はグラウンド、例えばＶｓｓ及びＶｓｓｑは、第２の端子１０６によって運ぶことができ
、信号又は基準電位はいずれも、第１の端子１０４によって運ばれる必要はない。いくつ
かの実施形態では、コマンド−アドレスバス信号以外の信号を運ぶように構成される一部
又は全ての端子が、適切に設置することができる場所であればどこへでも、パッケージ上
に第２の端子１０６として配置されることが可能である。例えば、第２の端子１０６の一
部又は全ては、第１の端子１０４が配置される基板１０２上の同じグリッド１１４、１２
４内に配置することができる。第２の端子１０６の一部又は全ては、第１の端子１０４の
一部又は全てと同じ列内に又は異なる列内に配置することができる。場合によっては、１
つ又は複数の端子は、その同じグリッド又は列内の第１の端子と散在することができる。
特定の例では、第２の端子１０６の一部又は全ては、基板の第２の表面１１０上の第３
のグリッド１１６内に配置することができ、第２の端子の別の組は、パッケージ表面１１
０上の第４のグリッド１２６内に配置することができる。特定の場合、第３のグリッド１
１６内の第２の端子の信号割当ては、第１のグリッド及び第２のグリッドについて上述し
た方法と同様な方法で、第４のグリッド１２６内の第２の端子の信号割当ての鏡像とする
ことができる。第３のグリッド１１６及び第４のグリッド１２６は、場合によっては、第
１のグリッド及び第２のグリッドが延在する方向１３４に延在することができ、また、互
いに平行にすることができる。第３のグリッド及び第４のグリッドも、第１のグリッド１
１４及び第２のグリッド１２４に平行とすることができる。代替的に、第３のグリッド１
１６及び第４のグリッド１２６のそれぞれは、方向１３４を横切るか又は更にそれに直交
する別の方向１３５に延在することができる。
一例では、基板１０２の第２の表面１１０は、第１の縁部１４０及び第２の縁部１４２
に隣接する第１の周辺領域及び第２の周辺領域をそれぞれ有することができ、中央領域が
第１の周辺領域及び第２の周辺領域を分離する。こうした例では、第１のグリッド１１４
及び第２のグリッド１２４は、第２の表面１１０の中央領域内に配置され、第３のグリッ
ド１１６及び第４のグリッド１２６は、それぞれの第１の周辺領域及び第２の周辺領域内
に配置することができる。
図８Ａは、第１の超小型電子パッケージ１００Ａ及び第２の超小型電子パッケージ１０
０Ｂのアセンブリ２００を示し、超小型電子パッケージはそれぞれ、回路パネル１５４の
互いに反対側の第１の表面１５０及び第２の表面１５２に実装された、上記図５〜図７を
参照して述べたような超小型電子パッケージ１００である。回路パネルは、なかでも、デ
ュアルインラインメモリモジュール（「ＤＩＭＭ」）で使用されるプリント回路基板、シ
ステム内の他の構成要素と接続される回路基板若しくはパネル、又はマザーボード等の種
々のタイプとすることができる。第１の超小型電子パッケージ１００Ａ及び第２の超小型
電子パッケージ１００Ｂは、回路パネル１５４の第１の表面１５０及び第２の表面１５２
において露出される対応するコンタクト１６０、１６２に実装することができる。
図８Ａに特に示すように、各パッケージの第２のグリッド１２４内の第１の端子の信号
割当てが、各パッケージの第１のグリッド１１４内の第１の端子の信号割当ての鏡像であ
るため、パッケージ１００Ａ、１００Ｂが互いに対向する回路パネルに実装されると、第
１のパッケージ１００Ａの第１のグリッド１１４Ａ内のそれぞれの第１の端子は、第２の
パッケージ１００Ｂの第２のグリッド１２４Ｂ内の同じ信号割当てを有する対応する第１
の端子と位置合わせされ、その対応する第１の端子に電気的に接続される。さらに、第１
のパッケージ１００Ａの第２のグリッド１２４Ａ内のそれぞれの第１の端子は、第１のグ
リッド１１４Ｂ内の同じ信号割当てを有する対応する第１の端子に位置合わせされ、その
対応する第１の端子に電気的に接続される。
確かに、接続された端子の各対の位置合わせは、或る許容誤差以内にあり、それにより
、接続された端子の各対は、回路パネル１５４の第１の表面１５０に沿って直交するｘ及
びｙ方向に互いの１ボールピッチ以内で位置合わせすることができる。代替的に、回路パ
ネルの対向する表面上の接続された端子は互いに一致することができる。特定の例では、
それぞれの第１のパッケージ１００Ａ及び第２のパッケージ１００Ｂの位置合わせしたグ
リッド（例えば、第１のパッケージの第１のグリッド１１４Ａ及び第２のパッケージの第
２のグリッド１２４Ｂ）の位置の大部分は、回路パネル１５４の第１の表面１５０に沿っ
て直交するｘ及びｙ方向に互いに位置合わせすることができる。
そのため、図８Ａに更に示すように、第１のパッケージ１００Ａのグリッド１１４Ａ内
で「Ａ」と記号が付いた信号を運ぶ特定の第１の端子は、同じ信号「Ａ」を運ぶ第２のパ
ッケージ１００Ｂのグリッド１２４Ｂの対応する第１の端子に位置合わせされる。同じこ
とが、第１のパッケージ１００Ａのグリッド１２４Ａ内で「Ａ」と記号が付いた信号を運
ぶ特定の第１の端子に関して同様に当てはまり、この第１の端子は、同じ信号「Ａ」を運
ぶ第２のパッケージ１００Ｂのグリッド１１４Ｂの対応する第１の端子に位置合わせされ
る。
こうして、図８Ａに更に見られるように、第１のパッケージ１００Ａ及び第２のパッケ
ージ１００Ｂの電気的に接続された第１の端子の各対間の回路パネルを通る電気接続の長
さは、電気的に接続された第２の端子のこれらの対のそれぞれの対内の端子が、互いの上
に載るか又は互いの１ボールピッチ以内で少なくとも位置合わせされることができる点で
、大幅に低減することができる。これらの電気接続の長さの低減により、回路パネル及び
アセンブリのスタブ長を低減することができ、スタブ長を低減することは、第１の端子に
よって運ばれ、第１のパッケージ及び第２のパッケージの両方のパッケージ内の超小型電
子素子に転送される上記で述べた信号について、なかでも、整定時間、リンギング、ジッ
タ、又は符号間干渉を低減すること等、電気性能を改善するのに役立つことができる。さ
らに、回路パネルの構造を簡略化すること、又は、回路パネルを設計若しくは製造する複
雑さ及びコストを低減すること等の他の利益も得ることを可能にすることができる。
図８Ｂに更に示すように、各パッケージ１００Ａ、１００Ｂの第２の端子が、図５〜図
７に関して上述した特定の鏡像配置構成を有する第３のグリッド及び第４のグリッド内に
配置されるとき、各パッケージの第３のグリッドのそれぞれの第２の端子は、他のパッケ
ージの第４のグリッドの同じ信号割当てを有する対応する第２の端子に位置合わせするこ
とができ、その対応する第２の端子に電気的に接続される。そのため、図８Ｂに見られる
ように、第１のパッケージ１００Ａの第３のグリッド１１６Ａ内のそれぞれの第２の端子
は、第２のパッケージ１００Ｂの第４のグリッド１２６Ｂ内の同じ信号割当てを有する対
応する第１の端子に位置合わせされ、その対応する第１の端子に電気的に接続される。さ
らに、第１のパッケージ１００Ａの第４のグリッド１２６Ａ内のそれぞれの第１の端子は
、第３のグリッド１１６Ｂ内の同じ信号割当てを有する対応する第１の端子に位置合わせ
され、その対応する第１の端子に電気的に接続される。ここでもまた、接続された端子の
各対の位置合わせは、或る許容誤差以内にあり、それにより、接続された端子の各対は、
回路パネル１５４の第１の表面１５０に沿って直交するｘ及びｙ方向に互いの１ボールピ
ッチ以内で位置合わせすることができる。
そのため、図８Ｂに更に示すように、第１のパッケージ１００Ａのグリッド１１６Ａ内
で「Ｂ」と記号が付いた信号を運ぶ特定の第１の端子は、第２のパッケージ１００Ｂのグ
リッド１２６Ｂの同じ信号「Ｂ」を運ぶ対応する第１の端子に位置合わせされ、その対応
する第１の端子に電気的に接続される。同じことが、第１のパッケージ１００Ａのグリッ
ド１２６Ａ内で「Ｂ」と記号が付いた信号を運ぶ特定の第１の端子に関して同様に当ては
まり、その特定の第１の端子は、第２のパッケージ１００Ｂのグリッド１１６Ｂの同じ信
号「Ｂ」を運ぶ対応する第１の端子に位置合わせされ、その対応する第１の端子に電気的
に接続される。
上述した第１のパッケージ及び第２のパッケージの対応する第１の端子１０４間の接続
と同様に、この実施形態では、第１のパッケージ及び第２のパッケージの電気的に接続さ
れた第２の端子１０６の対間の回路パネルを通る電気接続の長さは、電気的に接続された
第２の端子のこれらの対のそれぞれの対内の端子が、互いに一致するか、又は回路パネル
表面に平行な、直交するｘ及びｙ方向に互いの１ボールピッチ以内で少なくとも位置合わ
せされることができる点で、大幅に低減することができる。本明細書で使用されるとき、
回路パネルの対向する表面におけるパッケージの端子のグリッドが、互いに「一致する（
coincident）」とき、位置合わせは、通例の製作許容誤差以内とすることができるか、又
は第１の回路パネル表面及び第２の回路パネル表面に平行な直交するｘ及びｙ方向に互い
の１ボールピッチの１／２未満の許容誤差以内とすることができる。ボールピッチは上述
したとおりである。
さらに、スタブ長を低減し、第１のパッケージと第２のパッケージとの間の接続のため
に回路パネルの構成を簡略化することに関して上述した利益と同様の利益を、超小型電子
パッケージの第２の端子、すなわち、コマンド−アドレスバスの上記で述べた信号以外の
信号を運ぶように割り当てることができる端子がこうして配置されるときに得ることがで
きる。
図８Ｃは、それぞれが上記で又は以降で述べる構成を有する超小型電子パッケージの２
つ以上の対が、パッケージ１００Ａ、１００Ｂと同様な配向で、回路パネル１５４、例え
ばデュアルインラインメモリモジュール（「ＤＩＭＭ」）のボード上のそれぞれのパネル
コンタクトと電気的に相互接続することができることを更に示している。そのため、図８
Ｃは、上述したように、互いに向き合う対向する配向で回路パネル１５４と電気的に相互
接続されたパッケージ１００Ａ、１００Ｂの更なる対を示す。パッケージ１００Ａ、１０
０Ｂ、１００Ｃ、及び１００Ｄに加えて、パッケージの１つ又は複数の他の対も、上述し
たように、回路パネルと電気的に相互接続することができる。
図８Ｄは、回路パネル、及び、回路パネルの互いに反対側の第１の表面及び第２の表面
に対して互いに対向して実装された複数の超小型電子パッケージを組込む、例えば、なか
でもＤＩＭＭ等の超小型電子アセンブリを示す。図８Ｄに見られるように、上記で述べた
アドレス信号又はコマンド−アドレスバス信号は、超小型電子パッケージ１００Ａ、１０
０Ｂのそれぞれの対がそこで回路パネルの反対側に接続される接続部位Ｉ、ＩＩ、又はＩ
ＩＩ間で、少なくとも一方向１４３に、回路パネル又は回路ボード３５４上のバス３６、
例えばアドレスバス又はコマンド−アドレスバス上でルーティングすることができる。こ
うしたバス３６の信号は、わずかに異なる時刻にそれぞれの接続部位Ｉ、ＩＩ、又はＩＩ
Ｉでパッケージの各対に達する。少なくとも１つの方向１４３は、各パッケージ１００Ａ
又は１００Ｂ内の少なくとも１つの超小型電子素子上の複数のコンタクトの少なくとも１
つの列１３８が延在する方向１４２を横切るか又は方向１４２に直交することができる。
こうして、回路パネル３５４上の（すなわち、その上の又はその内の）バス３６の信号導
体は、場合によっては、回路パネルに接続されたパッケージ１００Ａ又は１００Ｂ内の超
小型電子素子上のコンタクトの少なくとも１つの列１３８に平行である方向１４２に互い
から離間することができる。
そのような構成は、特に各超小型電子パッケージの第１の端子１０４Ａ、１０４Ｂがそ
のような方向１４２に延在する１つ又は複数の列に配列される場合には、バス３６の信号
をルーティングするのに用いる回路パネル上の１つ又は複数のグローバルルーティング層
の信号導体のルーティングを簡単にするのに役立つことができる。例えば、比較的少数の
第１の端子がそれぞれのパッケージ上の同じ垂直レイアウト場所に配置される場合には、
回路パネル上のコマンド−アドレスバス信号のルーティングを簡単にすることを可能にす
ることができる。したがって、図７に示す例において、アドレス信号Ａ３及びＡ１を受け
取るように構成された各グリッド１１４、１２４内の第１の端子等、それぞれのパッケー
ジ上の同じ垂直レイアウト場所には、第１の端子が４つのみ配置される。
一実施形態では、超小型電子アセンブリ３５４は、アセンブリ３５４の超小型電子パッ
ケージ１００Ａ、１００Ｂに転送される少なくとも一部の信号のバッファリングを実施す
るように構成される半導体チップを含むことができる超小型電子素子３５８を有すること
ができる。バッファリング機能を有するこうした超小型電子素子３５８は、超小型電子ア
センブリ３５４の外部の構成要素に関して超小型電子パッケージ１００Ａ及び１００Ｂ内
の超小型電子素子のそれぞれについてインピーダンス分離（インピーダンスアイソレーシ
ョン）を提供するのに役立つように構成することができる。
例示的な実施形態では、超小型電子アセンブリ３５４は、固体ドライブコントローラ等
の論理機能を実施するように主に構成される半導体チップを含むことができる超小型電子
素子３５８を有することができ、超小型電子パッケージ１００Ａ及び１００Ｂ内の超小型
電子素子の１つ又は複数はそれぞれ、不揮発性フラッシュメモリ等のメモリ記憶要素を含
むことができる。超小型電子素子３５８は、システム１２００（図２８）等のシステムの
中央処理ユニットを超小型電子素子に含まれるメモリ記憶素子への及びそこからのデータ
転送の監視から解放するように構成された、専用プロセッサを含むことができる。ソリッ
ドステートドライブコントローラを含むそのような超小型電子素子３５８は、システム１
２００等のシステムのマザーボード（例えば、図２８に示す回路パネル１２０２）上のデ
ータバスへの及びそこからの直接メモリアクセスを提供することができる。
コントローラ機能及び／又はバッファリング機能を含む超小型電子素子３５８を有する
超小型電子アセンブリ３５４のそのような実施形態において、コマンド−アドレスバス信
号はそれぞれの接続位置Ｉ、ＩＩ、又はＩＩＩにおいて超小型電子素子３５８とパッケー
ジ１００Ａ、１００Ｂのそれぞれの対との間でルーティングすることができる。図８Ｄに
示す特定の例において、接続位置Ｉ、ＩＩ、又はＩＩＩを通り越して延在するコマンド−
アドレスバス３６の一部は、方向１４３又は方向１４３を横切る別の方向に延在して超小
型電子素子３５８のコンタクトに達することができる。一実施形態において、コマンド−
アドレスバス３６は、方向１４３に延在して超小型電子素子３５８のコンタクトに達する
ことができる。
図９は、パッケージ２５０のそれぞれの第１のグリッド２１４、２２４及び第２のグリ
ッド２１６、２２６内の端子の特定の配置構成を示し、各グリッド内の隣接する列２３６
、２３８内の同じ相対的垂直位置の端子を、実際には、パッケージの垂直レイアウト方向
１３４に多少オフセットされた位置に配置することができることを示す。
図１０は、それぞれが端子の３つの隣接する列を含むことができる第１の並列グリッド
２４４及び第２の並列グリッド２５４内の第１の端子の特定の配置構成を示す。図１０に
示すように、列は、素子コンタクト１１１、１１３が配置される超小型電子素子の面の部
分に載ることができる。上記で述べたように、いくつかの実施形態では、上記で述べたコ
マンド−アドレスバス信号以外の信号が、特定のコマンド−アドレスバス信号を運ぶ同じ
グリッド内の端子にも割り当てられることが可能とすることができる。図１０はその１つ
の可能な構成を示す。
図５〜図７に関して上記で示し述べた実施形態の変形形態である更なる実施形態（図示
せず）では、上記で述べたコマンド−アドレスバス信号を運ぶように配置される第１の端
子が、端子の第１及び第２の個々の列内に設けられることが可能であり、それぞれの個々
の列は、上記で述べたコマンド−アドレスバス信号の全てを運ぶように構成される第１の
端子の組を含む。第１の端子は、第１の列及び第２の列と同じ方向でかつ個々の列間に延
在する軸について信号割当てが対称であるという点で、第１の列内の信号割当てが第２の
列内の信号割当ての鏡像であるように更に配置することができる。こうして、第１の列内
の第１の端子の信号割当ては、パッケージ上での第２の列内の同じ相対的垂直位置におけ
る第１の端子の信号割当てと同じである。
図１１は、上記の実施形態の変形形態を示し、パッケージ３００は、超小型電子素子１
０１、１０３の面１０５上に形成される誘電体層３０２を有するウェハレベルパッケージ
としてパッケージ３００を実装することができることを除いて、図５〜図７に関して上述
したパッケージと全ての点で同様とすることができる。金属化ビア３０８は、例えば、各
超小型電子素子の素子コンタクト１１１、１１３と接触状態で、導電性ペースト、導電性
マトリクス材料等の金属材料又は導電性材料をめっきすること又は堆積させることによっ
て形成される。ビア３０８は、誘電体層３０２の表面３１０に平行な方向に延在する導電
性トレース３０９と一体的に形成することができる。ビア及びパッケージの導電性トレー
スの一部又は全ては、モノリシック金属層の一体部分とすることができる。特定の例では
、１つの金属層又は２つ以上のこうした金属層は、超小型電子素子上に誘電体層３０２を
形成した後に、めっき、印刷、分注（dispensing）、スクリーン印刷、刷込み、又は他の
適切な技法のビルドアッププロセスによって形成することができる。ウェハレベルパッケ
ージ３００の構造及びそれを作るための技法は、本出願で示すか又は述べる他の実施形態
の任意の実施形態に適用することができる。
図１２は、第１のパッケージ４００Ａ及び第２のパッケージ４００Ｂのアセンブリを示
し、各パッケージ内の第１のグリッド４１４及び第２のグリッド４２４は、ここでは、各
超小型電子素子の素子コンタクト１１１、１１３に近い位置に配置される。上述した第３
のグリッド及び第４のグリッド内に配置される場合があるか又はされない場合がある第２
の端子の位置は、以下で述べる他の実施形態を示す図の場合にそうであるように、明確に
するために図１２から省略される。この場合、素子コンタクトに関するグリッド４１４、
４２４内の第１の端子の近接性は、各パッケージ４００Ａ、４００Ｂ内のスタブの長さを
低減するのに同様に役立つことができる。パッケージ内の超小型電子素子の素子コンタク
トに近接して中央領域内にパッケージ端子が配置されるパッケージ内でスタブ長を低減す
る種々の方法は、その開示が参照することにより本明細書の一部をなす、２０１１年１０
月３日に出願された「Stub Minimization for Assemblies without Wire bonds to Packa
ge Substrate」と題するRichard D.Crisp、Belgacem Haba、及びWael Zohniの本出願人の
同時係属中の米国仮特許出願第６１／５４２，４８８号（代理人整理番号ＴＩＰＩ３．８
−６８８）に記載されている。
図１３〜図１４は、図５〜図７の上述した実施形態の変形形態による超小型電子パッケ
ージ５００を示し、第１の超小型電子素子５０１、第２の超小型電子素子５０３、第３の
超小型電子素子５０５、及び第４の超小型電子素子５０７が超小型電子パッケージ５００
内に組み込まれる。パッケージは、コマンド−アドレスバス信号の上記で述べた信号を運
ぶように割り当てられる第１の端子の４つのグリッド５１４、５２４、５３４、５４４を
更に示す。グリッド５１６、５２６、５３６、及び５４６として図１４に示される第２の
端子は、明確にするために、図１３から省略される。上述した例の場合と同様に、第１の
端子の各グリッドは、超小型電子素子のうちの１つのみに電気的に接続することができる
、又は超小型電子素子の２つ以上に接続することができる。図１４は、第１の端子のグリ
ッド５１４、５２４、５３４、５４４を示すパッケージ５００の１つの考えられる配置構
成並びに第２の端子のグリッド５１６、５２６、５３６、及び５４６の１つの考えられる
配置構成を示す。
図１４に示すように、超小型電子素子のそれぞれは、通常、超小型電子素子上のコンタ
クトの１つ又は複数の列が延在する同じ方向又は異なる方向に延在することができる２つ
の第１の平行縁部５１０を有する。一例では、これらの第１の縁部はそれぞれ、各超小型
電子素子の２つの第２の平行縁部５１２より長くすることができる。別の例では、これら
の第１の縁部５１０は単にコンタクトの１つ又は複数の列と同じ方向に延在することがで
きるが、実際には同じ超小型電子素子の第２の縁部５１２より短い。以下で述べるパッケ
ージのそれぞれのパッケージ内の超小型電子素子の第１の縁部及び第２の縁部に対する参
照はこれらの定義を組込む。
図１３及び図１４に更に見られるように、この特定の変形形態では、第１の端子のグリ
ッド５２４、５３４の２つは、超小型電子素子５０３、５０５を分離するパッケージの中
心ライン５３０の近くに配置することができ、一方、第１の端子の他のグリッド５１４、
５４４は、パッケージの周辺縁部５５０、５５２の近くに配置することができる。図１３
及び図１４に示す実施形態では、第１の端子のグリッド５２４及び５３４を互いに分離さ
せる端子が全く存在しない。
認識されるように、上述した超小型電子素子５０１、５０３、５０５、及び５０７のう
ちの３つだけを含み、パッケージを回路パネル等のパッケージの外部の構成要素に接続す
る適切な数の第１の端子のグリッド及び第２の端子のグリッドを含むパッケージ（図示せ
ず）を提供することが可能である。
図１５は、図１４に示すパッケージの変形形態によるパッケージ５６０を示す平面図で
あり、パッケージ上の第１の端子のグリッドの位置が変動する。この場合、パッケージ５
６０と図１４のパッケージ５００との差を観察すると、パッケージ５６０内のグリッド５
３４の場所が、第２の端子のグリッド５３６の場所と交換され、それにより、グリッド５
３６はこのとき、第１の端子のグリッド５２４と５３４との間に配置される。加えて、パ
ッケージ５６０内のグリッド５４４の場所が、第２の端子のグリッド５４６の場所と交換
され、それにより、グリッド５４６はこのとき、第１の端子のグリッド５３４と５４４と
の間に配置される。
図１６は、図１４に示すパッケージの別の変形形態によるパッケージ５７０を示す平面
図であり、第１の端子のグリッドの場所が変動する。この場合、パッケージ５７０と図１
４のパッケージ５００との差を観察すると、パッケージ５７０内の第１の端子のグリッド
５２４の場所が、第２の端子のグリッド５２６の場所と交換され、それにより、グリッド
５２４はこのとき、グリッド５１４と５２６との間でかつそれらに隣接して配置される。
加えて、パッケージ５７０内のグリッド５３４の場所が、第２の端子のグリッド５３６の
場所と交換され、それにより、グリッド５３４はこのとき、グリッド５３６と５４４との
間でかつそれらに隣接して配置される。
図１７は、図５〜図７の上述した実施形態の更なる変形形態によるパッケージ６００を
示す平面図であり、第１の超小型電子素子６０１、第２の超小型電子素子６０３、第３の
超小型電子素子６０５、及び第４の超小型電子素子６０７は基板上にマトリクスで配置さ
れ、各超小型電子素子は、通常、平行でありかつ基板に沿う第１の方向に延在する第１の
縁部６１０と、通常、平行でありかつ基板に沿う第２の方向に延在する第２の縁部６１２
とを有する。図１７に見られるように、超小型電子素子は、超小型電子素子６０１、６０
３の第１の縁部６１０が互いに隣接しかつ平行であり、超小型電子素子６０５、６０７の
第１の縁部が同様に互いに隣接しかつ平行である状態で配置することができる。超小型電
子素子を、超小型電子素子６０１の１つの第２の縁部６１２が他の超小型電子素子６０７
の第２の縁部６１２に隣接しかつ平行であり、超小型電子素子６０３の１つの第２の縁部
６１２が他の超小型電子素子６０５の１つの第２の縁部６１２に隣接しかつ平行であるよ
うに配置することができる。超小型電子素子６０１の第１の縁部６１０のそれぞれは、場
合によっては、超小型電子素子６０７の第１の縁部６１０と同一直線上にあることができ
る。同様に、超小型電子素子６０３の第１の縁部６１０のそれぞれは、場合によっては、
超小型電子素子６０５の第１の縁部６１０と同一直線上にあることができる。
それぞれの超小型電子素子６０１、６０３、６０５、６０７の所定部分の上に載ること
ができ、それらに電気的に接続される第２の端子のグリッド６５１、６５３、６５５、６
５７は、任意の適した配置構成で配置された端子を有することができ、これらの第２の端
子をグリッド内に設置する必要が全く存在せず、グリッド６５１、６５３、６５５、又は
６５７のうちの任意のグリッド内の信号割当ては、他のグリッド６５１、６５３、６５５
、又は６５７のうちの任意のグリッド内の端子の信号割当ての鏡像である。
特定の例では、グリッド６５１、６５３、６５５、又は６５７のうちの任意のグリッド
内の第２の端子の信号割当ては、グリッドのうちの任意の１つのグリッドの信号割当てが
別のグリッドの信号割当てに対して垂直軸６８０について対称とすることができる、及び
／又は、グリッドのうちの任意の１つのグリッドの信号割当てが別のグリッドの信号割当
てに対して水平軸６８２について対称とすることができるという点で、グリッド６５１、
６５３、６５５、又は６５７のうちの１つ又は２つの他のグリッド内の第２の端子の信号
割当ての鏡像とすることができる。
例えば、図１７に示すように、第３のグリッド６５１の信号割当ては、第４のグリッド
６５３の信号割当てに対して垂直軸６８０について対称であり、垂直軸６８０は、示す例
ではグリッド６５１と６５３との間にあって方向６２０に延在する。同様に、第３のグリ
ッド６５１の信号割当ては、第６のグリッド６５７の信号割当てに対して水平軸６８２に
ついて対称であり、水平軸６８２は、示す例ではグリッド６５１と６５７との間にあって
方向６２２に延在する。代替の配置構成では、グリッド６５１及び６５７のそれぞれは、
水平軸６８２の両側で基板表面の部分まで延在することができ、上述した関係が別の形で
存在することができる。
図１７に示す特定の例では、第１のグリッド６５１及び第４のグリッド６５７の信号割
当ては、それぞれの第２のグリッド６５３及び第３のグリッド６５５の信号割当てに対し
て垂直軸６８０について対称である。同様に、第１のグリッド６５１及び第２のグリッド
６５３の信号割当ては、それぞれの第４のグリッド６５７及び第３のグリッド６５５の信
号割当てに対して水平軸６８２について対称である。
図１８は、上述した実施形態（図１３〜図１４）の別の変形形態による超小型電子パッ
ケージ７００を示す平面図であり、第１の超小型電子素子７０１及び第２の超小型電子素
子７０３の第１の縁部７１０は、端子担持基板表面７０４の縁部７０２に平行な第１の方
向７２０に延在し、超小型電子素子７０１、７０３の第２の縁部７１２は、基板の端子担
持基板表面７０４に平行な第２の方向７２２に延在する。パッケージ７００は、第３の超
小型電子素子７０５及び第４の超小型電子素子７０７を更に備える。一方、第３の超小型
電子素子７０５及び第４の超小型電子素子７０７の第１の縁部７３０は第２の方向７２２
に延在し、第３の超小型電子素子７０５及び第４の超小型電子素子７０７の第２の縁部７
３２は第１の方向７２０に延在する。
図１８に更に見られるように、一例では、上記で述べたコマンド−アドレスバス信号を
運ぶように配置される第１の端子の第１のグリッド７１４及び第２のグリッド７２４は、
基板の周辺縁部７４０から離れた基板表面上の位置に設けることができる。第２のグリッ
ド７２４内の第１の端子の信号割当ては、上述したように、第１のグリッド内の第１の端
子の信号割当ての鏡像とすることができる。図１８に示す一例では、第１の端子の第１の
グリッド７１４及び第２のグリッド７２４は、第１の超小型電子素子７０１及び第２の超
小型電子素子７０３の隣接する第１の縁部７１０間に配置することができ、第３の超小型
電子素子７０５及び第４の超小型電子素子７０７の一部分の上に載ることができる。第２
の端子のグリッド７５１、７５３、７５５、７５７は、第２の端子が電気的に接続される
それぞれの超小型電子素子７０１、７０３、７０５、７０７の上に少なくとも部分的に載
ることができる。
図１８に見られるように、第４のグリッド７５３内の第２の端子の信号割当ては第３の
グリッド７５１内の第２の端子の信号割当ての鏡像とすることができ、第３のグリッド７
５１及び第４のグリッド７５３の信号割当ては、方向７２０に延在する垂直軸７８０につ
いて対称である。
超小型電子素子７０５、７０７の一部分の上に載り、それらに電気的に接続されること
ができる第２の端子の第５のグリッド７５５及び第６のグリッド７５７は、任意の適した
配置構成で配置された端子を有することができ、これらの第２の端子をグリッド内に設置
する必要が全く存在せず、グリッド７５５の１つグリッド内の信号割当ては、他のグリッ
ド７５７内の端子の信号割当ての鏡像である。図１８に示す特定の例では、第５のグリッ
ド７５５内の信号割当ては第６のグリッド７５７の信号割当てに対して水平軸７８２につ
いて対称であり、水平軸７８２は、グリッド７５５と７５７との間で方向７２２に延在す
る。
また、図１８に示すように、第５のグリッド７５５における第２の端子の信号クラス割
り当ては、垂直軸７８０について対称とすることができ、第６のグリッド７５７における
第２の端子の信号クラス割り当ては、垂直軸７８０について対称とすることができる。本
明細書において用いられるとき、２つの信号クラス割り当ては、それらの信号割り当てが
同じ割り当てのクラスにある場合には、たとえそのクラス内での数値インデックスが異な
っていようと、互いに関して対称とすることができる。例示的信号クラス割り当ては、デ
ータ信号、データストローブ信号、データストローブ相補信号、及びデータマスク信号を
含むことができる。特定の例において、第５のグリッド７５５において信号割り当てＤＱ
ＳＨ＃及びＤＱＳＬ＃を有する第２の端子は、たとえそれらの第２の端子が異なる信号割
り当てを有していようと、データストローブ相補である自らの信号クラス割り当てについ
て垂直軸７８０について対称である。
図１８に更に示すように、例えばデータ信号ＤＱ０、ＤＱ１、...等についてのデータ
信号の超小型電子パッケージ上の第２の端子の空間的位置への割り当ては、垂直軸７８０
についてモジュロＸ対称性を有することができる。このモジュロＸ対称性は、１つ又は複
数の対の第１のパッケージ及び第２のパッケージが互いに対向して回路パネルに搭載され
、回路パネルは、対向して搭載されるパッケージの対の各々における第１のパッケージ及
び第２のパッケージの対応する第２の端子の対を電気的に接続する、図８Ａにおいて見ら
れるようなアセンブリ３００における信号インテグリティ（signal integrity）を保つの
に役立つことができる。端子の信号割り当てが或る軸について「モジュロＸ対称性」を有
する場合には、同じ指数（インデックス値）の「モジュロＸ」を有する信号を運ぶ端子が
、その軸について対称である位置に配置される。したがって、図８Ａ等におけるそのよう
なアセンブリ３００において、モジュロＸ対称性によって回路パネルを介した電気的接続
を行うことができ、第１のパッケージの端子ＤＱ０が回路パネルを介して同じ指数のモジ
ュロＸ（この場合、Ｘは８）を有する第２のパッケージの端子ＤＱ８に電気的に接続し、
回路パネルの厚さを本質的に真っ直ぐ貫く、すなわちそれに垂直な方向に接続を行うこと
ができるようになっている。
一例において、「Ｘ」は２ｎ（２のｎ乗）という数字とすることができる。ただしｎは
２以上である。又は、Ｘは８×Ｎとすることができる。ただしＮは２以上である。したが
って一例において、Ｘは１／２バイトにおけるビット数（４ビット）、１バイトにおける
ビット数（８ビット）、複数バイトにおけるビット数（８×Ｎ、ただしＮは２以上）、ワ
ードにおけるビット数（３２ビット）、又は複数ワードにおけるビット数と等しくするこ
とができる。そのようにして、一例において、図１８に示すようにモジュロ８対称性があ
る場合には、データ信号ＤＱ０を運ぶように構成されたグリッド７５５におけるパッケー
ジ端子ＤＱ０の信号割り当ては、データ信号ＤＱ８を運ぶように構成された別のパッケー
ジ端子の信号割り当てと垂直軸７８０について対称である。さらに、グリッド７５７にお
けるパッケージ端子ＤＱ０及びＤＱ８の信号割り当てについても同じことが当てはまる。
図１８において更にわかるように、グリッド７５５におけるパッケージ端子ＤＱ２及びＤ
Ｑ１０の信号割り当ては、垂直軸についてモジュロ８対称性を有し、グリッド７５７につ
いても同じことが当てはまる。本明細書において説明するもの等のモジュロ８対称性は、
パッケージ端子ＤＱ０〜ＤＱ１５の信号割り当てのそれぞれに関してグリッド７５５、７
５７において見ることができる。
図示してはいないが、モジュロ数「Ｘ」は２ｎ（２のｎ乗）以外の数字とすることがで
き、２よりも大きい任意の数とすることができることに注意することが重要である。した
がって、対称性が基づくモジュロ数Ｘは、パッケージが組み立てられる又は構成される対
象のデータサイズにおいて存在するビット数によって決まることができる。例えば、デー
タサイズが８ビットの代わりに１０ビットである場合には、信号割り当てはモジュロ１０
対称性を有することができる。データサイズが奇数ビットを有する場合には、モジュロ数
Ｘはそのような数を有することができる場合さえあってよい。
グリッド７１４、７２４及びグリッド７５１、７５３及びグリッド７５５、７５７にお
ける端子の鏡像信号割当ては、図５〜図７に対して上述した回路パネル内のスタブ長の上
述した低減が、同様の構成の２つのパッケージ７００が回路パネルの対向する表面上に互
いに対向して実装されるときに達成されることを可能にすることができる。
図１８は、第１の超小型電子素子７０１、第２の超小型電子素子７０３、第３の超小型
電子素子７０５、及び第４の超小型電子素子７０７の隣接する縁部７３０と７１０との間
のパッケージ７００の領域内に配置される超小型電子素子として、１つ又は複数のバッフ
ァ要素７５０を設けることができることを示す。それぞれのこうしたバッファ要素は、特
にパッケージの第１の端子で受信される上記で述べたコマンド−アドレスバス信号用のパ
ッケージの端子と、パッケージ内の超小型電子素子の１つ又は複数との間に信号分離（信
号アイソレーション）を提供するのに使用することができる。通常、１つ又は複数のバッ
ファ要素は、第１の端子で受信されるか又は第２の端子で受信される信号を再生し、再生
された信号をパッケージ内の超小型電子素子に転送する。
それに対して代替的に又は付加的に、超小型電子素子の隣接する縁部７１０と７３０と
の間の基板７０２のエリアは、１つ又は複数のデカップリング（減結合）キャパシタが、
パッケージ上で又はパッケージ内でこうしたエリア内に設けられることを可能にすること
ができ、１つ又は複数の減結合キャパシタは、パッケージの内部電源又はグラウンドバス
に接続される。
図１９は、図１８に見られる実施形態の変形形態を示し、第１のグリッド７１４及び第
２のグリッド７２４の位置は、第１の超小型電子素子７０１及び第２の超小型電子素子７
０３の少なくとも所定部分の上に載るように変動することができる。こうした場合、第３
の超小型電子素子７０５及び第４の超小型電子素子７０７の位置も、第３の超小型電子素
子７０５及び第４の超小型電子素子７０７の第１の縁部７３０の部分がパッケージの中心
から離れて移動することができるように変化することができる。この場合、第３の超小型
電子素子及び第４の超小型電子素子の第１の縁部７３０は、第１の超小型電子素子及び第
２の超小型電子素子の第２の縁部７１２の部分に平行に延びかつその部分から離間し、そ
れにより、１つ又は複数のバッファ要素か、減結合キャパシタか、又は他のデバイスの接
続に利用可能なパッケージの中心のエリア７６０の量を図１８に示す量より大きくするこ
とができる。
図２０は、上述した実施形態（図１９）の変形形態による超小型電子パッケージ８００
を示す。この変形形態では、超小型電子素子８０１、８０３、８０５、及び８０７は、風
車のような構成で配置され、超小型電子素子８０１、８０３の第１の縁部８１０は、超小
型電子素子８０５、８０７の第２の縁部と同じ方向８２０に延在する。加えて、超小型電
子素子８０５、８０７の第１の縁部８３０は、超小型電子素子８０１、８０３の第２の縁
部８１２と同じ方向８２２に延在する。超小型電子素子８０１の第１の縁部８１０のうち
の１つの第１の縁部の一部分は、超小型電子素子８０７の第２の縁部８３２のうちの１つ
の第２の縁部の一部分から離間しかつその部分に平行である。同様に、超小型電子素子８
０５の第１の縁部のうちの１つの第１の縁部の一部分は、超小型電子素子８０１の第２の
縁部のうちの１つの第２の縁部の一部分から離間しかつその部分に平行である。これらの
関係は、超小型電子素子８０３の第１の縁部８１０のうちの１つの第１の縁部の一部分及
び超小型電子素子８０５の第２の縁部８３２のうちの１つの第２の縁部の一部分並びに超
小型電子素子８０７の第１の縁部のうちの１つの第１の縁部の一部分及び超小型電子素子
８０３の第２の縁部のうちの１つの第２の縁部の一部分について、パッケージ内で繰り返
すことができる。
加えて、超小型電子素子８０１の第１の縁部８１０のうちの１つの第１の縁部を含み、
別の超小型電子素子８０５の第１の縁部８３０に交差する、基板に垂直な平面８４０が存
在することが更に見られる。同様に、超小型電子素子８０５の第１の縁部８３０のうちの
１つの第１の縁部を含み、別の超小型電子素子８０３の第１の縁部８１０に交差する、基
板に垂直な平面８４２が存在する。図２０を点検することによって、超小型電子素子８０
７の第１の縁部のうちの１つの第１の縁部を含む同様な平面が超小型電子素子８０１の第
１の縁部に交差し、超小型電子素子８０３の第１の縁部のうちの１つの第１の縁部を含む
同様な平面が超小型電子素子８０７の第１の縁部に交差することを見ることができる。
図２０は、鏡像信号割当てを有する第１の端子のグリッド８１４、８２４がそれぞれ、
パッケージ８００内の超小型電子素子の１つ又は複数の上に部分的に又は完全に載ること
ができることを更に示す。加えて、超小型電子素子の隣接する縁部間に配置され、かつ、
超小型電子素子の面が上に全く配置されない基板の中央領域８５０は、図１８〜図１９に
関して述べた１つ又は複数のバッファ要素か、減結合キャパシタか、又は両方を収容する
ことができる。
図２１は、上述したパッケージの任意のパッケージと同様の超小型電子パッケージ９０
０を示し、パッケージ９００内の超小型電子素子９０１は、複合構造であり、複合構造の
それぞれは、上下にスタックされかつ互いに電気的に相互接続される２つ以上の半導体チ
ップを含むことができ、それぞれ基板コンタクト９０８によって接続されることができる
。そのため、図２１に見られる実施形態では、各超小型電子素子９０１は、基板の対応す
る基板コンタクト９０８に向きかつそれに接合したコンタクト９０６を有する第１の半導
体チップ９３２と、シリコン貫通ビア（「ＴＳＶ」）９５０によって、第１の半導体チッ
プ９３２及び基板９０２に電気的に接続されたコンタクト９１０を有する第２の半導体チ
ップ９３４とを備えることができる。ＴＳＶ９５０は、第１の半導体チップ９３２の厚さ
９５２の方向に、すなわち、チップ９３２の互いに反対側の第１の面９３８と第２の面９
４２との間の方向に延在する。
特定の実施形態では、ＴＳＶ９５０は、第１の半導体チップ９３２の面９４２に沿って
延在するトレース等によって、第１の半導体チップ９３２の素子コンタクト９０８に電気
的に接続することができる。第１の半導体チップと第２の半導体チップとの間の任意の電
気接続をこうして作製することができるが、こうした接続は、電力及びグラウンドを第１
の半導体チップ及び第２の半導体チップに分配するのに好適である。別の例では、ＴＳＶ
９５０は、第１の半導体チップの厚さを部分的にのみ通って延在し、第１の半導体チップ
９３２の面９４２上のトレースに接続されるか又は第１の半導体チップのコンタクトに直
接接続されるのではなく、第１の半導体チップ９３２内の内部回路に接続されることがで
きる。
図２１において見られる超小型電子パッケージ９００において、第１の半導体チップ９
３２及び第２の半導体チップ９３４のそれぞれは、そのような半導体チップがそれぞれ、
メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する
ように構成することができる。例えば、第１の半導体チップ及び第２の半導体チップのそ
れぞれは、メモリ記憶アレイと、メモリ記憶アレイにデータを入力しメモリ記憶アレイか
らデータを出力するのに必要な全ての回路とを含むことができる。例えば、それぞれの半
導体チップにおけるメモリ記憶アレイが書き込み可能な場合、それぞれの半導体チップは
、パッケージの端子から外部データ入力を受け取るように構成された回路、及びそのよう
な半導体チップからパッケージの端子にデータ出力を転送するように構成された回路を含
むことができる。
したがって、それぞれの第１の半導体チップ９３２及びそれぞれの第２の半導体チップ
９３４は、そのような半導体チップ内のメモリ記憶アレイからデータを入出力しそのよう
なデータを受け取って超小型電子パッケージの外部の構成要素に送信することができる、
ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップ又は他のメモリチップとす
ることができる。言い換えれば、そのような場合、それぞれのＤＲＡＭチップ又は他のメ
モリチップ内のメモリ記憶アレイへの及びそこからの信号は、超小型電子パッケージ内の
更なる半導体チップによるバッファリングを必要としない。
代替的に、別の例において、１つ又は複数の第２の半導体チップ９３４は、メモリ記憶
アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化することができ
るが、第１の半導体チップ９３２は異なるタイプのチップとすることができる。こうした
場合、第１の半導体チップ９３２は、信号をバッファする、すなわち１つ又は複数の第２
の半導体チップ９３４に転送するように端子で受け取った信号を再生するか、又は端子に
転送するように第２の半導体チップ９３４のうちの１つ若しくは複数から受け取った信号
を再生するか、又は端子から１つ若しくは複数の第２の半導体チップ９３４へ、及び１つ
若しくは複数の半導体チップから超小型電子パッケージの端子への両方の方向に転送され
る信号を再生するように構成、例えば設計、組み立て、又は準備することができる。バッ
ファ要素として動作する第１の半導体チップ９３２によって再生され、その後、１つ又は
複数の第１の半導体チップに転送される信号は、例えば内部回路に接続されたＴＳＶを通
してルーティングすることができる。
代替的に、又は上述のように信号を再生することに加えて、特定の例において、第１の
半導体チップ９３２は、第１の端子等の端子で受け取られるアドレス情報又はコマンド情
報のうちの少なくとも一方を部分的に又は完全に復号化するように構成することができる
。次に、第１のチップはそのような部分的な又は完全な復号化の結果を出力して、１つ又
は複数の第２の半導体チップ９３４に転送することができる。
特定の例において、第１の半導体チップ９３２は、アドレス情報、又は一例において、
１つ又は複数の第２の半導体チップ９３４に転送されるコマンド信号、アドレス信号、及
びクロック信号をバッファするように構成することができる。例えば第１の半導体チップ
９３２は、信号の他のデバイスへの、例えば１つ又は複数の第２の半導体チップ９３４へ
の転送においてバッファリング機能を提供する能動素子の数をいかなる他の機能よりも多
く具体化するバッファチップとすることができる。このとき、その１つ又は複数の第２の
半導体チップ９３４は、メモリ記憶アレイは有するがなかでもバッファ回路、デコーダ、
プレデコーダ、又はワード線ドライバ等のＤＲＡＭチップに共通の回路は省くことができ
る、機能を減らしたチップとすることができる。
こうした例において、第１のチップ９３２はスタックにおいて「マスター」チップとし
て第２の半導体チップ９３４のそれぞれにおける動作を制御するよう機能することができ
る。特定の例において、第２の半導体チップ９３４は、バッファリング機能を果たすこと
ができないように構成することができる。その場合、第１の半導体チップ及び第２の半導
体チップのスタックした配列は、超小型電子パッケージにおいて必要なバッファリング機
能を第１の半導体チップ９３２によって果たすことができるよう、かつスタックした配列
における第２の半導体チップ９３４のいずれによっても果たすことができないように構成
することができる。
本明細書において説明した実施形態のいずれかにおいて、１つ又は複数の第２の半導体
チップは、なかでも、以下の技術：ＤＲＡＭ、ＮＡＮＤフラッシュメモリ、ＲＲＡＭ（登
録商標）（「抵抗性ＲＡＭ」、又は「抵抗性ランダムアクセスメモリ」）、相変化メモリ
（「ＰＣＭ」）、例えば、トンネル接合デバイスを具現できるような磁気抵抗性ランダム
アクセスメモリ、静的ランダムアクセスメモリ（ＳＲＡＭ）、スピントルクＲＡＭ、又は
連想メモリのうちの１つ又は複数において実現することができる。
図２２Ａに示す実施形態に更に見られるように、超小型電子パッケージは、第２の半導
体チップ９３４の１つ又は複数を部分的に又は完全に通って延在し且つ第１の半導体チッ
プ９３２をも通って延在することができるシリコン貫通ビア９６０を含むことができる。
特定の例では、第２の半導体チップ９３４のそれぞれは、第２の半導体チップの任意の他
の第２の半導体チップと機能的かつ機械的に同等とすることができる。特定の例では、第
１の半導体チップ９３２は、受信される情報又は信号を再生するか又は少なくとも部分的
に復号化し、その後、再生された情報又は信号を、例えば、第１のチップ９３２と第２の
チップ９３４との間のＴＳＶ９６０並びに第２のチップ９３４のスタック内のＴＳＶ９６
０を通して、第２の半導体チップ９３４の１つ又は複数に転送する。
図２２Ｂは、図２２Ａに示す超小型電子パッケージの変形形態を示す。図２２Ａに示す
パッケージとは異なり、アドレス情報又は他の情報を再生又は少なくとも部分的に復号化
する、例えば、パッケージ内の他の半導体チップに転送する信号を再生するように構成す
ることができる半導体チップ９６４は、基板９０２の第１の表面１０８に隣接して配置さ
れない。むしろこの場合、半導体チップ９６４は１つ又は複数の他の半導体チップ上に重
なるパッケージ内の場所に配置することができる。例えば図２２Ｂに示すように、チップ
９６４は、基板９０２の第１の表面１０８に隣接して配置された半導体チップ９６２上に
少なくとも部分的に重なるとともに、半導体チップ９６２の上に配置された半導体チップ
９６３Ａ及び９６３Ｂ上に少なくとも部分的に重なる。
一例において、半導体チップ９６２、９６３Ａ、及び９６３Ｂはメモリ記憶アレイを含
むことができる。上述の例においてのように、そのようなチップ９６２、９６３Ａ、及び
９６３Ｂはそれぞれ、そのようなチップに書き込むデータ若しくはそのようなチップから
読み出すデータ又はその両方をバッファする、例えば一時的に記憶するように構成された
回路を組み込むことができる。代替的に、チップ９６２、９６３Ａ、及び９６３Ｂは機能
的により限定されている場合があり、そのようなチップに書き込むデータ若しくはそのよ
うなチップから読み出すデータ又はその両方を一時的に記憶するように構成された少なく
とも１つの他のチップと一緒に用いることが必要である場合がある。
半導体チップ９６４は、導電性構造、例えば、基板９０２の第１の表面１０８において
露出したコンタクトに接続するＴＳＶ９７２ａ及び９７２ｂ（総称してＴＳＶ９７２）を
介して、超小型電子パッケージの端子、例えば、第１の端子９０４及び第２の端子９０６
が配置されるグリッドに電気的に接続することができる。導電性構造、例えばＴＳＶ９７
２は、チップ９６４上のコンタクト９３８を介して、及びチップ９６４の面９４３に沿っ
て若しくはチップ９６３Ａの対向する面９３１に沿って又はチップ９６３Ａ、９６４の両
方の面９３１、９４３に沿って延在する導体（図示せず）を介して半導体チップ９６４に
電気的に接続することができる。上述のように、半導体チップ９６４は導電性構造、例え
ばＴＳＶ９７２を介して受け取る信号又は情報を再生するか又は少なくとも部分的に復号
化するように構成することができ、チップ９６２、９６３Ａ、及び９６３Ｂ等、パッケー
ジ内の他のチップにその再生した又は少なくとも部分的に復号化した信号又は情報を転送
するように構成することができる。
図２２Ｂにおいて更にわかるように、半導体チップ９６２、９６３Ａ、及び９６３Ｂは
、そのようなチップのうちの１つ、２つ、又は３つ以上を貫いて延在することができる複
数のシリコン貫通ビア（「ＴＳＶ」）９７２、９７４、及び９７６によって、半導体チッ
プ９６４と及び互いと電気的に接続することができる。そのようなＴＳＶはそれぞれ、パ
ッケージ内の配線、例えば、半導体チップ９６２、９６３Ａ、９６３Ｂ、及び９６４のう
ちの２つ以上の導電性パッド又はトレースと電気的に接続することができる。特定の例に
おいて、信号又は情報は、ＴＳＶ９７２ａの第１のサブセットに沿って基板９０２からチ
ップ９６４に転送することができ、信号又は情報は、ＴＳＶ９７２ｂの第２のサブセット
に沿ってチップ９６４から基板に転送することができる。一実施形態において、ＴＳＶ９
７２の少なくとも一部は、信号又は情報をチップ９６４と基板９０２との間で、その特定
の信号又は情報によって決まるどちらか一方の方向に転送させるように構成することがで
きる。一例（図示せず）において、シリコン貫通ビアは、全ての半導体チップ９６２、９
６３Ａ、９６３Ｂの厚さを貫いて延在することができるが、ただしそれぞれのシリコン貫
通ビアは、該ビアが貫いて延在するそれぞれのそのような半導体チップと電気的に接続し
ない場合がある。
図２２Ｂにおいて更にわかるように、複数のフィン９７１を含むことができるヒートシ
ンク又はヒートスプレッダ９６８が、なかでも熱接着剤、熱伝導性グリース、又ははんだ
等の熱伝導性材料９６９等を介して、半導体チップ９６４の面、例えばその裏面９３３に
熱的に結合することができる。
図２２Ｂに示す超小型電子アセンブリ９９５は、サイクル当たり指定数のデータビット
を、基板上にそのために設けられた第１の端子及び第２の端子を介して超小型電子パッケ
ージ上へ又はそこから転送することができるメモリモジュールとして動作するように構成
することができる。例えば超小型電子アセンブリは、可能な構成の中でもとりわけ３２デ
ータビット、６４データビット、又は９６データビット等の複数データビットを、端子９
０４、９０６と電気的に接続することができる回路パネル等の外部構成要素に又はそこか
ら転送するように構成することができる。別の例において、パッケージに及びそこから転
送されたビットがエラー訂正コードビットを含む場合には、サイクル当たりパッケージへ
又はそこから転送されるビット数は、例えば３６ビット、７２ビット、又は１０８ビット
とすることができる。ここで具体的に説明するもの以外のデータ幅も可能である。
図２３は更に、図２２Ａにおいて見られる実施形態の変形形態による超小型電子パッケ
ージ９９０を示す。この場合、第１の半導体チップ９３２は、図２１に対して上述したの
と同じ方法で基板９０２と相互接続される。一方、１つ又は複数の第２の半導体チップ９
３４は、ワイヤボンド９２５を介して第１の半導体チップ９３２と電気的に相互接続する
ことができる。ワイヤボンドは、図２３に示すように、それぞれの第２のチップ９３４を
第１の半導体チップ９３２に直接接続することができる。代替的に、場合によっては、ワ
イヤボンドは、一部のワイヤボンドが、隣接する第２のチップ９３４をともに接続し、他
のワイヤボンドが、第１のチップに隣接する第２のチップ９３４に第１のチップを接続す
るが、第１のチップ９３２を第２のチップ９３４のそれぞれに必ずしも直接接続しない状
態で縦続接続することができる。
図２３に示す例において、第２の半導体チップ９３４は、その前面とその上のコンタク
ト９３１とが上向き、すなわち、第１の半導体チップ９３２から遠い向きの状態で配置さ
れる。しかし、図２４において見られる別の変形形態において、第１の半導体チップ９３
２及び第２の半導体チップ９３４を一緒に超小型電子パッケージ内に搭載することができ
る別の方法は、第１の半導体チップ９３２及び第２の半導体チップ９３４それぞれが、そ
れらの前面とコンタクト９３１とが下向き、すなわち、基板９０２に向く状態で配置され
る、というものである。そのようにして、コンタクト９３１はワイヤボンド９３６を介し
て第１の半導体チップ９３２の前面９４２上の対応するコンタクト９４１と電気的に接続
することができる。この場合、素子コンタクト９３９と基板コンタクト９０８の間の接続
が図２１に対して上述したような状態で、コンタクト９４１は、第１の半導体チップ９３
２の前面９４２に沿って延在するトレース９３８等によって、第１の半導体チップ９３２
上の素子コンタクト９３９に電気的に接続することができる。図２４に示すパッケージ内
のそれぞれの第２のチップ９３４は、上述したように、第１のチップ９３２と第２のチッ
プとの間に延在するワイヤボンドによって直接、又は、一連の縦続接続式ワイヤボンドを
通して間接的に接続することができる。
図２５は、１つ又は複数の第２の半導体チップ９３４のコンタクトと第１の半導体チッ
プ９３２との間の接続が、超小型電子素子９３０の１つ又は複数の縁部に沿って、すなわ
ち半導体チップ９３２、９３４の縁部に沿って、超小型電子素子内で延在するトレース９
４０を含むことができる、図２２Ａに対して上述した実施形態の更なる変形形態による超
小型電子パッケージを示す。半導体チップ９３２と９３４との間の電気的接続は、それぞ
れ第１の半導体チップ９３２及び第２の半導体チップ９３４の前面に沿って延在するトレ
ース９４４、９４６を更に含むことができる。図２５において更に示すように、第２の半
導体チップの前面９４２は、基板９０２から遠い上向きとすることもできるし、基板９０
２に向いて下向きとすることもできる。
本発明の実施形態による超小型電子パッケージ１０００が図２６Ａ〜図２６Ｃに示され
る。図で見られるように、パッケージ１０００は、上記で示したように、超小型電子素子
が、メモリ記憶アレイ機能を提供するように構成された能動素子、例えばトランジスタの
数をいかなる他の機能よりも多く有する点で、メモリ記憶アレイ機能を主に提供するよう
に構成される超小型電子素子１００１を含むことができる。図２６Ａ〜図２６Ｃに示す超
小型電子パッケージ１０００は、メモリ記憶アレイ機能を主に提供するように構成される
単一の超小型電子素子１００１のみを超小型電子パッケージ１０００が含むことを除いて
、図５〜図７に示す超小型電子パッケージ１００と同様である。
図２６Ａに見られるように、第２のグリッド１０２４内の第１の端子の信号割当ては、
第１のグリッド１０１４内の第１の端子の信号割当ての鏡像である。換言すれば、第１の
グリッド及び第２のグリッド内の第１の端子の信号割当ては、第１のグリッド１０１４と
第２のグリッド１０２４との間の軸１０３２について対称であり、軸１０３２は、この場
合、第１の端子の列１０３６が延在する方向１０４２に延在する。
図２６Ａに示すように、第２の端子１０６の一部又は全ては、基板１００２の第２の表
面１０１０上の第３のグリッド１０１６、第４のグリッド１０１７、第５のグリッド１０
１８、及び第６のグリッド１０１９内に配置することができる。特定の場合、第３のグリ
ッド１０１６内の第２の端子の信号割当ては、第１のグリッド及び第２のグリッドについ
て上述した方法と同様の方法で、第４のグリッド１０１７内の第２の端子の信号割当ての
鏡像とすることができる。一例では、第５のグリッド１０１８及び第６のグリッド１０１
９のそれぞれは、第１のグリッド、第２のグリッド、第３のグリッド、及び第４のグリッ
ドが延在する方向１０４２を横切るか又は更にそれに直交する別の方向１０３５に延在す
ることができる。図２６Ａ〜図２６Ｃに示す実施形態では、第３のグリッド１０１６、第
４のグリッド１０１７、第５のグリッド１０１８、及び第６のグリッド１０１９はそれぞ
れ、基板１００２の第２の表面１０１０の周辺１０２５に隣接して配置される。
超小型電子パッケージが、基板１００２に隣接して配置され、基板１００２に電気的に
接続される単一の超小型電子素子１００１を含むことができる図２６Ａ〜図２６Ｃに示す
配置構成は、超小型電子素子１００１を、２つ以上のスタック式半導体チップを含むこと
ができる複合構造にすることによって修正されて、図２１〜図２５に関して上記で示され
述べられたような超小型電子パッケージを生成することができる。単一の複合超小型電子
素子を含むこうした実施形態は、図２１〜図２５に示す２つの複合超小型電子素子構造で
はなく、１つの複合超小型電子素子構造のみが存在することができることを除いて、図２
１〜図２５に示す実施形態と同じとすることができる。
例えば、図２６Ａ〜図２６Ｃの超小型電子素子１００１は、図２１に示す超小型電子素
子９０１の１つであることができ、超小型電子素子は、基板の対応する基板コンタクト９
０８に向きかつそれに接合したコンタクト９０６を有する第１の半導体チップ９３２と、
第１の半導体チップ９３２の厚さ９５２の方向に延在するシリコン貫通ビア（「ＴＳＶ」
）９５０によって、第１の半導体チップ９３２及び基板９０２に電気的に接続されたコン
タクト９１０を有する第２の半導体チップ９３４とを備えることができる複合超小型電子
素子である。
別の例では、図２６Ａ〜図２６Ｃの超小型電子素子１００１は、図２２Ａに示す複合超
小型電子素子の１つであることができ、超小型電子パッケージは、第２の半導体チップ９
３４の１つ又は複数を部分的に又は完全に通って延在し、第１の半導体チップ９３２も通
って延在するシリコン貫通ビア９６０を含むことができる。
特定の実施形態では、図２６Ａ〜図２６Ｃの超小型電子素子１００１は、図２３に示す
複合超小型電子素子の１つであることができ、第１の半導体チップ９３２は、図２１に関
して上述したのと同じ方法で基板９０２に相互接続される。しかし、１つ又は複数の第２
の半導体チップ９３４を、ワイヤボンド９２５を通して第１の半導体チップ９３２に電気
的に相互接続することができる。ワイヤボンドは、図２３に示すように、それぞれの第２
のチップ９３４を第１の半導体チップ９３２に直接接続することができる。
一例では、図２６Ａ〜図２６Ｃの超小型電子素子１００１は、図２４に示す複合超小型
電子素子の１つであることができ、第１の半導体チップ９３２及び第２の半導体チップ９
３４を半導体パッケージ内にともに実装することができる別の方法は、第１の半導体チッ
プ９３２及び第２の半導体チップ９３４のそれぞれが、それらの前面及びコンタクト９３
１が下方に、すなわち、基板９０２の方に向いた状態で設置されることである。こうして
、コンタクト９３１は、ワイヤボンド９３６を通して第１の半導体チップ９３２の前面９
４２上の対応するコンタクト９４１に電気的に接続することができる。
例示的な実施形態では、図２６Ａ〜図２６Ｃの超小型電子素子１００１は、図２５に示
す複合超小型電子素子の１つであることができ、１つ又は複数の第２の半導体チップ９３
４のコンタクトと第１の半導体チップ９３２のコンタクトとの間の接続は、超小型電子素
子９３０の１つ又は複数の縁部に沿って、すなわち、超小型電子素子内の半導体チップ９
３２、９３４の縁部に沿って延在するトレース９４０を含むことができる。
図２６Ｄは、超小型電子素子１０９０のコンタクトパッド１０８５を超小型電子素子の
中央近くの、例えば超小型電子素子の中心軸１０８０に隣接する、１つ又は２つの列１０
９２、１０９４内に配置することができる、図２６Ａ〜図２６Ｃに示す超小型電子素子１
００１の変形形態を示す。この例において、基板の対応するコンタクト１０２１（図２６
Ｃ）に接合される素子コンタクトは、超小型電子素子上の再分配コンタクト１０８８、１
０８９とすることができる。コンタクトパッド１０８５に電気的に接続された再分配コン
タクト１０８８、１０８９のうちの一部又は全ては、超小型電子素子の面に沿った１つ又
は複数の方向１０９５、１０９６にコンタクトパッド１０８５からずらすことができる。
一例において、再分配コンタクト１０８８、１０８９は、コンタクトパッド１０８５の
列１０９２、１０９４よりも超小型電子素子の縁部１０７０、１０７２に近い複数の列１
０９８、１０９９に配置することができる。特定の例において、再分配コンタクト１０８
８、１０８９は超小型電子素子１０９０の表面１０９１において露出したエリアアレイに
分配することができる。他の特定の例において、再分配コンタクト１０８８、１０８９は
、第１の方向１０９５に延在する超小型電子素子の１つ又は複数の周縁部１０７０、１０
７２に沿って分配することもできるし、方向１０９５を横切る第２の方向１０９６に延在
する超小型電子素子の１つ又は複数の周縁部１０７１、１０７３に沿って分配することも
できる。
更に別の例において、再分配コンタクト１０８８、１０８９は超小型電子素子の周縁部
１７０、１７１、１７２、１７３のうちの２つ以上に沿って分配することができる。この
ような例のいずれにおいても、再分配コンタクト１０８８、１０８９はコンタクトパッド
１０８５と同じ超小型電子素子１０９０の面１０９１に配置することもできるし、コンタ
クトパッドと反対側の超小型電子素子の面に配置することもできる。一例において、それ
ぞれのコンタクトパッド１０８５は再分配コンタクト１０８８、１０８９に接続すること
ができる。別の例において、１つ又は複数のコンタクトパッドに接続する再分配コンタク
トはない場合がある。そのような、再分配コンタクトに接続しない１つ又は複数のコンタ
クトパッド１０８５は、超小型電子素子１０９０が配置されるパッケージの１つ又は複数
の対応する端子と電気的に接続することもしないこともできる。
図２７は、第１の超小型電子パッケージ１０００Ａ及び第２の超小型電子パッケージ１
０００Ｂのアセンブリ１１００を示し、超小型電子パッケージ１０００Ａ、１０００Ｂは
それぞれ、回路パネル１０５４の対向する第１の表面１０５０及び第２の表面１０５２に
実装された、上記図２６Ａ〜図２６Ｃに関して述べた超小型電子パッケージ１０００であ
る。回路パネルは、なかでも、デュアルインラインメモリモジュール（「ＤＩＭＭ」）で
使用されるプリント回路基板、システム内の他の構成要素と接続される回路基板若しくは
パネル、又はマザーボード等の種々のタイプとすることができる。第１の超小型電子パッ
ケージ１０００Ａ及び第２の超小型電子パッケージ１０００Ｂは、回路パネル１０５４の
第１の表面１０５０及び第２の表面１０５２において露出される対応するコンタクト１０
６０、１０６２にそれぞれ実装することができる。図２７に示す超小型電子アセンブリ１
１００は、超小型電子パッケージ１０００Ａ、１０００Ｂのそれぞれが、メモリ記憶アレ
イ機能を主に提供するように構成される単一の超小型電子素子のみを含むことを除いて、
図８Ａに示す超小型電子パッケージ２００と同様である。
図５〜図２７を参照して上述した超小型電子パッケージ及び超小型電子アセンブリは、
図２８に示すシステム１２００等、さまざまな電子システムの構造において利用すること
ができる。例えば、本発明の更なる実施形態によるシステム１２００は、他の電子構成要
素１２０８及び１２１０とともに上述した超小型電子パッケージ及び／又は超小型電子ア
センブリ等、１つ又は複数のモジュール又は構成要素１２０６を含むことができる。
図示の例示的システム１２００において、システムは、フレキシブルプリント回路基板
等の、回路パネル、マザーボード、又はライザーパネル１２０２を含むことができ、回路
パネルは、モジュール又は構成要素１２０６、１２０８及び／又は１２１０を互いに相互
接続する多数の導体１２０４を含むことができる。多数の導体１２０４のうち、１つのみ
を図２８に示す。そのような回路パネル１２０２は、システム１２００に含まれる超小型
電子パッケージ及び／又は超小型電子アセンブリのそれぞれに又はそこから信号を伝達す
ることができる。しかしこれは単に例示的なものであり、モジュール又は構成要素１２０
６同士の間の電気的接続を行う任意の適切な構造も用いることができる。
特定の実施形態では、システム１２００は、半導体チップ１２０８等のプロセッサも備
えることができ、各モジュール又は構成要素１２０６は、クロックサイクルにおいてＮ個
のデータビットを並列に転送するように構成することができ、プロセッサは、クロックサ
イクルにおいてＭ個のデータビットを並列に転送するように構成することができるように
なっている。ＭはＮ以上である。
図２８に示す例では、構成要素１２０８は半導体チップであり、構成要素１２１０はデ
ィスプレイスクリーンであるが、他の任意の構成要素をシステム１２００において用いる
ことができる。もちろん、説明を明瞭にするために、図２８には２つの追加の構成要素１
２０８及び１２１０しか示されていないが、システム１２００は、任意の数のそのような
構成要素を備えることができる。
モジュール又は構成要素１２０６並びに構成要素１２０８及び１２１０は、破線で概略
的に示す共通のハウジング１２０１内に実装することができ、必要に応じて互いに電気的
に相互接続して所望の回路を形成することができる。ハウジング１２０１は、例えば、携
帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示され
、スクリーン１２１０は、このハウジングの表面において露出することができる。構造１
２０６が撮像チップ等の光感知素子を備える実施形態では、光をこの構造体に送るレンズ
１２１１又は他の光学デバイスも設けることができる。ここでも、図２８に示す単純化し
たシステムは単なる例示にすぎず、デスクトップコンピュータ、ルータ等の固定構造と一
般に考えられるシステムを含む他のシステムを、上記で議論した構造体を用いて作製する
ことができる。
図５〜図２７を参照して上述した超小型電子パッケージ及び超小型電子アセンブリはま
た、図２９に示すシステム１３００等の電子システムの構造においても利用することがで
きる。例えば、本発明の更なる実施形態によるシステム１３００は、構成要素１２０６を
複数の構成要素１３０６と取り替えたということを除き、図２８に示すシステム１２００
と同じである。
構成要素１３０６のそれぞれは、図５〜図２７を参照して上述した超小型電子パッケー
ジ又は超小型電子アセンブリのうちの１つ又は複数とすることができ、又はそれを含むこ
とができる。特定の例において、構成要素１３０６のうちの１つ又は複数は、図８Ａに示
す超小型電子アセンブリ２００の変形形態とすることができ、回路パネル１５４は露出し
た縁部のコンタクトを含み、それぞれの超小型電子アセンブリ２００の回路パネル１５４
は、ソケット１３０５に挿入するのに適切とすることができる。
それぞれのソケット１３０５は、ソケットの片側又は両側に複数のコンタクト１３０７
を含むことができ、それにより、それぞれのソケット１３０５が、超小型電子アセンブリ
２００の上述の変形形態等、対応する構成要素１３０６の対応する露出した縁部のコンタ
クトとかみ合うのに適切となることができる。図示の例示的システム１３００において、
システムは、フレキシブルプリント回路基板等の第２の回路パネル１３０２又はマザーボ
ードを含むことができ、第２の回路パネルは、構成要素１３０６を互いに相互接続する多
数の導体１３０４を含むことができる。多数の導体１３０４のうち、１つのみを図２９に
示す。
特定の例において、システム１３００等のモジュールは複数の構成要素１３０６を含む
ことができ、それぞれの構成要素１３０６は超小型電子アセンブリ２００の上述の変形形
態である。それぞれの構成要素１３０６は、それぞれの構成要素１３０６に又はそこから
信号を伝達するように、第２の回路パネル１３０２に搭載され電気的に接続することがで
きる。システム１３００の具体的な例は単に例示的なものであり、構成要素１３０６間の
電気的接続を行う任意の適切な構造も用いることができる。
上記で説明した超小型電子パッケージのいずれか又は全てにおいて、超小型電子素子の
うちの１つ又は複数の背面は、製造の完了後に超小型電子パッケージの外表面において少
なくとも部分的に露出させることができる。したがって、図５〜図７に関して上述した超
小型電子パッケージ１００において、超小型電子素子のうちの１つ又は複数の背面は、完
成した超小型電子パッケージ１００内の封入材１４６の外表面において部分的又は全面的
に露出させることができる。
上述した実施形態のいずれかにおいて、超小型電子パッケージ及び超小型電子アセンブ
リは、任意の適した熱伝導性材料から部分的又は全体的に作製されるヒートスプレッダを
備えることができる。適した熱伝導性材料の例には、金属、グラファイト、熱伝導性接着
剤、例えば、熱伝導性エポキシ樹脂、はんだ等、又はそのような材料の組み合わせが含ま
れるが、これらに限定されるものではない。一例では、ヒートスプレッダは、実質的に連
続した金属シートとすることができる。
一実施形態では、ヒートスプレッダは、超小型電子素子のうちの１つ又は複数に隣接し
て配置された金属層を備えることができる。この金属層は、超小型電子パッケージの背面
において露出することができる。代替的に、ヒートスプレッダは、超小型電子素子のうち
の１つ又は複数の、少なくとも背面をカバーするオーバモールド又は封入材を含むことが
できる。一例では、ヒートスプレッダは、図６に示す超小型電子素子１０１及び１０３等
の超小型電子素子のうちの１つ又は複数の、前面及び背面のうちの少なくとも一方と熱連
通することができる。いくつかの実施形態では、ヒートスプレッダは、超小型電子素子の
うちの隣接するものの隣接する縁部間に延在することができる。ヒートスプレッダは、周
囲環境への放熱を改善することができる。
特定の実施形態では、金属製又は他の熱伝導性材料製の事前に形成されたヒートスプレ
ッダを、熱伝導性接着剤又は熱伝導性グリース等の熱伝導性材料を用いて、超小型電子素
子のうちの１つ又は複数の背面に取り付けるか又は配置することができる。接着剤が存在
する場合、この接着剤は、例えば、コンプライアントに取り付けられた素子間の熱膨張差
を吸収するように、ヒートスプレッダと、このヒートスプレッダが取り付けられた超小型
電子素子との間の相対的な移動を可能にするコンプライアント材料（柔軟材）とすること
ができる。ヒートスプレッダは、モノリシック構造とすることができる。代替的に、ヒー
トスプレッダは、互いに離間した複数のスプレッダ部を備えることができる。特定の実施
形態では、ヒートスプレッダは、図６に示す超小型電子素子１０１及び１０３等の超小型
電子素子のうちの１つ又は複数の背面の少なくとも一部分に直接接合されたはんだの層と
することができるか、又はこのはんだの層を含むことができる。
上記の実施形態は、上記で明示的に述べるか又は示した以外の方法で組み合わせること
ができる。例えば、各パッケージは、ベア半導体チップか、垂直にスタックされ電気的に
相互接続された半導体チップか、又は、再分配層をその上に有する１つ若しくは複数の半
導体チップである、図５〜図７、図９、図１０、図２６Ａ〜図２６Ｃ、又は、図２１、図
２２、図２３、図２４、若しくは図２５の任意のものに関して上記で示し述べたタイプの
超小型電子素子の任意のものを組み込むことができる。
上記で論じた特徴のこれらの及び他の変形形態及び組合せが、本発明から逸脱すること
なく利用することができるので、好ましい実施形態の上記の説明は、特許請求の範囲によ
って規定される本発明の制限としてではなく例証として考えられるべきである。
様々な従属請求項及びそこに記載した特徴を、初期の請求項に提示したものとは異なる
方法で組み合わせることができることが認識されるであろう。個々の実施形態に関して説
明した特徴は、説明した実施形態の他のものと共有することができることも認識されるで
あろう。
本発明は、超小型電子パッケージ及び超小型電子パッケージを製造する方法を含むが、
これらに限定されるものではない幅広い産業上の利用可能性を享有する。
なお、原出願の出願当初の特許請求の範囲は以下の通りである。
（請求項１）
超小型電子パッケージであって、
面及び該面において露出する複数の素子コンタクトを有する超小型電子素子であって、
メモリ記憶アレイ機能を有する、超小型電子素子と、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記超小型電子素子
の前記素子コンタクトに向きかつ該素子コンタクトに接合される、前記第１の表面におい
て露出する基板コンタクトの組を有する、基板と、
該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続
させるように構成される、前記第２の表面において露出する複数の端子であって、該端子
は、前記基板コンタクトに電気的に接続され、複数の第１の端子を含み、前記第１の端子
は、理論的軸の第１の側に配置された前記第１の端子の第１の組と、前記第１の側と反対
側の前記軸の第２の側に配置された前記第１の端子の第２の組とを含み、前記第１の組及
び前記第２の組のそれぞれは、前記超小型電子素子のメモリ記憶アレイの全ての利用可能
なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに該超
小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、
複数の端子と、
を備え、
前記第１の組内の前記第１の端子の信号割当ては、前記第２の組内の前記第１の端子の
信号割当ての鏡像である、超小型電子パッケージ。
（請求項２）
前記超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の
機能よりも多く具体化する、請求項１に記載の超小型電子パッケージ。
（請求項３）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそ
れぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに該超小型電
子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成
される、請求項１に記載の超小型電子パッケージ。
（請求項４）
前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記超小型電子素子の
動作モードを制御する情報を運ぶように構成される、請求項１に記載の超小型電子パッケ
ージ。
（請求項５）
請求項３に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそ
れぞれの前記第１の端子は、該超小型電子パッケージに転送されるコマンド信号の全てを
運ぶように構成され、前記コマンド信号は、ライトイネーブル、行アドレスストローブ、
及び列アドレスストローブ信号である、請求項３に記載の超小型電子パッケージ。
（請求項６）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそ
れぞれの前記第１の端子は、該超小型電子パッケージに転送されるクロック信号を運ぶよ
うに構成され、前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするの
に用いられるクロックである、請求項１に記載の超小型電子パッケージ。
（請求項７）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそ
れぞれの前記第１の端子は、該超小型電子パッケージに転送されるバンクアドレス信号の
全てを運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項８）
前記素子コンタクトは、前記超小型電子素子の前面において露出する再分配コンタクト
を含み、各再分配コンタクトは、トレース又はビアの少なくとも一方を通して前記超小型
電子素子のコンタクトパッドに電気的に接続される、請求項１に記載の超小型電子パッケ
ージ。
（請求項９）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第
２のグリッド内の場所に配置され、前記第１のグリッド及び前記第２のグリッド内の端子
の列は、前記基板の対向する第１の縁部及び第２の縁部に平行な方向に延在し、前記軸は
、前記基板の前記第１の縁部及び前記第２の縁部に平行でかつ前記基板の前記第１の縁部
及び前記第２の縁部から等距離のラインから、前記第１の端子の任意の２つの隣接する列
間の最小ピッチの３．５倍以下の距離である、請求項１に記載の超小型電子パッケージ。
（請求項１０）
少なくともいくつかの第１の端子を含む特定の列の大部分の端子の中心を通って延在す
る列軸は、前記特定の列の端子の１つ又は複数の端子の中心を通って延在しない、請求項
１に記載の超小型電子パッケージ。
（請求項１１）
前記列軸は、前記列の中央に置かれない前記１つ又は複数の端子の少なくとも１つの端
子を通って延在しない、請求項１０に記載の超小型電子パッケージ。
（請求項１２）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第
２のグリッド内の場所に配置され、前記第１のグリッド及び前記第２のグリッドのそれぞ
れは、前記第１の端子の平行な第１の列及び第２の列を含む、請求項１に記載の超小型電
子パッケージ。
（請求項１３）
前記第１のグリッド又は前記第２のグリッドの少なくとも一方のグリッドは、前記少な
くとも一方のグリッドの平行な前記第１の列と前記第２の列との間に少なくとも１つの端
子を含む、請求項１２に記載の超小型電子パッケージ。
（請求項１４）
前記端子は第２の端子を含み、前記第２の端子の少なくともいくつかは、アドレス情報
以外の情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項１５）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第
２のグリッド内の場所に配置され、前記第２の端子は、前記第１のグリッド及び前記第２
のグリッド内ではなく、前記第２の表面上の場所に配置される、請求項１４に記載の超小
型電子パッケージ。
（請求項１６）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第
２のグリッド内の場所に配置され、前記第２の端子の少なくともいくつかは、前記第１の
グリッド及び前記第２のグリッド内に配置される、請求項１４に記載の超小型電子パッケ
ージ。
（請求項１７）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第
２のグリッド内の場所に配置され、前記第２の端子の１つの部分は第３のグリッド内に配
置され、前記第２の端子の別の部分は第４のグリッド内に配置され、前記第３のグリッド
及び前記第４のグリッド内の端子の列は、互いに平行であり、また、前記第１のグリッド
及び前記第２のグリッド内の端子の列に平行であり、
前記第３のグリッド内の前記第２の端子の信号割当ては、前記第４のグリッド内の前記
第２の端子の信号割当ての鏡像である、請求項１４に記載の超小型電子パッケージ。
（請求項１８）
前記第１のグリッド及び前記第２のグリッドは、前記第３のグリッド及び前記第４のグ
リッドを互いから分離する、請求項１７に記載の超小型電子パッケージ。
（請求項１９）
前記第２の端子の或る部分は第５のグリッド内に配置され、前記第２の端子の別の部分
は第６のグリッド内に配置され、前記第５のグリッド及び前記第６のグリッド内の端子の
列は、互いに平行であり、前記第１の端子及び第２の端子の端子列が延在する第１の方向
を横切る第２の方向に延在し、
前記第５のグリッド内の前記第２の端子の信号割当ては、前記第１のグリッドと前記２
のグリッドとの間の軸について対称であり、前記第６のグリッド内の前記第２の端子の信
号割当ては、前記第１のグリッドと前記２のグリッドとの間の軸について対称であり、前
記軸は、前記基板の対向する第１の縁部及び第２の縁部から等距離にある、請求項１７に
記載の超小型電子パッケージ。
（請求項２０）
請求項１に記載の超小型電子パッケージであって、該パッケージの外部にある前記少な
くとも１つの構成要素は回路パネルである、請求項１に記載の超小型電子パッケージ。
（請求項２１）
前記基板の前記第１の表面に向く表面を有するバッファチップを更に備え、前記バッフ
ァチップは、前記第１の組及び前記第２の組の少なくとも一方の組の前記第１の端子に電
気的に接続され、前記バッファチップは、前記第１の端子で受信された前記アドレス情報
の少なくとも一部を再生し、前記再生されたアドレス情報を前記超小型電子素子に出力す
るように構成される、請求項１に記載の超小型電子パッケージ。
（請求項２２）
請求項１に記載の超小型電子パッケージであって、前記超小型電子素子は第１の超小型
電子素子であり、前記基板コンタクトの組は基板コンタクトの第１の組であり、
該超小型電子パッケージは、面及び該面において露出する複数の素子コンタクトを有す
る第２の超小型電子素子を更に備え、前記第２の超小型電子素子はメモリ記憶アレイ機能
を有し、
前記基板は、前記第２の超小型電子素子の素子コンタクトに向きかつ該第２の超小型電
子素子の該素子コンタクトに接合される、前記第１の表面において露出する基板コンタク
トの第２の組を有し、前記端子は、基板コンタクトの前記第２の組に電気的に接続され、
前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記第１の超小型電子
素子及び前記第２の超小型電子素子の少なくとも一方の超小型電子素子のメモリ記憶アレ
イの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置
を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶ
ように構成される、請求項１に記載の超小型電子パッケージ。
（請求項２３）
前記第１の超小型電子素子及び第２の超小型電子素子の前記面は、前記基板の前記第１
の表面に平行な単一平面内に配置される、請求項２２に記載の超小型電子パッケージ。
（請求項２４）
前記第１の組の前記第１の端子は、前記第１の超小型電子素子に電気的に接続され、前
記第２の組の前記第１の端子は、前記第２の超小型電子素子に電気的に接続される、請求
項２２に記載の超小型電子パッケージ。
（請求項２５）
前記第１の組及び前記第２の組の前記第１の端子は、前記第１の超小型電子素子及び第
２の超小型電子素子のそれぞれに電気的に接続される、請求項２４に記載の超小型電子パ
ッケージ。
（請求項２６）
前記第１の組の前記第１の端子は、前記第１の超小型電子素子に電気的に接続され、前
記第２の超小型電子素子に電気的に接続されず、前記第２の組の前記第１の端子は、前記
第２の超小型電子素子に電気的に接続され、前記第１の超小型電子素子に電気的に接続さ
れない、請求項２２に記載の超小型電子パッケージ。
（請求項２７）
前記基板は、誘電体素子の平面において３０パーツパーミリオン／摂氏温度（「ｐｐｍ
／℃」）未満の熱膨張率（「ＣＴＥ」）を有する、前記誘電体素子を含む、請求項１に記
載の超小型電子パッケージ。
（請求項２８）
前記基板は、１２ｐｐｍ／℃未満のＣＴＥを有する素子を含む、請求項１に記載の超小
型電子パッケージ。
（請求項２９）
超小型電子パッケージであって、
面及び該面上の複数の素子コンタクトを有する超小型電子素子であって、メモリ記憶ア
レイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、超小型電子
素子と、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記超小型電子素子
の前記素子コンタクトに向きかつ該素子コンタクトに接合される、前記第１の表面上の１
組の基板コンタクトを有する、基板と、
該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続
させるために構成される前記第２の表面上の複数の端子であって、前記端子は、前記基板
コンタクトに電気的に接続され、平行な第１のグリッド及び第２のグリッド内の場所に配
置された第１の端子を含み、前記第１のグリッド及び前記第２のグリッドのそれぞれの前
記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス
指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに該超小型電子パ
ッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成される、複
数の端子と、
を備え、
前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記
第１の端子の信号割当ての鏡像である、超小型電子パッケージ。
（請求項３０）
請求項２９に記載の超小型電子パッケージであって、前記第１のグリッド及び前記第２
のグリッドのそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定する
のに該超小型電子パッケージ内の回路によって使用可能なアドレス情報の少なくとも３／
４を運ぶように構成される、請求項２９に記載の超小型電子パッケージ。

Claims (30)

  1. 超小型電子パッケージであって、
    面及び該面上の複数の素子コンタクトを有する超小型電子素子であって、メモリ記憶アレイ機能を提供する能動素子を、メモリ記憶アレイ機能以外の機能を提供する能動素子よりも数多く具体化するとともに、複数のスタックされ電気的に相互接続された半導体チップを含む、超小型電子素子と、
    互いに反対側の第１の表面及び第２の表面を有する基板であって、前記超小型電子素子の前記素子コンタクトに向きかつ該素子コンタクトに接合される、前記第１の表面上の基板コンタクトの組を有する、基板と、
    前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成される、前記第２の表面上の複数の端子であって、該端子は、前記基板コンタクトに電気的に接続され、平行な第１のグリッド及び第２のグリッド内の場所に配置された複数の第１の端子を含み、前記第１のグリッド及び前記第２のグリッドのそれぞれにおける前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
    を備え、
    前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記第１の端子の信号割当ての鏡像である、超小型電子パッケージ。
  2. 前記複数のスタックされた半導体チップは、前記基板コンタクトに接合されるコンタクトを上に有する第１の半導体チップと、前記基板の前記第１の表面から離れた、前記第１の半導体チップの面と重なり、該第１の半導体チップに電気的に相互接続される少なくとも１つの第２の半導体チップと、を含む、請求項１に記載の超小型電子パッケージ。
  3. 前記少なくとも１つの第２の半導体チップの少なくとも１つは、そのコンタクトにおいて受信される情報の部分的又は完全な復号化、又は、前記第１の半導体チップの少なくとも１つへの又は前記少なくとも１つの第２の半導体チップの別の第２の半導体チップへの転送のための、そのコンタクトにおいて受信される情報の再生、のうちの少なくとも一方を行うように構成される、請求項２に記載の超小型電子パッケージ。
  4. 前記第１の半導体チップ及び前記第２の半導体チップのうちの少なくともいくつかは、複数のシリコン貫通ビアによって互いに電気的に接続される、請求項３に記載の超小型電子パッケージ。
  5. 前記第１の半導体チップと前記第２の半導体チップとの間の電気的相互接続のうちの少なくともいくつかは、前記超小型電子素子の少なくとも１つの縁部に沿って延在する導電性トレースを通して行われる、請求項２に記載の超小型電子パッケージ。
  6. 前記第１の半導体チップは、前記少なくとも１つの第２の半導体チップに転送されるコマンド信号、アドレス信号、及びクロック信号のうちの少なくともいくつかを再生するように構成され、前記少なくとも１つの第２の半導体チップは、メモリ記憶アレイ機能を提供する能動素子を、メモリ記憶アレイ機能以外の機能を提供する能動素子よりも数多く具体化する、請求項２に記載の超小型電子パッケージ。
  7. 前記第１の半導体チップは、前記第２の半導体チップと前記第１の半導体チップとを電気的に接続する複数のシリコン貫通ビアを含む、請求項６に記載の超小型電子パッケージ。
  8. 前記少なくとも１つの第２の半導体チップは、互いに重なる複数のスタックされた第２の半導体チップであり、前記第２の半導体チップの少なくともいくつかは、シリコン貫通ビアによって互いに電気的に相互接続される、請求項７に記載の超小型電子パッケージ。
  9. 前記第１の半導体チップは、前記少なくとも１つの第２の半導体チップへの転送のために、前記第１の端子にて受信されるアドレス情報又はコマンド情報のうちの少なくとも一方を少なくとも部分的に復号化するように構成される、請求項２に記載の超小型電子パッケージ。
  10. 前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶように構成され、前記第１の半導体チップは、前記動作モードを制御する前記情報の再生又は少なくとも部分的な復号化のうちの少なくとも一方を行うように構成される、請求項２に記載の超小型電子パッケージ。
  11. 前記第１の半導体チップと前記第２の半導体チップとの間の電気的相互接続の少なくともいくつかは、ワイヤボンドを通して行われる、請求項２に記載の超小型電子パッケージ。
  12. 前記少なくとも１つの第２の半導体チップの面は、前記第１の半導体チップから離れる方に向き、前記ワイヤボンドの少なくともいくつかは、前記第１の半導体チップと、前記少なくとも１つの第２の半導体チップの前記面上のコンタクトとを接続する、請求項１１に記載の超小型電子パッケージ。
  13. 前記少なくとも１つの第２の半導体チップの面は、前記第１の半導体チップに向かって面し、前記ワイヤボンドの少なくともいくつかは、前記第１の半導体チップと、前記少なくとも１つの第２の半導体チップの前記面上のコンタクトとを接続する、請求項１１に記載の超小型電子パッケージ。
  14. 前記基板は、互いに反対側の前記第１の表面と前記第２の表面との間の、対向する第１の縁部及び第２の縁部を有し、前記第１の縁部及び前記第２の縁部は、第１の方向に延在し、前記第２の表面は、前記第１の縁部及び前記第２の縁部にそれぞれ隣接する第１の周辺領域及び第２の周辺領域を有し、中央領域は、前記第１の周辺領域及び前記第２の周辺領域を分離し、
    前記端子は、前記周辺領域の少なくとも１つ内の前記第２の表面において露出する複数の第２の端子を含む、請求項２に記載の超小型電子パッケージ。
  15. 前記少なくとも１つの第２の半導体チップは、前記第１の半導体チップの表面における第１のコンタクトに面しかつそれに接合される前記第２の半導体チップの表面の第２のコンタクトのフリップチップ電気的相互接続を通して前記第１の半導体チップに電気的に相互接続される、請求項２に記載の超小型電子パッケージ。
  16. 前記第１の半導体チップ及び前記第２の半導体チップのそれぞれは、メモリ記憶アレイ機能を提供する能動素子を、メモリ記憶アレイ機能以外の機能を提供する能動素子よりも数多く具体化する、請求項２に記載の超小型電子パッケージ。
  17. 前記第１の半導体チップは、各第２の半導体チップへの転送のために、前記第１の端子にて受信される前記アドレス情報の少なくともいくつかを再生するように構成され、各第２の半導体チップは、前記第１、第２の半導体チップの別の半導体チップへの転送のための前記アドレス情報の再生を行うようには構成されていない、請求項１６に記載の超小型電子パッケージ。
  18. 前記第１の半導体チップは、各第２の半導体チップへの転送のために、前記第１の端子にて受信される前記超小型電子素子の動作モードを制御する情報を少なくとも部分的に復号化するように構成される、請求項１６記載の超小型電子パッケージ。
  19. 前記第２の半導体チップは、複数のスタックされた第２の半導体チップである、請求項１７に記載の超小型電子パッケージ。
  20. 前記少なくとも１つの第２の半導体チップのメモリ記憶アレイ機能は、ＮＡＮＤフラッシュ、抵抗性ＲＡＭ、相変化メモリ、磁気ＲＡＭ、静的ＲＡＭ、ダイナミックＲＡＭ、スピントルクＲＡＭ、又は連想メモリ技術において実施される、請求項２に記載の超小型電子パッケージ。
  21. 超小型電子パッケージであって、
    それぞれ、面及び該面上の複数の素子コンタクトを有し、メモリ記憶アレイ機能を提供する能動素子を、メモリ記憶アレイ機能以外の機能を提供する能動素子よりも数多く具体化する、第１の超小型電子素子、第２の超小型電子素子、第３の超小型電子素子、及び第４の超小型電子素子と、
    互いに反対側の第１の表面及び第２の表面を有する基板であって、各超小型電子素子の前記素子コンタクトに向きかつ該素子コンタクトに接合される、前記第１の表面上の基板コンタクトの第１の組、第２の組、第３の組、及び第４の組を有し、前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子、及び前記第４の超小型電子素子の前記面は、前記基板の前記第１の表面に平行な単一平面に配置される、基板と、
    前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成された、前記第２の表面上の複数の端子であって、前記基板コンタクトに電気的に接続され、平行な第１のグリッド及び第２のグリッド内の場所に配置された第１の端子を含み、前記第１のグリッド及び前記第２のグリッドのそれぞれにおける前記第１の端子は、前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子、及び前記第４の超小型電子素子のうちの少なくとも１つ内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
    を備え、
    前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記第１の端子の信号割当ての鏡像である、超小型電子パッケージ。
  22. 前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記第１のグリッドに電気的に接続されるが、前記第２のグリッドとは電気的に接続されず、前記第３の超小型電子素子及び前記第４の超小型電子素子は、前記第２のグリッドに電気的に接続されるが、前記第１のグリッドには電気的に接続されない、請求項２１に記載の超小型電子パッケージ。
  23. 前記超小型電子素子のそれぞれは、該それぞれの超小型電子素子上のコンタクトの１つ又は複数の列のうちの１つの列に平行なそれぞれ同じ方向に延在する平行な第１の縁部を有し、かつ該同じ方向を横切る方向に延在する第２の縁部を有し、各超小型電子素子の前記第１の縁部及び前記第２の縁部は、当該超小型電子素子の前記面を境界づけし、前記超小型電子素子のうちの少なくとも１つの超小型電子素子の前記第１の縁部の１つを含みかつ当該超小型電子素子の前記面に垂直な平面は、前記超小型電子素子のうちの別の超小型電子素子の前記第１の縁部と交差する、請求項２１に記載の超小型電子パッケージ。
  24. 前記超小型電子素子のそれぞれは、該それぞれの超小型電子素子上のコンタクトの列と同じ方向に延在する２つの平行な第１の縁部と、該第１の縁部を横切る方向に延在する２つの平行な第２の縁部とを有し、前記超小型電子素子のうちの任意の１つの超小型電子素子のいずれかの第１の縁部を含みかつ当該超小型電子素子の前記面に垂直な平面は、前記超小型電子素子のうちの別の超小型電子素子の前記第１の縁部と交差する、請求項２１に記載の超小型電子パッケージ。
  25. 前記超小型電子素子のそれぞれは、該それぞれの超小型電子素子上のコンタクトの１つ又は複数の列のうちの１つの列に平行なそれぞれ同じ方向に延在する平行な第１の縁部を有し、前記超小型電子素子のそれぞれにおける前記第１の縁部は、第１の方向に延在し、前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子、及び前記第４の超小型電子素子は、前記基板の前記第１の表面に沿う第２の方向に延在する単一列に配置され、前記第２の方向は、前記第１の方向と直交する、請求項２１に記載の超小型電子パッケージ。
  26. 前記第１の端子の第３のグリッド及び第４のグリッドを更に含み、前記第３のグリッド内の前記第１の端子の信号割当ては、前記第４のグリッド内の前記第１の端子の信号割当ての鏡像である、請求項２５に記載の超小型電子パッケージ。
  27. 前記端子は、前記アドレス情報以外の情報を運ぶように構成された第２の端子を含み、該第２の端子は、前記基板の前記第２の表面上の平行な第５のグリッド及び第６のグリッドに配置され、前記第５のグリッド内の前記第２の端子の信号割当ては、前記第６のグリッド内の前記第２の端子の信号割当ての鏡像である、請求項２６に記載の超小型電子パッケージ。
  28. 前記第１のグリッド及び前記第２のグリッドは、前記第５のグリッド及び前記第６のグリッドのうちの少なくとも１つによって互いから分離される、請求項２７に記載の超小型電子パッケージ。
  29. 超小型電子パッケージであって、
    面及び該面上の複数の素子コンタクトを有する超小型電子素子であって、メモリ記憶アレイ機能を提供する能動素子を、メモリ記憶アレイ機能以外の機能を提供する能動素子よりも数多く具体化する、超小型電子素子と、
    パッケージ構造であって、
    前記超小型電子素子の前記面に重なりかつ該超小型電子素子の前記面から離れた方を向く表面を有する誘電体層であって、該表面は、前記誘電体層の、対向する第１の縁部と第２の縁部との間に延在する、誘電体層と、
    前記誘電体層の前記表面において露出する複数の端子であって、該端子の少なくともいくつかは、前記誘電体層に沿って延在するトレース、及び該トレースから延在して前記素子コンタクトに接触する金属化ビア、を通して前記素子コンタクトに電気的に接続され、前記端子は、平行な第１のグリッド及び第２のグリッド内の場所に配置された第１の端子を含み、前記第１のグリッド及び前記第２のグリッドのそれぞれにおける前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
    を含むパッケージ構造と、
    を備え、
    前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記第１の端子の信号割当ての鏡像である、超小型電子パッケージ。
  30. 超小型電子パッケージであって、
    面及び該面上の複数の素子コンタクトを有する超小型電子素子であって、メモリ記憶アレイ機能を提供する能動素子を、メモリ記憶アレイ機能以外の機能を提供する能動素子よりも数多く具体化する、超小型電子素子と、
    互いに反対側の第１の表面及び第２の表面を有する基板であって、前記超小型電子素子の前記素子コンタクトに向きかつ該素子コンタクトに接合される、前記第１の表面上の基板コンタクトの組を有する、基板と、
    前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素に接続するように構成された、前記第２の表面上の複数の端子であって、該端子は、前記基板コンタクトに電気的に接続され、第１の個別の列に配置された第１の端子の第１のグリッドと、第２の個別の列に配置された前記第１の端子の第２のグリッドとを含み、前記第１のグリッド及び前記第２のグリッドのそれぞれにおける前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
    を備え、
    前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記第１の端子の信号割当てと、前記第１のグリッドと前記第２のグリッドとの間に延在する軸に関して対称である、超小型電子パッケージ。
JP2016132320A 2011-10-03 2016-07-04 パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化 Ceased JP2016195269A (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201161542553P 2011-10-03 2011-10-03
US61/542,553 2011-10-03
US201261600483P 2012-02-17 2012-02-17
US61/600,483 2012-02-17
US13/439,317 2012-04-04
US13/439,317 US8659140B2 (en) 2011-10-03 2012-04-04 Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2014534602A Division JP5966009B2 (ja) 2011-10-03 2012-09-26 パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化

Publications (1)

Publication Number Publication Date
JP2016195269A true JP2016195269A (ja) 2016-11-17

Family

ID=48044079

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2014534599A Expired - Fee Related JP5964438B2 (ja) 2011-10-03 2012-09-26 パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化
JP2014534602A Expired - Fee Related JP5966009B2 (ja) 2011-10-03 2012-09-26 パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化
JP2016132320A Ceased JP2016195269A (ja) 2011-10-03 2016-07-04 パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2014534599A Expired - Fee Related JP5964438B2 (ja) 2011-10-03 2012-09-26 パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化
JP2014534602A Expired - Fee Related JP5966009B2 (ja) 2011-10-03 2012-09-26 パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化

Country Status (5)

Country Link
EP (2) EP2764512A2 (ja)
JP (3) JP5964438B2 (ja)
KR (2) KR20140073559A (ja)
TW (4) TWI520284B (ja)
WO (3) WO2013052324A2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9768234B2 (en) * 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US10079192B2 (en) * 2015-05-05 2018-09-18 Mediatek Inc. Semiconductor chip package assembly with improved heat dissipation performance
WO2017049587A1 (en) 2015-09-25 2017-03-30 Intel Corporation Packaged integrated circuit device with recess structure
TWI615717B (zh) * 2016-01-25 2018-02-21 凌陽科技股份有限公司 高階製程晶片與低階製程晶片的資料傳輸方法以及使用其之積體電路
US20180005944A1 (en) * 2016-07-02 2018-01-04 Intel Corporation Substrate with sub-interconnect layer
US10607977B2 (en) * 2017-01-20 2020-03-31 Google Llc Integrated DRAM with low-voltage swing I/O
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
JP7059970B2 (ja) * 2019-03-11 2022-04-26 株式会社デンソー 半導体装置
KR102026163B1 (ko) * 2019-07-02 2019-09-27 김복문 반도체 패키지의 배선 보정방법
TWI768294B (zh) 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08186227A (ja) * 1995-01-05 1996-07-16 Hitachi Ltd 半導体装置及び電子装置
JPH1187640A (ja) * 1997-09-09 1999-03-30 Hitachi Ltd 半導体装置および電子装置
JP2000315776A (ja) * 1999-05-06 2000-11-14 Hitachi Ltd 半導体装置
US20030089982A1 (en) * 2001-08-16 2003-05-15 Robert Feurle Sharing of multiple-access signal line in a printed circuit board
JP2003264240A (ja) * 2001-12-06 2003-09-19 Samsung Electronics Co Ltd 集積回路、半導体装置及びデータプロセシングシステム
JP2008016666A (ja) * 2006-07-06 2008-01-24 Elpida Memory Inc 半導体装置
US20080265397A1 (en) * 2007-04-30 2008-10-30 Chipmos Technology Inc. Chip-Stacked Package Structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP3874062B2 (ja) * 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
US6528408B2 (en) * 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
JP5004385B2 (ja) * 2001-08-03 2012-08-22 ルネサスエレクトロニクス株式会社 半導体メモリチップとそれを用いた半導体メモリ装置
JP4906047B2 (ja) * 2005-11-28 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置
US20070241441A1 (en) * 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
JP2007013146A (ja) * 2006-06-26 2007-01-18 Renesas Technology Corp 半導体集積回路装置
KR20100046760A (ko) * 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08186227A (ja) * 1995-01-05 1996-07-16 Hitachi Ltd 半導体装置及び電子装置
JPH1187640A (ja) * 1997-09-09 1999-03-30 Hitachi Ltd 半導体装置および電子装置
JP2000315776A (ja) * 1999-05-06 2000-11-14 Hitachi Ltd 半導体装置
US20030089982A1 (en) * 2001-08-16 2003-05-15 Robert Feurle Sharing of multiple-access signal line in a printed circuit board
JP2003264240A (ja) * 2001-12-06 2003-09-19 Samsung Electronics Co Ltd 集積回路、半導体装置及びデータプロセシングシステム
JP2008016666A (ja) * 2006-07-06 2008-01-24 Elpida Memory Inc 半導体装置
US20080265397A1 (en) * 2007-04-30 2008-10-30 Chipmos Technology Inc. Chip-Stacked Package Structure

Also Published As

Publication number Publication date
WO2013052324A3 (en) 2013-10-31
TWI527188B (zh) 2016-03-21
TW201324708A (zh) 2013-06-16
JP2015503214A (ja) 2015-01-29
KR20140081856A (ko) 2014-07-01
WO2013052321A3 (en) 2013-10-17
JP2014530507A (ja) 2014-11-17
KR20140073559A (ko) 2014-06-16
EP2764513A2 (en) 2014-08-13
TW201320297A (zh) 2013-05-16
TWI520284B (zh) 2016-02-01
WO2013052324A2 (en) 2013-04-11
WO2013052320A1 (en) 2013-04-11
JP5964438B2 (ja) 2016-08-03
TW201639110A (zh) 2016-11-01
TW201322412A (zh) 2013-06-01
WO2013052321A2 (en) 2013-04-11
EP2764513B1 (en) 2017-04-19
JP5966009B2 (ja) 2016-08-10
EP2764512A2 (en) 2014-08-13
TWI546930B (zh) 2016-08-21
WO2013052320A4 (en) 2013-07-11

Similar Documents

Publication Publication Date Title
JP5966009B2 (ja) パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化
US9515053B2 (en) Microelectronic packaging without wirebonds to package substrate having terminals with signal assignments that mirror each other with respect to a central axis
US9679838B2 (en) Stub minimization for assemblies without wirebonds to package substrate
JP5947904B2 (ja) 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
JP5964440B2 (ja) ウインドウを用いないワイヤボンドアセンブリに対して端子の２重の組を使用するスタブ最小化
JP5895059B2 (ja) パッケージ基板へのワイヤボンドのないアセンブリのスタブ最小化
JP5857129B2 (ja) 窓なしのワイヤボンドアセンブリのためのスタブ最小化

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170529

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170609

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20171027