JP5004385B2 - 半導体メモリチップとそれを用いた半導体メモリ装置 - Google Patents

半導体メモリチップとそれを用いた半導体メモリ装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリチップとそのメモリチップを用いた半導体メモリ装置に関する。
【０００２】
【従来の技術】
スタティクＲＡＭやダイナミックＲＡＭに代表される大容量のメモリ（半導体メモリ装置）は、半導体基板に高密度に配列された複数のメモリセルと各メモリセルの読み書きを制御する制御回路とが形成されてなる半導体メモリチップがパッケージ内に封止されてなり、基板上に実装されて使用される。
従来の半導体メモリ装置は、その端子の配列パターンが各機種ごとに固定されており、例えば、メモリ容量を大きくするために複数の半導体メモリ装置を基板上に実装する場合には、通常、基板の一方の面に並べて実装して使用していた。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のように半導体メモリ装置を基板上に並置して実装した場合には、実装面積が大きくなったり、配線長が長くなる等の問題があった。
また、基板の両面に実装しようとすると、半導体メモリ装置の端子の配列が各機種ごとに１つのパターンに固定されており、配線長を期待したほど短くすることができず、実装基板における配線パターンが複雑になる等の不都合があった。
【０００４】
そこで、本発明は、比較的単純な配線パターンを有する実装基板の両面に実装することができ、安価に製造することができる半導体メモリ装置とその半導体メモリ装置の構成に適した半導体メモリチップを提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明に係る半導体メモリチップは、半導体基板に複数のメモリセルとメモリセルの読み書きを制御する制御回路とが形成されてなり、該制御回路に信号を入出力するための複数の電極パッドが一方の主面に形成された半導体メモリチップにおいて、
上記電極パッドのうちの少なくとも１対の電極パッドは、いずれか一方を選択して接続することにより上記制御回路を動作させることができる選択接続電極パッドであり、かつその２つの選択接続電極パッドは上記一方の主面において縦又は横の１つのチップ中心線を挟んで両側に配置され、上記制御回路は制御動作のタイミングを制御する信号を発生するクロックバッファ回路として２つの第１と第２のクロックバッファ回路を有し、上記１対の選択接続電極パッドは、上記第１のクロックバッファ回路に接続された第１ＣＬＫパッド電極と上記第２のクロックバッファ回路に接続された第２ＣＬＫパッド電極とからなることを特徴とする。
【０００６】
このように構成された半導体メモリチップは、少なくとも１対の電極パッドを、上記選択接続電極パッドとし、かつその２つの選択接続電極パッドを上記一方の主面において縦又は横の１つのチップ中心線を挟んで両側に配置しているので、
そのいずれを選択するかによって、パッケージ等と組み合わせた時の端子配列の変更が可能となり、端子配列設計の自由度を向上させることができる。
【０００７】
また、上記半導体メモリチップは、スタティクＲＡＭであってもよいし、ダイナミックＲＡＭであってもよい。
【０００８】
また、本発明に係る半導体メモリチップにおいて、上記１対の選択接続電極パッドは上記１つの中心線に対して対称に配置されていることが好ましい。
【０００９】
本発明に係る半導体メモリ装置は、上記半導体メモリチップと、一方の面に上記半導体メモリチップの電極パッドがそれぞれ接続される基板パッド電極を有しかつ他方の面に該基板パッド電極とそれぞれ導通する複数の端子を有するパッケージ又は基板とを備えた半導体メモリ装置であって、上記複数の端子は、同種の信号が入力又は出力される端子が上記パッケージ又は基板の他方の面において縦又は横の１つの中心線に対して対称になるようにかつ上記１対の選択接続電極パッドに対応して設けられた２つの選択接続端子が上記１つの中心線に対して対称になるように配置されたことを特徴とする。
これにより、同一の半導体メモリチップと上記パッケージ又は基板とを用いて、例えば、半導体メモリチップと上記パッケージ又は基板との間の接続を変更するだけで、上面実装用及び裏面実装用の半導体メモリ装置を容易に構成できる。
【００１０】
また、本発明に係る半導体メモリ装置において、上記パッケージ又は基板は、ボールグリッドアレイパッケージ又はボールグリッドアレイ基板であることが好ましい。
【００１１】
【発明の実施の形態】
以下、図面を参照しながら本発明に係る実施の形態の半導体メモリ装置について説明する。
本発明に係る半導体メモリ装置は、図２に示すように、半導体メモリチップ（ＩＣチップ）１と該ＩＣチップ１が一方の面に設けられたボールグリッドアレイ（ＢＧＡ）基板１０とによって構成されたスタティク・ランダム・アクセス・メモリ（ＳＲＡＭ）、より具体的には、１８ＭシンクロナスＳＲＡＭである。
【００１２】
本実施の形態において、ＩＣチップ１は、複数のメモリセルとメモリセルの読み書きを制御する制御回路とが半導体基板に高密度に形成され、その半導体基板の一方の面に信号を入出力するための複数の電極パッドが形成されて構成される。
尚、本明細書において、制御回路とは、複数のメモリセルからなるメモリセルアレイにおけるアドレス指定やデータ入出力に関する回路、各メモリセルの読み書きを制御する回路を含む広い意味に用いており、アドレス回路、クロック回路（ＣＬＫバッファ）、データ入出力回路を含むものである。
【００１３】
ここで、特に、本実施の形態のＩＣチップ１は、図１に示すように、制御回路の動作タイミングを制御する信号を発生するクロック回路として、第１のクロックバッファ回路（第１ＣＬＫバッファ）４と第２のクロックバッファ回路（第２ＣＬＫバッファ）６を有しており、それらのうちのいずれか一方のみにチップ外部から制御信号を入力して動作させることにより、メモリとして動作が可能な回路構成としている。
また、本実施の形態のＩＣチップ１において、第１ＣＬＫバッファ４にチップ外部から制御信号を入力するための第１ＣＬＫパッド３と、第２ＣＬＫバッファ６にチップ外部から制御信号を入力するための第２ＣＬＫパッド５とがチップの縦の中心線の両側に対称に配置される。
この第１ＣＬＫパッド３と第２ＣＬＫパッド５はいずれか一方が外部との接続に用いられる選択接続電極パッドであり、選択された電極パッドから制御信号が入力される。
【００１４】
また、図１のＩＣチップ１において、パッド２は、第１ＣＬＫパッド３と第２ＣＬＫパッド５以外の、例えば、アドレス入力用、データ入出力用の電極パッドを示している。
尚、図示はしていないが、後述のアドレス端子Ａ１７に対応するアドレス入力用の電極パットも１対の電極パッドにより構成され、その一方が選択されて接続される選択接続電極パッドである。
【００１５】
また、本実施の形態において、ＢＧＡ基板１０は、例えば、多層配線基板であり、一方の面にＩＣチップ１の第１ＣＬＫパッド３、第２ＣＬＫパッド５及びパッド２にそれぞれ対応する第１基板パッド電極１３、第２基板パッド電極１５及び基板パッド電極１２が形成され、他方の面に第１基板パッド電極１３、第２基板パッド電極１５及び各基板パッド電極１２にそれぞれ接続された端子電極が形成されることにより構成される。
【００１６】
ここで、ＢＧＡ基板１０において、第１基板パッド電極１３に対応して他方の面に形成される端子電極と、第２基板パッド電極１５に対応して他方の面に形成される端子電極とは、他方の面において、縦又は横の一方の基板中心線に対して対称に配置される（図４におけるＫ３とＫ９）。
また、ＢＧＡ基板１０において、１つのアドレス端子に対応して形成された選択接続電極パッドに対応して他方の面に形成される２つの端子電極も、他方の面において、縦又は横の一方の基板中心線に対して対称に配置される（図４におけるＢ５とＢ７）。
さらに、ＢＧＡ基板１０において、基板パッド電極１２にそれぞれ対応して形成される端子電極のうち、同種の信号が入力又は出力されるための端子は、基板中心線に対して対称になるように配置されている。
【００１７】
本実施の形態では、上述のように構成された半導体メモリチップ（ＩＣチップ）１とＢＧＡ基板１０とを用いて、次のように接続されることにより、上面実装用端子配列半導体メモリ装置（第１タイプ半導体メモリ装置）と裏面実装用端子配列半導体メモリ装置（第２タイプ半導体メモリ装置）の２つのタイプの半導体メモリ装置が構成される。
【００１８】
（上面実装用の第１タイプ半導体メモリ装置）
本実施の形態において、第１タイプ半導体メモリ装置は、図２に示すように、半導体メモリチップがＢＧＡ基板１０の一方の面に実装（ダイボンディング）され以下のように接続されることにより構成される。
すなわち、半導体メモリチップ１のパッド２は、それぞれ対応する基板パッド電極１２にワイヤーボンディングされる。
そして、第１ＣＬＫバッファ４に接続された第１ＣＬＫパッド３が、対応する第１基板パッド電極１３にワイヤーボンディングされる。
この上面実装用の第１タイプ半導体メモリ装置では、第２ＣＬＫバッファ６に接続された第２ＣＬＫパッド５は、対応する第２基板パッド電極１５には接続されない。
【００１９】
以上のようにして構成された上面実装用の第１タイプ半導体メモリ装置の、ＢＧＡ基板１０の他方の面（実装面）の複数の端子は、例えば、図４に示すように配列される。
図４における各記号は、それぞれ以下の表１に示すように定義される端子である。
表１
Figure 0005004385
【００２０】
図４において、Ｂ行５列（以下、Ｂ５という。）に位置する端子と、Ｂ行７列（以下、Ｂ７という。）に位置する端子は、ＩＣチップ１において１つのアドレス端子用に形成された選択接続電極パッドに対応して形成された２つの端子である。すなわち、Ｂ５に位置する端子とＢ７に位置する端子は、そのうちのいずれか一方のみを接続用に使用する選択接続端子であり、本実施の形態の上面実装用の第１タイプ半導体メモリ装置においては、Ｂ７に位置する端子をアドレス入力端子として用いている。
また、Ｋ行３列（以下、Ｋ３という。）に位置する端子とＫ行９列（以下、Ｋ９という。）に位置する端子は、ＩＣチップ１の第１ＣＬＫパッド３と第２ＣＬＫパッド５に対応して形成された、いずれか一方のみを接続用に使用する選択接続端子であり、第１タイプ半導体メモリ装置においては、Ｋ３に位置する端子をクロック入力端子（ＣＬＫ）として用いている。
本実施の形態において、２つの選択接続端子対がそれぞれ、基板の実装面において基板中心線に対して線対称に配置され、そのうちのいずれか一方を外部との接続用に使用している。
【００２１】
また、ＢＧＡ基板１０の実装面に形成された複数の端子のうち上記選択接続端子（Ｂ５，Ｂ７，Ｋ３，Ｋ９）を除く端子は、同種の信号が入力又は出力される端子が実装面の縦の中心線（６列）に対して対称になるように配置される。
例えば、アドレス端子であるＡ６，Ａ７端子の対称の位置に、同じくアドレス端子であるＡ９，Ａ８端子が設けられ、Ａ３端子の対称の位置にＡ１１端子が設けられ、Ａ５，Ａ４，Ａ１６端子の対称の位置にＡ１０，Ａ１２，Ａ１３端子が設けられる。
また、データ入出力端子であるＤＱｇ，ＤＱｃ，ＤＱｈ，ＤＱｄ端子の対称の位置にそれぞれ、同じくデータ入出力端子であるＤＱｂ，ＤＱｆ，ＤＱａ，ＤＱｅ端子が設けられる。
【００２２】
このように、本実施の形態では、１対の選択接続端子は、実装面において線対称の位置に設けられているが、実際に接続に利用されるのはその一方であることから接続の有無という点からみれば非対称であり、その他の端子は実装面において線対称の位置に設けられかつそれぞれ実際に接続されることから接続の有無についても対称配置となっている。
【００２３】
（裏面実装用の第２タイプ半導体メモリ装置）
本実施の形態において、第２タイプ半導体メモリ装置１０２は、図３に示すように、半導体メモリチップ１がＢＧＡ基板１０の一方の面に実装（ダイボンディング）され以下のように接続されることにより構成される。
すなわち、半導体メモリチップ１のパッド２は、第１タイプ半導体メモリ装置１０１と同様、それぞれ対応する基板パッド電極１２にワイヤーボンディングされる。
そして、第２ＣＬＫバッファ６に接続された第２ＣＬＫパッド５が、対応する第２基板パッド電極１５にワイヤーボンディングされる。
この裏面実装用の第２タイプ半導体メモリ装置では、第１ＣＬＫバッファ４に接続された第１ＣＬＫパッド５は、対応する第１基板パッド電極１３には接続されていない。
【００２４】
以上のようにして構成された裏面実装用の第２タイプ半導体メモリ装置において、ＢＧＡ基板１０の他方の面（実装面）の複数の端子は、その実装面を第１タイプ半導体メモリ装置の実装面と対向させたときに、互いに同一の端子が対向するように配列される。
ここで、同一の端子が対向するとは、同種の端子という場合とは異なり、アドレス端子Ａ０に対してアドレス端子Ａ０、アドレス端子Ａ１に対してアドレス端子Ａ１、データ入出力端子ＤＱａに対してデータ入出力端子ＤＱａというように、番号等も含めて一致する端子が対向することをいう。
従って、選択接続端子について言えば、図５に示すように、Ｂ５の位置にアドレス端子Ａ１７が配置され、Ｂ７の位置が非接続端子ＮＣとされる。
また、Ｋ９の位置にクロック端子（ＣＬＫ）が配置され、Ｋ３の位置が非接続端子ＮＣとされる。
【００２５】
以上のように、第２タイプ半導体メモリ装置においては、Ｂ５に位置する端子とＢ７に位置する端子とからなる一対の選択接続端子のうちのＢ５に位置する端子をアドレス入力端子として用い、Ｋ３に位置する端子とＫ９に位置する端子とからなる一対の選択接続端子のうちのＫ９に位置する端子をクロック入力端子（ＣＬＫ）として用いている。
【００２６】
以上説明したことから明らかなように、本実施の形態の第２タイプ半導体メモリ装置においても、一対の端子からなる選択接続端子は、基板の実装面において基板中心線に対して線対称に配置され、そのうちのいずれか一方を外部との接続用に使用し、ＢＧＡ基板１０の実装面に形成された複数の端子のうち上記選択接続端子（Ｂ５，Ｂ７，Ｋ３，Ｋ９）を除く端子は、同種の信号が入力又は出力される端子が実装面の縦の中心線（６列）に対して対称になるように配置される。
【００２７】
（第１タイプ及び第２タイプ半導体メモリ装置の応用例）
次に、本実施の形態の上面実装用の第１タイプ半導体メモリ装置と裏面実装用の第２タイプ半導体メモリ装置の応用例について説明する。
本実施の形態の第１タイプ及び第２タイプ半導体メモリ装置は、図６（ａ）（ｂ）に示すように、実装基板２００の一方の面に第１タイプの半導体メモリ装置１０１を実装し、その第１タイプの半導体メモリ装置１０１に対向するように実装基板２００の他方の面に第２タイプの半導体メモリ装置１０２を実装する。
この際、裏面実装用の第２タイプ半導体メモリ装置は、その各端子が第１タイプ半導体メモリ装置の対応する同一の端子と互いに対向するように設けられ、対向する端子間は一部の端子間を除いて実装基板２００に設けられたスルーホールに形成された電極２０１により直接接続される。
スルーホールに形成された電極２０１により直接接続されない端子は、チップイネーブル端子Ｅ１♯，Ｅ２，Ｅ３及びチップイネーブルプログラム端子ＥＰ２，ＥＰ３であり、これらの端子はそれぞれ別個に外部回路と接続されて第１タイプ半導体メモリ装置又は第２タイプ半導体メモリ装置の選択、非選択の制御に用いられる。
【００２８】
以上のように構成された応用例では、実装基板２００の両面に第１タイプ及び第２タイプの半導体メモリ装置を実装できるので、実装面積を一方の面に複数の半導体メモリ装置を並置して実装した場合に比較して半分にできる。
また、本応用例では、実装基板２００の上面と裏面に実装した第１タイプと第２タイプの半導体メモリ装置をスルーホールに形成した電極により直接接続できるので、配線長を短くでき、システム性能の向上が図れる。
【００２９】
以上説明した本発明に係る実施の形態の特徴をまとめると以下のようになる。
（１）半導体メモリチップ（ＩＣチップ）１において、例えば、１又は２以上の電極パッドを１対の選択接続電極パッドとし、その２つの電極パッドをチップの一つの中心線の両側に対称に配置することにより信号を供給する位置の選択を可能として端子配置設計の自由度を向上させている。
（２）また、（１）に関連して、ＩＣチップ１において２つの第１のクロックバッファ回路４と第２のクロックバッファ回路６を形成し、その一方のみに制御信号を入力して動作させることにより動作が可能な回路構成とし、第１ＣＬＫバッファ４に接続された第１ＣＬＫパッド３と第２ＣＬＫバッファ６に接続された第２ＣＬＫパッド５とを、チップの一方の中心線の両側に対称に配置することによりクロック回路用に信号を供給する位置の選択を可能とし、端子配置設計の自由度を向上させている。
【００３０】
（３）ＢＧＡ基板１０において、ＩＣチップ１の選択接続電極パッドに対応する２つの端子（選択接続端子）を基板の１つの中心線に対して対称に配置することにより、接続を変更することにより対称に配置された２つの選択接続端子のうちの一方を選択することを可能にしている。
これらの種々の特徴を生かして、本実施の形態では、同一の半導体メモリチップ１とＢＧＡ基板１０とを用いて、ワイヤーによる接続を変更するだけで、上面実装用及び裏面実装用の半導体メモリ装置（第１と第２の半導体メモリ装置）を容易に構成できる。
【００３１】
以上のように、本発明に係る実施の形態の構成によれば、同一のＩＣチップ１を用いて上面実装用及び裏面実装用の半導体メモリ装置を容易に製造することができるので、高密度実装が可能な半導体メモリ装置を生産性良く安価に製造することができる。
【００３２】
以上の実施の形態では、ＳＲＡＭについて説明したが、本発明はこれに限られるものではなく、例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）にも適用することができ、ＳＲＡＭの場合と同様の作用効果が得られる。
また、以上の実施の形態では、ＢＧＡ基板を用いた例について説明したが、本発明はこれに限定されるものではなく、ＢＧＡパッケージやさらにはピン端子を有するパッケージ等種々の展開が可能である。
【００３３】
【発明の効果】
以上詳細に説明したように、本発明に係る半導体メモリチップは、複数のメモリセルと制御回路が形成されてなる半導体メモリチップにおいて、電極パッドのうちの少なくとも１対の電極パッドは、いずれか一方を選択して接続することにより上記制御回路を動作させることができる選択接続電極パッドであり、かつその２つの選択接続電極パッドは一方の主面において１つのチップ中心線を挟んで両側に配置されているので、そのいずれを選択するかによって、パッケージ等と組み合わせた時の端子配列の変更が可能となり、パッケージ等の端子配列設計の自由度を向上させることができる。
これにより、比較的単純な配線パターンを有する実装基板の両面に実装することができ、かつ安価に製造することができる半導体メモリ装置の構成に適した半導体メモリチップを提供することができる。
【００３４】
また、本発明に係る半導体メモリチップにおいて、上記制御回路の制御動作のタイミングを制御する信号を発生するクロックバッファ回路として２つの第１と第２のクロックバッファ回路を形成して、上記１対の選択接続電極パッドを上記第１のクロックバッファ回路に接続された第１ＣＬＫパッド電極と上記第２のクロックバッファ回路に接続された第２ＣＬＫパッド電極とによって構成することができ、これにより、パッケージ等と組み合わせた場合のクロック用端子位置の変更が可能となる。
【００３５】
また、上記半導体メモリチップを、スタティクＲＡＭとすることにより、実装基板の両面に実装することができ、かつ安価に製造することができるＳＲＡＭメモリに適したＳＲＡＭメモリチップを提供することができる。
【００３６】
また、上記半導体メモリチップを、ダイナミックＲＡＭとすることにより、実装基板の両面に実装することができ、かつ安価に製造することができるＤＲＡＭメモリに適したＤＲＡＭメモリチップを提供することができる。
【００３７】
また、本発明に係る半導体メモリチップにおいて、上記１対の選択接続電極パッドは上記１つの中心線に対して対称に配置することにより、端子配列の変更をより効率的にできる。
【００３８】
本発明に係る半導体メモリ装置は、上記半導体メモリチップと、一方の面に上記半導体メモリチップの電極パッドが接続される基板パッド電極を有しかつ他方の面に該基板パッド電極とそれぞれ導通する複数の端子を有するパッケージ又は基板とを備え、上記複数の端子は、同種の信号が入力又は出力される端子が上記パッケージ又は基板の他方の面において縦又は横の１つの中心線に対して対称になるようにかつ上記１対の選択接続電極パッドに対応して設けられた２つの選択接続端子が上記１つの中心線に対して対称になるように配置されているので、同一の半導体メモリチップ１と上記パッケージ又は基板とを用いて、例えば、半導体メモリチップ１と上記パッケージ又は基板との間の接続を変更するだけで、上面実装用及び裏面実装用の半導体メモリ装置を容易に構成できる。
従って、本発明に係る半導体メモリ装置によれば、比較的単純な配線パターンを有する実装基板の両面に実装することができ、安価に製造することができる半導体メモリ装置を提供できる。
【００３９】
また、本発明に係る半導体メモリ装置において、上記パッケージ又は基板を、ボールグリッドアレイパッケージ又はボールグリッドアレイ基板とすることにより、より高密度実装が可能な半導体メモリ装置を提供できる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態の半導体メモリチップの平面図である。
【図２】 本発明に係る実施の形態の上面用半導体メモリ装置の平面図である。
【図３】 本発明に係る実施の形態の裏面用半導体メモリ装置の平面図である。
【図４】 本発明に係る実施の形態の上面用半導体メモリ装置の端子配置を示す平面図である。
【図５】 本発明に係る実施の形態の裏面用半導体メモリ装置の端子配置を示す平面図である。
【図６】 本発明に係る実施の形態の上面用半導体メモリ装置及び裏面用半導体メモリ装置を用いた応用例の断面図（ａ）と平面図（ｂ）である。
【符号の説明】
１ 半導体メモリチップ（ＩＣチップ）、２ パッド、３ 第１ＣＬＫパッド、４ 第１のクロックバッファ回路（第１ＣＬＫバッファ）、５ 第２ＣＬＫパッド、６ 第２のクロックバッファ回路（第２ＣＬＫバッファ）、１０ ボールグリッドアレイ（ＢＧＡ）基板、１２ 基板パッド電極、１３ 第１基板パッド電極、１５ 第２基板パッド電極、１０１ 上面実装用の第１タイプ半導体メモリ装置、１０２ 裏面実装用の第２タイプ半導体メモリ装置。

Claims (6)

  1. 半導体基板に複数のメモリセルとメモリセルの読み書きを制御する制御回路とが形成されてなり、該制御回路に信号を入出力するための複数の電極パッドが一方の主面に形成された半導体メモリチップにおいて、
    上記電極パッドのうちの少なくとも１対の電極パッドは、いずれか一方を選択して接続することにより上記制御回路を動作させることができる選択接続電極パッドであり、かつその２つの選択接続電極パッドは上記一方の主面において縦又は横の１つのチップ中心線を挟んで両側に配置され、
    上記制御回路は制御動作のタイミングを制御する信号を発生するクロックバッファ回路として２つの第１と第２のクロックバッファ回路を有し、上記１対の選択接続電極パッドは、上記第１のクロックバッファ回路に接続された第１ＣＬＫパッド電極と上記第２のクロックバッファ回路に接続された第２ＣＬＫパッド電極とからなることを特徴とする半導体メモリチップ。
  2. 上記半導体メモリチップは、スタティクＲＡＭである請求項１に記載の半導体メモリチップ。
  3. 上記半導体メモリチップは、ダイナミックＲＡＭである請求項１に記載の半導体メモリチップ。
  4. 上記１対の選択接続電極パッドは上記１つのチップ中心線に対して対称に配置された請求項１〜３のうちのいずれか１つに記載の半導体メモリチップ。
  5. 請求項１〜４のうちのいずれか１つに記載の半導体メモリチップと、一方の面に上記半導体メモリチップの電極パッドがそれぞれ接続される基板パッド電極を有しかつ他方の面に該基板パッド電極とそれぞれ導通する複数の端子を有するパッケージ又は基板とを備
    えた半導体メモリ装置であって、
    上記複数の端子は、同種の信号が入力又は出力される端子が上記パッケージ又は基板の他方の面において縦又は横の１つの中心線に対して対称になるようにかつ上記１対の選択接続電極パッドに対応して設けられた２つの選択接続端子が上記１つの中心線に対して対称になるように配置されたことを特徴とする半導体メモリ装置。
  6. 上記パッケージ又は基板は、ボールグリッドアレイパッケージ又はボールグリッドアレイ基板である請求項５に記載の半導体メモリ装置。
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