JP3744825B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3744825B2 JP3744825B2 JP2001268333A JP2001268333A JP3744825B2 JP 3744825 B2 JP3744825 B2 JP 3744825B2 JP 2001268333 A JP2001268333 A JP 2001268333A JP 2001268333 A JP2001268333 A JP 2001268333A JP 3744825 B2 JP3744825 B2 JP 3744825B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- semiconductor chip
- terminals
- circuit
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06579—TAB carriers; beam leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
- H01L2225/06586—Housing with external bump or bump-like connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器に関する。
【０００２】
【背景技術】
これまでに、スタックドタイプの半導体装置が開発されている。例えば、２つの半導体チップを背中合わせにして貼り付けた構造又は２つの半導体チップを基板の両面に対向させてフェースダウン実装した構造が知られている。この場合、２つの半導体チップのパッドの位置が、面対称の関係にあれば、電気的な接続を採りやすい。そこで、パッドの位置が面対称の関係にある２つのチップ、すなわちミラーチップが使用されることがあった。しかし、従来のミラーチップでは、２つのチップの内部回路も面対称の関係にあった。したがって、２つのチップを、異なるマスクで製造しなければならなかった。
【０００３】
本発明は、この問題点を解決するものであり、その目的は、共通の構造を有していながら端子の配列が面対称の関係にある２つの半導体チップを有する半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器を提供することにある。
【０００４】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、複数の第１の端子と、入力及び出力の少なくとも一方のための複数の第１のバッファ回路と、前記複数の第１の端子と前記複数の第１のバッファ回路とを電気的に接続する複数の第１の配線と、前記複数の第１のバッファ回路と電気的に接続された第１の内部回路と、を有する第１の半導体チップと、
複数の第２の端子と、入力及び出力の少なくとも一方のための複数の第２のバッファ回路と、前記複数の第２の端子と前記複数の第２のバッファ回路とを電気的に接続する複数の第２の配線と、前記複数の第２のバッファ回路と電気的に接続された第２の内部回路と、を有する第２の半導体チップと、
を有し、
前記複数の第１の端子の位置と、前記複数の第２の端子の位置とは、面対称の関係にあり、
前記第１及び第２の内部回路は、少なくとも設計上同一であり、
前記複数の第１の配線の少なくとも一部と、前記複数の第２の配線の少なくとも一部と、は異なるパターンで形成されてなる。
【０００５】
本発明によれば、第１及び第２の配線の少なくとも一部が異なっているが、第１及び第２の内部回路は、少なくとも設計上同一になっている。したがって、共通の構造を有していながら第１及び第２の端子の配列が面対称の関係にある。ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【０００６】
（２）この半導体装置において、
前記複数の第１及び第２の端子は、それぞれ、前記第１又は第２の半導体チップの周縁部に配列されていてもよい。
【０００７】
（３）この半導体装置において、
前記複数の第１の端子は、前記第１の半導体チップにおいて、線対称な配列をなしており、
前記複数の第２の端子は、前記第２の半導体チップにおいて、線対称な配列をなしていてもよい。
【０００８】
（４）この半導体装置において、
前記複数の第１のバッファ回路の全体的構成と、前記複数の第２のバッファ回路の全体的構成とは、チップセレクト信号が入力される回路を除いて、少なくとも設計上同一であってもよい。
【０００９】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００１０】
（５）この半導体装置において、
前記複数の第１の端子の１つである端子Ｔ1は、前記複数の第１のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、
前記複数の第２の端子の１つである端子Ｔ2は、前記複数の第２のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、
前記複数の第１のバッファ回路の前記２つの回路Ｃ1，Ｃ2と、前記複数の第２のバッファ回路の前記２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同一であり、
前記第１又は第２の半導体チップにおいて、前記端子Ｔ1，Ｔ2は、同じ位置にあり、
前記複数の第１の配線の一部によって、前記端子Ｔ1と前記回路Ｃ1とが選択的に接続され、
前記複数の第２の配線の一部によって、前記端子Ｔ2と前記回路Ｃ2とが選択的に接続されていてもよい。
【００１１】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００１２】
（６）この半導体装置において、
前記複数の第１の端子のうち、前記端子Ｔ1に対して線対称の位置にある端子Ｔ1Aは、前記複数の第１のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応し、
前記複数の第２の端子のうち、前記端子Ｔ2に対して線対称の位置にある端子Ｔ2Aは、前記複数の第２のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応し、
前記複数の第１のバッファ回路の前記２つの回路Ｃ1A，Ｃ2Aと、前記複数の第２のバッファ回路の前記２つの回路Ｃ1A，Ｃ2Aとは、少なくとも設計上同一であり、
前記２つの回路Ｃ1A，Ｃ2Aと、前記２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同一であり、
前記複数の第１の配線の一部によって、前記端子Ｔ1Aと前記回路Ｃ2Aとが選択的に接続され、
前記複数の第２の配線の一部によって、前記端子Ｔ2Aと前記回路Ｃ1Aとが選択的に接続されていてもよい。
【００１３】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００１４】
（７）この半導体装置において、
前記複数の第１の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する第１の偶数個の端子のそれぞれは、前記複数の第１のバッファ回路のいずれか１つの回路に接続され、前記第１の偶数個の端子は線対称な配列をなし、
前記複数の第２の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する第２の偶数個の端子のそれぞれは、前記複数の第２のバッファ回路のいずれか１つの回路に接続され、前記第２の偶数個の端子は線対称な配列をなしていてもよい。
【００１５】
（８）この半導体装置において、
前記複数の第１の端子のそれぞれの端子は、前記複数の第１のバッファ回路のいずれか１つの回路と、前記複数の第１の配線の一部によって接続され、
前記複数の第２の端子のそれぞれの端子は、前記複数の第２のバッファ回路のいずれか１つの回路と、前記複数の第２の配線の一部によって接続されていてもよい。
【００１６】
（９）この半導体装置において、
前記複数の第１の端子のうち線対称の位置にある２つの端子ＴA1，ＴB1は、前記複数の第１のバッファ回路のうち線対称の位置にある２つの回路ＣA，ＣBに対応し、
前記複数の第２の端子のうち線対称の位置にある２つの端子ＴA2，ＴB2は、前記複数の第２のバッファ回路のうち線対称の位置にある２つの回路ＣA，ＣBに対応し、
前記複数の第１のバッファ回路の前記２つの回路ＣA，ＣBと、前記複数の第２のバッファ回路の前記２つの回路ＣA，ＣBとは、少なくとも設計上同一であり、
前記端子ＴA1は、前記回路ＣAに接続され、前記端子ＴB1は、前記回路ＣBに接続され、
前記端子ＴA2は、前記回路ＣBに接続され、前記端子ＴB2は、前記回路ＣAに接続されていてもよい。
【００１７】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００１８】
（１０）この半導体装置において、
前記複数の第１の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子は、線対称な配列をなし、
前記複数の第２の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子は、線対称な配列をなしていてもよい。
【００１９】
（１１）この半導体装置において、
前記複数の第１のバッファ回路は、前記第１の半導体チップの中央部に一列に配列され、
前記複数の第２のバッファ回路は、前記第２の半導体チップの中央部に一列に配列されていてもよい。
【００２０】
（１２）この半導体装置において、
前記複数の第１のバッファ回路は、前記第１の半導体チップの中心線に沿って配列され、
前記複数の第２のバッファ回路は、前記第２の半導体チップの中心線に沿って配列されていてもよい。
【００２１】
（１３）この半導体装置において、
前記第１及び第２の内部回路は、それぞれ、メモリセルアレイを含んでもよい。
【００２２】
（１４）この半導体装置において、
前記第１及び第２の半導体チップは、スタックされてなり、
前記複数の第１及び第２の端子のうち、前記第１及び第２の半導体チップのそれぞれにおいて同じ位置にある２つの端子は、電気的に接続されていてもよい。
【００２３】
（１５）本発明に係る半導体チップは、複数の端子と、
入力及び出力の少なくとも一方のための複数のバッファ回路と、
前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、
前記複数のバッファ回路と電気的に接続された内部回路と、
を有し、
前記複数の端子の１つである端子Ｔ1は、前記複数のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、
前記複数の配線の一部によって、前記端子Ｔ1と前記回路Ｃ1とが選択的に接続されてなる。
【００２４】
本発明によれば、端子Ｔ1と、２つの回路Ｃ1，Ｃ2のうちの１つ（回路Ｃ1）とが選択的に接続される。したがって、端子Ｔ1を、２種類の目的に使用することができる。
【００２５】
（１６）この半導体チップにおいて、
前記複数の端子のうち、前記端子Ｔ1に対して線対称の位置にある他の端子Ｔ1Aは、前記複数のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応し、
前記２つの回路Ｃ1A，Ｃ2Aと、前記２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同一であり、
前記複数の配線の一部によって、前記端子Ｔ1Aと前記回路Ｃ2Aとが選択的に接続されていてもよい。
【００２６】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００２７】
（１７）この半導体チップにおいて、
前記複数の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子のそれぞれは、前記複数のバッファ回路のいずれか１つの回路に接続され、前記偶数個の端子は、線対称な配列をなしていてもよい。
【００２８】
（１８）本発明に係る半導体チップは、複数の端子と、
入力及び出力の少なくとも一方のための複数のバッファ回路と、
前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、
前記複数のバッファ回路と電気的に接続された内部回路と、
を有し、
前記複数の端子のそれぞれの端子は、前記複数のバッファ回路のいずれか１つの回路と、前記複数の配線の一部によって接続され、
前記複数のバッファ回路は、前記半導体チップの中央部に一列に配列されてなる。
【００２９】
本発明によれば、複数の端子と、いずれかのバッファ回路とを接続しやすい。
【００３０】
（１９）この半導体チップにおいて、
前記複数のバッファ回路は、前記半導体チップの中心線に沿って配列されていてもよい。
【００３１】
（２０）本発明に係る半導体装置は、スタックされた複数の半導体チップを有する半導体装置であって、
それぞれの前記半導体チップは、上記半導体チップである。
【００３２】
（２１）本発明に係る半導体装置は、スタックされた複数の半導体チップを有する半導体装置であって、
少なくとも１つの前記半導体チップは、上記半導体チップである。
【００３３】
（２２）本発明に係る回路基板には、上記半導体装置が実装されてなる。
【００３４】
（２３）本発明に係る電子機器は、上記半導体装置を有する。
【００３５】
（２４）本発明に係る半導体チップの製造方法は、複数の端子と、入力及び出力の少なくとも一方のための複数のバッファ回路と、前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、前記複数のバッファ回路と電気的に接続された内部回路と、を形成することを含み、
前記複数の端子の１つである端子Ｔ1は、前記複数のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、
前記複数の配線の一部によって、前記端子Ｔ1と前記回路Ｃ1とを選択的に接続する。
【００３６】
本発明によれば、端子Ｔ1と、２つの回路Ｃ1，Ｃ2の一方とを選択的に接続する。したがって、端子Ｔ1を、２種類の目的に使用することができる。
【００３７】
（２５）この半導体チップの製造方法において、
前記複数の端子のうち、前記端子Ｔ1に対して線対称の位置にある他の端子Ｔ1Aは、前記複数のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応し、
前記２つの回路Ｃ1A，Ｃ2Aと、前記２つの回路Ｃ1，Ｃ2とを、少なくとも設計上同一に形成し、
前記複数の配線の一部によって、前記端子Ｔ1Aと前記回路Ｃ2Aとを選択的に接続してもよい。
【００３８】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００３９】
（２６）この半導体チップの製造方法において、
前記複数の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子のそれぞれを、前記複数のバッファ回路のいずれか１つの回路に接続し、前記偶数個の端子を、線対称の配列になるように配置してもよい。
【００４０】
（２７）本発明に係る半導体チップの製造方法は、複数の端子と、入力及び出力の少なくとも一方のための複数のバッファ回路と、前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、前記複数のバッファ回路と電気的に接続された内部回路と、を形成することを含み、
前記複数の端子のそれぞれの端子を、前記複数のバッファ回路のいずれか１つの回路と、前記複数の配線の一部によって接続し、
前記複数のバッファ回路を、前記半導体チップの中央部に一列に配列する。
【００４１】
本発明によれば、複数の端子と、いずれかのバッファ回路とを接続しやすい。
【００４２】
（２８）この半導体チップの製造方法において、
前記複数のバッファ回路を、前記半導体チップの中心線に沿って配列してもよい。
【００４３】
（２９）本発明に係る半導体装置の製造方法は、複数の第１の端子と、入力及び出力の少なくとも一方のための複数の第１のバッファ回路と、前記複数の第１の端子と前記複数の第１のバッファ回路とを電気的に接続する複数の第１の配線と、前記複数の第１のバッファ回路と電気的に接続された第１の内部回路と、を有する第１の半導体チップを製造し、
複数の第２の端子と、入力及び出力の少なくとも一方のための複数の第２のバッファ回路と、前記複数の第２の端子と前記複数の第２のバッファ回路とを電気的に接続する複数の第２の配線と、前記複数の第２のバッファ回路と電気的に接続された第２の内部回路と、を有する第２の半導体チップを製造すること、
を含み、
前記第１及び第２の内部回路を設計上同じ構造となるように、少なくとも設計上同一のマスクで形成し、
前記複数の第１の端子と、前記複数の第２の端子と、をそれぞれ設計上同じ配列であって線対称に配列されるように、少なくとも設計上同一のマスクで形成し、
前記複数の第１の配線の少なくとも一部と、前記複数の第２の配線の少なくとも一部と、を異なる設計のマスクで形成する。
【００４４】
本発明によれば、第１及び第２の内部回路（あるいは第１及び第２の端子）を、設計上同じ構造となるように同じプロセスで形成するので生産性が向上する。また、複数の第１の端子（複数の第２の端子）を、線対称に配列されるように形成する。したがって、第１及び第２の端子を、同じ配列でありながら、面対称な配列にすることができる。ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００４５】
（３０）この半導体装置の製造方法において、
前記複数の第１のバッファ回路と、前記複数の第２のバッファ回路とを、チップセレクト信号が入力される回路を除いて、設計上同じ構造となるように少なくとも設計上同一のマスクで形成してもよい。
【００４６】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００４７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【００４８】
（第１の実施の形態）
以下、本発明の好適な実施形態について、図面を用いて説明する。まず、本実施形態に係る半導体装置の構造の概略を説明し、次に、構造の詳細を説明する。そして、ミラーチップを実現する態様について説明する。
【００４９】
［半導体装置の構造の概略］
図４は、本実施形態に係る半導体装置の断面を模式的に示す図である。半導体装置は、第１の半導体チップ（例えばＳＲＡＭ（static random access memory）チップ）１００、第２の半導体チップ（例えばＳＲＡＭチップ）２００を有する。半導体装置は、回路基板３００を備える。半導体装置は、例えば、携帯電話等の携帯機器に使用される。携帯機器では、小型化およびメモリの容量増大のため、複数のメモリ用チップ（本実施形態では、第１及び第２の半導体チップ１００，２００）をスタックして配置することがある。
【００５０】
第１及び第２の半導体チップ１００，２００は、チップサイズが等しく、ともに、例えば、８メガビットのメモリ容量を有する。第１の半導体チップ１００の能動面１００ａ、第２の半導体チップ２００の能動面２００ａには、それぞれ、メモリセルアレイ等の集積回路が形成されている。また、能動面１００ａ、２００ａの周縁部には、集積回路と接続する多数の第１又は第２の端子（図４では、アドレス端子Ａ18、書込イネーブル端子ＷＥ（バー））が形成されている。なお、（バー）はアクティブロウを意味する。なお、端子はパッドであってもよい。
【００５１】
第１の半導体チップ１００は、能動面１００ａが図中上向きになるように配置され、第２の半導体チップ２００は、能動面２００ａが図中下向きになるように配置されている。そして、能動面１００ａの反対面と能動面２００ａの反対面とを貼り合わせている。これによれば、第１及び第２の半導体チップ１００，２００のサイズが等しくても、第１及び第２の半導体チップ１００，２００の第１及び第２の端子を露出させることができる。
【００５２】
第１の半導体チップ１００はワイヤボンディングにより、第２の半導体チップ２００はフェイスダウンボンディングにより、それぞれ、回路基板３００に電気的に接続されている。回路基板３００の表面には、多数の配線が形成されている（図４では、アドレス信号用配線３１０、書込イネーブル信号用配線３２０があらわれている）。第１の半導体チップ１００のアドレス端子Ａ18、書込イネーブル端子ＷＥ（バー）は、それぞれ、ワイヤ３３０により、アドレス信号用配線３１０、書込イネーブル信号用配線３２０と接続されている。また、第２の半導体チップ２００のアドレス端子Ａ18、書込イネーブル端子ＷＥ（バー）は、それぞれ、金ボール７１０、７２０を介して、アドレス信号用配線３１０、書込イネーブル信号用配線３２０と接続されている。
【００５３】
図４において、第１の半導体チップ１００のアドレス端子Ａ18が、第２の半導体チップ２００のアドレス端子Ａ18の近くに位置し、第１の半導体チップ１００の書込イネーブル端子ＷＥ（バー）が、第２の半導体チップ２００の書込イネーブル端子ＷＥ（バー）の近くに位置する。このように、半導体チップ同士を重ねて配置するとき、同じ機能（例えば、アドレス）の端子同士が近くにあると、外部（例えば、回路基板）との接続に便利である。
【００５４】
これを、図４に示すような能動面の反対面同士を貼り合わせた構造で容易に実現するためには、第１の半導体チップ１００を第２の半導体チップ２００のミラーチップにすることが有効である（第２の半導体チップ２００を第１の半導体チップ１００のミラーチップと言うこともできる）。ミラーチップとは、第１半導体チップに対して、同じ機能の端子（本実施形態では、同じ機能の端子）の配列が左右および／または上下逆になっている第２半導体チップをいう場合がある。
【００５５】
なお、ミラーチップは、図５に示す構造にも用いられる。図５は、本実施形態に係る半導体装置の他の例の断面を模式的に示す図である。第１の半導体チップ１００の能動面１００ａと第２の半導体チップ２００の能動面２００ｂとの間に回路基板４００が配置されている。第１の半導体チップ１００は、回路基板４００の一方の面にフェイスダウンボンディングされている。第２の半導体チップ２００は、回路基板４００の他方の面にフェイスダウンボンディングされている。複数の第１及び第２の端子のうち、第１及び第２の半導体チップ１００，２００のそれぞれにおいて同じ位置にある２つの端子（例えば書込イネーブル端子ＷＥ（バー）、アドレス端子Ａ18等）は、電気的に接続されてなる
回路基板４００の一方の面上には、アドレス信号用配線４１０、書込イネーブル信号用配線４２０が形成されている。回路基板４００の他方の面上には、アドレス信号用配線４３０、書込イネーブル信号用配線４４０が形成されている。アドレス信号用配線４１０とアドレス信号用配線４３０とは、回路基板４００を貫通する接続層４５０により接続されている。書込イネーブル信号用配線４２０と書込イネーブル信号用配線４４０とは、回路基板４００を貫通する接続層４６０により接続されている。
【００５６】
第１の半導体チップ１００のアドレス端子Ａ18、書込イネーブル端子ＷＥ（バー）は、それぞれ、金ボール７３０、７４０を介して、アドレス信号用配線４１０、書込イネーブル信号用配線４２０と接続されている。第２の半導体チップ２００のアドレス端子Ａ18、書込イネーブル端子ＷＥ（バー）は、それぞれ、金ボール７６０、７５０を介して、アドレス信号用配線４３０、書込イネーブル信号用配線４４０と接続されている。
【００５７】
［半導体装置の構造の詳細］
（第１及び第２の半導体チップの構造）
図１（Ａ）は、第１の半導体チップ１００の平面図であり、図１（Ｂ）は、第２の半導体チップ２００の平面図である。第１の半導体チップ１００と第２の半導体チップ２００は、共に、５１２ｋワード×１６ビットの８メガビットのメモリ容量を有する。第１及び第２の半導体チップ１００，２００は、メモリセルアレイ等の内部回路（第１及び第２のバッファ回路を除く）およびそれらの配置は共通しており、第１及び第２の端子の配列が異なっている。
【００５８】
第１の半導体チップ１００には、図中、上から順に、第１及び第２のバッファ回路を除く内部回路として、デコーダ１１、制御回路２１、制御回路２３、デコーダ１３が配置されている。これらは、線対称の基準となる線１上にある。なお、線１は想像線であり、実際にはない。第１の半導体チップ１００の、線１より右側の領域には、図中、上から順に、第１のバッファ回路（入力回路・入出力回路）３１，３３、メモリセルアレイ４１、メモリセルアレイ４３が配置されている。第１の半導体チップ１００の、線１より左側の領域には、図中、上から順に、第１のバッファ回路（入力回路・入出力回路）３５，３７、メモリセルアレイ４５、メモリセルアレイ４７が配置されている。
【００５９】
第１のバッファ回路３１、３３、３５、３７は、各端子に対応する入力セルや入出力セルで構成されている。メモリセルアレイ４１、４３、４５、４７には、それぞれ、２メガビットのＳＲＡＭメモリセルが形成されている。メモリセルアレイ４１、４５は、アッパアバイト（upper byte）であり、メモリセルアレイ４３、４７は、ロウアバイト（lower byte）である。
【００６０】
図１（Ｂ）に示す第２の半導体チップ２００にも、内部回路（機能ブロックで示す）が配置されている。第１及び第２の半導体チップ１００，２００の、内部回路（第１及び第２のバッファ回路３１、３３、３５、３７を除く）は、その構造及び配置において、少なくとも設計上同一になっている。ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。このことは、以下の説明でも該当する。複数の第１のバッファ回路の全体的構成と、複数の第２のバッファ回路の全体的構成とは、チップセレクト信号が入力される回路を除いて、少なくとも設計上同一である。
【００６１】
次に、第１及び第２の半導体チップ１００，２００の第１及び第２の端子ついて説明する。図１（Ａ）に示すように、第１の半導体チップ１００の能動面１００ａにおける、図中、上側の縁部には、左から順に、第１の端子として、アドレス端子Ａ5、Ａ6、…、Ａ12が配列されている（詳しくは図２参照）。これらの端子は、２２個ある。端子は外部との接続に用いられる。また、能動面１００ａにおける、図中、下側の縁部には、左から順に、第１の端子として、アドレス端子Ａ4、Ａ3、…、Ａ13が配列されている（詳しくは図３参照）。これらの端子は、２４個ある。
【００６２】
一方、図１（Ｂ）に示す第２の半導体チップ２００は、第１の半導体チップ１００に対して、ミラーチップとなるので、第１の端子（パッド）に対して第２の端子（パッド）の配列が左右逆になっている。つまり、第２の半導体チップ２００の能動面２００ａにおける、図中、上側の縁部には、左から順に、第２の端子として、アドレスＡ12、Ａ11、…、Ａ5が配列されている（詳しくは図２参照）。これらの端子は、２２個ある。また、能動面２００ｂにおける、図中、下側の縁部には、左から順に、第２の端子として、アドレスＡ13、Ａ14、…、Ａ4が配列されている（詳しくは図３参照）。これらの端子は、２４個ある。
【００６３】
（第１及び第２の端子の配列）
ここで、端子の配列について、図２および図３を用いて説明する。図２は、第１の半導体チップ１００の能動面１００ａの上側に配列されている第１の端子と、第２の半導体チップ２００の能動面２００ａの上側に配列されている第２の端子と、を対比する平面図である。また、図３は、第１の半導体チップ１００の能動面１００ａの下側に配列されている第１の端子と、第２の半導体チップ２００の能動面２００ａの下側に配列されている第２の端子と、を対比する平面図である。第１の端子の位置と、第２の端子の位置とは、面対称の関係にある。複数の第１の端子は、第１の半導体チップ１００において、線対称な配列をなしている。複数の第２の端子は、第２の半導体チップ２００において、線対称な配列をなしている。
【００６４】
図２に示すように、第１の半導体チップ１００では、左から順に、アドレス端子Ａ5、Ａ6、Ａ7、出力イネーブル端子ＯＥ（バー）、アッパーバイト端子ＵＢ（バー）、ロウアバイト端子ＬＢ（バー）、入出力端子ＩＯ16、ＩＯ15、ＩＯ14、ＩＯ13、電源端子ＶSS、ＶDD、入出力端子ＩＯ12、ＩＯ11、ＩＯ10、ＩＯ9、アドレス端子Ａ18、Ａ8、Ａ9、Ａ10、Ａ11、Ａ12が配列されている。一方、第２の半導体チップ２００では、端子の配列が左右逆になっている。
【００６５】
図３に示すように、第１の半導体チップ１００では、左から順に、アドレス端子Ａ4、Ａ3、Ａ2、Ａ1、Ａ0、チップセレクト端子ＣＳ1、入出力端子ＩＯ1、ＩＯ2、ＩＯ3、ＩＯ4、チップセレクト端子ＣＳ2、電源端子ＶDD、ＶSS、チップセレクト端子ＣＳ3、入出力端子ＩＯ5、ＩＯ6、ＩＯ7、ＩＯ8、書込イネーブル端子ＷＥ（バー）、アドレス端子Ａ17、Ａ16、Ａ15、Ａ14、Ａ13が配列されている。一方、第２の半導体チップ２００では、端子（パッド）の配列が左右逆になっており、チップセレクト端子ＣＳ3の代わりに、チップセレクト端子ＣＳ3（バー）が配置されている。
【００６６】
次に、各端子（パッド）について簡単に説明する。図２および図３に示すアドレス端子Ａ0〜Ａ18には、アドレス信号が入力する。
【００６７】
図３に示す、チップセレクト端子ＣＳ1（バー）、チップセレクト端子ＣＳ2は、一般的なＳＲＡＭの機能であるチップセレクト信号が入力する。一方、チップセレクト端子ＣＳ3、チップセレクト端子ＣＳ3（バー）は、本実施形態特有の端子（パッド）であり、外部装置からアドレスＡ19の信号が入力する。チップセレクト端子ＣＳ3とＣＳ3（バー）とは論理が逆であるため、アドレスＡ19の信号が０（Ｌ）のときは、第２の半導体チップ２００が選択され、第２の半導体チップ２００が動作する。アドレスＡ19の信号が１（Ｈ）のときは、第１の半導体チップ１００が選択され、第１の半導体チップ１００が動作する。これにより、本実施形態では、１メガワード×１６ビットのＳＲＡＭとして動作する。
【００６８】
図２および図３に示す入出力端子ＩＯ1〜ＩＯ16には、外部装置との間でデータ信号が入出力する。そして、図２に示す、ロウアバイト端子ＬＢ（バー）に入力するロウアバイト（lower byte）信号により、入出力端子ＩＯ1〜ＩＯ8が選択され、ロウアバイト端子ＵＢ（バー）に入力するアッパアバイト（upper byte）信号により、入出力端子ＩＯ9〜ＩＯ16が選択される。
【００６９】
図２に示す、出力イネーブル端子ＯＥ（バー）には出力イネーブル信号が入力する。電源端子ＶSS、ＶDDには、電源が接続される。図３に示す、書込イネーブル端子ＷＥ（バー）には書込イネーブル信号が入力する。
【００７０】
［ミラーチップを実現する態様］
本実施形態では、複数の第１の端子の位置と、複数の第２の端子の位置とは、面対称の関係にあり、第１及び第２の内部回路（第１及び第２のバッファ回路を除く）は、少なくとも設計上同一であり、複数の第１の配線の少なくとも一部と、複数の第２の配線の少なくとも一部と、は異なるパターンで形成されてなる。したがって、全ての内部回路のパターンおよび配線のパターンを変更させて、ミラーチップを作製する場合に比べて、ミラーチップの作製が容易となる。
【００７１】
これを実現する態様として、次の三つがある。なお、配線のマスクおよびビアホールのマスクを変えることにより、配線のパターンは変更することができる。
【００７２】
（態様１）
図６（Ａ）及び図６（Ｂ）は、態様１の説明図である。第１又は第２のバッファ回路を除く第１又は第２の内部回路（デコーダ１１、制御回路２１等）は、例えば、線対称の基準となる線１上に配置されている。線１より右側の領域には、第１又は第２のバッファ回路Ｃ3，Ｃ1A，Ｃ2A（アドレス入力回路３１ａ、ＣＳ1（バー）入力回路３１ｂ、ＷＥ（バー）入力回路３１ｃ）が配置されている。これらの入力回路は、図１に示す入力回路・入出力回路３１に含まれる。また、線１より左側の領域には、第１又は第２のバッファ回路Ｃ3，Ｃ1，Ｃ2（アドレス入力回路３５ａ、ＣＳ1（バー）入力回路３５ｂ、ＷＥ（バー）入力回路３５ｃ）が配置されている。これらの入力回路は、図１に示す入力回路・入出力回路３５に含まれる。
【００７３】
第１の半導体チップ１００の複数の第１の端子の１つである端子Ｔ1は、複数の第１のバッファ回路の２つの回路Ｃ1，Ｃ2に対応する。第２の半導体チップ２００の複数の第２の端子の１つである端子Ｔ2は、複数の第２のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応する。複数の第１のバッファ回路の２つの回路Ｃ1，Ｃ2と、複数の第２のバッファ回路の２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同一である。第１又は第２の半導体チップ１００，２００において、端子Ｔ1，Ｔ2は、同じ位置にある。複数の第１の配線の一部（配線５５）によって、端子Ｔ1と回路Ｃ1とが選択的に接続されている。複数の第２の配線の一部（配線６１）によって、端子Ｔ2と前記回路Ｃ2とが選択的に接続されている。
【００７４】
第１の半導体チップ１００の複数の第１の端子のうち、端子Ｔ1に対して線対称の位置にある端子Ｔ1Aは、複数の第１のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応する。第２の半導体チップ２００の複数の第２の端子のうち、端子Ｔ2に対して線対称の位置にある端子Ｔ2Aは、複数の第２のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応する。複数の第１のバッファ回路の２つの回路Ｃ1A，Ｃ2Aと、複数の第２のバッファ回路の２つの回路Ｃ1A，Ｃ2Aとは、少なくとも設計上同一である。２つの回路Ｃ1A，Ｃ2Aと、２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同一である。詳しくは、回路Ｃ1A，Ｃ1が設計上同一であり、回路Ｃ2A，Ｃ2が設計上同一である。複数の第１の配線の一部（配線５３）によって、端子Ｔ1Aと回路Ｃ2Aとが選択的に接続されている。複数の第２の配線の一部（配線５９）によって、端子Ｔ2Aと回路Ｃ1Aとが選択的に接続されている。
【００７５】
図６（Ａ）は、第１の半導体チップ１００の部分平面図であり、バルク層上に、配線と端子（パッド）が形成されている。配線とは、配線層を意味する。配線や端子は、アルミニウム等の金属からなる。以下に出てくる配線や端子も同様である。
【００７６】
アドレス端子Ａ17は、配線５１により、アドレス入力回路３１ａと接続され、アドレス入力回路３１ａは、配線５２によりデコーダ１１と接続される。書込イネーブル端子ＷＥ（バー）は、配線５３により、ＷＥ（バー）入力回路３１ｃと接続され、ＷＥ（バー）入力回路３１ｃは、配線５４により制御回路２１と接続される。チップセレクト端子ＣＳ1（バー）は、配線５５により、ＣＳ1（バー）入力回路３５ｂと接続され、ＣＳ1（バー）入力回路３５ｂは、配線５６により制御回路２１と接続される。アドレス端子Ａ0は、配線５７により、アドレス入力回路３５ａと接続され、アドレス入力回路３５ａは、配線５８によりデコーダ１１と接続される。第１の半導体チップ１００では、ＣＳ1（バー）入力回路３１ｂやＷＥ（バー）入力回路３５ｃは使用されない。
【００７７】
図６（Ｂ）は、第２の半導体チップ２００の部分平面図であり、バルク層上に、配線と端子が形成されている。図６（Ａ）と異なる箇所を説明する。図６（Ａ）のアドレス端子Ａ17の位置に、アドレス端子Ａ0が配置されている。図６（Ａ）の書込イネーブル端子ＷＥ（バー）の位置に、チップセレクト端子ＣＳ1（バー）が配置されている。チップセレクト端子ＣＳ1（バー）は、配線５９により、ＣＳ1（バー）入力回路３１ｂと接続され、ＣＳ1（バー）入力回路３１ｂは、配線６０により制御回路２１と接続される。図６（Ａ）のチップセレクト端子ＣＳ1（バー）の位置に、書込イネーブル端子ＷＥ（バー）が配置されている。書込イネーブル端子ＷＥ（バー）は、配線６１により、ＷＥ（バー）入力回路３５ｃと接続され、ＷＥ（バー）入力回路３５ｃは、配線６２により制御回路２１と接続される。図６（Ａ）のアドレス端子Ａ0の位置に、アドレス端子Ａ17が配置されている。第２の半導体チップ２００では、ＷＥ（バー）入力回路３１ｃや、ＣＳ1（バー）入力回路３５ｂは使用されない。
【００７８】
態様１の効果を説明する前に、効果の説明に用いる用語について説明する。線対称の位置関係にある端子の組み合わせとは、図２および図３に示すように、線１に対して線対称となっている端子同士をいう。第１の半導体チップ１００の下側端子で説明すると、例えば、アドレス端子Ａ4、Ａ13の組み合わせ、チップセレクト端子ＣＳ1（バー）と書込イネーブル端子ＷＥ（バー）の組み合わせをいう。同じ機能の信号とは、例えば、アドレス信号同士、ＩＯ（入出力）信号同士のことを意味する。また、異なる機能の信号とは、例えば、チップセレクト信号と書込イネーブル信号、出力イネーブル信号とアドレス信号、ロウアバイト（lower byte）信号とアドレス信号、アッパアバイト（upper byte）信号とアドレス信号のことを意味する。
【００７９】
態様１の作用効果を説明する。態様１では、線対称の位置関係にある端子の組み合わせのうち、同じ機能の信号が入力（または入出力）する端子の組み合わせ（図６でいえば、アドレス端子Ａ17、Ａ0）には、各端子に対して配置される入力回路（バッファ回路）を一つとしている。同じ機能の信号には、同じ入力回路（バッファ回路）を使用することができるからである。一方、異なる機能の信号の場合は、同じ入力回路（バッファ回路）を使用できない。このため、異なる機能の信号が入力される端子の組み合わせ（図６でいえば、チップセレクト端子ＣＳ1（バー）と書込イネーブル端子ＷＥ（バー））には、各端子に対して配置される入力回路（バッファ回路）を二つとし、いずれかを選択して使用している。このように、態様１によれば、第１の半導体チップ１００、第２の半導体チップ２００のいずれも、各端子を入力回路（入出力回路）の近くに配置できる。このため、態様１によれば、信号遅延を小さくすることができる。
【００８０】
なお、配線（配線層）のパターンが変わるのは、第１の半導体チップ１００と第２の半導体チップ２００とでは、異なる機能の信号が入力（または入出力）する端子（例えば、チップセレクト端子ＣＳ1（バー）と書込イネーブル端子ＷＥ（バー））と接続する配線５３，５５，５９，６１である。同じ機能の信号が入力（または入出力）する端子と接続する配線５１，５７は、パターンが変わらない。例えば、第２の半導体チップ２００の配線５１、５２、５７、５８のパターンは、第１の半導体チップ１００の配線５１、５２、５７、５８のパターンと同じである。また、図示していないが、例えば、第２の半導体チップ２００の入出力端子ＩＯと接続する配線のパターンは、第１の半導体チップ１００の入出力端子ＩＯと接続する配線のパターンと同じである。このことは後で説明する態様２、３でも同様である。
【００８１】
（態様２）
図７（Ａ）及び図７（Ｂ）は、態様２の説明図である。第１又は第２のバッファ回路を除く第１又は第２の内部回路（デコーダ１１、制御回路２１等）は線対称の基準となる線１上に配置されている。線１より右側の領域には、第１又は第２のバッファ回路Ｃ3，ＣB（アドレス入力回路３１ｄ、ＷＥ（バー）入力回路３１ｅ等）が配置されている。これらの入力回路は、図１に示す入力回路・入出力回路３１に含まれる。また、線１より左側の領域には、第１又は第２のバッファ回路Ｃ3，ＣA（アドレス入力回路３５ｄ、ＣＳ1（バー）入力回路３５ｅ等）が配置されている。これらの入力回路は、図１に示す入力回路・入出力回路３５に含まれる。
【００８２】
第１の半導体チップ１００の複数の第１の端子のうち線対称の位置にある２つの端子ＴA1，ＴB1は、複数の第１のバッファ回路のうち線対称の位置にある２つの回路ＣA，ＣBに対応する。第２の半導体チップ２００の複数の第２の端子のうち線対称の位置にある２つの端子ＴA2，ＴB2は、複数の第２のバッファ回路のうち線対称の位置にある２つの回路ＣA，ＣBに対応する。複数の第１のバッファ回路の２つの回路ＣA，ＣBと、複数の第２のバッファ回路の２つの回路ＣA，ＣBとは、少なくとも設計上同一である。端子ＴA1は、回路ＣAに接続され、端子ＴB1は、回路ＣBに接続されている。端子ＴA2は、回路ＣBに接続され、端子ＴB2は、前記回路ＣAに接続されている。
【００８３】
図７（Ａ）は、第１の半導体チップ１００の部分平面図でありバルク層上に、配線と端子が形成されている。アドレス端子Ａ17は、配線６３により、アドレス入力回路３１ｄと接続され、アドレス入力回路３１ｄは、配線６４によりデコーダ１１と接続される。書込イネーブル端子ＷＥ（バー）は、配線６５により、書込イネーブル端子ＷＥ（バー）入力回路３１ｅと接続され、書込イネーブル端子ＷＥ（バー）入力回路３１ｅは、配線６６により制御回路２１と接続される。チップセレクト端子ＣＳ1（バー）は、配線６７により、ＣＳ1（バー）入力回路３５ｅと接続され、ＣＳ1（バー）入力回路３５ｅは、配線６８により制御回路２１と接続される。アドレス端子Ａ0は、配線６９により、アドレス入力回路３５ｄと接続され、アドレス入力回路３５ｄは、配線７０によりデコーダ１１と接続される。
【００８４】
図７（Ｂ）は、第２の半導体チップ２００の部分平面図であり、図７（Ａ）のバルク層上に、配線と端子（パッド）が形成されている。図７（Ａ）と異なる箇所を説明する。図７（Ａ）のアドレス端子Ａ17の位置に、アドレス端子Ａ0が配置されている。図７（Ａ）の書込イネーブル端子ＷＥ（バー）の位置に、チップセレクト端子ＣＳ1（バー）が配置されている。チップセレクト端子ＣＳ1（バー）は、配線７１により、ＣＳ1（バー）入力回路３５ｅと接続される。図７（Ａ）のチップセレクト端子ＣＳ1（バー）の位置に、書込イネーブル端子ＷＥ（バー）が配置されている。書込イネーブル端子ＷＥ（バー）は、配線７２により、書込イネーブル端子ＷＥ（バー）入力回路３１ｅと接続される。図７（Ａ）のアドレス端子Ａ0の位置に、アドレス端子Ａ17が配置されている。
【００８５】
複数の第１の端子のそれぞれの端子は、複数の第１のバッファ回路のいずれか１つの回路と、複数の第１の配線の一部によって接続されている。複数の第２の端子のそれぞれの端子は、複数の第２のバッファ回路のいずれか１つの回路と、複数の第２の配線の一部によって接続されている。複数の第１の端子のうち、１つの情報（例えばアドレス信号・入出力データ信号）の少なくとも一部を形成するための複数の信号に対応する偶数個の端子Ｔ3（例えばアドレス端子Ａ0〜Ａ18、ＩＯ1〜16）は、線対称な配列をなしている。複数の第２の端子のうち、１つの情報（例えばアドレス信号・入出力データ信号）の少なくとも一部を形成するための複数の信号に対応する偶数個の端子Ｔ3（例えばアドレス端子Ａ0〜Ａ18、ＩＯ1〜16）は、線対称な配列をなしている。
【００８６】
態様２の作用効果を説明する。態様２によれば、第１の半導体チップ１００、第２の半導体チップ２００のいずれも、不必要な入力回路がない。このため、ＳＲＡＭチップの面積を有効利用することができる。また、第１の半導体チップ１００では、各端子（パッド）を入力回路（入出力回路）の近くに配置できる。このため、第１の半導体チップ１００では、信号遅延を小さくすることができる。
【００８７】
なお、態様２では、第１の半導体チップ１００と第２の半導体チップ２００とでは、異なる機能の信号が入力（または入出力）する端子（例えば、チップセレクト端子ＣＳ1（バー）と書込イネーブル端子ＷＥ（バー））と接続する配線のうち、入力回路・入出力回路と制御回路とを接続する配線のパターンは同じとなる（例えば、第１の半導体チップ１００の配線６８と第２の半導体チップ２００の配線６８）。各端子と対応する入力回路・入出力回路は一つしかないからである。このことは、次に説明する態様３にも言える。
【００８８】
（態様３）
図８（Ａ）及び図８（Ｂ）は、態様３の説明図である。第１又は第２のバッファ回路を除く内部回路（デコーダ１１、制御回路２１等）、第１及び第２のバッファ回路（アドレス入力回路３９ａ，３９ｂ、書込イネーブル端子ＷＥ（バー）入力回路３９ｃ、ＣＳ1（バー）入力回路３９ｄ）は、線対称の基準となる線１上に配置されている。
【００８９】
図８（Ａ）は、第１の半導体チップ１００の部分平面図であり、バルク層上に、配線と端子（パッド）が形成されている。アドレス端子Ａ17は、配線７３により、バッファ回路としてのアドレス入力回路３９ａと接続されている。バッファ回路としてのアドレス入力回路３９ａは、配線８０によりデコーダ１１と接続される。書込イネーブル端子ＷＥ（バー）は、配線７５により、バッファ回路としての書込イネーブル端子ＷＥ（バー）入力回路３９ｃと接続されている。バッファ回路としての書込イネーブル端子ＷＥ（バー）入力回路３９ｃは、配線７６により制御回路２１と接続される。バッファ回路としてのチップセレクト端子ＣＳ1（バー）は、配線７７により、バッファ回路としてのＣＳ1（バー）入力回路３９ｄと接続されている。バッファ回路としてのＣＳ1（バー）入力回路３９ｄは、配線７８により制御回路２１と接続される。アドレス端子Ａ0は、配線７９により、バッファ回路としてのアドレス入力回路３９ｂと接続されている。バッファ回路としてのアドレス入力回路３９ｂは、配線７４によりデコーダ１１と接続される。
【００９０】
図８（Ｂ）は、第２の半導体チップ２００の部分平面図であり、図８（Ａ）のバルク層上に、配線と端子（パッド）が形成されている。図８（Ａ）と異なる箇所を説明する。図８（Ａ）のアドレス端子Ａ17の位置に、アドレス端子Ａ0が配置されている。図８（Ａ）の書込イネーブル端子ＷＥ（バー）の位置に、チップセレクト端子ＣＳ1（バー）が配置されている。チップセレクト端子ＣＳ1（バー）は、配線８１により、バッファ回路としてのＣＳ1（バー）入力回路３９ｄと接続される。図８（Ａ）のチップセレクト端子ＣＳ1（バー）の位置に、書込イネーブル端子ＷＥ（バー）が配置されている。書込イネーブル端子ＷＥ（バー）は、配線８２により、バッファ回路としての書込イネーブル端子ＷＥ（バー）入力回路３９ｃと接続される。図８（Ａ）のアドレス端子Ａ0の位置に、アドレス端子Ａ17が配置されている。
【００９１】
本実施の形態で、複数の第１のバッファ回路は、第１の半導体チップ１００の中央部に一列に（例えば中心線に沿って）配列され、複数の第２のバッファ回路は、第２の半導体チップの中央部２００に一列に（例えば中心線に沿って）配列されている。 態様３の作用効果を説明する。態様３によれば、第１の半導体チップ１００、第２の半導体チップ２００のいずれも、不必要な入力回路がない。このため、ＳＲＡＭチップの面積を有効利用することができる。また、線対称の位置関係にある端子同士において、端子と入力回路・入出力回路との距離を同じくらいにすることができる。
【００９２】
本発明の実施の形態に係る半導体チップ又は半導体装置の製造方法は、上述した第１又は第２の半導体チップ１００，２００を製造するのに必要な工程を含む。第１及び第２の半導体チップ１００，２００、第１及び第２の内部回路を設計上同じ構造となるように同じプロセスで製造することができる。また、第１及び第２のバッファ回路を、設計上同じ構造となるように同じプロセスで製造してもよい。ただし、第１及び第２のバッファ回路のうち、チップセレクト信号が入力される回路は、異なるように製造してもよい。
【００９３】
本発明の実施の形態に係る電子機器として、図９にはノート型パーソナルコンピュータ１０００が示され、図１０には携帯電話２０００が示されている。
【００９４】
（本発明を他の側面から捉えた実施の形態）
本発明の実施の形態に係る半導体装置は、
第１半導体チップと、前記第１半導体チップに対してミラーチップとなる第２半導体チップと、を備え、
前記第１半導体チップおよび前記第２半導体チップは、ともに、能動面に、バルク層と、その上に位置する配線層と、を備え、
前記第１半導体チップの前記バルク層と、前記第２半導体チップの前記バルク層とは、パターンが共通しており、
前記第２半導体チップの前記配線層のパターンを、前記第１半導体チップの前記配線層のパターンと異ならせることにより、前記第２半導体チップをミラーチップにする。
【００９５】
本発明の実施の形態において、ミラーチップとなる第２半導体チップは、第１半導体チップとバルク層のパターンを共通にし、配線層のパターンが異なる。したがって、バルク層のパターンおよび配線層のパターンを変更させて、ミラーチップを作製する場合に比べて、ミラーチップの作製が容易となる。また、本発明によれば、バルク層までが形成された、複数枚のマスターウェハを準備していれば、あるマスターウェハを用いて、第１半導体チップを作製し、別のマスターウェハを用いて、第２半導体チップを作製できる。このため、ミラーチップとなる第２半導体チップの作製に要する時間を短縮できる。
【００９６】
前記第１半導体チップおよび前記第２半導体チップは、ともに、前記能動面に、
前記配線層と接続する一方端子、および、
前記配線層と接続し、かつ前記一方端子と異なる機能の信号が入力する他方端子を有し、
前記一方端子と前記他方端子とは、前記能動面上で線対称となる位置関係にあってもよい。
【００９７】
前記第１半導体チップおよび前記第２半導体チップは、ともに、前記能動面に、複数のＩＯ端子を有し、
前記ＩＯ端子同士は、前記能動面上で線対称となる位置関係にあり、
前記第１半導体チップにおける、前記ＩＯ端子に接続する前記配線層のパターンは、前記第２半導体チップにおける、前記ＩＯ端子に接続する前記配線層のパターンと同じであってもよい。
【００９８】
この態様において、ＩＯ端子同士は、能動面上で線対称となる位置関係にある。これらの端子には同じ機能の信号が入出力するので、ミラーチップである第２半導体チップのＩＯ端子と接続する配線層を、第１半導体チップのＩＯ端子と接続する配線層と同じパターンにすることができる。なお、ＩＯ端子に接続する配線層のパターンとは、ＩＯ端子とＩＯ用入出力回路とを接続する配線層のパターンを意味する。
【００９９】
前記第１半導体チップおよび前記第２半導体チップは、ともに、前記能動面に、複数の他のアドレス端子を有し、
前記他のアドレス端子同士は、前記能動面上で線対称となる位置関係にあり、
前記第１半導体チップにおける、前記他のアドレス端子に接続する前記配線層のパターンは、前記第２半導体チップにおける、前記他のアドレス端子に接続する前記配線層のパターンと同じであってもよい。
【０１００】
この態様において、他のアドレス端子同士は、能動面上で線対称となる位置関係にある。これらの端子には同じ機能の信号が入力するので、第２半導体チップの他のアドレス端子と接続する配線層を、第１半導体チップの他のアドレス端子と接続する配線層と同じパターンにすることができる。なお、他のアドレス端子に接続する配線層のパターンとは、他のアドレス端子と他のアドレス端子用入力回路とを接続する配線層のパターンを意味する。
【０１０１】
前記第１半導体チップおよび前記第２半導体チップは、ともに、前記能動面に、前記一方端子用の入力回路と、前記他方端子用の入力回路と、を含む組を、２組備え、
前記組の一方と、前記組の他方とは、前記能動面上で線対称に位置しており、
前記第１半導体チップでは、前記組の一方において、前記一方端子用の入力回路が使用され、前記組の他方において、前記他方端子用の入力回路が使用され、
前記第２半導体チップでは、前記組の一方において、前記他方端子用の入力回路が使用され、前記組の他方において、前記一方端子用の入力回路が使用されていてもよい。
【０１０２】
この態様によれば、第１半導体チップ、第２半導体チップのいずれも、一方端子を一方端子用の入力回路の近くに配置でき、かつ他方端子を他方端子用の入力回路の近くに配置できる。このため、端子と入力回路との間における信号遅延を小さくすることができる。
【０１０３】
前記第１半導体チップおよび前記第２半導体チップは、ともに、前記能動面に、前記一方端子用の入力回路と、前記他方端子用の入力回路と、を含む組を、１組備え、
前記第１半導体チップにおいて、前記一方端子と前記一方端子用の入力回路との距離および前記他方端子と前記他方端子用の入力回路との距離が比較的近く、
前記第２半導体チップにおいて、前記一方端子と前記一方端子用の入力回路との距離および前記他方端子と前記他方端子用の入力回路との距離が比較的遠くてもよい。
【０１０４】
この態様によれば、第１半導体チップ、第２半導体チップのいずれも、不必要な入力回路がない。このため、第１半導体チップ、第２半導体チップの面積を有効利用することができる。また、この態様によれば、第１半導体チップにおける一方端子（他方端子）から一方端子用の入力回路（他方端子用の入力回路）までの距離を比較的短いので、第１半導体チップにおいて、端子と入力回路との間における信号遅延を小さくすることができる。
【０１０５】
前記一方の半導体チップおよび前記他方の半導体チップは、ともに、前記能動面に、前記一方端子用の入力回路と、前記他方端子用の入力回路と、を含む組を、１組備え、
前記組は、線対称の基準となる線上に位置していてもよい。
【０１０６】
この態様によれば、第１半導体チップ、第２半導体チップのいずれも、不必要な入力回路がない。このため、第１半導体チップ、第２半導体チップの面積を有効利用することができる。また、この態様によれば、第１半導体チップにおける一方端子（他方端子）から一方端子用の入力回路（他方端子用の入力回路）までの距離と、第２半導体チップにおける一方端子（他方端子）から一方端子用の入力回路（他方端子用の入力回路）までの距離と、を同じくらいにすることができる。
【０１０７】
前記第１半導体チップおよび前記第２半導体チップは、半導体メモリを含んでもよい。
【０１０８】
前記第１半導体チップと前記第２半導体チップとは、メモリ容量が同じであり、
前記第１半導体チップは、チップセレクト端子を有し、
前記第２半導体チップは、チップセレクト（バー）端子を有し、
前記第１半導体チップの前記チップセレクト端子と前記第２半導体チップの前記チップセレクト（バー）端子とは、互いにミラー対称に位置していてもよい。
【０１０９】
この態様によれば、例えば、第１半導体チップ、第２半導体チップのメモリ容量が８Ｍビットの場合、１６Ｍビットの半導体装置にすることができる。
【０１１０】
前記第１半導体チップは、前記第２半導体チップとチップサイズが同じであってもよい。
【０１１１】
前記第１半導体チップの前記能動面と反対面が、前記第２半導体チップの前記能動面と反対面上に配置されている。これには、次の態様がある。前記第１半導体チップの前記能動面では、ワイヤボンディングがなされ、前記第２半導体チップの前記能動面では、フェイスダウンボンディングがなされていてもよい。
【０１１２】
前記第１半導体チップの前記能動面は、回路基板の一方の面と対向し、
前記第２半導体チップの前記能動面は、前記回路基板の他方の面と対向していてもよい。
【０１１３】
前記第１半導体チップの前記能動面および前記第２半導体チップの前記能動面では、フェイスダウンボンディングがなされていてもよい。
【０１１４】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１（Ａ）及び図１（Ｂ）は、本実施形態に係る第１及び第２の半導体チップを説明する図である。
【図２】図２は、第１及び第２の端子を対比する図である。
【図３】図３は、第１及び第２の端子を対比する図である。
【図４】図４は、本実施形態に係る半導体装置の断面を模式的に示す図である。
【図５】図５は、本実施形態に係る半導体装置の他の例の断面を模式的に示す図である。
【図６】図６（Ａ）及び図６（Ｂ）は、本実施形態の態様１の説明図である。
【図７】図７（Ａ）及び図７（Ｂ）は、本実施形態の態様２の説明図である。
【図８】図８（Ａ）及び図８（Ｂ）は、本実施形態の態様３の説明図である。
【図９】図９は、本発明の実施の形態に係る電子機器を示す図である。
【図１０】図１０は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１ 線
１１ デコーダ
１３ デコーダ
２１ 制御回路
２３ 制御回路
３１ 入力回路・入出力回路
３１ａ アドレス入力回路
３１ｂ チップセレクト端子ＣＳ1（バー）入力回路
３１ｃ 書込イネーブル端子ＷＥ（バー）入力回路
３１ｄ アドレス入力回路
３１ｅ 書込イネーブル端子ＷＥ（バー）入力回路
３３ 入力回路・入出力回路
３５ 入力回路・入出力回路
３５ａ アドレス入力回路
３５ｂ チップセレクト端子ＣＳ1（バー）入力回路
３５ｃ 書込イネーブル端子ＷＥ（バー）入力回路
３５ｄ アドレス入力回路
３５ｅ チップセレクト端子ＣＳ1（バー）入力回路
３７ 入力回路・入出力回路
３９ａ アドレス入力回路
３９ｂ ＷＥ（バー）入力回路
３９ｃ チップセレクト端子ＣＳ1（バー）入力回路
４１ メモリセルアレイ
４３ メモリセルアレイ
４５ メモリセルアレイ
４７ メモリセルアレイ
５３，５５，５９，６１６５，６７，７１，７２，７５，７７，８１，８２ 配線
１００ ＳＲＡＭチップ
２００ ＳＲＡＭチップ
３００ 回路基板
３１０ アドレス信号用配線
３２０ 書込イネーブル信号用配線
４００ 回路基板
４１０ アドレス信号用配線
４２０ 書込イネーブル信号用配線
４３０ アドレス信号用配線
４４０ 書込イネーブル信号用配線
【発明の属する技術分野】
本発明は、半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器に関する。
【０００２】
【背景技術】
これまでに、スタックドタイプの半導体装置が開発されている。例えば、２つの半導体チップを背中合わせにして貼り付けた構造又は２つの半導体チップを基板の両面に対向させてフェースダウン実装した構造が知られている。この場合、２つの半導体チップのパッドの位置が、面対称の関係にあれば、電気的な接続を採りやすい。そこで、パッドの位置が面対称の関係にある２つのチップ、すなわちミラーチップが使用されることがあった。しかし、従来のミラーチップでは、２つのチップの内部回路も面対称の関係にあった。したがって、２つのチップを、異なるマスクで製造しなければならなかった。
【０００３】
本発明は、この問題点を解決するものであり、その目的は、共通の構造を有していながら端子の配列が面対称の関係にある２つの半導体チップを有する半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器を提供することにある。
【０００４】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、複数の第１の端子と、入力及び出力の少なくとも一方のための複数の第１のバッファ回路と、前記複数の第１の端子と前記複数の第１のバッファ回路とを電気的に接続する複数の第１の配線と、前記複数の第１のバッファ回路と電気的に接続された第１の内部回路と、を有する第１の半導体チップと、
複数の第２の端子と、入力及び出力の少なくとも一方のための複数の第２のバッファ回路と、前記複数の第２の端子と前記複数の第２のバッファ回路とを電気的に接続する複数の第２の配線と、前記複数の第２のバッファ回路と電気的に接続された第２の内部回路と、を有する第２の半導体チップと、
を有し、
前記複数の第１の端子の位置と、前記複数の第２の端子の位置とは、面対称の関係にあり、
前記第１及び第２の内部回路は、少なくとも設計上同一であり、
前記複数の第１の配線の少なくとも一部と、前記複数の第２の配線の少なくとも一部と、は異なるパターンで形成されてなる。
【０００５】
本発明によれば、第１及び第２の配線の少なくとも一部が異なっているが、第１及び第２の内部回路は、少なくとも設計上同一になっている。したがって、共通の構造を有していながら第１及び第２の端子の配列が面対称の関係にある。ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【０００６】
（２）この半導体装置において、
前記複数の第１及び第２の端子は、それぞれ、前記第１又は第２の半導体チップの周縁部に配列されていてもよい。
【０００７】
（３）この半導体装置において、
前記複数の第１の端子は、前記第１の半導体チップにおいて、線対称な配列をなしており、
前記複数の第２の端子は、前記第２の半導体チップにおいて、線対称な配列をなしていてもよい。
【０００８】
（４）この半導体装置において、
前記複数の第１のバッファ回路の全体的構成と、前記複数の第２のバッファ回路の全体的構成とは、チップセレクト信号が入力される回路を除いて、少なくとも設計上同一であってもよい。
【０００９】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００１０】
（５）この半導体装置において、
前記複数の第１の端子の１つである端子Ｔ1は、前記複数の第１のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、
前記複数の第２の端子の１つである端子Ｔ2は、前記複数の第２のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、
前記複数の第１のバッファ回路の前記２つの回路Ｃ1，Ｃ2と、前記複数の第２のバッファ回路の前記２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同一であり、
前記第１又は第２の半導体チップにおいて、前記端子Ｔ1，Ｔ2は、同じ位置にあり、
前記複数の第１の配線の一部によって、前記端子Ｔ1と前記回路Ｃ1とが選択的に接続され、
前記複数の第２の配線の一部によって、前記端子Ｔ2と前記回路Ｃ2とが選択的に接続されていてもよい。
【００１１】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００１２】
（６）この半導体装置において、
前記複数の第１の端子のうち、前記端子Ｔ1に対して線対称の位置にある端子Ｔ1Aは、前記複数の第１のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応し、
前記複数の第２の端子のうち、前記端子Ｔ2に対して線対称の位置にある端子Ｔ2Aは、前記複数の第２のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応し、
前記複数の第１のバッファ回路の前記２つの回路Ｃ1A，Ｃ2Aと、前記複数の第２のバッファ回路の前記２つの回路Ｃ1A，Ｃ2Aとは、少なくとも設計上同一であり、
前記２つの回路Ｃ1A，Ｃ2Aと、前記２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同一であり、
前記複数の第１の配線の一部によって、前記端子Ｔ1Aと前記回路Ｃ2Aとが選択的に接続され、
前記複数の第２の配線の一部によって、前記端子Ｔ2Aと前記回路Ｃ1Aとが選択的に接続されていてもよい。
【００１３】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００１４】
（７）この半導体装置において、
前記複数の第１の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する第１の偶数個の端子のそれぞれは、前記複数の第１のバッファ回路のいずれか１つの回路に接続され、前記第１の偶数個の端子は線対称な配列をなし、
前記複数の第２の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する第２の偶数個の端子のそれぞれは、前記複数の第２のバッファ回路のいずれか１つの回路に接続され、前記第２の偶数個の端子は線対称な配列をなしていてもよい。
【００１５】
（８）この半導体装置において、
前記複数の第１の端子のそれぞれの端子は、前記複数の第１のバッファ回路のいずれか１つの回路と、前記複数の第１の配線の一部によって接続され、
前記複数の第２の端子のそれぞれの端子は、前記複数の第２のバッファ回路のいずれか１つの回路と、前記複数の第２の配線の一部によって接続されていてもよい。
【００１６】
（９）この半導体装置において、
前記複数の第１の端子のうち線対称の位置にある２つの端子ＴA1，ＴB1は、前記複数の第１のバッファ回路のうち線対称の位置にある２つの回路ＣA，ＣBに対応し、
前記複数の第２の端子のうち線対称の位置にある２つの端子ＴA2，ＴB2は、前記複数の第２のバッファ回路のうち線対称の位置にある２つの回路ＣA，ＣBに対応し、
前記複数の第１のバッファ回路の前記２つの回路ＣA，ＣBと、前記複数の第２のバッファ回路の前記２つの回路ＣA，ＣBとは、少なくとも設計上同一であり、
前記端子ＴA1は、前記回路ＣAに接続され、前記端子ＴB1は、前記回路ＣBに接続され、
前記端子ＴA2は、前記回路ＣBに接続され、前記端子ＴB2は、前記回路ＣAに接続されていてもよい。
【００１７】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００１８】
（１０）この半導体装置において、
前記複数の第１の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子は、線対称な配列をなし、
前記複数の第２の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子は、線対称な配列をなしていてもよい。
【００１９】
（１１）この半導体装置において、
前記複数の第１のバッファ回路は、前記第１の半導体チップの中央部に一列に配列され、
前記複数の第２のバッファ回路は、前記第２の半導体チップの中央部に一列に配列されていてもよい。
【００２０】
（１２）この半導体装置において、
前記複数の第１のバッファ回路は、前記第１の半導体チップの中心線に沿って配列され、
前記複数の第２のバッファ回路は、前記第２の半導体チップの中心線に沿って配列されていてもよい。
【００２１】
（１３）この半導体装置において、
前記第１及び第２の内部回路は、それぞれ、メモリセルアレイを含んでもよい。
【００２２】
（１４）この半導体装置において、
前記第１及び第２の半導体チップは、スタックされてなり、
前記複数の第１及び第２の端子のうち、前記第１及び第２の半導体チップのそれぞれにおいて同じ位置にある２つの端子は、電気的に接続されていてもよい。
【００２３】
（１５）本発明に係る半導体チップは、複数の端子と、
入力及び出力の少なくとも一方のための複数のバッファ回路と、
前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、
前記複数のバッファ回路と電気的に接続された内部回路と、
を有し、
前記複数の端子の１つである端子Ｔ1は、前記複数のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、
前記複数の配線の一部によって、前記端子Ｔ1と前記回路Ｃ1とが選択的に接続されてなる。
【００２４】
本発明によれば、端子Ｔ1と、２つの回路Ｃ1，Ｃ2のうちの１つ（回路Ｃ1）とが選択的に接続される。したがって、端子Ｔ1を、２種類の目的に使用することができる。
【００２５】
（１６）この半導体チップにおいて、
前記複数の端子のうち、前記端子Ｔ1に対して線対称の位置にある他の端子Ｔ1Aは、前記複数のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応し、
前記２つの回路Ｃ1A，Ｃ2Aと、前記２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同一であり、
前記複数の配線の一部によって、前記端子Ｔ1Aと前記回路Ｃ2Aとが選択的に接続されていてもよい。
【００２６】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００２７】
（１７）この半導体チップにおいて、
前記複数の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子のそれぞれは、前記複数のバッファ回路のいずれか１つの回路に接続され、前記偶数個の端子は、線対称な配列をなしていてもよい。
【００２８】
（１８）本発明に係る半導体チップは、複数の端子と、
入力及び出力の少なくとも一方のための複数のバッファ回路と、
前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、
前記複数のバッファ回路と電気的に接続された内部回路と、
を有し、
前記複数の端子のそれぞれの端子は、前記複数のバッファ回路のいずれか１つの回路と、前記複数の配線の一部によって接続され、
前記複数のバッファ回路は、前記半導体チップの中央部に一列に配列されてなる。
【００２９】
本発明によれば、複数の端子と、いずれかのバッファ回路とを接続しやすい。
【００３０】
（１９）この半導体チップにおいて、
前記複数のバッファ回路は、前記半導体チップの中心線に沿って配列されていてもよい。
【００３１】
（２０）本発明に係る半導体装置は、スタックされた複数の半導体チップを有する半導体装置であって、
それぞれの前記半導体チップは、上記半導体チップである。
【００３２】
（２１）本発明に係る半導体装置は、スタックされた複数の半導体チップを有する半導体装置であって、
少なくとも１つの前記半導体チップは、上記半導体チップである。
【００３３】
（２２）本発明に係る回路基板には、上記半導体装置が実装されてなる。
【００３４】
（２３）本発明に係る電子機器は、上記半導体装置を有する。
【００３５】
（２４）本発明に係る半導体チップの製造方法は、複数の端子と、入力及び出力の少なくとも一方のための複数のバッファ回路と、前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、前記複数のバッファ回路と電気的に接続された内部回路と、を形成することを含み、
前記複数の端子の１つである端子Ｔ1は、前記複数のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、
前記複数の配線の一部によって、前記端子Ｔ1と前記回路Ｃ1とを選択的に接続する。
【００３６】
本発明によれば、端子Ｔ1と、２つの回路Ｃ1，Ｃ2の一方とを選択的に接続する。したがって、端子Ｔ1を、２種類の目的に使用することができる。
【００３７】
（２５）この半導体チップの製造方法において、
前記複数の端子のうち、前記端子Ｔ1に対して線対称の位置にある他の端子Ｔ1Aは、前記複数のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応し、
前記２つの回路Ｃ1A，Ｃ2Aと、前記２つの回路Ｃ1，Ｃ2とを、少なくとも設計上同一に形成し、
前記複数の配線の一部によって、前記端子Ｔ1Aと前記回路Ｃ2Aとを選択的に接続してもよい。
【００３８】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００３９】
（２６）この半導体チップの製造方法において、
前記複数の端子のうち、１つの情報の少なくとも一部を形成するための複数の信号に対応する偶数個の端子のそれぞれを、前記複数のバッファ回路のいずれか１つの回路に接続し、前記偶数個の端子を、線対称の配列になるように配置してもよい。
【００４０】
（２７）本発明に係る半導体チップの製造方法は、複数の端子と、入力及び出力の少なくとも一方のための複数のバッファ回路と、前記複数の端子と前記複数のバッファ回路とを電気的に接続する複数の配線と、前記複数のバッファ回路と電気的に接続された内部回路と、を形成することを含み、
前記複数の端子のそれぞれの端子を、前記複数のバッファ回路のいずれか１つの回路と、前記複数の配線の一部によって接続し、
前記複数のバッファ回路を、前記半導体チップの中央部に一列に配列する。
【００４１】
本発明によれば、複数の端子と、いずれかのバッファ回路とを接続しやすい。
【００４２】
（２８）この半導体チップの製造方法において、
前記複数のバッファ回路を、前記半導体チップの中心線に沿って配列してもよい。
【００４３】
（２９）本発明に係る半導体装置の製造方法は、複数の第１の端子と、入力及び出力の少なくとも一方のための複数の第１のバッファ回路と、前記複数の第１の端子と前記複数の第１のバッファ回路とを電気的に接続する複数の第１の配線と、前記複数の第１のバッファ回路と電気的に接続された第１の内部回路と、を有する第１の半導体チップを製造し、
複数の第２の端子と、入力及び出力の少なくとも一方のための複数の第２のバッファ回路と、前記複数の第２の端子と前記複数の第２のバッファ回路とを電気的に接続する複数の第２の配線と、前記複数の第２のバッファ回路と電気的に接続された第２の内部回路と、を有する第２の半導体チップを製造すること、
を含み、
前記第１及び第２の内部回路を設計上同じ構造となるように、少なくとも設計上同一のマスクで形成し、
前記複数の第１の端子と、前記複数の第２の端子と、をそれぞれ設計上同じ配列であって線対称に配列されるように、少なくとも設計上同一のマスクで形成し、
前記複数の第１の配線の少なくとも一部と、前記複数の第２の配線の少なくとも一部と、を異なる設計のマスクで形成する。
【００４４】
本発明によれば、第１及び第２の内部回路（あるいは第１及び第２の端子）を、設計上同じ構造となるように同じプロセスで形成するので生産性が向上する。また、複数の第１の端子（複数の第２の端子）を、線対称に配列されるように形成する。したがって、第１及び第２の端子を、同じ配列でありながら、面対称な配列にすることができる。ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００４５】
（３０）この半導体装置の製造方法において、
前記複数の第１のバッファ回路と、前記複数の第２のバッファ回路とを、チップセレクト信号が入力される回路を除いて、設計上同じ構造となるように少なくとも設計上同一のマスクで形成してもよい。
【００４６】
ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。
【００４７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【００４８】
（第１の実施の形態）
以下、本発明の好適な実施形態について、図面を用いて説明する。まず、本実施形態に係る半導体装置の構造の概略を説明し、次に、構造の詳細を説明する。そして、ミラーチップを実現する態様について説明する。
【００４９】
［半導体装置の構造の概略］
図４は、本実施形態に係る半導体装置の断面を模式的に示す図である。半導体装置は、第１の半導体チップ（例えばＳＲＡＭ（static random access memory）チップ）１００、第２の半導体チップ（例えばＳＲＡＭチップ）２００を有する。半導体装置は、回路基板３００を備える。半導体装置は、例えば、携帯電話等の携帯機器に使用される。携帯機器では、小型化およびメモリの容量増大のため、複数のメモリ用チップ（本実施形態では、第１及び第２の半導体チップ１００，２００）をスタックして配置することがある。
【００５０】
第１及び第２の半導体チップ１００，２００は、チップサイズが等しく、ともに、例えば、８メガビットのメモリ容量を有する。第１の半導体チップ１００の能動面１００ａ、第２の半導体チップ２００の能動面２００ａには、それぞれ、メモリセルアレイ等の集積回路が形成されている。また、能動面１００ａ、２００ａの周縁部には、集積回路と接続する多数の第１又は第２の端子（図４では、アドレス端子Ａ18、書込イネーブル端子ＷＥ（バー））が形成されている。なお、（バー）はアクティブロウを意味する。なお、端子はパッドであってもよい。
【００５１】
第１の半導体チップ１００は、能動面１００ａが図中上向きになるように配置され、第２の半導体チップ２００は、能動面２００ａが図中下向きになるように配置されている。そして、能動面１００ａの反対面と能動面２００ａの反対面とを貼り合わせている。これによれば、第１及び第２の半導体チップ１００，２００のサイズが等しくても、第１及び第２の半導体チップ１００，２００の第１及び第２の端子を露出させることができる。
【００５２】
第１の半導体チップ１００はワイヤボンディングにより、第２の半導体チップ２００はフェイスダウンボンディングにより、それぞれ、回路基板３００に電気的に接続されている。回路基板３００の表面には、多数の配線が形成されている（図４では、アドレス信号用配線３１０、書込イネーブル信号用配線３２０があらわれている）。第１の半導体チップ１００のアドレス端子Ａ18、書込イネーブル端子ＷＥ（バー）は、それぞれ、ワイヤ３３０により、アドレス信号用配線３１０、書込イネーブル信号用配線３２０と接続されている。また、第２の半導体チップ２００のアドレス端子Ａ18、書込イネーブル端子ＷＥ（バー）は、それぞれ、金ボール７１０、７２０を介して、アドレス信号用配線３１０、書込イネーブル信号用配線３２０と接続されている。
【００５３】
図４において、第１の半導体チップ１００のアドレス端子Ａ18が、第２の半導体チップ２００のアドレス端子Ａ18の近くに位置し、第１の半導体チップ１００の書込イネーブル端子ＷＥ（バー）が、第２の半導体チップ２００の書込イネーブル端子ＷＥ（バー）の近くに位置する。このように、半導体チップ同士を重ねて配置するとき、同じ機能（例えば、アドレス）の端子同士が近くにあると、外部（例えば、回路基板）との接続に便利である。
【００５４】
これを、図４に示すような能動面の反対面同士を貼り合わせた構造で容易に実現するためには、第１の半導体チップ１００を第２の半導体チップ２００のミラーチップにすることが有効である（第２の半導体チップ２００を第１の半導体チップ１００のミラーチップと言うこともできる）。ミラーチップとは、第１半導体チップに対して、同じ機能の端子（本実施形態では、同じ機能の端子）の配列が左右および／または上下逆になっている第２半導体チップをいう場合がある。
【００５５】
なお、ミラーチップは、図５に示す構造にも用いられる。図５は、本実施形態に係る半導体装置の他の例の断面を模式的に示す図である。第１の半導体チップ１００の能動面１００ａと第２の半導体チップ２００の能動面２００ｂとの間に回路基板４００が配置されている。第１の半導体チップ１００は、回路基板４００の一方の面にフェイスダウンボンディングされている。第２の半導体チップ２００は、回路基板４００の他方の面にフェイスダウンボンディングされている。複数の第１及び第２の端子のうち、第１及び第２の半導体チップ１００，２００のそれぞれにおいて同じ位置にある２つの端子（例えば書込イネーブル端子ＷＥ（バー）、アドレス端子Ａ18等）は、電気的に接続されてなる
回路基板４００の一方の面上には、アドレス信号用配線４１０、書込イネーブル信号用配線４２０が形成されている。回路基板４００の他方の面上には、アドレス信号用配線４３０、書込イネーブル信号用配線４４０が形成されている。アドレス信号用配線４１０とアドレス信号用配線４３０とは、回路基板４００を貫通する接続層４５０により接続されている。書込イネーブル信号用配線４２０と書込イネーブル信号用配線４４０とは、回路基板４００を貫通する接続層４６０により接続されている。
【００５６】
第１の半導体チップ１００のアドレス端子Ａ18、書込イネーブル端子ＷＥ（バー）は、それぞれ、金ボール７３０、７４０を介して、アドレス信号用配線４１０、書込イネーブル信号用配線４２０と接続されている。第２の半導体チップ２００のアドレス端子Ａ18、書込イネーブル端子ＷＥ（バー）は、それぞれ、金ボール７６０、７５０を介して、アドレス信号用配線４３０、書込イネーブル信号用配線４４０と接続されている。
【００５７】
［半導体装置の構造の詳細］
（第１及び第２の半導体チップの構造）
図１（Ａ）は、第１の半導体チップ１００の平面図であり、図１（Ｂ）は、第２の半導体チップ２００の平面図である。第１の半導体チップ１００と第２の半導体チップ２００は、共に、５１２ｋワード×１６ビットの８メガビットのメモリ容量を有する。第１及び第２の半導体チップ１００，２００は、メモリセルアレイ等の内部回路（第１及び第２のバッファ回路を除く）およびそれらの配置は共通しており、第１及び第２の端子の配列が異なっている。
【００５８】
第１の半導体チップ１００には、図中、上から順に、第１及び第２のバッファ回路を除く内部回路として、デコーダ１１、制御回路２１、制御回路２３、デコーダ１３が配置されている。これらは、線対称の基準となる線１上にある。なお、線１は想像線であり、実際にはない。第１の半導体チップ１００の、線１より右側の領域には、図中、上から順に、第１のバッファ回路（入力回路・入出力回路）３１，３３、メモリセルアレイ４１、メモリセルアレイ４３が配置されている。第１の半導体チップ１００の、線１より左側の領域には、図中、上から順に、第１のバッファ回路（入力回路・入出力回路）３５，３７、メモリセルアレイ４５、メモリセルアレイ４７が配置されている。
【００５９】
第１のバッファ回路３１、３３、３５、３７は、各端子に対応する入力セルや入出力セルで構成されている。メモリセルアレイ４１、４３、４５、４７には、それぞれ、２メガビットのＳＲＡＭメモリセルが形成されている。メモリセルアレイ４１、４５は、アッパアバイト（upper byte）であり、メモリセルアレイ４３、４７は、ロウアバイト（lower byte）である。
【００６０】
図１（Ｂ）に示す第２の半導体チップ２００にも、内部回路（機能ブロックで示す）が配置されている。第１及び第２の半導体チップ１００，２００の、内部回路（第１及び第２のバッファ回路３１、３３、３５、３７を除く）は、その構造及び配置において、少なくとも設計上同一になっている。ここで、設計上同一とは、差異が、製造プロセスで生じる誤差の範囲内であることを意味する。このことは、以下の説明でも該当する。複数の第１のバッファ回路の全体的構成と、複数の第２のバッファ回路の全体的構成とは、チップセレクト信号が入力される回路を除いて、少なくとも設計上同一である。
【００６１】
次に、第１及び第２の半導体チップ１００，２００の第１及び第２の端子ついて説明する。図１（Ａ）に示すように、第１の半導体チップ１００の能動面１００ａにおける、図中、上側の縁部には、左から順に、第１の端子として、アドレス端子Ａ5、Ａ6、…、Ａ12が配列されている（詳しくは図２参照）。これらの端子は、２２個ある。端子は外部との接続に用いられる。また、能動面１００ａにおける、図中、下側の縁部には、左から順に、第１の端子として、アドレス端子Ａ4、Ａ3、…、Ａ13が配列されている（詳しくは図３参照）。これらの端子は、２４個ある。
【００６２】
一方、図１（Ｂ）に示す第２の半導体チップ２００は、第１の半導体チップ１００に対して、ミラーチップとなるので、第１の端子（パッド）に対して第２の端子（パッド）の配列が左右逆になっている。つまり、第２の半導体チップ２００の能動面２００ａにおける、図中、上側の縁部には、左から順に、第２の端子として、アドレスＡ12、Ａ11、…、Ａ5が配列されている（詳しくは図２参照）。これらの端子は、２２個ある。また、能動面２００ｂにおける、図中、下側の縁部には、左から順に、第２の端子として、アドレスＡ13、Ａ14、…、Ａ4が配列されている（詳しくは図３参照）。これらの端子は、２４個ある。
【００６３】
（第１及び第２の端子の配列）
ここで、端子の配列について、図２および図３を用いて説明する。図２は、第１の半導体チップ１００の能動面１００ａの上側に配列されている第１の端子と、第２の半導体チップ２００の能動面２００ａの上側に配列されている第２の端子と、を対比する平面図である。また、図３は、第１の半導体チップ１００の能動面１００ａの下側に配列されている第１の端子と、第２の半導体チップ２００の能動面２００ａの下側に配列されている第２の端子と、を対比する平面図である。第１の端子の位置と、第２の端子の位置とは、面対称の関係にある。複数の第１の端子は、第１の半導体チップ１００において、線対称な配列をなしている。複数の第２の端子は、第２の半導体チップ２００において、線対称な配列をなしている。
【００６４】
図２に示すように、第１の半導体チップ１００では、左から順に、アドレス端子Ａ5、Ａ6、Ａ7、出力イネーブル端子ＯＥ（バー）、アッパーバイト端子ＵＢ（バー）、ロウアバイト端子ＬＢ（バー）、入出力端子ＩＯ16、ＩＯ15、ＩＯ14、ＩＯ13、電源端子ＶSS、ＶDD、入出力端子ＩＯ12、ＩＯ11、ＩＯ10、ＩＯ9、アドレス端子Ａ18、Ａ8、Ａ9、Ａ10、Ａ11、Ａ12が配列されている。一方、第２の半導体チップ２００では、端子の配列が左右逆になっている。
【００６５】
図３に示すように、第１の半導体チップ１００では、左から順に、アドレス端子Ａ4、Ａ3、Ａ2、Ａ1、Ａ0、チップセレクト端子ＣＳ1、入出力端子ＩＯ1、ＩＯ2、ＩＯ3、ＩＯ4、チップセレクト端子ＣＳ2、電源端子ＶDD、ＶSS、チップセレクト端子ＣＳ3、入出力端子ＩＯ5、ＩＯ6、ＩＯ7、ＩＯ8、書込イネーブル端子ＷＥ（バー）、アドレス端子Ａ17、Ａ16、Ａ15、Ａ14、Ａ13が配列されている。一方、第２の半導体チップ２００では、端子（パッド）の配列が左右逆になっており、チップセレクト端子ＣＳ3の代わりに、チップセレクト端子ＣＳ3（バー）が配置されている。
【００６６】
次に、各端子（パッド）について簡単に説明する。図２および図３に示すアドレス端子Ａ0〜Ａ18には、アドレス信号が入力する。
【００６７】
図３に示す、チップセレクト端子ＣＳ1（バー）、チップセレクト端子ＣＳ2は、一般的なＳＲＡＭの機能であるチップセレクト信号が入力する。一方、チップセレクト端子ＣＳ3、チップセレクト端子ＣＳ3（バー）は、本実施形態特有の端子（パッド）であり、外部装置からアドレスＡ19の信号が入力する。チップセレクト端子ＣＳ3とＣＳ3（バー）とは論理が逆であるため、アドレスＡ19の信号が０（Ｌ）のときは、第２の半導体チップ２００が選択され、第２の半導体チップ２００が動作する。アドレスＡ19の信号が１（Ｈ）のときは、第１の半導体チップ１００が選択され、第１の半導体チップ１００が動作する。これにより、本実施形態では、１メガワード×１６ビットのＳＲＡＭとして動作する。
【００６８】
図２および図３に示す入出力端子ＩＯ1〜ＩＯ16には、外部装置との間でデータ信号が入出力する。そして、図２に示す、ロウアバイト端子ＬＢ（バー）に入力するロウアバイト（lower byte）信号により、入出力端子ＩＯ1〜ＩＯ8が選択され、ロウアバイト端子ＵＢ（バー）に入力するアッパアバイト（upper byte）信号により、入出力端子ＩＯ9〜ＩＯ16が選択される。
【００６９】
図２に示す、出力イネーブル端子ＯＥ（バー）には出力イネーブル信号が入力する。電源端子ＶSS、ＶDDには、電源が接続される。図３に示す、書込イネーブル端子ＷＥ（バー）には書込イネーブル信号が入力する。
【００７０】
［ミラーチップを実現する態様］
本実施形態では、複数の第１の端子の位置と、複数の第２の端子の位置とは、面対称の関係にあり、第１及び第２の内部回路（第１及び第２のバッファ回路を除く）は、少なくとも設計上同一であり、複数の第１の配線の少なくとも一部と、複数の第２の配線の少なくとも一部と、は異なるパターンで形成されてなる。したがって、全ての内部回路のパターンおよび配線のパターンを変更させて、ミラーチップを作製する場合に比べて、ミラーチップの作製が容易となる。
【００７１】
これを実現する態様として、次の三つがある。なお、配線のマスクおよびビアホールのマスクを変えることにより、配線のパターンは変更することができる。
【００７２】
（態様１）
図６（Ａ）及び図６（Ｂ）は、態様１の説明図である。第１又は第２のバッファ回路を除く第１又は第２の内部回路（デコーダ１１、制御回路２１等）は、例えば、線対称の基準となる線１上に配置されている。線１より右側の領域には、第１又は第２のバッファ回路Ｃ3，Ｃ1A，Ｃ2A（アドレス入力回路３１ａ、ＣＳ1（バー）入力回路３１ｂ、ＷＥ（バー）入力回路３１ｃ）が配置されている。これらの入力回路は、図１に示す入力回路・入出力回路３１に含まれる。また、線１より左側の領域には、第１又は第２のバッファ回路Ｃ3，Ｃ1，Ｃ2（アドレス入力回路３５ａ、ＣＳ1（バー）入力回路３５ｂ、ＷＥ（バー）入力回路３５ｃ）が配置されている。これらの入力回路は、図１に示す入力回路・入出力回路３５に含まれる。
【００７３】
第１の半導体チップ１００の複数の第１の端子の１つである端子Ｔ1は、複数の第１のバッファ回路の２つの回路Ｃ1，Ｃ2に対応する。第２の半導体チップ２００の複数の第２の端子の１つである端子Ｔ2は、複数の第２のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応する。複数の第１のバッファ回路の２つの回路Ｃ1，Ｃ2と、複数の第２のバッファ回路の２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同一である。第１又は第２の半導体チップ１００，２００において、端子Ｔ1，Ｔ2は、同じ位置にある。複数の第１の配線の一部（配線５５）によって、端子Ｔ1と回路Ｃ1とが選択的に接続されている。複数の第２の配線の一部（配線６１）によって、端子Ｔ2と前記回路Ｃ2とが選択的に接続されている。
【００７４】
第１の半導体チップ１００の複数の第１の端子のうち、端子Ｔ1に対して線対称の位置にある端子Ｔ1Aは、複数の第１のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応する。第２の半導体チップ２００の複数の第２の端子のうち、端子Ｔ2に対して線対称の位置にある端子Ｔ2Aは、複数の第２のバッファ回路の２つの回路Ｃ1A，Ｃ2Aに対応する。複数の第１のバッファ回路の２つの回路Ｃ1A，Ｃ2Aと、複数の第２のバッファ回路の２つの回路Ｃ1A，Ｃ2Aとは、少なくとも設計上同一である。２つの回路Ｃ1A，Ｃ2Aと、２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同一である。詳しくは、回路Ｃ1A，Ｃ1が設計上同一であり、回路Ｃ2A，Ｃ2が設計上同一である。複数の第１の配線の一部（配線５３）によって、端子Ｔ1Aと回路Ｃ2Aとが選択的に接続されている。複数の第２の配線の一部（配線５９）によって、端子Ｔ2Aと回路Ｃ1Aとが選択的に接続されている。
【００７５】
図６（Ａ）は、第１の半導体チップ１００の部分平面図であり、バルク層上に、配線と端子（パッド）が形成されている。配線とは、配線層を意味する。配線や端子は、アルミニウム等の金属からなる。以下に出てくる配線や端子も同様である。
【００７６】
アドレス端子Ａ17は、配線５１により、アドレス入力回路３１ａと接続され、アドレス入力回路３１ａは、配線５２によりデコーダ１１と接続される。書込イネーブル端子ＷＥ（バー）は、配線５３により、ＷＥ（バー）入力回路３１ｃと接続され、ＷＥ（バー）入力回路３１ｃは、配線５４により制御回路２１と接続される。チップセレクト端子ＣＳ1（バー）は、配線５５により、ＣＳ1（バー）入力回路３５ｂと接続され、ＣＳ1（バー）入力回路３５ｂは、配線５６により制御回路２１と接続される。アドレス端子Ａ0は、配線５７により、アドレス入力回路３５ａと接続され、アドレス入力回路３５ａは、配線５８によりデコーダ１１と接続される。第１の半導体チップ１００では、ＣＳ1（バー）入力回路３１ｂやＷＥ（バー）入力回路３５ｃは使用されない。
【００７７】
図６（Ｂ）は、第２の半導体チップ２００の部分平面図であり、バルク層上に、配線と端子が形成されている。図６（Ａ）と異なる箇所を説明する。図６（Ａ）のアドレス端子Ａ17の位置に、アドレス端子Ａ0が配置されている。図６（Ａ）の書込イネーブル端子ＷＥ（バー）の位置に、チップセレクト端子ＣＳ1（バー）が配置されている。チップセレクト端子ＣＳ1（バー）は、配線５９により、ＣＳ1（バー）入力回路３１ｂと接続され、ＣＳ1（バー）入力回路３１ｂは、配線６０により制御回路２１と接続される。図６（Ａ）のチップセレクト端子ＣＳ1（バー）の位置に、書込イネーブル端子ＷＥ（バー）が配置されている。書込イネーブル端子ＷＥ（バー）は、配線６１により、ＷＥ（バー）入力回路３５ｃと接続され、ＷＥ（バー）入力回路３５ｃは、配線６２により制御回路２１と接続される。図６（Ａ）のアドレス端子Ａ0の位置に、アドレス端子Ａ17が配置されている。第２の半導体チップ２００では、ＷＥ（バー）入力回路３１ｃや、ＣＳ1（バー）入力回路３５ｂは使用されない。
【００７８】
態様１の効果を説明する前に、効果の説明に用いる用語について説明する。線対称の位置関係にある端子の組み合わせとは、図２および図３に示すように、線１に対して線対称となっている端子同士をいう。第１の半導体チップ１００の下側端子で説明すると、例えば、アドレス端子Ａ4、Ａ13の組み合わせ、チップセレクト端子ＣＳ1（バー）と書込イネーブル端子ＷＥ（バー）の組み合わせをいう。同じ機能の信号とは、例えば、アドレス信号同士、ＩＯ（入出力）信号同士のことを意味する。また、異なる機能の信号とは、例えば、チップセレクト信号と書込イネーブル信号、出力イネーブル信号とアドレス信号、ロウアバイト（lower byte）信号とアドレス信号、アッパアバイト（upper byte）信号とアドレス信号のことを意味する。
【００７９】
態様１の作用効果を説明する。態様１では、線対称の位置関係にある端子の組み合わせのうち、同じ機能の信号が入力（または入出力）する端子の組み合わせ（図６でいえば、アドレス端子Ａ17、Ａ0）には、各端子に対して配置される入力回路（バッファ回路）を一つとしている。同じ機能の信号には、同じ入力回路（バッファ回路）を使用することができるからである。一方、異なる機能の信号の場合は、同じ入力回路（バッファ回路）を使用できない。このため、異なる機能の信号が入力される端子の組み合わせ（図６でいえば、チップセレクト端子ＣＳ1（バー）と書込イネーブル端子ＷＥ（バー））には、各端子に対して配置される入力回路（バッファ回路）を二つとし、いずれかを選択して使用している。このように、態様１によれば、第１の半導体チップ１００、第２の半導体チップ２００のいずれも、各端子を入力回路（入出力回路）の近くに配置できる。このため、態様１によれば、信号遅延を小さくすることができる。
【００８０】
なお、配線（配線層）のパターンが変わるのは、第１の半導体チップ１００と第２の半導体チップ２００とでは、異なる機能の信号が入力（または入出力）する端子（例えば、チップセレクト端子ＣＳ1（バー）と書込イネーブル端子ＷＥ（バー））と接続する配線５３，５５，５９，６１である。同じ機能の信号が入力（または入出力）する端子と接続する配線５１，５７は、パターンが変わらない。例えば、第２の半導体チップ２００の配線５１、５２、５７、５８のパターンは、第１の半導体チップ１００の配線５１、５２、５７、５８のパターンと同じである。また、図示していないが、例えば、第２の半導体チップ２００の入出力端子ＩＯと接続する配線のパターンは、第１の半導体チップ１００の入出力端子ＩＯと接続する配線のパターンと同じである。このことは後で説明する態様２、３でも同様である。
【００８１】
（態様２）
図７（Ａ）及び図７（Ｂ）は、態様２の説明図である。第１又は第２のバッファ回路を除く第１又は第２の内部回路（デコーダ１１、制御回路２１等）は線対称の基準となる線１上に配置されている。線１より右側の領域には、第１又は第２のバッファ回路Ｃ3，ＣB（アドレス入力回路３１ｄ、ＷＥ（バー）入力回路３１ｅ等）が配置されている。これらの入力回路は、図１に示す入力回路・入出力回路３１に含まれる。また、線１より左側の領域には、第１又は第２のバッファ回路Ｃ3，ＣA（アドレス入力回路３５ｄ、ＣＳ1（バー）入力回路３５ｅ等）が配置されている。これらの入力回路は、図１に示す入力回路・入出力回路３５に含まれる。
【００８２】
第１の半導体チップ１００の複数の第１の端子のうち線対称の位置にある２つの端子ＴA1，ＴB1は、複数の第１のバッファ回路のうち線対称の位置にある２つの回路ＣA，ＣBに対応する。第２の半導体チップ２００の複数の第２の端子のうち線対称の位置にある２つの端子ＴA2，ＴB2は、複数の第２のバッファ回路のうち線対称の位置にある２つの回路ＣA，ＣBに対応する。複数の第１のバッファ回路の２つの回路ＣA，ＣBと、複数の第２のバッファ回路の２つの回路ＣA，ＣBとは、少なくとも設計上同一である。端子ＴA1は、回路ＣAに接続され、端子ＴB1は、回路ＣBに接続されている。端子ＴA2は、回路ＣBに接続され、端子ＴB2は、前記回路ＣAに接続されている。
【００８３】
図７（Ａ）は、第１の半導体チップ１００の部分平面図でありバルク層上に、配線と端子が形成されている。アドレス端子Ａ17は、配線６３により、アドレス入力回路３１ｄと接続され、アドレス入力回路３１ｄは、配線６４によりデコーダ１１と接続される。書込イネーブル端子ＷＥ（バー）は、配線６５により、書込イネーブル端子ＷＥ（バー）入力回路３１ｅと接続され、書込イネーブル端子ＷＥ（バー）入力回路３１ｅは、配線６６により制御回路２１と接続される。チップセレクト端子ＣＳ1（バー）は、配線６７により、ＣＳ1（バー）入力回路３５ｅと接続され、ＣＳ1（バー）入力回路３５ｅは、配線６８により制御回路２１と接続される。アドレス端子Ａ0は、配線６９により、アドレス入力回路３５ｄと接続され、アドレス入力回路３５ｄは、配線７０によりデコーダ１１と接続される。
【００８４】
図７（Ｂ）は、第２の半導体チップ２００の部分平面図であり、図７（Ａ）のバルク層上に、配線と端子（パッド）が形成されている。図７（Ａ）と異なる箇所を説明する。図７（Ａ）のアドレス端子Ａ17の位置に、アドレス端子Ａ0が配置されている。図７（Ａ）の書込イネーブル端子ＷＥ（バー）の位置に、チップセレクト端子ＣＳ1（バー）が配置されている。チップセレクト端子ＣＳ1（バー）は、配線７１により、ＣＳ1（バー）入力回路３５ｅと接続される。図７（Ａ）のチップセレクト端子ＣＳ1（バー）の位置に、書込イネーブル端子ＷＥ（バー）が配置されている。書込イネーブル端子ＷＥ（バー）は、配線７２により、書込イネーブル端子ＷＥ（バー）入力回路３１ｅと接続される。図７（Ａ）のアドレス端子Ａ0の位置に、アドレス端子Ａ17が配置されている。
【００８５】
複数の第１の端子のそれぞれの端子は、複数の第１のバッファ回路のいずれか１つの回路と、複数の第１の配線の一部によって接続されている。複数の第２の端子のそれぞれの端子は、複数の第２のバッファ回路のいずれか１つの回路と、複数の第２の配線の一部によって接続されている。複数の第１の端子のうち、１つの情報（例えばアドレス信号・入出力データ信号）の少なくとも一部を形成するための複数の信号に対応する偶数個の端子Ｔ3（例えばアドレス端子Ａ0〜Ａ18、ＩＯ1〜16）は、線対称な配列をなしている。複数の第２の端子のうち、１つの情報（例えばアドレス信号・入出力データ信号）の少なくとも一部を形成するための複数の信号に対応する偶数個の端子Ｔ3（例えばアドレス端子Ａ0〜Ａ18、ＩＯ1〜16）は、線対称な配列をなしている。
【００８６】
態様２の作用効果を説明する。態様２によれば、第１の半導体チップ１００、第２の半導体チップ２００のいずれも、不必要な入力回路がない。このため、ＳＲＡＭチップの面積を有効利用することができる。また、第１の半導体チップ１００では、各端子（パッド）を入力回路（入出力回路）の近くに配置できる。このため、第１の半導体チップ１００では、信号遅延を小さくすることができる。
【００８７】
なお、態様２では、第１の半導体チップ１００と第２の半導体チップ２００とでは、異なる機能の信号が入力（または入出力）する端子（例えば、チップセレクト端子ＣＳ1（バー）と書込イネーブル端子ＷＥ（バー））と接続する配線のうち、入力回路・入出力回路と制御回路とを接続する配線のパターンは同じとなる（例えば、第１の半導体チップ１００の配線６８と第２の半導体チップ２００の配線６８）。各端子と対応する入力回路・入出力回路は一つしかないからである。このことは、次に説明する態様３にも言える。
【００８８】
（態様３）
図８（Ａ）及び図８（Ｂ）は、態様３の説明図である。第１又は第２のバッファ回路を除く内部回路（デコーダ１１、制御回路２１等）、第１及び第２のバッファ回路（アドレス入力回路３９ａ，３９ｂ、書込イネーブル端子ＷＥ（バー）入力回路３９ｃ、ＣＳ1（バー）入力回路３９ｄ）は、線対称の基準となる線１上に配置されている。
【００８９】
図８（Ａ）は、第１の半導体チップ１００の部分平面図であり、バルク層上に、配線と端子（パッド）が形成されている。アドレス端子Ａ17は、配線７３により、バッファ回路としてのアドレス入力回路３９ａと接続されている。バッファ回路としてのアドレス入力回路３９ａは、配線８０によりデコーダ１１と接続される。書込イネーブル端子ＷＥ（バー）は、配線７５により、バッファ回路としての書込イネーブル端子ＷＥ（バー）入力回路３９ｃと接続されている。バッファ回路としての書込イネーブル端子ＷＥ（バー）入力回路３９ｃは、配線７６により制御回路２１と接続される。バッファ回路としてのチップセレクト端子ＣＳ1（バー）は、配線７７により、バッファ回路としてのＣＳ1（バー）入力回路３９ｄと接続されている。バッファ回路としてのＣＳ1（バー）入力回路３９ｄは、配線７８により制御回路２１と接続される。アドレス端子Ａ0は、配線７９により、バッファ回路としてのアドレス入力回路３９ｂと接続されている。バッファ回路としてのアドレス入力回路３９ｂは、配線７４によりデコーダ１１と接続される。
【００９０】
図８（Ｂ）は、第２の半導体チップ２００の部分平面図であり、図８（Ａ）のバルク層上に、配線と端子（パッド）が形成されている。図８（Ａ）と異なる箇所を説明する。図８（Ａ）のアドレス端子Ａ17の位置に、アドレス端子Ａ0が配置されている。図８（Ａ）の書込イネーブル端子ＷＥ（バー）の位置に、チップセレクト端子ＣＳ1（バー）が配置されている。チップセレクト端子ＣＳ1（バー）は、配線８１により、バッファ回路としてのＣＳ1（バー）入力回路３９ｄと接続される。図８（Ａ）のチップセレクト端子ＣＳ1（バー）の位置に、書込イネーブル端子ＷＥ（バー）が配置されている。書込イネーブル端子ＷＥ（バー）は、配線８２により、バッファ回路としての書込イネーブル端子ＷＥ（バー）入力回路３９ｃと接続される。図８（Ａ）のアドレス端子Ａ0の位置に、アドレス端子Ａ17が配置されている。
【００９１】
本実施の形態で、複数の第１のバッファ回路は、第１の半導体チップ１００の中央部に一列に（例えば中心線に沿って）配列され、複数の第２のバッファ回路は、第２の半導体チップの中央部２００に一列に（例えば中心線に沿って）配列されている。 態様３の作用効果を説明する。態様３によれば、第１の半導体チップ１００、第２の半導体チップ２００のいずれも、不必要な入力回路がない。このため、ＳＲＡＭチップの面積を有効利用することができる。また、線対称の位置関係にある端子同士において、端子と入力回路・入出力回路との距離を同じくらいにすることができる。
【００９２】
本発明の実施の形態に係る半導体チップ又は半導体装置の製造方法は、上述した第１又は第２の半導体チップ１００，２００を製造するのに必要な工程を含む。第１及び第２の半導体チップ１００，２００、第１及び第２の内部回路を設計上同じ構造となるように同じプロセスで製造することができる。また、第１及び第２のバッファ回路を、設計上同じ構造となるように同じプロセスで製造してもよい。ただし、第１及び第２のバッファ回路のうち、チップセレクト信号が入力される回路は、異なるように製造してもよい。
【００９３】
本発明の実施の形態に係る電子機器として、図９にはノート型パーソナルコンピュータ１０００が示され、図１０には携帯電話２０００が示されている。
【００９４】
（本発明を他の側面から捉えた実施の形態）
本発明の実施の形態に係る半導体装置は、
第１半導体チップと、前記第１半導体チップに対してミラーチップとなる第２半導体チップと、を備え、
前記第１半導体チップおよび前記第２半導体チップは、ともに、能動面に、バルク層と、その上に位置する配線層と、を備え、
前記第１半導体チップの前記バルク層と、前記第２半導体チップの前記バルク層とは、パターンが共通しており、
前記第２半導体チップの前記配線層のパターンを、前記第１半導体チップの前記配線層のパターンと異ならせることにより、前記第２半導体チップをミラーチップにする。
【００９５】
本発明の実施の形態において、ミラーチップとなる第２半導体チップは、第１半導体チップとバルク層のパターンを共通にし、配線層のパターンが異なる。したがって、バルク層のパターンおよび配線層のパターンを変更させて、ミラーチップを作製する場合に比べて、ミラーチップの作製が容易となる。また、本発明によれば、バルク層までが形成された、複数枚のマスターウェハを準備していれば、あるマスターウェハを用いて、第１半導体チップを作製し、別のマスターウェハを用いて、第２半導体チップを作製できる。このため、ミラーチップとなる第２半導体チップの作製に要する時間を短縮できる。
【００９６】
前記第１半導体チップおよび前記第２半導体チップは、ともに、前記能動面に、
前記配線層と接続する一方端子、および、
前記配線層と接続し、かつ前記一方端子と異なる機能の信号が入力する他方端子を有し、
前記一方端子と前記他方端子とは、前記能動面上で線対称となる位置関係にあってもよい。
【００９７】
前記第１半導体チップおよび前記第２半導体チップは、ともに、前記能動面に、複数のＩＯ端子を有し、
前記ＩＯ端子同士は、前記能動面上で線対称となる位置関係にあり、
前記第１半導体チップにおける、前記ＩＯ端子に接続する前記配線層のパターンは、前記第２半導体チップにおける、前記ＩＯ端子に接続する前記配線層のパターンと同じであってもよい。
【００９８】
この態様において、ＩＯ端子同士は、能動面上で線対称となる位置関係にある。これらの端子には同じ機能の信号が入出力するので、ミラーチップである第２半導体チップのＩＯ端子と接続する配線層を、第１半導体チップのＩＯ端子と接続する配線層と同じパターンにすることができる。なお、ＩＯ端子に接続する配線層のパターンとは、ＩＯ端子とＩＯ用入出力回路とを接続する配線層のパターンを意味する。
【００９９】
前記第１半導体チップおよび前記第２半導体チップは、ともに、前記能動面に、複数の他のアドレス端子を有し、
前記他のアドレス端子同士は、前記能動面上で線対称となる位置関係にあり、
前記第１半導体チップにおける、前記他のアドレス端子に接続する前記配線層のパターンは、前記第２半導体チップにおける、前記他のアドレス端子に接続する前記配線層のパターンと同じであってもよい。
【０１００】
この態様において、他のアドレス端子同士は、能動面上で線対称となる位置関係にある。これらの端子には同じ機能の信号が入力するので、第２半導体チップの他のアドレス端子と接続する配線層を、第１半導体チップの他のアドレス端子と接続する配線層と同じパターンにすることができる。なお、他のアドレス端子に接続する配線層のパターンとは、他のアドレス端子と他のアドレス端子用入力回路とを接続する配線層のパターンを意味する。
【０１０１】
前記第１半導体チップおよび前記第２半導体チップは、ともに、前記能動面に、前記一方端子用の入力回路と、前記他方端子用の入力回路と、を含む組を、２組備え、
前記組の一方と、前記組の他方とは、前記能動面上で線対称に位置しており、
前記第１半導体チップでは、前記組の一方において、前記一方端子用の入力回路が使用され、前記組の他方において、前記他方端子用の入力回路が使用され、
前記第２半導体チップでは、前記組の一方において、前記他方端子用の入力回路が使用され、前記組の他方において、前記一方端子用の入力回路が使用されていてもよい。
【０１０２】
この態様によれば、第１半導体チップ、第２半導体チップのいずれも、一方端子を一方端子用の入力回路の近くに配置でき、かつ他方端子を他方端子用の入力回路の近くに配置できる。このため、端子と入力回路との間における信号遅延を小さくすることができる。
【０１０３】
前記第１半導体チップおよび前記第２半導体チップは、ともに、前記能動面に、前記一方端子用の入力回路と、前記他方端子用の入力回路と、を含む組を、１組備え、
前記第１半導体チップにおいて、前記一方端子と前記一方端子用の入力回路との距離および前記他方端子と前記他方端子用の入力回路との距離が比較的近く、
前記第２半導体チップにおいて、前記一方端子と前記一方端子用の入力回路との距離および前記他方端子と前記他方端子用の入力回路との距離が比較的遠くてもよい。
【０１０４】
この態様によれば、第１半導体チップ、第２半導体チップのいずれも、不必要な入力回路がない。このため、第１半導体チップ、第２半導体チップの面積を有効利用することができる。また、この態様によれば、第１半導体チップにおける一方端子（他方端子）から一方端子用の入力回路（他方端子用の入力回路）までの距離を比較的短いので、第１半導体チップにおいて、端子と入力回路との間における信号遅延を小さくすることができる。
【０１０５】
前記一方の半導体チップおよび前記他方の半導体チップは、ともに、前記能動面に、前記一方端子用の入力回路と、前記他方端子用の入力回路と、を含む組を、１組備え、
前記組は、線対称の基準となる線上に位置していてもよい。
【０１０６】
この態様によれば、第１半導体チップ、第２半導体チップのいずれも、不必要な入力回路がない。このため、第１半導体チップ、第２半導体チップの面積を有効利用することができる。また、この態様によれば、第１半導体チップにおける一方端子（他方端子）から一方端子用の入力回路（他方端子用の入力回路）までの距離と、第２半導体チップにおける一方端子（他方端子）から一方端子用の入力回路（他方端子用の入力回路）までの距離と、を同じくらいにすることができる。
【０１０７】
前記第１半導体チップおよび前記第２半導体チップは、半導体メモリを含んでもよい。
【０１０８】
前記第１半導体チップと前記第２半導体チップとは、メモリ容量が同じであり、
前記第１半導体チップは、チップセレクト端子を有し、
前記第２半導体チップは、チップセレクト（バー）端子を有し、
前記第１半導体チップの前記チップセレクト端子と前記第２半導体チップの前記チップセレクト（バー）端子とは、互いにミラー対称に位置していてもよい。
【０１０９】
この態様によれば、例えば、第１半導体チップ、第２半導体チップのメモリ容量が８Ｍビットの場合、１６Ｍビットの半導体装置にすることができる。
【０１１０】
前記第１半導体チップは、前記第２半導体チップとチップサイズが同じであってもよい。
【０１１１】
前記第１半導体チップの前記能動面と反対面が、前記第２半導体チップの前記能動面と反対面上に配置されている。これには、次の態様がある。前記第１半導体チップの前記能動面では、ワイヤボンディングがなされ、前記第２半導体チップの前記能動面では、フェイスダウンボンディングがなされていてもよい。
【０１１２】
前記第１半導体チップの前記能動面は、回路基板の一方の面と対向し、
前記第２半導体チップの前記能動面は、前記回路基板の他方の面と対向していてもよい。
【０１１３】
前記第１半導体チップの前記能動面および前記第２半導体チップの前記能動面では、フェイスダウンボンディングがなされていてもよい。
【０１１４】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１（Ａ）及び図１（Ｂ）は、本実施形態に係る第１及び第２の半導体チップを説明する図である。
【図２】図２は、第１及び第２の端子を対比する図である。
【図３】図３は、第１及び第２の端子を対比する図である。
【図４】図４は、本実施形態に係る半導体装置の断面を模式的に示す図である。
【図５】図５は、本実施形態に係る半導体装置の他の例の断面を模式的に示す図である。
【図６】図６（Ａ）及び図６（Ｂ）は、本実施形態の態様１の説明図である。
【図７】図７（Ａ）及び図７（Ｂ）は、本実施形態の態様２の説明図である。
【図８】図８（Ａ）及び図８（Ｂ）は、本実施形態の態様３の説明図である。
【図９】図９は、本発明の実施の形態に係る電子機器を示す図である。
【図１０】図１０は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１ 線
１１ デコーダ
１３ デコーダ
２１ 制御回路
２３ 制御回路
３１ 入力回路・入出力回路
３１ａ アドレス入力回路
３１ｂ チップセレクト端子ＣＳ1（バー）入力回路
３１ｃ 書込イネーブル端子ＷＥ（バー）入力回路
３１ｄ アドレス入力回路
３１ｅ 書込イネーブル端子ＷＥ（バー）入力回路
３３ 入力回路・入出力回路
３５ 入力回路・入出力回路
３５ａ アドレス入力回路
３５ｂ チップセレクト端子ＣＳ1（バー）入力回路
３５ｃ 書込イネーブル端子ＷＥ（バー）入力回路
３５ｄ アドレス入力回路
３５ｅ チップセレクト端子ＣＳ1（バー）入力回路
３７ 入力回路・入出力回路
３９ａ アドレス入力回路
３９ｂ ＷＥ（バー）入力回路
３９ｃ チップセレクト端子ＣＳ1（バー）入力回路
４１ メモリセルアレイ
４３ メモリセルアレイ
４５ メモリセルアレイ
４７ メモリセルアレイ
５３，５５，５９，６１６５，６７，７１，７２，７５，７７，８１，８２ 配線
１００ ＳＲＡＭチップ
２００ ＳＲＡＭチップ
３００ 回路基板
３１０ アドレス信号用配線
３２０ 書込イネーブル信号用配線
４００ 回路基板
４１０ アドレス信号用配線
４２０ 書込イネーブル信号用配線
４３０ アドレス信号用配線
４４０ 書込イネーブル信号用配線
Claims (1)
- 複数の第１の端子と、入力及び出力の少なくとも一方のための複数の第１のバッファ回路と、前記複数の第１の端子と前記複数の第１のバッファ回路とを電気的に接続する複数の第１の配線と、前記複数の第１のバッファ回路と電気的に接続された第１の内部回路と、を有する第１の半導体チップと、
複数の第２の端子と、入力及び出力の少なくとも一方のための複数の第２のバッファ回路と、前記複数の第２の端子と前記複数の第２のバッファ回路とを電気的に接続する複数の第２の配線と、前記複数の第２のバッファ回路と電気的に接続された第２の内部回路と、を有する第２の半導体チップと、
を有し、
前記複数の第１の端子の位置と、前記複数の第２の端子の位置とは、面対称の関係にあり、
前記第１及び第２の内部回路は、少なくとも設計上同一であり、
前記複数の第１の配線の少なくとも一部と、前記複数の第２の配線の少なくとも一部と、は異なるパターンで形成され、
前記複数の第１の端子の１つである端子Ｔ1は、前記複数の第１のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、
前記複数の第２の端子の１つである端子Ｔ2は、前記複数の第２のバッファ回路の前記２つの回路Ｃ1，Ｃ2に対応し、
前記複数の第１のバッファ回路の前記２つの回路Ｃ1，Ｃ2と、前記複数の第２のバッファ回路の前記２つの回路Ｃ1，Ｃ2とは、少なくとも設計上同一であり、
前記第１又は第２の半導体チップにおいて、前記端子Ｔ1，Ｔ2は、同じ位置にあり、
前記複数の第１の配線の一部によって、前記端子Ｔ1と前記回路Ｃ1とが選択的に接続され、
前記複数の第２の配線の一部によって、前記端子Ｔ2と前記回路Ｃ2とが選択的に接続されてなる半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001268333A JP3744825B2 (ja) | 2000-09-08 | 2001-09-05 | 半導体装置 |
| US09/948,943 US6617694B2 (en) | 2000-09-08 | 2001-09-07 | Semiconductor chip, semiconductor device, methods of fabricating thereof, circuit board and electronic device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-273030 | 2000-09-08 | ||
| JP2000273030 | 2000-09-08 | ||
| JP2001268333A JP3744825B2 (ja) | 2000-09-08 | 2001-09-05 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005165096A Division JP4264750B2 (ja) | 2000-09-08 | 2005-06-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002190529A JP2002190529A (ja) | 2002-07-05 |
| JP3744825B2 true JP3744825B2 (ja) | 2006-02-15 |
Family
ID=26599532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001268333A Expired - Fee Related JP3744825B2 (ja) | 2000-09-08 | 2001-09-05 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6617694B2 (ja) |
| JP (1) | JP3744825B2 (ja) |
Families Citing this family (151)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5004385B2 (ja) * | 2001-08-03 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 半導体メモリチップとそれを用いた半導体メモリ装置 |
| JP2004296853A (ja) * | 2003-03-27 | 2004-10-21 | Seiko Epson Corp | 半導体チップ、半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP4538830B2 (ja) * | 2004-03-30 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2006156929A (ja) * | 2004-04-19 | 2006-06-15 | Fujitsu Ltd | 半導体集積回路及びその設計方法 |
| US7358616B2 (en) * | 2005-09-14 | 2008-04-15 | Freescale Semiconductor, Inc. | Semiconductor stacked die/wafer configuration and packaging and method thereof |
| US7750482B2 (en) * | 2006-02-09 | 2010-07-06 | Stats Chippac Ltd. | Integrated circuit package system including zero fillet resin |
| DE102006042775B3 (de) * | 2006-09-12 | 2008-03-27 | Qimonda Ag | Schaltungsmodul und Verfahren zur Herstellung eines Schaltungsmoduls |
| JP5161667B2 (ja) * | 2008-06-23 | 2013-03-13 | スパンション エルエルシー | 半導体装置、半導体システム |
| US9577642B2 (en) * | 2009-04-14 | 2017-02-21 | Monolithic 3D Inc. | Method to form a 3D semiconductor device |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| WO2017053329A1 (en) | 2015-09-21 | 2017-03-30 | Monolithic 3D Inc | 3d semiconductor device and structure |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2708191B2 (ja) * | 1988-09-20 | 1998-02-04 | 株式会社日立製作所 | 半導体装置 |
| JP2001053243A (ja) * | 1999-08-06 | 2001-02-23 | Hitachi Ltd | 半導体記憶装置とメモリモジュール |
-
2001
- 2001-09-05 JP JP2001268333A patent/JP3744825B2/ja not_active Expired - Fee Related
- 2001-09-07 US US09/948,943 patent/US6617694B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002190529A (ja) | 2002-07-05 |
| US20020041015A1 (en) | 2002-04-11 |
| US6617694B2 (en) | 2003-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3744825B2 (ja) | 半導体装置 | |
| US7999367B2 (en) | Stacked memory device | |
| TWI299499B (en) | Stacked memory, memory module and memory system | |
| US8319351B2 (en) | Planar multi semiconductor chip package | |
| JP4587676B2 (ja) | チップ積層構成の３次元半導体装置 | |
| US20060237798A1 (en) | Semiconductor chip with fuse unit | |
| US7538431B2 (en) | Semiconductor device | |
| JP5004385B2 (ja) | 半導体メモリチップとそれを用いた半導体メモリ装置 | |
| JPWO2002050898A1 (ja) | 半導体集積回路装置 | |
| US20200402959A1 (en) | Stacked semiconductor package having an interposer | |
| JP4264750B2 (ja) | 半導体装置の製造方法 | |
| US5991185A (en) | Semiconductor memory | |
| JP2007335888A (ja) | 半導体集積回路装置 | |
| US7294936B2 (en) | Semiconductor device | |
| JP4754201B2 (ja) | 半導体装置 | |
| JP2009010397A (ja) | 半導体装置の製造方法 | |
| JP3914649B2 (ja) | 半導体装置 | |
| JP2985479B2 (ja) | 半導体メモリおよび半導体メモリモジュール | |
| JP4111313B2 (ja) | 半導体記憶装置 | |
| JP4123572B2 (ja) | 半導体装置 | |
| JP2005229118A (ja) | マルチ・ローパッド構造を有する半導体装置、及びそれを製造する方法 | |
| KR20030081033A (ko) | 칩 상에서 평면적으로 비사각형의 메모리 뱅크를 갖는반도체 메모리 장치 | |
| JPH01168042A (ja) | 半導体集積回路装置 | |
| CN114497033A (zh) | 三维芯片 | |
| CN117637668A (zh) | 半导体裸片、半导体裸片堆叠以及高带宽存储器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050405 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050606 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051102 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051115 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131202 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |