JP2985479B2 - 半導体メモリおよび半導体メモリモジュール - Google Patents
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Description
【０００１】
【産業上の利用分野】半導体装置のボンディングＰＡＤ
配置に関するものであり、特にＬｅａｄ Ｏｎ Ｃｈｉ
ｐパッケ−ジのボンディングＰＡＤ配置において有効で
ある。
配置に関するものであり、特にＬｅａｄ Ｏｎ Ｃｈｉ
ｐパッケ−ジのボンディングＰＡＤ配置において有効で
ある。
【０００２】
【従来の技術】近年、パッケ−ジのダイアタッチ部のな
いパッケ−ジによるチップ占有面積の拡大がなされてい
る。このため、パッケ−ジの配線をチップの下面で行う
Ｃｈｉｐ Ｏｎ Ｌｅａｄ（以下ＣＯＬパッケ−ジと記
す）やチップの上面で行うＬｅａｄ Ｏｎ Ｃｈｉｐ
（以下ＬＯＣパッケ−ジと記す）等のパッケ−ジが使用
されるようになってきた。これらの構造は他のパッケ−
ジと比較して、大チップを搭載できること、高電流容量
をとれるための高速化に向く、チップのレイアウト設計
が自由になるなどのメリットをもつ。このため、メモリ
の大容量化に伴って、多ビット構成のメモリのニ−ズが
増大し、従来の１６Ｍ×１ビット、４Ｍ×４ビットから
２Ｍ×８ビット、２Ｍ×９ビットさらに１Ｍ×１６ビッ
ト、１Ｍ×１８ビットの半導体集積回路（以下ＬＳＩと
記す）が製品化されるようになってきており、また、入
出力ピン（以下Ｉ／Ｏピンと記す）の増加により、大型
のチップを限られたサイズのパッケ−ジに収納する必要
性があるため、高速化のために、最近、ＬＯＣパッケ−
ジを用いるようになってきた。
いパッケ−ジによるチップ占有面積の拡大がなされてい
る。このため、パッケ−ジの配線をチップの下面で行う
Ｃｈｉｐ Ｏｎ Ｌｅａｄ（以下ＣＯＬパッケ−ジと記
す）やチップの上面で行うＬｅａｄ Ｏｎ Ｃｈｉｐ
（以下ＬＯＣパッケ−ジと記す）等のパッケ−ジが使用
されるようになってきた。これらの構造は他のパッケ−
ジと比較して、大チップを搭載できること、高電流容量
をとれるための高速化に向く、チップのレイアウト設計
が自由になるなどのメリットをもつ。このため、メモリ
の大容量化に伴って、多ビット構成のメモリのニ−ズが
増大し、従来の１６Ｍ×１ビット、４Ｍ×４ビットから
２Ｍ×８ビット、２Ｍ×９ビットさらに１Ｍ×１６ビッ
ト、１Ｍ×１８ビットの半導体集積回路（以下ＬＳＩと
記す）が製品化されるようになってきており、また、入
出力ピン（以下Ｉ／Ｏピンと記す）の増加により、大型
のチップを限られたサイズのパッケ−ジに収納する必要
性があるため、高速化のために、最近、ＬＯＣパッケ−
ジを用いるようになってきた。
【０００３】ＬＯＣパッケ−ジとして、図２（ａ）にＳ
ｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ−Ｌｅａｄｅｄ Ｐａｃ
ｋａｇｅ（以下ＳＯＪと記す）、図２（ｂ）にＳｍａｌ
ｌＯｕｔｌｉｎｅ Ｐａｃｋａｇｅ（以下ＳＯＰと記
す）、図２（ｃ）にＺｉｇｚａｇ ｉｎ−ｌｉｎｅ Ｐ
ａｃｋａｇｅ（以下ＺＩＰと記す）のぞれぞれの要部概
略図を示す。上記ＳＯＪは２方向リ−ドのＪ曲げパッケ
−ジで、リ−ドピッチが５０ｍｉｌのものであり、主と
してＤＲＡＭに使用されている。上記ＳＯＰは、パッケ
−ジ本体から２方向にリ−ドを引き出し、リ−ドをガル
ウィング形状に成形した表面実装形パッケ−ジであり、
リ−ドピッチは５０ｍｉｌが標準である。また、Ｔｈｉ
ｎ ＳＯＰ（以下ＴＳＯＰと記す）はパッケ−ジ本体の
短辺側からリ−ドを引き出して、パッケ−ジ高さが１．
２７ｍｍ以下のものをいい、上記ＳＯＰ，ＴＳＯＰ共に
主としてＳＲＡＭ，ＥＰＲＯＭに使用されている。ＺＩ
Ｐはリ−ドがパッケ−ジ本体から一方向に５０ｍｉｌピ
ッチで引き出され、リ−ドをパッケ−ジ面内で交互に折
り曲げ、ピンピッチを１００ｍｉｌとした構造のパッケ
−ジで主としてＤＲＡＭに使用されている。上記ＳＯ
Ｊ，ＳＯＰ，ＺＩＰ，ＴＳＯＰ等のボ−ドに両面実装す
るＬＯＣパッケ−ジ実装のＬＳＩにおいては、ボ−ド上
の配線を両面で共用するため、２種の左右のピン配置が
入れ替わったパタ−ンの異なるＬＳＩを製作し、ボ−ド
に両面実装している。
ｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ−Ｌｅａｄｅｄ Ｐａｃ
ｋａｇｅ（以下ＳＯＪと記す）、図２（ｂ）にＳｍａｌ
ｌＯｕｔｌｉｎｅ Ｐａｃｋａｇｅ（以下ＳＯＰと記
す）、図２（ｃ）にＺｉｇｚａｇ ｉｎ−ｌｉｎｅ Ｐ
ａｃｋａｇｅ（以下ＺＩＰと記す）のぞれぞれの要部概
略図を示す。上記ＳＯＪは２方向リ−ドのＪ曲げパッケ
−ジで、リ−ドピッチが５０ｍｉｌのものであり、主と
してＤＲＡＭに使用されている。上記ＳＯＰは、パッケ
−ジ本体から２方向にリ−ドを引き出し、リ−ドをガル
ウィング形状に成形した表面実装形パッケ−ジであり、
リ−ドピッチは５０ｍｉｌが標準である。また、Ｔｈｉ
ｎ ＳＯＰ（以下ＴＳＯＰと記す）はパッケ−ジ本体の
短辺側からリ−ドを引き出して、パッケ−ジ高さが１．
２７ｍｍ以下のものをいい、上記ＳＯＰ，ＴＳＯＰ共に
主としてＳＲＡＭ，ＥＰＲＯＭに使用されている。ＺＩ
Ｐはリ−ドがパッケ−ジ本体から一方向に５０ｍｉｌピ
ッチで引き出され、リ−ドをパッケ−ジ面内で交互に折
り曲げ、ピンピッチを１００ｍｉｌとした構造のパッケ
−ジで主としてＤＲＡＭに使用されている。上記ＳＯ
Ｊ，ＳＯＰ，ＺＩＰ，ＴＳＯＰ等のボ−ドに両面実装す
るＬＯＣパッケ−ジ実装のＬＳＩにおいては、ボ−ド上
の配線を両面で共用するため、２種の左右のピン配置が
入れ替わったパタ−ンの異なるＬＳＩを製作し、ボ−ド
に両面実装している。
【０００４】図３（ａ）にボ−ドに両面実装した場合の
４Ｍ×４ビット構成のＬＳＩのパッケ−ジとボ−ドの断
面の要部概略図を示す。パッケ−ジ１内のモ−ルド内に
はＬＳＩチップ２が設置され、上記ＬＳＩチップ２上の
ボンディングＰＡＤにはボンディングワイヤ３により、
リ−ドピン４と接続され、ボ−ド５上の外部のパタ−ン
と接続されている。図３（ｂ）に上記パッケ−ジとして
使用されるリ−ドピン配置、ボンディングワイヤ、ボン
ディングＰＡＤ配置の要部概略図を示す。Ｉ／Ｏピン、
ロウ・アドレス・ストロ−ブ信号ピン（以下ＲＡＳと記
す），カラムアドレスストロ−ブ信号ピン（以下ＣＡＳ
と記す），ライト・イネ−ブル信号ピン（以下ＷＥと記
す），アウトプット・イネ−ブル信号ピン（以下ＯＥと
記す），アドレスピン（Ａ０〜１１）、電源電圧ピン
（以下ＶCCと記す），接地電圧ピン（以下ＶSSと記
す），どの信号とも接続されてないピン（以下ＮＣと記
す）が設けられ、ボンディングワイヤ３によって、ボン
ディングＰＡＤ６に接続され、このことによって、内部
とボ−ド５上の外部パタ−ンとが接続されている。上記
パッケ−ジを両面実装するため、２つのパッケ−ジのう
ち、一方のリ−ドピンの曲げ方向を変えることによっ
て、左右対象のＬＳＩを製作し、両面実装を行ってい
る。
４Ｍ×４ビット構成のＬＳＩのパッケ−ジとボ−ドの断
面の要部概略図を示す。パッケ−ジ１内のモ−ルド内に
はＬＳＩチップ２が設置され、上記ＬＳＩチップ２上の
ボンディングＰＡＤにはボンディングワイヤ３により、
リ−ドピン４と接続され、ボ−ド５上の外部のパタ−ン
と接続されている。図３（ｂ）に上記パッケ−ジとして
使用されるリ−ドピン配置、ボンディングワイヤ、ボン
ディングＰＡＤ配置の要部概略図を示す。Ｉ／Ｏピン、
ロウ・アドレス・ストロ−ブ信号ピン（以下ＲＡＳと記
す），カラムアドレスストロ−ブ信号ピン（以下ＣＡＳ
と記す），ライト・イネ−ブル信号ピン（以下ＷＥと記
す），アウトプット・イネ−ブル信号ピン（以下ＯＥと
記す），アドレスピン（Ａ０〜１１）、電源電圧ピン
（以下ＶCCと記す），接地電圧ピン（以下ＶSSと記
す），どの信号とも接続されてないピン（以下ＮＣと記
す）が設けられ、ボンディングワイヤ３によって、ボン
ディングＰＡＤ６に接続され、このことによって、内部
とボ−ド５上の外部パタ−ンとが接続されている。上記
パッケ−ジを両面実装するため、２つのパッケ−ジのう
ち、一方のリ−ドピンの曲げ方向を変えることによっ
て、左右対象のＬＳＩを製作し、両面実装を行ってい
る。
【０００５】図４（ａ）に従来の左右対称なピン配置を
持つＬＯＣパッケ−ジの要部断面図を示す。パッケ−ジ
１のモ−ルド内にＬＳＩチップ２が配置され、ＶSS内部
のリ−ド７が配置され、外部と接続するため、ボンディ
ングＰＡＤ６はボンディングワイヤ３によってリ−ドピ
ン４と接続され、外部パタ−ンに接続されるようになっ
ている。図４（ｂ）に４Ｍ×４ビット、（ｃ）に１Ｍ×
１６ビットの上記ＬＯＣパッケ−ジに実装されたＬＳＩ
チップのリ−ドピン配置、ボンディングワイヤ、ボンデ
ィングＰＡＤ配置の要部概略図を示す。ＬＯＣパッケ−
ジを使用するＬＳＩにおいては、ボ−ド上の配線を両面
で共用するため、左右のピン配置が入れ替わった上記２
種のＬＳＩをボ−ドをはさみ、パッケ−ジを実装するこ
とによって、ボ−ド上で上下のピンの配置が一致するよ
うにしている。しかし、パッケ−ジの上下のモ−ルド厚
が大きく異なってくるため、パッケ−ジの曲げ方向を逆
にすると、応力が加わって、パッケ−ジクラックが発生
する等の問題があり、特にＴＳＯＰなど薄型のパッケ−
ジでは問題となっている。またＬＯＣパッケ−ジを用い
て、ボンディングの方向を左右切り換えることにより、
２種のＬＳＩを製作する際には、ボンディングＰＡＤを
複数列に配列すると、ボンディングワイヤを交差させて
ボンディングしなければならないため、上記ボンディン
グワイヤがショ−トする可能性があるためボンディング
ワイヤの交差は不可能である。このため、ボンディング
ＰＡＤをチップ中央に縦に一列に並べることが必要であ
り、このことによって、左右どちら側からもボンディン
グできるようにすることができるため、ボンディングの
方向を切り換えることによって、２種のＬＳＩを製作す
ることができる。しかし、この方法では、（ｃ）の１Ｍ
×１６ビットの要部概略図に示すように多ビット構成に
なることによって、Ｉ／Ｏピンが増加し、ボンディング
ＰＡＤ数も増大し、上記ボンディングＰＡＤを縦一列に
しか並べられないために、ボンディングＰＡＤが制約と
なってチップのサイズを小さくすることができないとい
う問題点がある。
持つＬＯＣパッケ−ジの要部断面図を示す。パッケ−ジ
１のモ−ルド内にＬＳＩチップ２が配置され、ＶSS内部
のリ−ド７が配置され、外部と接続するため、ボンディ
ングＰＡＤ６はボンディングワイヤ３によってリ−ドピ
ン４と接続され、外部パタ−ンに接続されるようになっ
ている。図４（ｂ）に４Ｍ×４ビット、（ｃ）に１Ｍ×
１６ビットの上記ＬＯＣパッケ−ジに実装されたＬＳＩ
チップのリ−ドピン配置、ボンディングワイヤ、ボンデ
ィングＰＡＤ配置の要部概略図を示す。ＬＯＣパッケ−
ジを使用するＬＳＩにおいては、ボ−ド上の配線を両面
で共用するため、左右のピン配置が入れ替わった上記２
種のＬＳＩをボ−ドをはさみ、パッケ−ジを実装するこ
とによって、ボ−ド上で上下のピンの配置が一致するよ
うにしている。しかし、パッケ−ジの上下のモ−ルド厚
が大きく異なってくるため、パッケ−ジの曲げ方向を逆
にすると、応力が加わって、パッケ−ジクラックが発生
する等の問題があり、特にＴＳＯＰなど薄型のパッケ−
ジでは問題となっている。またＬＯＣパッケ−ジを用い
て、ボンディングの方向を左右切り換えることにより、
２種のＬＳＩを製作する際には、ボンディングＰＡＤを
複数列に配列すると、ボンディングワイヤを交差させて
ボンディングしなければならないため、上記ボンディン
グワイヤがショ−トする可能性があるためボンディング
ワイヤの交差は不可能である。このため、ボンディング
ＰＡＤをチップ中央に縦に一列に並べることが必要であ
り、このことによって、左右どちら側からもボンディン
グできるようにすることができるため、ボンディングの
方向を切り換えることによって、２種のＬＳＩを製作す
ることができる。しかし、この方法では、（ｃ）の１Ｍ
×１６ビットの要部概略図に示すように多ビット構成に
なることによって、Ｉ／Ｏピンが増加し、ボンディング
ＰＡＤ数も増大し、上記ボンディングＰＡＤを縦一列に
しか並べられないために、ボンディングＰＡＤが制約と
なってチップのサイズを小さくすることができないとい
う問題点がある。
【０００６】
【発明が解決しようとする課題】従来、LOCパッケージ
を用いて、リード曲げによって、左右のピン配置が入れ
替わった２種のLSIを製造する際、応力が加わり、パッ
ケージクラックが発生するという問題がある。また、左
右どちら側からもボンディングできるようにするために
ボンディングの方向を切り換えるという方法をとること
によって、多ビット構成のLSIのボンディングPADをチッ
プ中央に縦に一列に並べ、ボンディングの方向を切り換
えなければならないため、チップのサイズを小さくする
ことができないという問題点がある。よって、本発明
は、上記問題点を解決するため、ボード上に両面実装す
る半導体メモリ（メモリLSI）をLOCパッケージを用い
て、リードの曲げ方向と同じにすることによって、パッ
ケージクラックを防止し高信頼度に、またボンディング
PADを複数列にすることによって、小さなチップで実装
し、多ビットLSIに対応できるようにする事を目的とす
る。尚、特開平３−２１４６６９、特開平３−２５０６
５４、特開平５−１１４６２２には、ボンディングパッ
ドを二列に配置したLOCパッケージについて記載されて
いるが、両面実装のパッケージでリードの曲げ方向を同
じにするための工夫については記載されていない。
を用いて、リード曲げによって、左右のピン配置が入れ
替わった２種のLSIを製造する際、応力が加わり、パッ
ケージクラックが発生するという問題がある。また、左
右どちら側からもボンディングできるようにするために
ボンディングの方向を切り換えるという方法をとること
によって、多ビット構成のLSIのボンディングPADをチッ
プ中央に縦に一列に並べ、ボンディングの方向を切り換
えなければならないため、チップのサイズを小さくする
ことができないという問題点がある。よって、本発明
は、上記問題点を解決するため、ボード上に両面実装す
る半導体メモリ（メモリLSI）をLOCパッケージを用い
て、リードの曲げ方向と同じにすることによって、パッ
ケージクラックを防止し高信頼度に、またボンディング
PADを複数列にすることによって、小さなチップで実装
し、多ビットLSIに対応できるようにする事を目的とす
る。尚、特開平３−２１４６６９、特開平３−２５０６
５４、特開平５−１１４６２２には、ボンディングパッ
ドを二列に配置したLOCパッケージについて記載されて
いるが、両面実装のパッケージでリードの曲げ方向を同
じにするための工夫については記載されていない。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに、ＬＯＣパッケ−ジを用いるメモリＬＳＩに関し
て、各々のピンを入れ替えても機能の変わらないボンデ
ィングＰＡＤにおいては、上記ボンディングＰＡＤを２
列に配置することによって、左右対称なピン配置のＬＳ
Ｉのボンディング方向を変える。あるいは、ボンディン
グマスタ、配線マスク、ヒュ−ズ切り変え等マスタによ
って、２列に配置した２つのボンディングＰＡＤのＬＳ
Ｉ内部への結線をつなぎかえる。
めに、ＬＯＣパッケ−ジを用いるメモリＬＳＩに関し
て、各々のピンを入れ替えても機能の変わらないボンデ
ィングＰＡＤにおいては、上記ボンディングＰＡＤを２
列に配置することによって、左右対称なピン配置のＬＳ
Ｉのボンディング方向を変える。あるいは、ボンディン
グマスタ、配線マスク、ヒュ−ズ切り変え等マスタによ
って、２列に配置した２つのボンディングＰＡＤのＬＳ
Ｉ内部への結線をつなぎかえる。
【０００８】
【作用】上記問題点を解決するために、ＬＯＣパッケ−
ジを用いるメモリＬＳＩに関して、各々のピンを入れ替
えても機能の変わらないボンディングＰＡＤにおいて
は、上記ボンディングＰＡＤを２列にすることによっ
て、小さなチップで実装することが可能となる。あるい
は、ボンディングＰＡＤによってＶSSとの電気的接続を
切り替えることにより、両面実装可能な同一ピン配置を
もつＬＳＩを製作することが可能となる。また、多ビッ
ト出力のメモリの２つのＩ／Ｏを相互に入れ替えること
によってメモリは動作上支障が発生しないので、メモリ
ＬＳＩのアドレスピンはリフレッシュアドレス及びそれ
以外のうちの２つのピンを入れ替えても動作させること
ができる。また、この入替え可能なピン同志をチップ上
に２列に、他のピンは１列に並べ、ボンディングの方向
を入れ替えることによって、同一チップでピン配置が対
称な２種のＬＳＩを作ることができる。
ジを用いるメモリＬＳＩに関して、各々のピンを入れ替
えても機能の変わらないボンディングＰＡＤにおいて
は、上記ボンディングＰＡＤを２列にすることによっ
て、小さなチップで実装することが可能となる。あるい
は、ボンディングＰＡＤによってＶSSとの電気的接続を
切り替えることにより、両面実装可能な同一ピン配置を
もつＬＳＩを製作することが可能となる。また、多ビッ
ト出力のメモリの２つのＩ／Ｏを相互に入れ替えること
によってメモリは動作上支障が発生しないので、メモリ
ＬＳＩのアドレスピンはリフレッシュアドレス及びそれ
以外のうちの２つのピンを入れ替えても動作させること
ができる。また、この入替え可能なピン同志をチップ上
に２列に、他のピンは１列に並べ、ボンディングの方向
を入れ替えることによって、同一チップでピン配置が対
称な２種のＬＳＩを作ることができる。
【０００９】
【実施例】（実施例１）図１に同一チップでピン配置が
対称な２種の１Ｍ×１６ビット構成のＬＳＩのチップ上
でのピン配置を示す。この場合、ＶSS，ＶCC，ＲＡＳ，
ＣＡＳ，ＷＥ，ＯＥ等の外部入力信号ピンなど入れ替え
ることができないピンと接続したボンディングＰＡＤは
チップの中央に配置し、左右どちら側からでもボンディ
ングできるようにしている。また、１６ヶあるＩ／Ｏピ
ンは２列に並べられている。このとき、上記ＬＳＩのチ
ップ上のピン配置において、Ｙ軸に対して、鏡面対称な
ピン配置のＬＳＩとして考えた場合に、２列に並んだ上
記Ｉ／Ｏ同志が入れ替わることになるが、上記Ｉ／Ｏが
入れ替わると、書き込む際のチップ上のメモリセルの位
置も入れ替わることになるが、読みだしの際にも入れ替
わったメモリセルから読みだすことになるため、ＬＳＩ
の外部からみると正常に動作していることになる。ま
た、アドレスピンについても同様であり、アドレスの接
続が入れ替わると、やはり書き込むメモリセルの位置も
入れ替わることになるが、読みだす際のメモリセルも入
れ替わるため正常に動作する。しかし、ＤＲＡＭにおけ
るリフレッシュアドレスか否か、多ビット構成時にＹア
ドレスが他アドレスと同時にとりこまれるか否かなどア
ドレスは任意に入れられない場合がある。また、リフレ
ッシュアドレスはＲＡＳアドレスをとりこむことによ
り、ＲＡＳ ＯＮＬＹ リフレッシュモ−ドでリフレッ
シュするメモリセルを選択するアドレスであり、そうで
ないアドレスを入れ替えると、重複したアドレスのメモ
リセルをリフレッシュしたり、リフレッシュされないメ
モリセルが生じたりするため外部仕様として規定されて
おり、リフレッシュアドレスを入れ替えることはできな
い。本実施例では１Ｍ×１６ビット構成としているた
め、Ａ０〜Ａ１１の全てのアドレスをリフレッシュアド
レスとしているが、Ａ８〜Ａ１１をＸアドレスのみと
し、Ｙアドレスは使われていない。そして、Ｙアドレス
が上記アドレスのグル−プの内部及び他のアドレスのグ
ル−プ内であれば、アドレスの入替えはできない。
対称な２種の１Ｍ×１６ビット構成のＬＳＩのチップ上
でのピン配置を示す。この場合、ＶSS，ＶCC，ＲＡＳ，
ＣＡＳ，ＷＥ，ＯＥ等の外部入力信号ピンなど入れ替え
ることができないピンと接続したボンディングＰＡＤは
チップの中央に配置し、左右どちら側からでもボンディ
ングできるようにしている。また、１６ヶあるＩ／Ｏピ
ンは２列に並べられている。このとき、上記ＬＳＩのチ
ップ上のピン配置において、Ｙ軸に対して、鏡面対称な
ピン配置のＬＳＩとして考えた場合に、２列に並んだ上
記Ｉ／Ｏ同志が入れ替わることになるが、上記Ｉ／Ｏが
入れ替わると、書き込む際のチップ上のメモリセルの位
置も入れ替わることになるが、読みだしの際にも入れ替
わったメモリセルから読みだすことになるため、ＬＳＩ
の外部からみると正常に動作していることになる。ま
た、アドレスピンについても同様であり、アドレスの接
続が入れ替わると、やはり書き込むメモリセルの位置も
入れ替わることになるが、読みだす際のメモリセルも入
れ替わるため正常に動作する。しかし、ＤＲＡＭにおけ
るリフレッシュアドレスか否か、多ビット構成時にＹア
ドレスが他アドレスと同時にとりこまれるか否かなどア
ドレスは任意に入れられない場合がある。また、リフレ
ッシュアドレスはＲＡＳアドレスをとりこむことによ
り、ＲＡＳ ＯＮＬＹ リフレッシュモ−ドでリフレッ
シュするメモリセルを選択するアドレスであり、そうで
ないアドレスを入れ替えると、重複したアドレスのメモ
リセルをリフレッシュしたり、リフレッシュされないメ
モリセルが生じたりするため外部仕様として規定されて
おり、リフレッシュアドレスを入れ替えることはできな
い。本実施例では１Ｍ×１６ビット構成としているた
め、Ａ０〜Ａ１１の全てのアドレスをリフレッシュアド
レスとしているが、Ａ８〜Ａ１１をＸアドレスのみと
し、Ｙアドレスは使われていない。そして、Ｙアドレス
が上記アドレスのグル−プの内部及び他のアドレスのグ
ル−プ内であれば、アドレスの入替えはできない。
【００１０】本実施例では、Ａ１〜Ａ７のみ２列に並べ
ているが、Ａ８〜Ａ１１のピンも２列に並べることは可
能であり、また、１Ｍ×１６ビット構成でなくても、多
ビット構成のＬＳＩにおいてもこのことは可能であ
る。。
ているが、Ａ８〜Ａ１１のピンも２列に並べることは可
能であり、また、１Ｍ×１６ビット構成でなくても、多
ビット構成のＬＳＩにおいてもこのことは可能であ
る。。
【００１１】また、各種テストモ−ドなどで、アドレス
ピンにアドレス入力以外の機能をもたせた場合には、本
実施例では、入れ替えができないのでボンディングＰＡ
Ｄを１列に並べる必要がある。
ピンにアドレス入力以外の機能をもたせた場合には、本
実施例では、入れ替えができないのでボンディングＰＡ
Ｄを１列に並べる必要がある。
【００１２】（実施例２）図５（ａ）に同一チップでピ
ン配置が対称なボンディングマスタを設けた２種のＬＳ
Ｉのチップ上でのピン配置の要部概略図を示す。ここで
ボンディングマスタとは、外部入力信号、アドレス信号
などの信号ピンをチップ上に２列に並べて、同一のピン
配置をもつ２種のＬＳＩを、１Ｍ×１ビット、１Ｍ×４
ビット等の動作モ−ドに切り替えるためのボンディング
ＰＡＤのことをいう。本実施例では、上記ボンディング
ＰＡＤに内部回路を切り換えるため、特に制限されない
が、ＶSSをボンディングするか何もボンディングしない
かによって２列に並んだ２つのボンディングＰＡＤ同志
の周辺回路への結線を入れ替えることによって２種のＬ
ＳＩを製作している。また、ＣＡＳ１は上記ＣＡＳ１周
辺に設けられたリ−ドピンの信号を制御するＣＡＳであ
り、ＣＡＳ２も同様に上記ＣＡＳ２周辺に設けられたリ
−ドピンの信号を制御するＣＡＳである。図５（ｂ）に
ボンディングマスタによる回路の入替え回路の要部概略
図を示す。ここでは、ＣＡＳ１，ＣＡＳ２からＡ３，Ａ
４、ＶSSまでのリ−ドピン配置を例にとっているが、ボ
ンディングマスタ８によって、スイッチ９の切り換えを
可能とし、２種のＬＳＩを製作することができる。実施
例２と実施例１とを比較すると実施例１においては、２
列に並べられるアドレスピンでの制約は回避できない。
一方、実施例２においては、上記外部入力信号、ボンデ
ィングＰＡＤも２列にならべることができ、アドレスピ
ンにおけるリフレッシュアドレスなどの制限は回避する
ことができる。また、外部入力信号、アドレスなど異な
る信号同志でも２列に並べることができる。特に制限さ
れないが、Ｉ／Ｏピンは出力回路を低インピ−ダンスに
するため、ボンディングマスタは用いずに、Ｉ／Ｏピン
同志を２列に並べている。また電源ピンについてもボン
ディングマスタによる切り替えが難しいため、左右どち
らからでもボンディングできるようにしている。本実施
例はボンディングマスタで説明したが、図５（ｃ）に示
すようにヒュ−ズ１０による切り替え、配線層のマスク
による切り替えなど他の切り替え手段でも可能である。
ン配置が対称なボンディングマスタを設けた２種のＬＳ
Ｉのチップ上でのピン配置の要部概略図を示す。ここで
ボンディングマスタとは、外部入力信号、アドレス信号
などの信号ピンをチップ上に２列に並べて、同一のピン
配置をもつ２種のＬＳＩを、１Ｍ×１ビット、１Ｍ×４
ビット等の動作モ−ドに切り替えるためのボンディング
ＰＡＤのことをいう。本実施例では、上記ボンディング
ＰＡＤに内部回路を切り換えるため、特に制限されない
が、ＶSSをボンディングするか何もボンディングしない
かによって２列に並んだ２つのボンディングＰＡＤ同志
の周辺回路への結線を入れ替えることによって２種のＬ
ＳＩを製作している。また、ＣＡＳ１は上記ＣＡＳ１周
辺に設けられたリ−ドピンの信号を制御するＣＡＳであ
り、ＣＡＳ２も同様に上記ＣＡＳ２周辺に設けられたリ
−ドピンの信号を制御するＣＡＳである。図５（ｂ）に
ボンディングマスタによる回路の入替え回路の要部概略
図を示す。ここでは、ＣＡＳ１，ＣＡＳ２からＡ３，Ａ
４、ＶSSまでのリ−ドピン配置を例にとっているが、ボ
ンディングマスタ８によって、スイッチ９の切り換えを
可能とし、２種のＬＳＩを製作することができる。実施
例２と実施例１とを比較すると実施例１においては、２
列に並べられるアドレスピンでの制約は回避できない。
一方、実施例２においては、上記外部入力信号、ボンデ
ィングＰＡＤも２列にならべることができ、アドレスピ
ンにおけるリフレッシュアドレスなどの制限は回避する
ことができる。また、外部入力信号、アドレスなど異な
る信号同志でも２列に並べることができる。特に制限さ
れないが、Ｉ／Ｏピンは出力回路を低インピ−ダンスに
するため、ボンディングマスタは用いずに、Ｉ／Ｏピン
同志を２列に並べている。また電源ピンについてもボン
ディングマスタによる切り替えが難しいため、左右どち
らからでもボンディングできるようにしている。本実施
例はボンディングマスタで説明したが、図５（ｃ）に示
すようにヒュ−ズ１０による切り替え、配線層のマスク
による切り替えなど他の切り替え手段でも可能である。
【００１３】（実施例３）図６にチップ上の２列のボン
ディングＰＡＤの間にメモリアレイと上記メモリ周辺回
路をもち、ボンディングマスタによってＶSSとの結線を
切り換えることによって、両面実装可能な同一ピン配置
の２種のＬＳＩを製作することを可能とするＬＳＩのピ
ン配置の要部概略図を示す。２列のボンディングＰＡＤ
６の間にメモリアレイとメモリアレイの周辺回路１１が
チップ縦方向に２列に配置されており、実施例２と同様
にボンディングマスタ８が設けられ、ＶSSをボンディン
グするか否かによって２種のＬＳＩを製作することがで
きる。このように２列に並んだボンディングＰＡＤ６の
列の間にメモリアレイとメモリ周辺回路１１などが配置
されることによって、２つの列の間隔が離れていても実
施例１と同様にボンディングマスタを切り換えることが
でき、ピン配置、機能が同一な２種のＬＳＩを製作する
ことができる。
ディングＰＡＤの間にメモリアレイと上記メモリ周辺回
路をもち、ボンディングマスタによってＶSSとの結線を
切り換えることによって、両面実装可能な同一ピン配置
の２種のＬＳＩを製作することを可能とするＬＳＩのピ
ン配置の要部概略図を示す。２列のボンディングＰＡＤ
６の間にメモリアレイとメモリアレイの周辺回路１１が
チップ縦方向に２列に配置されており、実施例２と同様
にボンディングマスタ８が設けられ、ＶSSをボンディン
グするか否かによって２種のＬＳＩを製作することがで
きる。このように２列に並んだボンディングＰＡＤ６の
列の間にメモリアレイとメモリ周辺回路１１などが配置
されることによって、２つの列の間隔が離れていても実
施例１と同様にボンディングマスタを切り換えることが
でき、ピン配置、機能が同一な２種のＬＳＩを製作する
ことができる。
【００１４】（実施例４）図７に１つのピンで複数列の
ボンディングを可能とし、ボンディングマスタによっ
て、ＶSSとの結線を切り換えることによって、ピン配置
の同一な２種のＬＳＩを製作することが可能なＬＳＩの
チップ上でのピン配置の要部概略図を示す。ピンに複数
のボンディングを行なう場合には、ボンディングＰＡＤ
の列を２列以上にすることも可能である。本実施例で
は、２つのＬＳＩチップを横に２つ並べた構成である
が、アドレス、外部入力信号回路などを２組設けること
により、チップ内での信号伝達距離の低減を図り、高速
動作をねらったものである。また、Ｉ／Ｏピン以外を一
部含む信号ピンのリ−ドピンとＶSS内部リ−ド７が交差
するため、２層のパッケ−ジを用いている。
ボンディングを可能とし、ボンディングマスタによっ
て、ＶSSとの結線を切り換えることによって、ピン配置
の同一な２種のＬＳＩを製作することが可能なＬＳＩの
チップ上でのピン配置の要部概略図を示す。ピンに複数
のボンディングを行なう場合には、ボンディングＰＡＤ
の列を２列以上にすることも可能である。本実施例で
は、２つのＬＳＩチップを横に２つ並べた構成である
が、アドレス、外部入力信号回路などを２組設けること
により、チップ内での信号伝達距離の低減を図り、高速
動作をねらったものである。また、Ｉ／Ｏピン以外を一
部含む信号ピンのリ−ドピンとＶSS内部リ−ド７が交差
するため、２層のパッケ−ジを用いている。
【００１５】（実施例５）図８に２つ以上のチップを向
かいあわせの背中合せに１つのパッケ−ジに実装した断
面の要部概略図を示す。（ａ）は従来の例であり、
（ｂ）は本発明による例である。パッケ−ジ１のモ−ル
ド内にＬＳＩチップ２が実装され、ＬＳＩチップ２上に
はＶSS内部リ−ド７が配置され、外部と接続するために
ボンディングＰＡＤ６によって、ボンディングワイヤ３
とリ−ドピン４が接続され、２種の左右対称なピン配置
をもつを１つのパッケ−ジに実装している。上記ＬＳＩ
は信号制御によるＩ／Ｏピン同志、アドレスピン同志入
れ替え可能なＬＳＩであり、従来のものはチップを同一
方向に向けないとピンの配置を一致させることができな
いためパッケ−ジの接続がチップ端から外側にしかでき
ないが、本実施例では、チップを向かいあわせにするこ
とによって、チップ端内部で、パッケ−ジの接続を行な
うことができるため、パッケ−ジ外形を小さくできると
いう利点がある。
かいあわせの背中合せに１つのパッケ−ジに実装した断
面の要部概略図を示す。（ａ）は従来の例であり、
（ｂ）は本発明による例である。パッケ−ジ１のモ−ル
ド内にＬＳＩチップ２が実装され、ＬＳＩチップ２上に
はＶSS内部リ−ド７が配置され、外部と接続するために
ボンディングＰＡＤ６によって、ボンディングワイヤ３
とリ−ドピン４が接続され、２種の左右対称なピン配置
をもつを１つのパッケ−ジに実装している。上記ＬＳＩ
は信号制御によるＩ／Ｏピン同志、アドレスピン同志入
れ替え可能なＬＳＩであり、従来のものはチップを同一
方向に向けないとピンの配置を一致させることができな
いためパッケ−ジの接続がチップ端から外側にしかでき
ないが、本実施例では、チップを向かいあわせにするこ
とによって、チップ端内部で、パッケ−ジの接続を行な
うことができるため、パッケ−ジ外形を小さくできると
いう利点がある。
【００１６】
【発明の効果】（１）同じチップのボンディング方向を
変えただけで対称な２種のＬＳＩを作るため、チップサ
イズの低減ができ、原価低減が可能となる。
変えただけで対称な２種のＬＳＩを作るため、チップサ
イズの低減ができ、原価低減が可能となる。
【００１７】（２）ＬＯＣパッケ−ジのように、リ−ド
ピン、上下のモ−ルド厚の異なるＬＳＩのリ−ド曲げ方
向を同一にできパッケ−ジクラックを防止でき、ＬＳＩ
の信頼性が向上する。
ピン、上下のモ−ルド厚の異なるＬＳＩのリ−ド曲げ方
向を同一にできパッケ−ジクラックを防止でき、ＬＳＩ
の信頼性が向上する。
【図１】同一チップでピン配置が対称な２種の１Ｍ×１
６ビット構成のＬＳＩのチップ上でのピン配置の要部概
略図。
６ビット構成のＬＳＩのチップ上でのピン配置の要部概
略図。
【図２】両面実装可能なＬＯＣパッケ−ジの要部断面概
略図。
略図。
【図３】ボ−ドに両面実装した場合の１Ｍ×４ビット構
成のＬＳＩのパッケ−ジとボ−ドの断面の要部概略図と
上記ＬＳＩのリ−ドピン配置の要部概略図。
成のＬＳＩのパッケ−ジとボ−ドの断面の要部概略図と
上記ＬＳＩのリ−ドピン配置の要部概略図。
【図４】同一チップでピン配置が対称なボンディングマ
スタを設けた２種のＬＳＩのチップ上ピン配置の要部概
略図とボンディングマスタによる回路の入替え回路の要
部概略図。
スタを設けた２種のＬＳＩのチップ上ピン配置の要部概
略図とボンディングマスタによる回路の入替え回路の要
部概略図。
【図５】同一チップでピン配置が対称なボンディングマ
スタを設けた２種のＬＳＩのチップ上ピン配置の要部概
略図とボンディングマスタによる回路の入替え回路の要
部概略図。
スタを設けた２種のＬＳＩのチップ上ピン配置の要部概
略図とボンディングマスタによる回路の入替え回路の要
部概略図。
【図６】チップ上の２列のボンディングＰＡＤの間にメ
モリアレイと上記メモリ周辺回路をもち、ボンディング
マスタによって切り換えることによって、２種のＬＳＩ
のピン配置の要部概略図。
モリアレイと上記メモリ周辺回路をもち、ボンディング
マスタによって切り換えることによって、２種のＬＳＩ
のピン配置の要部概略図。
【図７】１つのピンで複数列のボンディングを可能と
し、ボンディングマスタによって、２種のＬＳＩを製作
することが可能なＬＳＩのチップ上ピン配置の要部概略
図。
し、ボンディングマスタによって、２種のＬＳＩを製作
することが可能なＬＳＩのチップ上ピン配置の要部概略
図。
【図８】信号制御によるＩ／Ｏピン同志、アドレスピン
同志入れ替え可能なＬＳＩをボ−ドに両面実装したとき
の断面の要部概略図。
同志入れ替え可能なＬＳＩをボ−ドに両面実装したとき
の断面の要部概略図。
１・・・・・パッケ−ジ、２・・・・・チップ、３・・・・・ボンディ
ングワイヤ、４・・・・・リ−ドピン、５・・・・・ボ−ド、６・・
・・ボンディングＰＡＤ、７・・・・ＶSS内部リ−ド、８・・・・
・ボンディングマスタ、９・・・・・スイッチ、１０・・・・・ヒ
ュ−ズ、１１・・・・・メモリアレイとメモリ周辺回路
ングワイヤ、４・・・・・リ−ドピン、５・・・・・ボ−ド、６・・
・・ボンディングＰＡＤ、７・・・・ＶSS内部リ−ド、８・・・・
・ボンディングマスタ、９・・・・・スイッチ、１０・・・・・ヒ
ュ−ズ、１１・・・・・メモリアレイとメモリ周辺回路
フロントページの続き (72)発明者 角崎 学 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 平４−85837（ＪＰ，Ａ) 特開 平３−250637（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 H01L 25/10
Claims (4)
- 【請求項１】主面に半導体記憶素子が形成された長方形
の半導体チップと、前記半導体チップの主面に形成され
た複数のボンディングパッドと、前記半導体チップの主
面上に形成され前記ボンディングパッドと電気的に接続
された複数本のリードと、を樹脂封止した半導体メモリ
であって、前記複数のボンディングパッドは、前記半導
体チップの長手方向に二列に並んで配置された入出力回
路用のボンディングパッドを含む第一のボンディングパ
ッド群と、前記半導体チップの長手方向に一列に配置さ
れた前記半導体チップに制御信号を印加するためのパッ
ドを含む第二のボンディングパッド群を有することを特
徴とする半導体メモリ。 - 【請求項２】主面に半導体記憶素子が形成された長方形
の半導体チップと、前記半導体チップの主面に形成され
た複数のボンディングパッドと、前記半導体チップの主
面上に形成され前記ボンディングパッドと電気的に接続
された複数本のリードと、を樹脂封止した半導体メモリ
であって、前記複数のボンディングパッドは、前記半導
体チップの長手方向に二列に並んで配置された入出力回
路用のボンディングパッドを含む第一のボンディングパ
ッド群と、前記半導体チップの長手方向に一列に配置さ
れた電源電圧または接地電圧を印加するためのパッドを
含む第二のボンディングパッド群を有し、さらに、前記
第二のボンディングパッド群は、前記半導体チップに制
御信号を印加するためのパッドを含むことを特徴とする
半導体メモリ。 - 【請求項３】前記半導体チップは長方形であり、前記第
一のボンディングパッド群と前記第二のボンディングパ
ッド群とは、前記半導体チップの短辺のほぼ中央部を横
切るように前記半導体チップの長手方向に延在する配置
されていることを特徴とする請求項１または２に記載の
半導体メモリ。 - 【請求項４】実装ボードの主面の第一の領域に実装され
た第一の半導体メモリと、前記実装ボードの前記第一の
領域の裏面に実装された第二の半導体メモリとを有する
半導 体メモリモジュールであって、前記第一の半導体メ
モリと前記二の半導体メモリは、ともに複数のボンディ
ングパッドが半導体チップの中央部を縦に横切るように
配置されたＬＯＣパッケージを用いる半導体メモリで、
それぞれの前記複数のボンディングパッドはボンディン
グパッドが二列に配置された第一のボンディングパッド
群とボンディングパッドが一列に配置された第二のボン
ディングパッド群とを有しており、ともに半導体チップ
の回路形成面の裏面側で前記実装ボードに実装されてお
り、かつ、前記第一及び第二の半導体メモリの第一のボ
ンディングパッド群は前記半導体チップの入力回路用の
パッドを含み、前記第二のボンディングパッド群は前記
半導体チップに電源電圧もしくは接地電圧を印加するボ
ンディングパッドを含むことを特徴とする半導体メモリ
モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046695A JP2985479B2 (ja) | 1992-03-04 | 1992-03-04 | 半導体メモリおよび半導体メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4046695A JP2985479B2 (ja) | 1992-03-04 | 1992-03-04 | 半導体メモリおよび半導体メモリモジュール |
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