JP2866362B2 - リードオンチップリードフレーム及びこれを用いた半導体素子のパッケージ - Google Patents
リードオンチップリードフレーム及びこれを用いた半導体素子のパッケージInfo
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Description
(1ead on chip)リードフレームとこれを
用いた半導体素子パッケージに関し、特に、マルチチッ
プパッケージの代わりに高集積半導体メモリ素子に適用
することができるリードオンチップリードフレーム及び
これを用いた半導体素子パッケージに関する。
積を縮少し、パワーラインのノイズを低減するために、
リードがチップの上に位置するリードオンチップリード
フレームが用いられる。
リードオンチップリードフレームについて簡単に説明す
れば次の通りである。
は、パワーライン用、例えば接地電圧(Vss)、電源
電圧(Vcc)用のリード、制御信号用、例えばCAS
L(Low)、CASU(Upper)、WE(Wri
te Enab1e)、OE(Output Enab
1e)、RAS用のリード、入出力信号(I/O)用の
リード、およびアドレス信号用のリードを備え、各リー
ド端部がチップの中央一定部分まで延長している構造を
有する。
パッドと、リードの端部にそれぞれワイヤボンディング
して電気的に接続する。その結果チップでは中央部にパ
ッドを備えることにより信号伝達ラインの長さを最少化
でき、設計が容易で安定な半導体素子を具現することが
できる。
リードフレームがある。このリードフレーム構造では、
信号伝達用リードの端部がチップの一定中央部分まで延
長される傍ら、チップの中央部を縦方向に横切るパワー
ライン、例えば接地電圧(Vss)用リードと電源電圧
(Vcc)用リードを備える。そして、パワーラインは
ワイヤボンディングによりパッドに電気的に接続され
る。
長された接地電圧(Vss)用リード、又は電源電圧
(Vcc)用リードによりパワーが伝えられる。この電
源線は、チップ上に施されたマイクロ線幅の電源配線よ
り抵抗が少ないため動作速度を向上させることができる
長点を有する。
模のDRAMの製造の際に、チップの大きさがあまり大
きいため一つのステッパーで作業が不可能な場合、一つ
のチップを二等分して512メガ規模のDRAMに制作
しなければならない必要が発生する。このような場合、
一側にある回路ブロックと他側にある回路ブロックに
は、例えば512メガ規模のDRAMがそれぞれ独立に
動作するようにするために、制御信号ラインとパワーラ
イン、入出力信号、アドレス信号が接続するパッド等が
独立して備えられる。
ンチップリードフレームとチップを示す図であり、一つ
のチップ10に二つの回路ブロックが具現され、左側パ
ッド(P1…Pn)は、左側回路ブロックの中央にそれ
ぞれ一列に配列され、右側パッド(P′1…P′n)
は、右側回路ブロックの中央にそれぞれ一列に配列され
る。ここで左側パッドと右側パッドは、例えば512メ
ガ規模のそれぞれのDRAMが動作するように、信号ラ
インとパワーラインにそれぞれ独立して接続される。
位置に左側リード(L1…Ln)と右側リード(L′1
…L′n)の端部が位置されるようにし、リードの他側
端部はチップ10の側面に取り出されるようにしたもの
である。
たリードオンチップリードフレームとチップを示す図で
ありチップ10の中央領域にそれぞれ一列に左側パッド
(P1…Pn)と右側パッド(P′1…P′n)が配置
され前記左側パッド(P1…Pn)と右側パッド(P′
1…P′n)の近傍までチップ10の左右側端部から延
長して備えられる多数の左側リード(L1…Ln)と右
側リード(L′1…L′n)が配置され、リード(L
1)とリード(Ln)及びリード(L′1)とリード
(L′n)は、チップ中央部の空きのスペースを通るパ
ワーラインに利用される配線20,30によりそれぞれ
接続されている。
ップリードフレームにチップを取り付け、ワイヤボンデ
ィングとモールディング工程を経て半導体素子パッケー
ジを形成したものを示す図であり、全体のリードが86
個に形成されそれぞれのリード端部に用途が記されてい
る。即ち、パワーライン、例えば電源電圧(VCC)用
リード(1,18,69,86)、電源電圧(VCC
q)用リード(2,6,10,14,81,85,7
7,73)、接地電圧(VSS)用リード(19,4
2,45,68)、接地電圧(VSSq)用リード
(3,7,15,72,76,80,84)、制御信号
(例えば、CASL,CASU,WE,OE,RAS)
用リード(23,64,24,69,25,62,2
6,61)及び入出力信号(I/O 0乃至I/O
7)及び(I/O 8乃至I/O 15)用リード
(4,5…16,17及び70,71…82,83)及
びアドレス信号(A0乃至A14)用リード(27…4
1,46…60)がそれぞれ備えられるが、左右に対称
構造に形成されその結果リード数の多いことが判る。
来のリードオンチップリードフレームは、対称構造の独
立した2つ回路ブロックを備える構造を有する。そのた
め、対称構造のパッドとリードをそれぞれ備えなければ
ならず、パッケージ面積が大きくなる。
大を解消するために、一つのチップに対称的に二つの回
路ブロックが備えられる時、左右に同一機能を有する一
対のパッドにおいて共通に接続できるパッドを、一つの
リードに共通に連結するものであり、これによりパッケ
ージ面積を最少化するリードオンチップリードフレーム
を提供することを第1目的とする。
回路ブロックが備えられる時、左右に同一機能を有する
一対のパッドを一つのリードに共通に連結する構造のリ
ードオンチップリードフレームが適用された半導体素子
パッケージを提供することを第2目的とする。
に本発明は、一つのチップに独立した二つの回路ブロッ
クが備えられ、前記二つの回路ブロックの各々に設けら
れたパッドが前記チップの中心線を基準にして両側に対
称に配置されているチップを用いるリードオンチップリ
ードフレームにおいて、前記二つの回路ブロックの各々
に設けられたパワーライン、制御信号ライン及びアドレ
ス信号等の同一機能を有する一対のパッド等を、一本の
リードで共通にワイヤボンディングすることができるよ
うに、前記リードの端部が前記チップの中央部の前記一
対のパッド間まで延びており、前記リードの取り出し方
向が、隣接リード間において、前記チップの側縁部の一
側と他側との交互になるようになっており、前記二つの
回路ブロックの各々に設けられた、入出力信号が連結さ
れるパッドには、各々が独立して外側に取り出されるよ
うに独立的リードがワイヤボンディングされている。
回路ブロックが備えられるとき、左右に対称的に備えら
れる、例えばパワーラインとアドレス信号及び制御信号
が入力される一対のパッドを、それぞれ一つのリードに
ワイヤボンディングするようリードフレームのリードを
長く延長されるよう備える。
して両側で独立的に連結する入出力信号(I/O)用リ
ードをさらに備えることにより、二つの回路ブロックを
有するチップを一つの回路素子のように用いることがで
きるだけでなく、リードの数を大幅に低減させてパッケ
ージ面積を最少化することができる。
明の一実施形態であるリードオンチップリードフレーム
およびこれを用いた半導体素子のパッケージを詳しく説
明することにする。
オンチップリードフレームを示すものであり、このリー
ドオンチップリードフレームは、左右にそれぞれ独立し
た二つの回路ブロックを搭載するのに適している。
に備えられる左側パッド(P1…Pn)と右側パッド
(P′1…P′n)が位置する。ここで、左側パッドと
右側パッドは、例えば512メガ規模のDRAMである
それぞれの回路ブロックに設けられたものであり、パワ
ーライン(例えばVCC,VCCq,VSSq,VS
S)と制御信号(例えば、CASL,CASU,WE,
OE,RAS)と、入出力信号(I/O)と、アドレス
信号(A0−A14)とが連結されるパッドが備えられ
る。
ドフレームのリードは、選択的に左右に備えられる同一
機能を有する一対のパッドが一つのリードに共通にワイ
ヤボンディングされるよう長く延長して備えられ、隣接
したリード等から一つは左側に取り出され、他の一つは
右側に取り出されるよう備える。
ッドには、パワーライン(例えばVCC,VCCq,V
SSq,VSS)と連結されるもの、制御信号(例え
ば、CASL,CASU,WE,OE,RAS)と連結
されるもの、およびアドレス信号(A0−A14)と連
結されるものが含まれる。入出力信号(I/O)が連結
されるパッドに対しては、それぞれ独立に取り出される
リードが備えられる。
(L1,L3,L5,…Ln−3,Ln−1)は、左右
にある奇数番目パッドと関連付けられ、右側に取り出さ
れる右側リード(L2,L4,L6…Ln−2,Ln)
は左右にある偶数番目のパッドと関連付けられている。
ドフレームのリードとチップのパッドをワイヤボンディ
ングした後、モールディング工程で半導体素子のパッケ
ージを形成したものを示す平面図である。
記載してあり、全体リード数が56個と従来のパッケー
ジより多く減少したことを表し、ここでリード端部に記
されたNC(not connection)は使用し
ないリードを意味する。
CCq,VSS,VSSq)と制御信号(LCAS(L
ow CAS),UCAS(Upper CAS),W
E,OE(Output Enab1e),RAS)と
アドレス信号(A0−A4)とが印加される一対のパッ
ドは、一つのリードにそれぞれワイヤボンディングで接
続され、左側の入出力信号(I/O 0乃至I/O
7)と右側の入出力信号(I/O 8乃至I/O 1
5)が印加されるパッドは、一つのリードに共通にワイ
ヤボンディングせず独立した一つのリードにそれぞれワ
イヤボンディングするものである。
ージは、一つのチップに二つの独立した回路ブロックが
具現されているが、実際の動作上においては、一つの回
路素子のように動作可能である。何故かといえば、入出
力信号が左右に存在する回路ブロック中の一つを選択し
アドレスを入出力することができるためである。
ンチップリードフレームを適用する高集積半導体素子
が、例えば1ギガ規模のDRAMの場合にチップの左右
に二つの回路ブロック(100,200)が備えられ、
それぞれの回路ブロック(100,200)には独立的
に512メガ規模のDRAM(64M×8)の素子が形
成される。前記ブロック(100,200)の中央部に
パッドが一列に備えられることを示す。
なくそれ以上の高集積素子、又はそれ以下の集積度を有
する素子にも適用できる。
回路ブロックを有するチップを用い、チップに備えられ
るパッドのうち共通に接続できるパッドを一つのリード
に接続することにより、リードが占める面積を最少化し
てパッケージの面積を最少化できる。
構成する場合、一部分の素子の不良によりチップ全体を
用いることができない問題があるが、一つのチップを互
いに分離した複数の独立の回路ブロックで具現する場
合、一側のブロックが不良であっても他側のブロックは
使用が可能である。それにより、素子の歩留りを向上さ
せることができる。
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内に存在する多様な修正、変更、付加
等が可能なはずであり、このような修正、変更等は以下
の特許請求の範囲に属するものと見なすべきである。
hip)リードフレームを示す図。
ームを示す図。
られた半導体素子のパッケージを示す図。
ードフレームを示す図。
ードフレームが用いられた半導体素子のパッケージを形
成したものを示す図。
備えられたものを示す図。
Claims (2)
- 【請求項1】 一つのチップに独立した二つの回路ブロ
ックが備えられ、前記二つの回路ブロックの各々に設け
られたパッドが前記チップの中心線を基準にして両側に
対称に配置されているチップを用いるリードオンチップ
リードフレームにおいて、 前記二つの回路ブロックの各々に設けられたパワーライ
ン、制御信号ライン及びアドレス信号等の同一機能を有
する一対のパッド等を、一本のリードで共通にワイヤボ
ンディングすることができるように、前記リードの端部
が前記チップの中央部の前記一対のパッド間まで延びて
おり、 前記リードが、隣接リード間において、前記チップの一
側側縁部からと他側側縁部からの交互に取り出されるよ
うになっており、 前記二つの回路ブロックの各々に設けられた、入出力信
号が連結されるパッドには、各々が独立して外側に取り
出されるように独立的リードがワイヤボンディングされ
ていることを特徴とするリードオンチップリードフレー
ム。 - 【請求項2】 一つのチップに独立した二つの回路ブロ
ックが備えられ、前記二つの回路ブロックの各々に設け
られたパッドが前記チップの中心線を基準にして両側に
対称に配置されているチップを用いるリードオンチップ
リードフレームが装着された半導体素子パッケージにお
いて、 該リードオンチップリードフレームが、 前記二つの回路ブロックの各々に設けられたパワーライ
ン、制御信号ライン及びアドレス信号等の同一機能を有
する一対のパッド等を、一本のリードで共通にワイヤボ
ンディングすることができるように、前記リードの端部
が前記チップの中央部の前記一対のパッド間まで延びて
おり、 前記リードが、隣接リード間において、前記チップの一
側側縁部からと他側側縁部からの交互に取り出されるよ
うになっており、 前記二つの回路ブロックの各々に設けられた、入出力信
号が連結されるパッドには、各々が独立して外側に取り
出されるように独立的リードがワイヤボンディングされ
ており、 前記二つの回路ブロック中で選択的に一つを用いること
ができることを特徴とする半導体素子パッケージ。
Applications Claiming Priority (2)
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