JPH03250637A - 半導体装置、半導体装置の製造方法及び半導体装置の実装構造 - Google Patents

半導体装置、半導体装置の製造方法及び半導体装置の実装構造

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、高集積度の大規模
集積回路のパッケージに適用して有効な技術に関するも
のである。
〔従来技術〕
従来、半導体チップを保護するために樹脂で半導体チッ
プをモールドして封止している。この封止を行う前に、
半導体チップ上にリードを位置決めし、取り付けるため
に、いくつかの方法が用いられている。
例えば、中央にタブを有するリード・フレームを用いる
もので、半導体チップを封入前に取り付けて使用する。
この従来技術では、半導体チップの周囲近くにある電極
パッドを、それに対応するインナーリードにボンディン
グワイヤで接続する方法が知られている。
従来技術による半導体パッケージに共通の問題は、金属
リード・フレームのリード線の８口となる金型のパーテ
ィング・ラインに沿って、亀裂を生しることであった。
また、他の問題は、外部から半導体チップへ、金属リー
ド線に沿って環境中の汚染源が侵入する径路が比較的短
かいことである。
さらに、他の問題は、インナーリードを半導体チップの
電極パッドに接続するために必要なボンディングワイヤ
が比較的長いため、かつ交互に入出力端子を割当てるた
めに、ボンディングワイヤを交差させることができない
ことであった。
そこで、前記問題を解消するために、半導体チップの回
路形成面上に、複数のインナーリードが、前記半導体チ
ップと絶縁フィルムを介在させて接着剤で接着され、該
インナーリードと半導体チップとがボンディングワイヤ
で電気的に接続され、モールド樹脂で封止された半導体
装置において。
前記半導体チップの回路形成面の長平方向の中心線の近
傍に共用インナーリード（バスパーインナーリード）が
設けられた半導体装置が提案されている（特開昭６１−
２４１９５９号公報）。
この種の半導体装置は、例えばメモリーボード等の実装
基板（例えばプリント配線基板）に多数個配列されてい
る。
〔発明が解決しようとする課題〕
しかしながら、本発明者は、前記従来技術を検討した結
果、以下の問題点を見い出した。
前記半導体装置をメモリーボード等の実装基板の表裏又
は−面に多数個配列し、この半導体装置間を実装基板に
形成された配線で電気的に接続する場合、半導体装置の
り−ドピン配置形態が一種類（同一）のため、各々の半
導体装置の同一機能を有するリードピン間を迂回配線で
電気的に接続している。このため、半導体装置のリード
ピン間の間隔（ピッチ）が小さくなると実装基板に形成
される配線の引き回しが困難となり、配線レイアウトの
設計が極めて困難となる問題があった。
そこで、半導体装置のリードピンを逆方向に折り曲げて
成型し、正規（１９Ｉ準）のリードピン配置、の半導体
装置に対して、左右逆のリードピン配置の半導体装置（
鏡面対称）を作製し、実装基板の表裏に正規のリードピ
ン配置の半導体装置と左右逆のリードピン配置の半導体
装置とを鏡面対称で配列するか、又は実装基板の一面に
正規のリードピン配置の半導体装置と左右逆のリードピ
ン配置の半導体装置とを交互に配列することが考えられ
るが、正規のリードピン配置の半導体装置のリードピン
を逆に折り曲げて成型するための金型が必要になる。又
、リードピンを逆に折り曲げて成型する際。
応力が半導体チップの主面側のパッケージに集中して、
半導体チップの主面側にクラックが生じるので、半導体
チップの回路形成面（素子面）に水分等による影響を与
え、信頼性を低下させる。
本発明の目的は、正規（標準）のリードピン配置の半導
体装置のリードピンを逆方向に折り曲げることなく左右
逆のリードピン配置の半導体装置を作製することができ
る技術を提供することにある。
本発明の他の目的は、半導体装置を実装基板（プリント
配線基板）の表裏又は−面に多数個配列して実装する場
合において、実装基板の配線及び配線レイアウトの設計
が容易にできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
（１）半導体チップの回路形成面に、複数のインナーリ
ードが設けられ、該インナーリードが夫々ボンディング
ワイヤで電気的に接続され、モールド樹脂で封止される
半導体装置において、前記半導体チップの回路形成面の
Ｘ方向又はＹ方向の中心線部にボンディングパッドを設
け、リードピンが標準配置に対して左右逆に配置可能に
ワイヤボンディングされるものである。
（２）半導体チップの回路形成面のＸ方向又はＹ方向の
中心線の近傍に共用インナーリードが設けられ、かつ前
記半導体チップの回路形成面に、複数の信号用インナー
リードが設けられ、該インナーリード及び共用インナー
リードと半導体チップとが夫々ボンディングワイヤで電
気的に接続され、モールド樹脂で封止される半導体装置
であって、前記半導体チップの回路形成面のＸ方向又は
Ｙ方向の中心線部にボンディングパッドを設け、リーイ
ヤボンデイングされるものである。
（３）前記リードビンの標準配置の半導体装置と標準配
置に対して逆配置の半導体装置とをそれぞれ実装基板の
表裏に実装し、同一機能のリードビンは電気的に接続さ
れている。
（４）前記リードピンの標準配置の半導体装置と標準配
置に対して逆配置の半導体装置とをそれぞれ交互に実装
基板の一面に配列して実装し、同一機能のリードピンは
電気的に接続されている。
〔作用〕
前記手段（１）及び（２）によれば、半導体チップの回
路形成面のＸ方向又はＹ方向の中心線部にボンディング
パッドを設け、リードが標準配置に対して左右逆に配置
されるようにワイヤボンディングすることができるので
、正規（標準）のリードピン配置の半導体装置のり−ド
ピンを逆方向に折り曲げることなく左右逆のリードピン
配置の半導体装置を作製することができる。
前記手段（３）及び（４）によれば、同一機能のリード
ピンは電気的に接続されているので、実装基板の配線を
省略して簡略化が図れると共に、多数の半導体装置を実
装する場合、配線レイアウトの設計が容易にでき、かつ
、実装基板の配線の長さを短くすることができる。また
、実装基板の配線面積を低減することができるので、配
線のない領域に平滑コンデンサ等の回路素子を形成し、
接続することができる。また、実装基板の内部配線の隣
同志の配線間の電気容量を低減することができるので、
信号伝達速度を速くすることができる。
以下１本発明の構成について、半導体チップ（Ｄ　ＲＡ
　Ｍ　　：　　Ｄｙｎａｍｉｃ　　Ｒａｎｄｏｍ　　Ａ
ｃｃｅｓｓ　　Ｍｅｍｏｒｙ）を封止する樹脂封止型半
導体装置に本発明を適用した一実施例とともに説明する
。
なお、実施例を説明するための全図において。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
〔発明の実施例〕
本発明の一実施例であるＤＲＡＭ　（半導体チップ）を
封止する樹脂封止型半導体装置を第１図（部分断面斜視
図）、第２図（平面図）及び第３図（第２図のイーイ線
で切った断面図）で示す。
第１図、第２図及び第３図に示すように、ＤＲＡＭ（半
導体チップ）１は、Ｓ　ＯＪ　（Ｓｍａｌｌ　０ｕｔ−
１ｉｎｅ　Ｊ−ｂｅｎｄ）型の樹脂封止型パッケージ２
で封止されている。ＤＲＡＭＩは、１６　［Ｍｂｉｔｌ
　Ｘ　１　［ｂｉｔ］の大容量で構成され、１６．４８
［ｍｍコＸ８゜５４［ｍｍコの平面長方形状で構成され
ている。このＤＲＡＭＩは、４００［ｍ１ｌｌの樹脂封
止型パッケージ２に封止される。
前記ＤＲＡＭＩの回路形成面（以下、主面という）には
、主にメモリセルアレイ及び周辺回路が配置されている
。メモリセルアレイは、後に詳述するが、　１　［ｂｉ
ｔ］の情報を記憶するメモリセル（記憶素子）を行列状
に複数配置している。前記周辺回路は、直接周辺回路及
び間接周辺回路で構成されている。直接周辺回路は、メ
モリセルの情報書込み動作や情報読出し動作を直接制御
する回路である。直接周辺回路は、ロウアドレスデコー
ダ回路、カラムアドレスデコーダ回路、センスアンプ回
路等を含む。間接周辺回路は、前記直接周辺回路の動作
を間接的に制御する回路である。間接周辺回路は、クロ
ック信号発生回路、バッファ回路等を含む。
前記ＤＲＡＭＩの主面つまり前記メモリセルアレイ及び
周辺回路を配置した表面上には、インナーリード３Ａを
配置している。ＤＲＡＭＩとインナーリード３Ａとの間
には、絶縁性フィルム４を介在している。絶縁性フィル
ム４は、例えばポリイミド系樹脂膜で形成されている。
この絶縁性フィルム４のＤＲＡ、Ｍｌ側、インナーリー
ド３Ａ側の夫々の表面には、接着層（図示しない）が設
けられている。接着層としては、例えばポリエーテルア
ミドイミド系樹脂やエポキシ系樹脂を使用する。
この種の樹脂封止型パッケージ２は、ＤＲＡＭｌ上にイ
ンナーリード３Ａを配置したＬ　ＯＣ（Ｌｅａｄ○ｎ　
Ｃｈｉｐ）構造を採用している。ＬＯＧ構造を採用する
樹脂封止型パッケージ２は、ＤＲＡ、Ｍｌの形状に規制
されずにインナーリード３Ａを自由に引き回せるので、
この引き回しに相当する分。
サイズの大きなりＲＡＭＩを封止することができる。つ
まり、ＬＯＧ構造を採用する樹脂封止型パッケージ２は
、大容量化に基づきＤＲＡＭＩのサイズが大型化しても
、封止サイズ（パッケージサイズ）を小さく抑えられる
ので、実装密度を高めることができる。
前記インナーリード３Ａはその一端側をアウターリート
３Ｂと一体に構成している。アウターリード３Ｂは、標
準規格に基づき、夫々に印加される信号が規定され、番
号が付されている。第１図中、左端手前は】一番端子、
右端手前は１４番端子である。右端後側（端子番号はイ
ンナーリード３Ａに示す）は１５番端子、左端後側は（
端子番号はインナーリード３Ａに示す）２８番端子であ
る６つまり、この樹脂封止型パッケージ２は１〜６番端
子、９〜１４番端子、１５〜２０番端子、２３〜２８番
端子の合計２４端子で構成されている。
前記１番端子は電源電圧Ｖｃｃ端子である。前記電源電
圧Ｖｃｃは例えば回路の動作電圧５　［Ｖ］である。２
番端子はデータ信号端子（ＤＱｔ）、３番端子はデータ
信号端子（Ｄ　Ｑ　２　）、４番端子はライトイネーブ
ル信号端子（ＷＥ）、５番端子はロウアドレスストロー
ブ信号端子（ＲＡＳ）、６番端子はアドレス信号端子（
Ａ□１）である。
９番端子はアドレス信号端子（Ａ、。）、１０番端子は
アドレス信号端子（Ａ、）、１１番端子はアドレス信号
端子（Ａ、、　）、　　１２番端子はアドレス信号端子
（Ａ２）、１３番端子はアドレス信号端子（Ａ３）であ
る。１４番端子は電源電圧Ｖｃｃ端子である。
１５番端子は基準電圧Ｖｓｓ端子である。前記基準電圧
Ｖｓｓは例えば回路の基準電圧０　［Ｖ］である８］−
６番端子はアドレス信号端子（Ａ４）、］７７番端はア
ドレス信号端子（Ａ、）、１８番端子はアドレス信号端
子（Ａ、）、１９番端子はアドレス信号端子（Ａ７）、
２０番端子はアドレス信号端子（Ａ８）である。
２３番端子はアドレス信号端子（Ａ、）、２４番端子は
アウトプットイネーブル信号端子（ＯＥ）、２５番端子
はカラムアドレスストローブ信号端子（ＣＡＳ）、２６
番端子はデータ信号端子（ＤＱ、）、２７番端子はデー
タ信号端子（ＤＱ４）、２８番端子は基準電圧Ｖｓｓ端
子である。
前記インナーリード３Ａの他端側は、ＤＲＡＭｌの長方
形状の夫々の長辺を横切り、ＤＲＡＭｆの中央側に引き
伸ばされている。インナーリード３Ａの他端側の先端は
ボンディングワイヤ５を介在させてＤＲＡＭＩの中央部
分に配列されたボンディングパッド（外部端子）ＢＰに
接続されている。
前記ボンディングワイヤ５はアルミニウム（ＡＱ）ワイ
ヤを使用する。また、ボンディングワイヤ５としては、
金（Ａｕ）ワイヤ、銅（Ｃｕ）ワイヤ、金属ワイヤの表
面に絶縁性樹脂を被覆した被覆ワイヤ等を使用してもよ
い。ボンディングワイヤ５は熱圧着に超音波振動を併用
したボンディング法によりボンディングされている。
前記インナーリード３Ａのうち１番端子、１４番端子の
夫々のインナーリード（Ｖｃｃ）３Ａｚは、一体に構成
され、ＤＲＡＭＩの中央部分をその長辺に平行に引き伸
ばされている（このインナーリード（Ｖｃｃ）３Ａｚは
共用インナーリード又はバスパーインナーリードと言わ
れている）。同様に。
１５番端子、２８番端子の夫々のインナーリード（Ｖｓ
ｓ）　３　Ａｚは、一体に構成され、ＤＲＡＭＩの中央
部分をその長辺に平行に引き伸ばされている（このイン
ナーリード（Ｖ　ｓｓ）　３　Ａ　２は共用インナーリ
ード又はバスパーインナーリードと言われている）。前
記共用インナーリード（Ｖｃｃ）３Ａ、、共用インナー
リード（Ｖｓｓ）３Ａ２の夫々は、その他のインナーリ
ード３Ａ（信号用インナーリード３Ａ１）の他端側の先
端で規定された領域内において平行に延在させている。
この共用インナーリート（Ｖｃｃ）　３　Ａ２、共用イ
ンナーリード（Ｖｓｓ）３Ａ２の夫々はＤＲＡＭＩの主
面のどの位置においても電源電圧Ｖｃｃ、基準電圧Ｖｓ
ｓを供給することができるように構成されている。つま
り、この樹脂封止型半導体装置は電源ノイズを吸収し易
く構成され、ＤＲＡＭＩの動作速度の高速化を図れるよ
うに構成されている。
前記Ｄ　Ｒ，Ａ　Ｍ　１の長方形状の短辺にはチップ支
持用リード３Ｃが設けられている。
前記インナーリード３Ａ（３Ａ□、３Ｂ２）、アウター
リード３Ｂ、チップ支持用リード３Ｃの夫々はリードフ
レームから切断されかつ成型されている。リードフレー
ムは例えばＦｅ−Ｎ１（例えばＮｉ含有率４２又は５０
［％］）合金、Ｃｕ等で形成されている。
前記ＤＲＡＭ１．ボンディングワイヤ５、インナーリー
ド３Ａ、チップ支持用リード３Ｃの夫々はモールド樹脂
２Ａで封止されている。モールド樹脂２Ａは、低応力化
を図るために、フェノール系硬化剤、シリコーンゴム及
びフィラーが添加されたエポキシ系樹脂を使用している
。シリコーンゴムはエポキシ系樹脂の弾性率と同時に熱
膨張率を低下させる作用がある。フィラーは球形の酸化
珪素粒で形成されており、同様に熱膨張率を低下させる
作用がある。また、パッケージ２の所定位置にインデッ
クスＩＤ（第１図及び第２図の左端に設けられた切り込
み）が設けられている。
次に、ＤＲＡＭＩのレイアウトについて説明する。
本実施例のＤＲＡＭＩのレイアウトは、第４図（平面図
）に示すように、その主面のＸ方向（又はＹ方向）の中
心線部にボンディングパッド（外部端子）ＢＰ及び周辺
回路１１が設けられている。そして、これらのボンディ
ングパッド（外部端子）ＢＰ及び周辺回路１１の両側に
多数のメモリセル列（メモリマット）１２が設けられて
いる。
本実施例のリードフレームは、第１図、第５Ａ図（平面
図）及び第５Ｂ図（平面図）に示すように、２０本の信
号用インナーリード３Ａ、と２本の共用インナーリード
３Ａ、が設けられている。前記共用インナーリード３Ａ
２の所定位置には、前記半導体チップ１の側端面を接着
固定するためのチップ支持用リード（吊りリード）３Ｃ
が設けられている。前記インナーリード３Ａ工は等間隔
に配置されている。このようにインナーリード３Ａ、　
を等間隔に配置することにより、夫々のインナーリート
３Ａ、に対する電気容量が一定になるので、ノイズの影
響を低減することができ、かつ信号伝送速度の高速化を
図ることができる。
また、半導体チップ１の主面と絶縁性フィルム４との接
着、絶縁性フィルム４とインナーリード３Ａとの接着は
、接着剤で接着する。また、接着剤は、半導体チップ１
の主面と絶縁性フィルム４との接着には用いないで、絶
縁性フィルム４とインナーリード３Ａとの接着にのみ使
用してもよい。
次に、リードフレーム３に絶縁性フィルム４を介在させ
て接着剤を用いて半導体チップ１を接着固定する方法に
ついて説明する。
第６図（リードフーム３と絶縁性フィルム４と半導体チ
ップ１との関係を示す展開図）に示すように、半導体チ
ップの主面の信号用インナーリード３Ａ５、共用インナ
ーリード３Ａ２、吊りリード３Ｃの夫々に対向する位置
の上に、絶縁性フィルムを介してリードフレーム３の信
号用インナーリード３Ａ工、共用インナーリード３Ａ２
、吊りリード３Ｃを接着剤により接着固定する。
次に、本実施例のリードフレームとボンディングパッド
（外部端子）ＢＰとの接続について、第５Ａ図及び第５
Ｂで説明する。
第５Ａ図に示すように、リードピンの配置が正規（標準
配置）の場合は、信号用インナーリード３Ａ１及び共用
インナーリード３　Ａｚ　とＤＲＡＭＩとが夫々ボンデ
ィングワイヤ５で電気的に接続されている。そして、リ
ードピンが標準配置に対して左右逆に配置される場合は
、第５Ｂ図に示すように、信号用インナーリード３Ａ□
及び共用インナーリード３Ａ、とＤＲＡＭＩとが夫々ボ
ンディングワイヤ５で電気的に接続される。
つまり、第５Ａ図に示すリードピン１〜１４が第５Ｂ図
に示すリードピン２８〜１５となるようにＤＲＡＭＩの
ボンディングパッドＢＰとボンディングワイヤ５で電気
的に接続され、第５Ａ図に示すリードピン１５〜２８が
第５Ｂ図に示すり−ドピン１〜１４となるようにＤＲＡ
ＭＩのボンディングパッドＢＰとボンディングワイヤ５
で電気的に接続される。
このように、ＤＲＡＭＩの回路形成面のＸ方向又はＸ方
向の中心線部にボンディングパッドＢＰを設け、リード
ピンが標準配置に対して左右逆に配置されるようにワイ
ヤボンディングすることにより、正規（標準）のリード
ピン配置の半導体装置のリードピンを逆方向に折り曲げ
ることなく左右逆のリードピン配置の半導体装置を作製
することができる。
そして、第７図に示すように、これらのリードピンの正
規配置の半導体装置３０Ａ及びリードピンの正規配置に
対して左右逆のリードピン配置の半導体装［３０Ｂのそ
れぞれ、例えば、アドレス八８のリードピン（正規の２
０番ピンと逆の９番ピン）と、リードピンの正規配置の
半導体装置３０Ａ及びリードピンの正規配置対して左右
逆のリードピン配置の半導体装置３０ＢのアドレスＡＩ
Ｏのリードピン（正規の９番ピンと逆の２０番ピン）を
実装基板（プリント配線基板）２０の表裏の同一位置に
実装し、実装基板２０に設けられているスルーホールメ
ツキ層２１を通して、両者のアドレスＡ８のリードピン
間及びアドレスＡＩＯのリードピン間を容易に電気的に
接続することができる。
また、第８図に示すように、実装基板２０の一面にリー
ドピンの正規配置の半導体装［３０Ａとり−ドピンの正
規配置に対して左右逆のリードピン配置の半導体装置３
０Ｂとを交互に配列した場合、同一機能のリードピン、
例えば、アドレスＡ８のリードピン（正規の２０＃ｒピ
ンと逆の９番ピン）を実装基板の配線２２で電気的に容
易に接続することができる。
このように半導体装置を構成することにより、以下の効
果を得ることができる。
（１）実装基板２０の配線を省略して簡略化が図れると
共に、多数の半導体装置を実装する場合、配線レイアウ
トの設計が容易にでき、実装基板２０の配線の長さを短
くすることができる。
（２）実装基板２０の配線面積を低減することができる
ので、配線のない領域に平滑コンデンサ等の回路素子を
形成して接続することができる。
（３）実装基板２０の内部配線の隣同志の配線間の電気
容量を低減することができるので、信号伝達速度を速く
することができる。
以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
（１）半導体チップの回路形成面のＸ方向又はＸ方向の
中心線部にボンディングパッドを設け、リードが標準配
置に対して左右逆に配置されるようにワイヤボンディン
グすることができるので、正規（ＩｌｌＩ準）のリード
ピン配置の半導体装置のリードピンを逆方向に折り曲げ
ることなく左右逆のリードピン配置の半導体装置を作製
することができる。
（２）同一機能のリードピンは電気的に接続されている
ので、実装基板の配線を省略して簡略化が図れると共に
、多数の半導体装置を実装する場合、配線レイアウトの
設計が容易にでき、かつ、実装基板の配線の長さを短く
することができる。
（３）実装基板の配線面積を低減することができるので
、配線のない領域に平滑コンデンサ等の回路素子を形成
し、接続することができる。
（４）実装基板の内部配線の隣同志の配線間の電気容量
を低減することができるので、信号伝達速度を速くする
ことができる。
【図面の簡単な説明】
第１図は１本発明の実施例ＩであるＤＲＡＭを封止する
樹脂封止型半導体装置の部分断面斜視図、第２図は、第
１図の平面図、 第３図は、第２図のイーイ線で切った断面図、第４図は
、第１図に示すＤＲＡＭのレイアウトを示す平面図、 第５Ａ図及び第５Ｂ図は、第１図に示すリードフレーム
の全体構成及びワイヤボンディングを説明するための図
。 第６図は、第１図に示す半導体チップ、絶縁体、リード
フレームの関係を示す組立展開図、第７図及び第８図は
、本発明の半導体装置の実装例を示す図である。 図中、１・・・ＤＲＡＭ、２・・・樹脂封止型パッケー
ジ、３・・・リードフレーム、３Ａ・・・インナーリー
ド、３Ａ、・・・信号用インナーリード、３Ａ、・・・
共用インナーリード、３Ｂ・・・アウターリード、３Ｃ
・・チップ支持用リード（吊りリード）、４・・・絶縁
性フィルム、５・パボンデイングワイヤ、ＢＰ・・・ボ
ンディングパッド、２０・・・実装基板、３０Ａ・・・
リードピン標準配置の半導体装置、３０Ｂ・・・リード
ピン標準配置に対して左右逆配置の半導体装置。

Claims (1)

  1. 【特許請求の範囲】 １、半導体チップの回路形成面に、複数のインナーリー
    ドが設けられ、該インナーリードが夫々ボンディングワ
    イヤで電気的に接続され、モールド樹脂で封止される半
    導体装置において、前記半導体チップの回路形成面のＸ
    方向又はＹ方向の中心線部にボンディングパッドを設け
    、リードピンが標準配置に対して左右逆に配置可能にワ
    イヤボンディングされることを特徴とする半導体装置。 ２、半導体チップの回路形成面のＸ方向又はＹ方向の中
    心線の近傍に共用インナーリードが設けられ、かつ前記
    半導体チップの回路形成面に、複数の信号用インナーリ
    ードが設けられ、該インナーリード及び共用インナーリ
    ードと半導体チップとが夫々ボンディングワイヤで電気
    的に接続され、モールド樹脂で封止される半導体装置で
    あって、前記半導体チップの回路形成面のＸ方向又はＹ
    方向の中心線部にボンディングパッドを設け、リードピ
    ンが標準配置に対して左右逆に配置可能にワイヤボンデ
    ィングされることを特徴とする半導体装置。 ３、前記請求項１又は２に記載のリードピンの標準配置
    の半導体装置と標準配置に対して逆配置の半導体装置と
    をそれぞれ実装基板の表裏に実装し、同一機能のリード
    ピンは電気的に接続されていることを特徴とする半導体
    装置。 ４、前記請求項１又は２に記載のリードピンの標準配置
    の半導体装置と標準配置に対して逆配置の半導体装置と
    をそれぞれ交互に実装基板の一面に配列して実装し、同
    一機能のリードピンは電気的に接続されていることを特
    徴とする半導体装置。
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