JPH03201545A

JPH03201545A - 半導体装置

Info

Publication number: JPH03201545A
Application number: JP34367489A
Authority: JP
Inventors: Ichiro Anjo; 安生　一郎; Hajime Murakami; 元村上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 1991-09-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置に関し、特に、半導体チップの回
路素子形成面上に複数のインナーリードが配設された半
導体装置に適用して有効な技１１１ｉｋこ関するもので
ある。

〔従来の技術〕

半導体装置は、半導体チップを保護するためにモールド
樹脂で封止している。この半導体装置には半導体チップ
をモールド樹脂で封止する前に、前記半導体チップ上に
リードを位置決めし、取り付けるためにいくつかの方法
が用いられている。

例えば、半導体チップの回路素子形成面上に複数のイン
ナーリードが、前記半導体チップと電気的に絶縁する絶
縁フィルムを介在させて接着剤で接着され、前記半導体
チップとインナーリードとがボンディングワイヤーで電
気的に接続され、モールド樹脂で封止された所謂Ｌ　Ｏ
Ｇ　（Ｌｅａｄ　０ｎＣｈｉｐ）構造の半導体装置が提
案されている（特開昭６１−２４１９５９参照）。

〔発明が解決しようとする課題〕

しかしながら、本発明者は、前記半導体装置を検討した
結果、以下の問題点を見い出した。

前記半導体装置では、複数のインナーリードを半導体チ
ップの回路素子形成面上に絶縁フィルムを介在して配設
しているので、前記絶縁フィルムの面積が大きいために
吸湿水分量が多くなり、リフロー時に前記吸湿された水
分がパッケージの中で気化膨張して、パッケージにクラ
ックが発生するという問題があった。

また、複数のインナーリードを半導体チップの回路素子
形成面上に絶縁フィルムを介在して配設しているので、
′前記絶縁フィルムを半導体チップの回路素子形成面上
に接着する際、当該半導体チップの回路素子形成面を傷
損させるという問題があった。

また、前記半導体装置では、複数のインナーリードが半
導体チップの回路素子形成面上に絶縁フィルムを介在し
て配設され、前記半導体チップ及びインナーリードのボ
ンディング面にワイヤーがワイヤーボンディング手法で
ボンディングされるので、前記半導体チップの回路素子
形成面に衝撃荷重や圧着荷重が加わり、半導体チップの
回路素子形成面（半導体チップの素子）を破損し、半導
体装置の信頼性が低下するという問題があった。

本発明の目的は、ＬＯＧ構造の半導体装置において、荷
重をかけずに半導体チップとリードフレームとを電気的
に接合することが可能な技術を提供することにある。

本発明の他の目的は、ＬＯＧ構造の半導体装置の信頼性
を向上することが可能な技術を提供することにある。

本発明の他の目的は、ＬＯＧ構造の半導体装置のノーイ
ズを低減させることが可能な技術を提供することにある
。

本発明の他の目的は、ＬＯＧ構造の半導体装置の動作速
度を向上させることが可能な技術を提供することにある
。

本発明の他の目的は、ＬＯＧ構造の半導体装置のパッケ
ージ設計の自由度を増大させることが回連な技術を提供
することにある。

本発明の他の目的は、ＬＯＧ構造の半導体装置の半導体
チップ及びパッケージのサイズの縮小が可能な技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）半導体チップの回路素子形成面上に、複数のイン
ナーリードが支持リードにより浮いた状態で配設され、
前記半導体チップの保護膜（パッシベーション膜）上に
外部端子が設けられ、前記インナーリードの先端部に小
さい貫通孔が設けられ、該貫通孔を通して前記半導体チ
ップの外部端子と前記インナーリードとが導電性接着剤
により電気的に接続され、モールド樹脂で封止されてい
る。

（２）半導体チップの保護膜上に、複数の印刷信号配線
、印刷外部端子及びその保護膜上の中央部分にその長辺
に平行に引き伸ばされている印刷共用配線が設けられて
いる。

〔作　　用〕

前述した（１）の手段によれば、半導体チップの回路素
子形成面上に、複数のインナーリードが支持リードによ
り浮いた状態で配設され、前記インナーリードの先端部
に小さい貫通孔が設けられ、該貫通孔を通して前記半導
体チップの外部端子と前記インナーリードとが電気的に
接続されるため、絶縁フィルムを使用しない。このため
、前記絶縁フィルムによる吸湿水分量がなくなり、リフ
ロー時に前記吸湿された水分がパッケージの中で気化膨
張して、パッケージにクラックが発生するのを防止する
ことができるので、ＬＯＧ構造の半導体装置の信頼性を
向上させることができる。

また、前記インナーリードが半導体チップの回路素子形
成面に触れないので、その回路素子形成面の破損を低減
することができる。これにより、ＬＯＧ構造の半導体装
置の信頼性を向上させることができる。

また、前記貫通孔を通して前記半導体チップの外部端子
とを導電性接着剤により電気的に接続することにより、
その回路素子形成面にかかる応力を低減することができ
るので、その回路素子の破損を低減することができる。

これにより、ＬＯＧ構造の半導体装置の信頼性を向上さ
せることができる。

前述した（２）の手段によれば、半導体チップの保護膜
上に、複数の印刷信号配線、印刷外部端子及びその保護
膜上の中央部分にその長辺に平行に引き伸ばされている
印刷共用配線が設けられていることにより、半導体チッ
プ内の配線が細くても、保護膜（パンシベーション膜）
上では印刷信号線（インナリード）は太くすることがで
きるので、動作電流路の抵抗値を低減することができる
。これにより動作速度を向上させることができる。

また、保護膜上では印刷信号配線及び印刷外部端子を設
ける場所に対して自由度が増えるので、どこからも電源
に接続できる。これにより短い配線で電流を供給するこ
とができるので、抵抗値を小さくすることができるとと
もにノイズの低減がはかれる。

また、保護膜上では半導体チップ上の印刷外部端子の位
置を変えることができるので、半導体チップ及びパッケ
ージのサイズを小さくすることができる。

また、保護膜上では印刷信号配線及び印刷外部端子を設
ける場所に対して自由度が増え、半導体チップ上の印刷
外部端子の位置を変えることができるので、ＬＯＧ構造
の半導体装置のパッケージ設計の自由度を増大させるこ
とができる。

また、前記半導体チップの中央部分をその長辺に平行に
引き伸ばされている印刷共用配線が設けられているので
、種々の場所から電源に接続することができる。

以下、本発明の構成について、ＤＲＡＭ　（半導体チッ
プ）をモールド樹脂で封止した樹脂封止型半導体装置に
本発明を適用した一実施例とともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例である樹脂封止型半導体装置の概略構
成を第１図（部分断面斜視図）、第２図（平面図）及び
第３図（第２図のイーイ線で切った断面図）で示す。

第１図、第２図及び第３図に示すように、本実施例の半
導体チップ１は、Ｓ　ＯＪ　（Ｓｍａｌｌ　０ｕｔ−１
ｉｎｅ　Ｊ−ｂｅｎｄ）型の樹脂封止型パッケージ２で
封止されている。前記半導体チップ１は、例えば１６［
Ｍｂｉｔｂｉｔｌ　［ｂｉｔ］の大容量のＤＲＡＭ（Ｄ
ｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａ　ｃｃｅｓｓ　Ｍ　ｅ
ｍｏｒｙ）で構成され、１６゜４８［ｍｍｌ　Ｘ８．５
４　［ｍｍｌの平面長方形状で構成されている。この半
導体チップ１は、４００［ｍ１ｌｌの樹脂封止型パッケ
ージ２に封止される。

前記半導体チップ（ＤＲＡＭ）１の回路素子形成面（以
下、主面という）には、図示していないが主にメモリセ
ルアレイ及び周辺回路が配置されている。メモリセルア
レイは、１　［ｂｉｔｌの情報を記憶するメモリセル（
記憶素子）を行列状に複数配置している。前記周辺回路
は、直接周辺回路及び間接周辺回路で構成されている。

直接周辺回路は、メモリセルの情報書込み動作や情報読
出し動作を直接制御する回路である。直接周辺回路は、
ロウアドレスデコーダ回路、カラムアドレスデコーダ回
路、センスアンプ回路等を含む。間接周辺回路は、前記
直接周辺回路の動作を間接的に制御する回路である。間
接周辺回路は、クロック信号発生回路、バッファ回路等
を含む。

前記半導体チップ１の長方形状の対向する側端面には、
支持リード３Ｃが接着剤により接着固定されている。こ
の支持リード３Ｃは、前記インナーリード３Ａを半導体
チップの主面から浮いた状態で配設するように下向に折
り曲げられている。

前記インナーリード３Ａは、その一端側をアウターリー
ド３Ｂと一体に構成している。アウターリード３Ｂは、
標準規格に基づき、夫々に印加される信号が規定され、
番号が付けられている。第１図中、左端手前は１番端子
、右端手前は１４番端子である。右端後側（端子番号は
第２図に示す）は１５番端子、左端後側（端子番号は第
２図に示す）は２８番端子である。つまり、この樹脂封
止型パッケージ２は１〜６番端子、９・〜１４番端子。

１５〜２０番端子、２３〜２８番端子の合計２４端子で
構成されている。

前記１番端子は電源電圧Ｖｃｃ端子である。前記電源電
圧Ｖｃｃは例えば回路の動作電圧５　［Ｖ］である。２
番端子はデータ入力信号端子（Ｄ）、３番端子は空き端
子、４番端子はライトイネーブル信号端子（Ｗ）、５番
端子はロウアドレスストローブ信号端子（ＲＥ）、’６
番端子はアドレス信号端子（Ａ１１）である。

９番端子はアドレス信号端子（Ａ１゜）、１０番端子は
アドレス信号端子（Ａｏ）、１１番端子はアドレス信号
端子（Ａ□）、１２番端子はアドレス信号端子（Ａ２）
、１３番端子はアドレス信号端子（Ａ３）である。１４
番端子は電源電圧Ｖｃｃ端子である。

第１図中には示していないが、１５番端子は基準電圧Ｖ
ｓｓ端子である。前記基準電圧Ｖｓｓは例えば回路の基
準電圧０　［Ｖ］である。１６番端子はアドレス信号端
子（Ａ４）、１７番端子はアドレス信号端子（Ａ、）、
１８番端子はアドレス信号端子（ＡＳ）、１９番端子は
アドレス信号端子（Ａ７）、２０番端子はアドレス信号
端子（Ａ、）である。

第１図中には示していないが、２３番端子はアドレス信
号端子（Ａ、）、２４番端子は空き端子。

２５番端子はカラムアドレスストローブ信号端子（ＣＥ
）、２６番端子は空き端子、２７番端子はデータ出力信
号端子、２８番端子は基準電圧Ｖｓｓ端子である。

前記インナーリード３Ａの他端側は、半導体チップ１の
長方形状の夫々の長辺を横切り、半導体チップ１の中央
側に引き伸ばされている。

前記インナーリード３Ａのうち１番端子、１４番端子の
夫々のインナーリード（Ｖｃｃ）３Ａは、印刷共用配線
３ＡＣと一体となるように電気的に接続されている。同
様に、１５番端子、２８番端子の夫々のインナーリード
（Ｖｓｓ）　３　Ａは、印刷共用配線３ＡＣと一体とな
るように電気的に接続されている。

１番端子及び１４番端子のインナーリード（Ｖｃｃ）３
Ａ、１５番端子及び２８番端子のインナーリード（Ｖｓ
ｓ）　３　Ａの夫々は、その他のインナーリード３Ａ（
信号用インナーリード３Ａ）の他端側の先端で規定され
た領域内において平行に延在させている。この１番端子
及び１４番端子のインナーリード（Ｖｃｃ）３Ａ、１５
番端子及び２８番端子のインナーリード（Ｖｓｓ）３Ａ
の夫々は、半導体チップ１の主面のどの位置においても
電源電圧Ｖｃｃ、基準電圧Ｖｓｓを供給することができ
るように構成されている。つまり、この樹脂封止型半導
体装置は電源ノイズを吸収し易く構成され、半導体チッ
プ１の動作速度の高速化を図れるように構成されている
。

前記インナーリード３Ａ、アウターリード３Ｂ。

支持リード３Ｃの夫々は、リードフレームから切断され
、かつ、成型されている。

前記半導体チップ１、導電性接着剤６、インナーリード
３Ａ及び支持リード３Ｃはモールド樹脂２Ａで封止され
ている。このモールド樹脂２Ａは、低応力化を図るため
に、フェノール系硬化剤、シリコーンゴム及びフィラー
が添加されたエポキシ系樹脂を使用している。シリコー
ンゴムはエポキシ系樹脂の弾性率と同時に熱膨張率を低
下させる作用がある。フィラーは球形の酸化珪素粒で形
成されており、同様に熱膨張率を低下させる作用がある
。また、パッケージ２の所定位置にインデックスＩＤ（
第１図及び第２図の左端に設けられた切り込み）が設け
られている。

前記半導体チップ１の主面上には、第４図（インナーリ
ードと半導体チップとの接続部の拡大断面図）に示すよ
うに、パッシベーション膜（保護膜）１０２が形成され
ている。このパッシベーション膜１０２の主面上にはプ
リント配線技術により、前記印刷共用配線３ＡＣ１印刷
ポンデイングパツドＢＰ及び該印刷ポンディングパッド
ＰＢと一体に形成された複数の印刷信号配線３ＡＰが形
成されている。印刷共用配線３ＡＣ及び複数の印刷信号
配線３ＡＰは前記パッシベーション膜１０２に形威され
た接続孔１０３を通して内部配線１０４と電気的に接続
されている。そして、前記印刷共用配線３ＡＣ及び複数
の印刷信号配線３ＡＰを含む前記半導体チップ１の主面
上には、α線の侵入を防ぐためのポリイミド系の樹脂か
らなる１０μｍ程度の厚さのα線侵入防止用保護膜１０
５がコーティングされている。前記α線侵入防止保護膜
１０５は、所定のマスクパターンによりドライエツチン
グでエツチングされ、前記ポンディングパッドＢＰの表
面を露出させている。

前記印刷信号配線３ＡＰ、印刷ポンディングパッドＢＰ
及び印刷共用配線３ＡＣは例えば０．２μｍ程度の厚さ
のＴｉ膜３０１　、２μ思程度の厚さのＣｕ膜３０２及
び０．２μｍ程度の厚さのＴ１膜３０３からなる多層配
線が用いられている。この多層配線はアルミニウム（Ａ
ｌ）又は金（Ａｕ）線であってもよい。つまり、前記半
導体チップ１の能動領域（図示していない）と印刷信号
配線３ＡＰ、印刷ポンディングパッドＢＰ及び印刷共用
配線３ＡＣとが、接続孔１０３と内部配線１０４とを通
して電気的に接続される。

また、前記半導体チップ１の回路素子形成レイアウトを
、第５図（半導体チップの回路素子形成レイアウト図）
に示す。第５図において、１１はメモリセルアレイ、１
２は周辺回路、ＢＰは印刷ポンディングパッドＢＰであ
る。

前記半導体チップ１の主面つまり前記メモリセルアレイ
１１及び周辺回路１２を配置した表面上には、複数のイ
ンナーリード３Ａが、支持リード３Ｃにより浮いた状態
で配設され、前記半導体チップ１のパッシベーション膜
１０２の主面上には、印刷信号配、１ＪＩ３ＡＰ、印刷
ボンディクグパッドＢＰ及び印刷共用配線３ＡＣが形成
されている。そして、第４図に示すように、前記インナ
ーリード３Ａの先端部に小さい貫通孔３Ａ工が設けられ
、該貫通孔３Ａ□を通して前記半導体チップ１の印刷ポ
ンディングパッドＢＰと前記インナーリード３Ａとが電
気的に接続される。前記貫通孔３Ａ、を通して前記半導
体チップ１の印刷ポンデイグパッドＢＰと前記インナー
リード３Ａとの電気的接続は、その先端部と導電性接着
剤６により電気的に接続されている。この導電性接着剤
６としては、例えば、銀（Ａｇ）エポキシペーストが用
いられる。

前記貫通孔３Ａ、の周辺は、第６Ａ図及び第６Ｂ図に示
すように半径０．３ｍｍのおわん状の穴３Ａ３が形成さ
れている。

そして、第４図に示すように、印刷ポンデイグパッドＢ
Ｐとインナーリード３Ａとを銀（Ａｇ）エポキシペース
ト等の導電性接着剤６を前記おわん状の穴３Ａ、に埋め
込んで貫通孔３Ａ、を通して電気的に接続される。

前記リードフレームは第１図及び第８図（リードフレー
ム全体平面図）に示すように、２０本の信号用インナー
リード３Ａ及び支持リード（吊りリード）３Ｇで構成さ
れている。このリードフレーム３は、例えばＦｅ−Ｎ１
（例えばＮｉ含有率４２又は５０［％］）合金、Ｃｕ等
で形成されている。

この種の樹脂封止型パッケージ２は、半導体チップ１の
主面上にインナーリード３Ａを配置したＬＯＣ（Ｌｅａ
ｄ　Ｏｎ　Ｃｈｉｐ）構造を採用している。

ＬＯＧ構造を採用する樹脂封止型パッケージ２は、半導
体チップ１の形状に規制されずにインナーリード３Ａを
自由に引き回せるので、この引き回しに相当する分、サ
イズの大きな半導体チップ１を封止することができる。

つまり、ＬＯＧ構造を採用する樹脂封止型パッケージ２
は、大容量化に基づき半導体チプ１のサイズが大型化し
ても、封止サイズ（パッケージサイズ）は小さく抑えら
れるので、実装密度を高めることができる。

前記半導体チップ１の主面の長方形状の対向する側端部
には、支持リード３Ｃが接着剤５により接続固定されて
いる。この支持リード３Ｃは、前記インナーリード３Ａ
を半導体チップ１の主面に、支持リード３Ｃにより浮い
た状態で配設するようにリードフレーム３を半導体チッ
プ１に固定するためのものでる。前記接着剤としてはエ
ポキシ系樹脂、レゾール系樹脂等の接着剤を使用する。

なお、前記支持リード３Ｃと半導体チップ１との固定は
、前述のように半導体チップ１の主面の長方形状の対向
する側端部で接着固定するのが好ましいが、必要に応じ
て主面又は裏面で固定してもよい。

以上の説明かられかるように、本実施例によれば、半導
体チップ１の主面上に、複数のインナーリード３Ａが支
持リード３により浮いた状態で配設され、前記インナー
リード３Ａの先端部に、第６Ａ図及び第６Ｂ図に示すよ
うに、半径０．３ｍｍのおわん状の穴３Ａ２が設けられ
、その中央部に、小さい貫通孔３Ａ、が設けられ、該貫
通孔３Ａ１を通して前記半導体チップ１の印刷ポンデイ
グパッドＢＰとインナーリード３Ａとを銀（Ａｇ）エポ
キシペーストを前記おわん状の穴３Ａ２に埋め込んで電
気的に接続することにより、前記印刷ポンディングパッ
ドＢＰとインナーリード３Ａとが電気的に接続されるた
め、絶縁フィルムを使用しない。このため、前記絶縁フ
ィルムによる吸湿水分量がなくなり、リフロー時に前記
吸湿された水分がパッケージの中で気化膨張して、パッ
ケージにクラックが発生するのを防止することができる
ので、ＬＯＧ構造の半導体装置の信頼性を向上させるこ
とができる。

また、前記インナーリード３Ａが半導体チップ１の主面
に触れないので、その主面の破損を低減することができ
る。これにより、ＬＯＧ構造の半導体装置の信頼性を向
上させることができる。

また、前記貫通孔３Ａよを通して前記半導体チップ１の
印刷ポンデイグパッドＢＰとインナーリード３Ａとを導
電性接着剤６により電気的に接続することにより、その
主面にかかる応力を低減することができるので、その主
面上の回路素子の破損を低減することができる。これに
より、ＬＯＧ構造の半導体装置の信頼性を向上させるこ
とができる。

また、半導体チップ１のパッシベーション膜（保護膜）
１０２の主面上に、複数の印刷信号配線３ＡＰ、印刷ポ
ンディングパッドＢＰ及びそのパッシベーション膜１０
２の主面上の中央部分にその長辺に平行に引き伸ばされ
ている印刷共用配線３ＡＣが設けられていることにより
、半導体チップ１の内部配線１０４か細くても、パッシ
ベーション１０２の主面上では印刷信号配線（インナリ
ード）３ＡＰは太くすることができるので、動作電流路
の抵抗値を低減することができる。これにより動作速度
を向上させることができる。

また、パッシベーション１０２の主面上では印刷信号配
線３ＡＰ及び印刷ポンディングパッドＢＰを設ける場所
に対して自由度が増えるので、どこからも電源に接続で
きる。これにより短い配線で電流を供給することができ
るので、抵抗値を小さくすることができるとともにノイ
ズの低減がはかれる。

また、パッシベーション１０２の主面上では印刷ポンデ
ィングパッドＢＰの位置を変えることができるので、半
導体チップ１及びパッケージのサイズを小さくすること
ができる。

また、パッシベーション１０２の主面上では印刷信号配
線３ＡＰ及び印刷ポンディングパッドＢＰを設ける場所
に対して自由度が増え、前記印刷ポンディングパッドＢ
Ｐの位置を変えることができるので、ＬＯＧ構造の半導
体装置のパッケージ設計の自由度を増大させることがで
きる。

また、前記半導体チップ１の中央部分をその長辺に平行
に引き伸ばされている印刷共用配線３ＡＣが設けられて
いるので、種々の場所から電源に接続することができる
。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において。

種々変更可能であることは言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

パッケージにクラックが発生するのを防止することがで
きるので、ＬＯＧ構造の半導体装置の信頼性を向上させ
ることができる。

また、前記半導体チップの主面の破損を低減することが
できるので、ＬＯＧ構造の半導体装置の信頼性を向上さ
せることができる。

また、動作電流路の抵抗値を低減することができるので
、動作速度を向上させることができる。

また、どこからでも電源に接続できるため、短い配線で
電流を供給することができるので、抵抗値を小さくする
ことができ、高速化をはかることができるとともにノイ
ズの低減がはかれる。

また、保護膜上では半導体チップ上の印刷外部端子（印
刷ボンデインパッド）の位置を変えることができるので
、半導体チップ及びパッケージのサイズを小さくするこ
とができる。

また、保護膜上では印刷外部端子の位置を変えることが
できる。ので、ＬＯＧ構造の半導体装置のパッケージ設
計の自由度を増大させることができる。

また、保護膜上の中央部分の長辺に、平行に引き伸ばさ
れている印刷共用配線が設けられているので、種々の場
所から電源に接続することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である樹脂封止型半導体装
置の概略構成を示す部分断面斜視図、第２図は、第１図
の平面図、第３図は、第２図のイーイ線で切った断面図、第４図は
、インナーリードと半導体チップとの接続部の拡大断面
図。第５図は、半導体チップの回路素子形成レイアウト図。第６Ａ図は、インナーリードの先端部の構成を示す平面
図、第６Ｂ図は、第６Ａ図のローロ線で切った断面図、第７図は、リードフレーム全体平面図である。図中、！・・・半導体チップ（ＤＲＡＭ）、２・・・樹
脂封止型パッケージ、３・・・リードフレーム、３Ａ・
・・インナーリード、３Ｂ・・・アウターリード、３Ｇ
・・・支持リード、３ＡＣ・・・印刷共用配線、３ＡＰ
・・・印刷信号配線、ＢＰ・・・印刷ボンブイフグパッ
ド（印刷外部端子）、６・・・導電性接着剤、１１・・
・メモリセルアレイ、１２・・・周辺回路、１０２・・
・パッシベーション膜、１０３・・・接続孔、１０４・
・・内部配線、１０５・・・α線侵入防止用保護膜であ
る。

Claims

【特許請求の範囲】１、半導体チップの回路素子形成面上に、複数のインナ
ーリードが支持リードにより浮いた状態で配設され、前
記半導体チップの保護膜上に外部端子が設けられ、前記
インナーリードの先端部に小さい貫通孔が設けられ、該
貫通孔を通して前記半導体チップの外部端子と前記イン
ナーリードとが導電性接着剤により電気的に接続され、
モールド樹脂で封止されたことを特徴とする半導体装置
。２、前記請求項１に記載の半導体装置において、半導体
チップの保護膜上に、複数の印刷信号配線、印刷外部端
子及びその保護膜上の中央部分にその長辺に平行に引き
伸ばされている印刷共用配線が設けられたことを特徴と
する半導体装置。