JP2567870B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2567870B2 JP2567870B2 JP62234654A JP23465487A JP2567870B2 JP 2567870 B2 JP2567870 B2 JP 2567870B2 JP 62234654 A JP62234654 A JP 62234654A JP 23465487 A JP23465487 A JP 23465487A JP 2567870 B2 JP2567870 B2 JP 2567870B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor
- bonding pads
- leads
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、半導体チップが
樹脂により封止されている半導体装置に適用して有効な
技術に関するものである。
樹脂により封止されている半導体装置に適用して有効な
技術に関するものである。
従来、タブレスリードフレームを用いて製造された樹
脂封止デュアル・インライン（DIP）パッケージについ
ては、特願昭60−58407号、特開昭59−92556号公報、特
開昭61−236130号公報、米国特許第4612564号等におい
て論じられている。
脂封止デュアル・インライン（DIP）パッケージについ
ては、特願昭60−58407号、特開昭59−92556号公報、特
開昭61−236130号公報、米国特許第4612564号等におい
て論じられている。
しかしながら、本発明者の検討によれば、前記従来技
術においては、半導体チップの両端部に周辺回路及びボ
ンディングパッドが設けられているため、次のような問
題があった。すなわち、リードの先端が半導体チップの
端からはみ出しているため、その分だけパッケージのサ
イズが増加する。また、樹脂モールド後に常温にもどる
際に生じる半導体チップと樹脂との界面の応力は、半導
体チップの中央よりも端の方が大きいため、この応力に
よりボンディングパッドとワイヤーとのボンディング部
で破断が生じやすい。さらに、半導体チップの両端部に
設けられている周辺回路の間を結ぶ配線が長いため、配
線抵抗Ｒ及び配線容量ＣによるRC遅延が大きく、従って
伝播をする信号の遅延が大きい。これは、例えばダイナ
ミックRAM（Random Access Memory）においては、メモ
リセルへのアクセスが遅いという問題を生じる。
術においては、半導体チップの両端部に周辺回路及びボ
ンディングパッドが設けられているため、次のような問
題があった。すなわち、リードの先端が半導体チップの
端からはみ出しているため、その分だけパッケージのサ
イズが増加する。また、樹脂モールド後に常温にもどる
際に生じる半導体チップと樹脂との界面の応力は、半導
体チップの中央よりも端の方が大きいため、この応力に
よりボンディングパッドとワイヤーとのボンディング部
で破断が生じやすい。さらに、半導体チップの両端部に
設けられている周辺回路の間を結ぶ配線が長いため、配
線抵抗Ｒ及び配線容量ＣによるRC遅延が大きく、従って
伝播をする信号の遅延が大きい。これは、例えばダイナ
ミックRAM（Random Access Memory）においては、メモ
リセルへのアクセスが遅いという問題を生じる。
本発明の目的は、半導体装置のサイズの縮小を図るこ
とができる技術を提供することにある。
とができる技術を提供することにある。
本発明の他の目的は、樹脂による応力によりボンディ
ングパッドとワイヤーとのボンディング部で破断が生じ
るのを防止することができる技術を提供することにあ
る。
ングパッドとワイヤーとのボンディング部で破断が生じ
るのを防止することができる技術を提供することにあ
る。
本発明の他の目的は、配線が長いことによる信号の遅
延を防止することができる技術を提供することにある。
延を防止することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体チップのほぼ中央部に周辺回路及び
ボディングパッドが設けられ、かつタブレスリードフレ
ームを用いて構成されている。
ボディングパッドが設けられ、かつタブレスリードフレ
ームを用いて構成されている。
上記した手段によれば、半導体チップからリードがは
み出さないようにすることができるので、その分だけ半
導体装置のサイズの縮小を図ることができる。また、半
導体チップの中央部では、樹脂モールド後に常温にもど
る際に生じる半導体チップと樹脂との界面の応力が最も
小さいので、この応力によりボンディングパッドとワイ
ヤーとのボンディング部で破断が生じるのを防止するこ
とができる。さらに、半導体チップのほぼ中央部に周辺
回路が設けられているために配線の長さを短くすること
ができるので、RC遅延を小さくすることができ、従って
配線が長いことによる信号の遅延を防止することができ
る。
み出さないようにすることができるので、その分だけ半
導体装置のサイズの縮小を図ることができる。また、半
導体チップの中央部では、樹脂モールド後に常温にもど
る際に生じる半導体チップと樹脂との界面の応力が最も
小さいので、この応力によりボンディングパッドとワイ
ヤーとのボンディング部で破断が生じるのを防止するこ
とができる。さらに、半導体チップのほぼ中央部に周辺
回路が設けられているために配線の長さを短くすること
ができるので、RC遅延を小さくすることができ、従って
配線が長いことによる信号の遅延を防止することができ
る。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
なお、実施例を説明するための全図において、同一機
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。
第１図は、本発明の一実施例による樹脂封止DIPパッ
ケージの全体構成を示す斜視図であり、第２図及び第３
図は、それぞれ第１図のＡ−Ａ線及びＢ−Ｂ線に沿って
の断面図であり、第４図は、第１図に示す樹脂封止のDI
Pパッケージの要部を示す斜視図であり、第５図は、第
１図に示す樹脂封止DIPパッケージ中の半導体チップを
示す平面図である。
ケージの全体構成を示す斜視図であり、第２図及び第３
図は、それぞれ第１図のＡ−Ａ線及びＢ−Ｂ線に沿って
の断面図であり、第４図は、第１図に示す樹脂封止のDI
Pパッケージの要部を示す斜視図であり、第５図は、第
１図に示す樹脂封止DIPパッケージ中の半導体チップを
示す平面図である。
第１図〜第４図に示すように、本実施例による樹脂封
止DIPパッケージにおいては、例えば４メガビットのダ
イナミックRAMを構成する例えばシリコンチップのよう
な半導体チップ１が樹脂２により封止されている。符号
L1〜L18はリードであって、これからのリードL1〜L18と
前記半導体チップ１に設けられたボンディングパッドP1
〜P18とがワイヤーＷによりそれぞれボンディングされ
ている。これらのリードL1〜L18は、第６図に示すタブ
レスリードフレームLFを用いて形成されたものである。
また、符号３は、例えば前記半導体チップ１よりもわず
かに大きく、かつその中央部に開口3aが設けられている
例えばポリイミド樹脂板であって、このポリイミド樹脂
板３は例えばポリイミド系樹脂から成る接着剤４により
前記リードL1〜L18に接着されている（第２図及び第３
図）。そして、前記半導体チップ１の素子が形成されて
いる側の表面に設けられたパッシベーション膜５とこの
ポリイミド樹脂板３とが上述と同様の接着剤４により接
着されている。
止DIPパッケージにおいては、例えば４メガビットのダ
イナミックRAMを構成する例えばシリコンチップのよう
な半導体チップ１が樹脂２により封止されている。符号
L1〜L18はリードであって、これからのリードL1〜L18と
前記半導体チップ１に設けられたボンディングパッドP1
〜P18とがワイヤーＷによりそれぞれボンディングされ
ている。これらのリードL1〜L18は、第６図に示すタブ
レスリードフレームLFを用いて形成されたものである。
また、符号３は、例えば前記半導体チップ１よりもわず
かに大きく、かつその中央部に開口3aが設けられている
例えばポリイミド樹脂板であって、このポリイミド樹脂
板３は例えばポリイミド系樹脂から成る接着剤４により
前記リードL1〜L18に接着されている（第２図及び第３
図）。そして、前記半導体チップ１の素子が形成されて
いる側の表面に設けられたパッシベーション膜５とこの
ポリイミド樹脂板３とが上述と同様の接着剤４により接
着されている。
第５図に示すように、前記半導体チップ１において
は、その中心部に周辺回路６が設けられ、この周辺回路
６の長辺に沿って前記ボンディングパッドP1〜P18が集
中的に設けられている。また、符号Ｍ−ARYは、メモリ
セルアレイである。
は、その中心部に周辺回路６が設けられ、この周辺回路
６の長辺に沿って前記ボンディングパッドP1〜P18が集
中的に設けられている。また、符号Ｍ−ARYは、メモリ
セルアレイである。
第１図及び第４図に示すように、前記リードL1〜L18
は、その先端が前記ボンディングパッドP1〜P18に隣接
するように設けられている。これによって、既述の従来
のタブレスリードフレームを用いたパッケージの場合の
ように半導体チップからのリードのはみ出しをなくすこ
とができるので、その分だけパッケージのサイズの縮小
を図ることができる。このため、半導体チップ１のチッ
プサイズが１メガビットのダイナミックRAMの場合に比
べて大きくなっても、この１メガビットのダイナミック
RAMと同等のサイズのパッケージを用いることが可能と
なる。また、上述のように、ボンディングパッドP1〜P
18が半導体チップ１の中央部に設けられているため、樹
脂モールド後に常温にもどる際に半導体チップ１と樹脂
２との界面に生じる応力はこれらのボンディングパッド
P1〜P18の近傍では小さい。従って、この応力により、
ワイヤーＷとボンディングパッドP1〜P18やリードL1〜L
18とのボディング部で破断が生じるのを効果的に防止す
ることができる。さらに、半導体チップ１の中心に周辺
回路６が設けられているため、半導体チップの短辺側の
両端部に周辺回路が設けられている既述の従来技術に比
べて、この半導体チップ１の長辺方向に沿って延びる配
線の長さを短くすることができる。これによって、RC遅
延による信号の遅延を防止することができるので、メモ
リセルへのアクセスの高速化を図ることができる。
は、その先端が前記ボンディングパッドP1〜P18に隣接
するように設けられている。これによって、既述の従来
のタブレスリードフレームを用いたパッケージの場合の
ように半導体チップからのリードのはみ出しをなくすこ
とができるので、その分だけパッケージのサイズの縮小
を図ることができる。このため、半導体チップ１のチッ
プサイズが１メガビットのダイナミックRAMの場合に比
べて大きくなっても、この１メガビットのダイナミック
RAMと同等のサイズのパッケージを用いることが可能と
なる。また、上述のように、ボンディングパッドP1〜P
18が半導体チップ１の中央部に設けられているため、樹
脂モールド後に常温にもどる際に半導体チップ１と樹脂
２との界面に生じる応力はこれらのボンディングパッド
P1〜P18の近傍では小さい。従って、この応力により、
ワイヤーＷとボンディングパッドP1〜P18やリードL1〜L
18とのボディング部で破断が生じるのを効果的に防止す
ることができる。さらに、半導体チップ１の中心に周辺
回路６が設けられているため、半導体チップの短辺側の
両端部に周辺回路が設けられている既述の従来技術に比
べて、この半導体チップ１の長辺方向に沿って延びる配
線の長さを短くすることができる。これによって、RC遅
延による信号の遅延を防止することができるので、メモ
リセルへのアクセスの高速化を図ることができる。
なお、第１図及び第６図に示すように、前記リードL1
〜L18には、樹脂２と外部空間との境界の部分に開口La
がそれぞれ設けられている。これによって樹脂２と外部
空間との境界部におけるこの樹脂２とリードL1〜L18と
界面の面積が小さくなるので、この樹脂２の厚さが小さ
くても、樹脂モールド後に常温にもどる際に前記界面に
生じる応力によりこの樹脂２にクラック等が生じるのを
防止することができる。
〜L18には、樹脂２と外部空間との境界の部分に開口La
がそれぞれ設けられている。これによって樹脂２と外部
空間との境界部におけるこの樹脂２とリードL1〜L18と
界面の面積が小さくなるので、この樹脂２の厚さが小さ
くても、樹脂モールド後に常温にもどる際に前記界面に
生じる応力によりこの樹脂２にクラック等が生じるのを
防止することができる。
次に、上述のように構成された本実施例による樹脂封
止DIPパッケージの製造方法の一例について説明する。
止DIPパッケージの製造方法の一例について説明する。
第７図に示すように、まずタブレスリードフレームLF
にポリイミド樹脂板３を接着剤４により接着する。
にポリイミド樹脂板３を接着剤４により接着する。
次に第８図に示すように、半導体チップ１の表面のパ
ッシベーション膜５と前記ポリイミド樹脂板３とを接着
剤４により接着する。
ッシベーション膜５と前記ポリイミド樹脂板３とを接着
剤４により接着する。
次に第９図に示すように、半導体チップ１のボンディ
ングパッド（図示せず）とタブレスリードフレームLFと
をワイヤＷによりボンディングする。
ングパッド（図示せず）とタブレスリードフレームLFと
をワイヤＷによりボンディングする。
次に、樹脂モールドを行うことにより前記半導体チッ
プ１、ワイヤーＷ等を封止した後、前記リードフレーム
LFの切断成形を行って、第１図に示すように目的とする
樹脂封止DIPパッケージを完成させる。
プ１、ワイヤーＷ等を封止した後、前記リードフレーム
LFの切断成形を行って、第１図に示すように目的とする
樹脂封止DIPパッケージを完成させる。
以上、本発明を実施例にもとづき具体例に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
例えば、半導体チップ１内の周辺回路６及びボンディ
ングパッドP1〜P18の配置は上述の実施例に限定される
ものではない。例えば、第10図に示すように、半導体チ
ップ１の中心部に２つの周辺回路6a、6bを互いに対向さ
せて設け、これらの周辺回路6a、6bの間にボンディング
パッドP1〜P18を設けたり、第11図に示すように、半導
体チップ１の中心部に周辺回路６を設け、この周辺回路
６の長辺及び短辺に沿ってボンディングパッドP1〜P18
を設けてもよい。
ングパッドP1〜P18の配置は上述の実施例に限定される
ものではない。例えば、第10図に示すように、半導体チ
ップ１の中心部に２つの周辺回路6a、6bを互いに対向さ
せて設け、これらの周辺回路6a、6bの間にボンディング
パッドP1〜P18を設けたり、第11図に示すように、半導
体チップ１の中心部に周辺回路６を設け、この周辺回路
６の長辺及び短辺に沿ってボンディングパッドP1〜P18
を設けてもよい。
また、本発明は、DIPパッケージ以外の各種のパッケ
ージに適用することができる。さらに、本発明は、半導
体チップ１がダイナミックRAM以外のMOSLSIを構成する
場合に適用することができることは勿論、例えばバイポ
ーラLSIに適用することもできる。
ージに適用することができる。さらに、本発明は、半導
体チップ１がダイナミックRAM以外のMOSLSIを構成する
場合に適用することができることは勿論、例えばバイポ
ーラLSIに適用することもできる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、半導体装置のサイズの縮小を図ることがで
きる。また、樹脂による応力によりボンディングパッド
とワイヤーとのボンディング部で破断が生じるのを防止
することができる。さらに、配線が長いことによる信号
の遅延を防止することができる。
きる。また、樹脂による応力によりボンディングパッド
とワイヤーとのボンディング部で破断が生じるのを防止
することができる。さらに、配線が長いことによる信号
の遅延を防止することができる。
第１図は、本発明の一実施例による樹脂封止DIPパッケ
ージの全体構成を示す斜視図、 第２図及び第３図は、それぞれ第１図のＡ−Ａ線及びＢ
−Ｂ線に沿っての断面図、 第４図は、第１図に示す樹脂封止DIPパッケージの要部
を示す斜視図、 第５図は、第１図に示す樹脂封止DIPパッケージ中の半
導体チップを示す平面図、 第６図は、第１図に示す樹脂封止DIPパッケージの製造
に用いるタブレスリードフレームを示す平面図、 第７図〜第９図は、第１図に示す樹脂封止DIPパッケー
ジの製造方法の一例を工程順に説明するための断面図、 第10図及び第11図は、本発明の変形例を示す平面図であ
る。 図中、１……半導体チップ、２……樹脂、３……ポリイ
ミド樹脂板、４……接着剤、５……パッシベーション
膜、６……周辺回路、L1〜L18……リード、P1〜P18……
ボンディングパッド、LF……タブレスリードフレームで
ある。
ージの全体構成を示す斜視図、 第２図及び第３図は、それぞれ第１図のＡ−Ａ線及びＢ
−Ｂ線に沿っての断面図、 第４図は、第１図に示す樹脂封止DIPパッケージの要部
を示す斜視図、 第５図は、第１図に示す樹脂封止DIPパッケージ中の半
導体チップを示す平面図、 第６図は、第１図に示す樹脂封止DIPパッケージの製造
に用いるタブレスリードフレームを示す平面図、 第７図〜第９図は、第１図に示す樹脂封止DIPパッケー
ジの製造方法の一例を工程順に説明するための断面図、 第10図及び第11図は、本発明の変形例を示す平面図であ
る。 図中、１……半導体チップ、２……樹脂、３……ポリイ
ミド樹脂板、４……接着剤、５……パッシベーション
膜、６……周辺回路、L1〜L18……リード、P1〜P18……
ボンディングパッド、LF……タブレスリードフレームで
ある。
フロントページの続き (56)参考文献 特開 昭62−25445（ＪＰ，Ａ) 特開 昭63−62335（ＪＰ，Ａ) 特開 昭63−141329（ＪＰ，Ａ) 特開 昭60−89955（ＪＰ，Ａ) 特開 昭59−92556（ＪＰ，Ａ) 特開 昭61−218139（ＪＰ，Ａ) 特公 平７−77226（ＪＰ，Ｂ２) 米国特許4612564（ＵＳ，Ａ)
Claims (22)
- 【請求項１】半導体基板主面にメモリセルアレイ領域、
周辺回路領域及び複数のボンディングパッドを形成した
半導体チップと複数のリードとを有し、前記複数のリー
ドは夫々の一部が前記半導体チップの主面上に配置さ
れ、夫々の他部が前記半導体チップの辺を横切って半導
体チップの外部へ延在し、前記複数のボンディングパッ
ドと前記複数のリードとは電気的に接続され、前記半導
体チップと前記リードの一部が樹脂によって封止された
半導体記憶装置において、 前記メモリセルアレイ領域は複数のブロックからなり、
前記周辺回路領域が、このメモリセルアレイ領域のブロ
ック間に配置され、前記メモリセルアレイ領域の互いに
隣接する一対の辺に沿った方向に延在し、 前記複数のボンディングパッドは、前記隣接する一対の
辺に挟まれるように前記隣接する一対の辺に沿った方向
に延在して配置されていることを特徴とする半導体記憶
装置。 - 【請求項２】前記複数のボンディングパッドは、前記隣
接する一対の辺と前記周辺回路領域との間に設けられて
いることを特徴とする特許請求の範囲第１項に記載の半
導体記憶装置。 - 【請求項３】前記複数のボンディングパッドは、前記隣
接する一対の辺に沿った方向に２列に設けられているこ
とを特徴とする特許請求の範囲第１項又は第２項に記載
の半導体記憶装置。 - 【請求項４】前記複数のボンディングパッドと前記リー
ドとはワイヤによって電気的に接続されていることを特
徴とする特許請求の範囲第１項乃至第３項の何れか一項
に記載の半導体記憶装置。 - 【請求項５】前記リードの一部は、絶縁性被膜を介し
て、前記半導体チップ主面に固定されていることを特徴
とする特許請求の範囲第１項乃至第４項の何れか一項に
記載の半導体記憶装置。 - 【請求項６】前記リードの一部は、有機絶縁性被膜を介
して、前記半導体チップ主面に形成されたパッシベーシ
ョン膜に固定されていることを特徴とする特許請求の範
囲第５項に記載の半導体記憶装置。 - 【請求項７】半導体基板主面にメモリセルアレイ領域、
周辺回路領域及び複数のボンディングパッドを形成した
半導体チップと複数のリードとを有し、前記複数のリー
ドは夫々の一部が前記半導体チップの主面上に配置さ
れ、夫々の他部が前記半導体チップの辺を横切って半導
体チップの外部へ延在し、前記複数のボンディングパッ
ドと前記複数のリードとは電気的に接続され、前記半導
体チップと前記リードの一部が樹脂によって封止された
半導体記憶装置において、 前記メモリセルアレイ領域は複数のブロックからなり、
前記周辺回路領域が、このメモリセルアレイ領域のブロ
ック間に配置され、前記メモリセルアレイ領域の互いに
隣接する一対の辺に沿った方向に延在し、 前記複数のボンディングパッドは、前記隣接する一対の
辺に挟まれるように前記隣接する一対の辺に沿った方向
に延在して配置され、前記隣接する一対の辺以外のメモ
リセルアレイ領域の辺の外周部には、ボンディングパッ
ドが設けられていないことを特徴とする半導体記憶装
置。 - 【請求項８】前記複数のボンディングパッドは、前記隣
接する一対の辺と前記周辺回路領域との間に設けられて
いることを特徴とする特許請求の範囲第７項に記載の半
導体記憶装置。 - 【請求項９】前記複数のボンディングパッドは、前記隣
接する一対の辺に沿った方向に２列に設けられているこ
とを特徴とする特許請求の範囲第７項又は第８項に記載
の半導体記憶装置。 - 【請求項１０】前記複数のボンディングパッドと前記リ
ードとはワイヤによって電気的に接続されていることを
特徴とする特許請求の範囲第７項乃至第９項の何れか一
項に記載の半導体記憶装置。 - 【請求項１１】前記リードの一部は、絶縁性被膜を介し
て、前記半導体チップ主面に固定されていることを特徴
とする特許請求の範囲第７項乃至第10項の何れか一項に
記載の半導体記憶装置。 - 【請求項１２】前記リードの一部は、有機絶縁性被膜を
介して、前記半導体チップ主面に形成されたパッシベー
ション膜に固定されていることを特徴とする特許請求の
範囲第11項に記載の半導体記憶装置。 - 【請求項１３】半導体基板主面にメモリセルアレイ領
域、周辺回路領域及び複数のボンディングパッドを形成
した半導体チップと複数のリードとを有し、前記複数の
リードは夫々の一部が前記半導体チップの主面上に配置
され、夫々の他部が前記半導体チップの辺を横切って半
導体チップの外部へ延在し、前記複数のボンディングパ
ッドと前記複数のリードとは電気的に接続され、前記半
導体チップと前記リードの一部が樹脂によって封止され
た半導体記憶装置において、 前記メモリセルアレイ領域は複数のブロックからなり、
複数のブロックからなる前記周辺回路領域が、このメモ
リセルアレイ領域のブロック間に配置され、前記メモリ
セルアレイ領域の互いに隣接する一対の辺に沿った方向
に延在し、 前記周辺回路領域のブロック間に前記複数のボンディン
グパッドが設けられ、この複数のボンディングパッド
が、前記隣接する一対の辺に挟まれるように前記隣接す
る一対の辺に沿った方向に延在して配置されていること
を特徴とする半導体記憶装置。 - 【請求項１４】前記複数のボンディングパッドは、前記
隣接する一対の辺に沿った方向に２列に設けられている
ことを特徴とする特許請求の範囲第13項に記載の半導体
記憶装置。 - 【請求項１５】前記複数のボンディングパッドと前記リ
ードとはワイヤによって電気的に接続されていることを
特徴とする特許請求の範囲第13項又は第14項の何れか一
項に記載の半導体記憶装置。 - 【請求項１６】前記リードの一部は、絶縁性被膜を介し
て、前記半導体チップ主面に固定されていることを特徴
とする特許請求の範囲第13項乃至第15項の何れか一項に
記載の半導体記憶装置。 - 【請求項１７】前記リードの一部は、有機絶縁性被膜を
介して、前記半導体チップ主面に形成されたパッシベー
ション膜に固定されていることを特徴とする特許請求の
範囲第16項に記載の半導体記憶装置。 - 【請求項１８】半導体基板主面にメモリセルアレイ領
域、周辺回路領域及び複数のボンディングパッドを形成
した半導体チップと複数のリードとを有し、前記複数の
リードは夫々の一部が前記半導体チップの主面上に配置
され、夫々の他部が前記半導体チップの辺を横切って半
導体チップの外部へ延在し、前記複数のボンディングパ
ッドと前記複数のリードとは電気的に接続され、前記半
導体チップと前記リードの一部が樹脂によって封止され
た半導体記憶装置において、 前記メモリセルアレイ領域は複数のブロックからなり、
複数のブロックからなる前記周辺回路領域が、このメモ
リセルアレイ領域のブロック間に配置され、前記メモリ
セルアレイ領域の互いに隣接する一対の辺に沿った方向
に延在し、 前記周辺回路領域のブロック間に前記複数のボンディン
グパッドが設けられ、この複数のボンディングパッド
が、前記隣接する一対の辺に挟まれるように前記隣接す
る一対の辺に沿った方向に延在して配置され、前記隣接
する一対の辺以外のメモリセルアレイ領域の辺の外周部
には、ボンディングパッドが設けられていないことを特
徴とする半導体記憶装置。 - 【請求項１９】前記複数のボンディングパッドは、前記
隣接する一対の辺に沿った方向に２列設けられているこ
とを特徴とする特許請求の範囲第18項に記載の半導体記
憶装置。 - 【請求項２０】前記複数のボンディングパッドと前記リ
ードとはワイヤによって電気的に接続されていることを
特徴とする特許請求の範囲第18項又は第19項に記載の半
導体記憶装置。 - 【請求項２１】前記リードの一部は、絶縁性被膜を介し
て、前記半導体チップ主面に固定されていることを特徴
とする特許請求の範囲第18項乃至第20項の何れか一項に
記載の半導体記憶装置。 - 【請求項２２】前記リードの一部は、有機絶縁性被膜を
介して、前記半導体チップ主面に形成されたパッシベー
ション膜に固定されていることを特徴とする特許請求の
範囲第21項に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62234654A JP2567870B2 (ja) | 1987-09-17 | 1987-09-17 | 半導体記憶装置 |
| KR1019880007311A KR960013778B1 (ko) | 1987-06-30 | 1988-06-17 | 반도체 기억장치 |
| KR1019920012675A KR970004216B1 (ko) | 1987-06-30 | 1992-07-16 | 반도체 기억장치 |
| US08/000,125 US5365113A (en) | 1987-06-30 | 1993-01-04 | Semiconductor device |
| US08/329,824 US5514905A (en) | 1987-06-30 | 1994-10-27 | Semiconductor device |
| US08/458,166 US5742101A (en) | 1987-06-30 | 1995-06-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62234654A JP2567870B2 (ja) | 1987-09-17 | 1987-09-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6476732A JPS6476732A (en) | 1989-03-22 |
| JP2567870B2 true JP2567870B2 (ja) | 1996-12-25 |
Family
ID=16974397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62234654A Expired - Lifetime JP2567870B2 (ja) | 1987-06-30 | 1987-09-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567870B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0724275B2 (ja) * | 1987-11-06 | 1995-03-15 | 三菱電機株式会社 | 半導体装置 |
| JP2503638B2 (ja) * | 1989-03-24 | 1996-06-05 | 日本電気株式会社 | 半導体装置 |
| US5148265A (en) * | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies with fan-in leads |
-
1987
- 1987-09-17 JP JP62234654A patent/JP2567870B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6476732A (en) | 1989-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5184208A (en) | Semiconductor device | |
| US5563443A (en) | Packaged semiconductor device utilizing leadframe attached on a semiconductor chip | |
| KR970006529B1 (ko) | 반도체 장치 | |
| US5514905A (en) | Semiconductor device | |
| EP0710982B1 (en) | Personalized area leadframe coining or half etching for reduced mechanical stress at device edge | |
| JPH1056093A (ja) | 半導体装置およびその半導体装置を組み込んだ電子装置 | |
| JP2983620B2 (ja) | 半導体装置及びその製造方法 | |
| JP2567870B2 (ja) | 半導体記憶装置 | |
| JP2908350B2 (ja) | 半導体装置 | |
| JP2585738B2 (ja) | 半導体記憶装置 | |
| JP2971594B2 (ja) | 半導体集積回路装置 | |
| KR960013778B1 (ko) | 반도체 기억장치 | |
| JP2680969B2 (ja) | 半導体記憶装置 | |
| JPH0529528A (ja) | 半導体集積回路装置およびそれに用いるリードフレーム | |
| JP2963952B2 (ja) | 半導体装置 | |
| JP2871987B2 (ja) | 半導体記憶装置 | |
| KR950002001A (ko) | 반도체 패키지 | |
| JPH03201545A (ja) | 半導体装置 | |
| JP2968769B2 (ja) | 樹脂封止型半導体装置 | |
| JP3358697B2 (ja) | 半導体パッケージ | |
| JPH0720924Y2 (ja) | 半導体装置 | |
| JPH053284A (ja) | 樹脂封止型半導体装置 | |
| JPH0621329A (ja) | 樹脂封止型半導体装置 | |
| JPH08279590A (ja) | マルチチップモジュール型ｌｓｉおよびそのパッケージ組み立て方法 | |
| JP2729670B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |