JP2585738B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特にサイズの大きい長方形のLS
Iチップを小型のパッケージに搭載するのに好適なチッ
プ構造およびパッケージの構造を有する樹脂封止形半導
体装置に関する。
Iチップを小型のパッケージに搭載するのに好適なチッ
プ構造およびパッケージの構造を有する樹脂封止形半導
体装置に関する。
従来、LSIチップをプラスチックパッケージに搭載す
る方法としては、パッケージの中央部にチップを搭載す
るためのタブが配置され、４辺にボンディングパッド部
が配置されたチップを該タブ上に導電性ペーストで接着
・搭載し、リードフレームのリード先端部を該チップの
４辺方向に配置して、該パッド部と該リード先端部とを
金線で相互結線し、レジンモールドする構造をとってき
た。
る方法としては、パッケージの中央部にチップを搭載す
るためのタブが配置され、４辺にボンディングパッド部
が配置されたチップを該タブ上に導電性ペーストで接着
・搭載し、リードフレームのリード先端部を該チップの
４辺方向に配置して、該パッド部と該リード先端部とを
金線で相互結線し、レジンモールドする構造をとってき
た。
しかし、この構造では、チップとリード先端部との距
離を、金線が結線できる距離にまでとる必要があり、チ
ップの外端とパッケージの外端部までの距離が大きくな
り、大きなチップを小さなパッケージに収納するには幾
何学的な制約があった。さらに、リードのパッケージへ
の埋込み長さが小さくなり、外部リード成形時の機械的
ストレスによる内部リードとレジンとの界面の剥離が経
験され、特にチップの短辺方向に対し、パッケージの長
さを大きく設計する必要があった。
離を、金線が結線できる距離にまでとる必要があり、チ
ップの外端とパッケージの外端部までの距離が大きくな
り、大きなチップを小さなパッケージに収納するには幾
何学的な制約があった。さらに、リードのパッケージへ
の埋込み長さが小さくなり、外部リード成形時の機械的
ストレスによる内部リードとレジンとの界面の剥離が経
験され、特にチップの短辺方向に対し、パッケージの長
さを大きく設計する必要があった。
また、さらに、チップ寸法大のタブがパッケージの中
央部に配置されているために、熱応力によるタブ下のレ
ジンの界面剥離と、それにともなう、タブ下にむかうレ
ジンのクラックがしばしば経験され、温度サイクルや耐
リフロー試験の結果を満足させるための好適な構造とは
云えなくなってきた。
央部に配置されているために、熱応力によるタブ下のレ
ジンの界面剥離と、それにともなう、タブ下にむかうレ
ジンのクラックがしばしば経験され、温度サイクルや耐
リフロー試験の結果を満足させるための好適な構造とは
云えなくなってきた。
上記、問題点に対処するために、特開昭60−167454
号，特開昭61−218139号及びUSP4.612.564に提案されて
いるように、リードフレームのリード先端をすべてチッ
プの短辺側に配置し、タブをなくして、そのリード上に
絶縁フィルムを接着剤で張りつけ、そのフィルム上にチ
ップをダイボンディングして、該チップのボンディング
パッド部とリード先端部とを金線で相互結線するワイヤ
ボンディング構造、いわゆるchip on leadタイプのタブ
レスパッケージが提案されている。
号，特開昭61−218139号及びUSP4.612.564に提案されて
いるように、リードフレームのリード先端をすべてチッ
プの短辺側に配置し、タブをなくして、そのリード上に
絶縁フィルムを接着剤で張りつけ、そのフィルム上にチ
ップをダイボンディングして、該チップのボンディング
パッド部とリード先端部とを金線で相互結線するワイヤ
ボンディング構造、いわゆるchip on leadタイプのタブ
レスパッケージが提案されている。
さらに、同様の問題点に対処するために、特開昭59−
92556号及び特開昭61−236130号に開示されているよう
に、チップ上に接着剤でリードを接着し、チップ上部に
位置するリード先端部とチップのボンディングパッドと
を金線等で相互結線するワイヤボンディング構造、いわ
ゆるリードオンチップタイプのタブレスパッケージが提
案されている。
92556号及び特開昭61−236130号に開示されているよう
に、チップ上に接着剤でリードを接着し、チップ上部に
位置するリード先端部とチップのボンディングパッドと
を金線等で相互結線するワイヤボンディング構造、いわ
ゆるリードオンチップタイプのタブレスパッケージが提
案されている。
本発明者の検討によれば、前述の従来技術には次のよ
うな問題点があることが判明した。
うな問題点があることが判明した。
前述のlead on chipタイプのタブレスパッケージの半
導体装置では、絶縁フィルム上のチップのボンディング
パッド部と内部リード先端部とをワイヤボンディングす
る方式のため、リード先端部はチップ長辺よりもワイヤ
ボンディングする距離分だけ長く設計する必要があり、
レジンモールド時にボンディングワイヤが変形しチップ
端部と接触しないように、チップ長辺の端部とパッケー
ジ長辺の端部との距離を大きく設計する必要があり、真
に大きなチップを小さなパッケージに搭載するのに適し
た構造とは云えなかった。
導体装置では、絶縁フィルム上のチップのボンディング
パッド部と内部リード先端部とをワイヤボンディングす
る方式のため、リード先端部はチップ長辺よりもワイヤ
ボンディングする距離分だけ長く設計する必要があり、
レジンモールド時にボンディングワイヤが変形しチップ
端部と接触しないように、チップ長辺の端部とパッケー
ジ長辺の端部との距離を大きく設計する必要があり、真
に大きなチップを小さなパッケージに搭載するのに適し
た構造とは云えなかった。
また、前述の両タイプのタブレスパッケージの半導体
装置において、チップ上のボンディングパッドがチップ
外端部に位置している場合には、高温で樹脂モールドさ
れた半導体装置が常温にもどる際に、半導体チップと樹
脂との膨張係数の違いにより生じる熱応力がチップの中
央より端の方で大きい為、ボンディングパッドとワイヤ
との接続部に剪断応力がかかり、疲労破断し易い。
装置において、チップ上のボンディングパッドがチップ
外端部に位置している場合には、高温で樹脂モールドさ
れた半導体装置が常温にもどる際に、半導体チップと樹
脂との膨張係数の違いにより生じる熱応力がチップの中
央より端の方で大きい為、ボンディングパッドとワイヤ
との接続部に剪断応力がかかり、疲労破断し易い。
また、チップ上のボンディングパッドがチップ外端部
に位置している場合には、例えばダイナミックRAM（Ran
dom Access Memory），スタテックRAM,ROM等のメモリに
おいては、メモリセル部以外の周辺回路がチップ両端部
に設けられている。その為、チップ両端部の周辺回路間
を結ぶ配線が長くなり配線抵抗Ｒ及び配線容量Ｃによる
配線を伝わる信号のRC遅延が大きい。
に位置している場合には、例えばダイナミックRAM（Ran
dom Access Memory），スタテックRAM,ROM等のメモリに
おいては、メモリセル部以外の周辺回路がチップ両端部
に設けられている。その為、チップ両端部の周辺回路間
を結ぶ配線が長くなり配線抵抗Ｒ及び配線容量Ｃによる
配線を伝わる信号のRC遅延が大きい。
さらに、前述のlead on chipタイプの半導体装置にお
いて、ボンディングパッドをチップの内側に設けた場
合、リードへのワイヤボンディングの際に、下に位置す
るチップ表面を保護している無機パッシベーション膜に
クラックが発生する。
いて、ボンディングパッドをチップの内側に設けた場
合、リードへのワイヤボンディングの際に、下に位置す
るチップ表面を保護している無機パッシベーション膜に
クラックが発生する。
本発明の目的は、半導体装置のサイズの縮小を図るこ
とができる技術を提供することにある。
とができる技術を提供することにある。
本発明の他の目的は、樹脂による応力によりボンディ
ングパッドとワイヤーとのボンディング部で破断が生じ
るのを防止することができる技術を提供することにあ
る。
ングパッドとワイヤーとのボンディング部で破断が生じ
るのを防止することができる技術を提供することにあ
る。
本発明の他の目的は、配線が長いことによる信号の遅
延を防止することができる技術を提供することにある。
延を防止することができる技術を提供することにある。
本発明の他の目的は、半導体チップのパッシベーショ
ン膜に発生するクラックを防止することにある。
ン膜に発生するクラックを防止することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体記憶装置が、長方形状の半導体チッ
プと、前記チップの主面上に長方形状のチップの長辺に
沿って配置された複数のボンディングパッドと、前記ボ
ンディングパッドと前記長方形状のチップの長辺との間
であって、前記ボンディングパッドの両側の各々の領域
に、前記長辺に沿って配置されたメモリセルアレイ領域
と、前記長辺に沿って配置されたメモリセルアレイ領域
間に配置された周辺回路領域と、前記チップの主面上に
配置され、前記チップの辺を横切ってチップの外部へ延
在する複数のリードとを有し、前記複数のリードと、前
記複数のボンディングパッドとは夫々電気的に接続さ
れ、前記半導体チップは樹脂によって封止された構成と
する。
プと、前記チップの主面上に長方形状のチップの長辺に
沿って配置された複数のボンディングパッドと、前記ボ
ンディングパッドと前記長方形状のチップの長辺との間
であって、前記ボンディングパッドの両側の各々の領域
に、前記長辺に沿って配置されたメモリセルアレイ領域
と、前記長辺に沿って配置されたメモリセルアレイ領域
間に配置された周辺回路領域と、前記チップの主面上に
配置され、前記チップの辺を横切ってチップの外部へ延
在する複数のリードとを有し、前記複数のリードと、前
記複数のボンディングパッドとは夫々電気的に接続さ
れ、前記半導体チップは樹脂によって封止された構成と
する。
また、半導体記憶装置が、長方形状の半導体チップ
と、前記チップの主面上に長方形状のチップの長辺に沿
って配置された複数のボンディングパッドと、前記ボン
ディングパッドと前記長方形状のチップの長辺との間で
あって、前記ボンディングパッドの両側の各々の領域に
配置された周辺回路領域と、前記ボンディングパッドと
前記長方形状のチップの長辺との間の領域であって、前
記周辺回路領域の両側の領域に配置されたメモリセルア
レイ領域と、前記チップの主面上に配置され、前記チッ
プの辺を横切ってチップの外部へ延在する複数のリード
とを有し、前記複数のリードと、前記複数のボンディン
グパッドとは夫々電気的に接続され、前記半導体チップ
は樹脂によって封止された構成とする。
と、前記チップの主面上に長方形状のチップの長辺に沿
って配置された複数のボンディングパッドと、前記ボン
ディングパッドと前記長方形状のチップの長辺との間で
あって、前記ボンディングパッドの両側の各々の領域に
配置された周辺回路領域と、前記ボンディングパッドと
前記長方形状のチップの長辺との間の領域であって、前
記周辺回路領域の両側の領域に配置されたメモリセルア
レイ領域と、前記チップの主面上に配置され、前記チッ
プの辺を横切ってチップの外部へ延在する複数のリード
とを有し、前記複数のリードと、前記複数のボンディン
グパッドとは夫々電気的に接続され、前記半導体チップ
は樹脂によって封止された構成とする。
上記した手段によれば、半導体チップからリードがは
み出さないうようにすることができるので、その分だけ
半導体装置のサイズの縮小を図ることができる。また、
半導体チップの中央部では、樹脂モールド後に常温にも
どる際に生じる半導体チップと樹脂との界面の応力が最
も小さいので、この応力によりボンディングパッドとワ
イヤーとのボンディング部で破断が生じるのを防止する
ことができる。さらに、半導体チップのほぼ中央部に周
辺回路が設けられているために配線の長さを短くするこ
とができるので、RC遅延を小さくすることができ、従っ
て配線が長いことによる信号の遅延を防止することがで
きる。
み出さないうようにすることができるので、その分だけ
半導体装置のサイズの縮小を図ることができる。また、
半導体チップの中央部では、樹脂モールド後に常温にも
どる際に生じる半導体チップと樹脂との界面の応力が最
も小さいので、この応力によりボンディングパッドとワ
イヤーとのボンディング部で破断が生じるのを防止する
ことができる。さらに、半導体チップのほぼ中央部に周
辺回路が設けられているために配線の長さを短くするこ
とができるので、RC遅延を小さくすることができ、従っ
て配線が長いことによる信号の遅延を防止することがで
きる。
第１図乃至第４図に示すのは本発明の参考例であり、
樹脂封止DIPパッケージにおいては、例えば４メガビッ
トのダイナミックRAMを構成する例えばシリコンチップ
のような半導体チップ１が樹脂２により封止されてい
る。符号L1〜L18はリードであって、これらのリードL1
〜L18と前記半導体チップ１に設けられたボンディング
パッドP1〜P18とがワイヤーＷによりそれぞれボンディ
ングされている。これらのリードL1〜L18は、第６図に
示すタブレスリードフレームLFを用いて形成されたもの
である。また、符号３は、例えば前記半導体チップ１よ
りもわずかに大きく、かつその中央部に開口3aが設けら
れている有機絶縁性被膜例えばポリイミド樹脂板であっ
て、このポリイミド樹脂板３は例えばポリイミド系樹脂
から成る接着剤層４により前記リードL1〜L18に接着さ
れている（第２図及び第３図）。そして、前記半導体チ
ップ１の素子が形成されている側の表面に設けられた無
機絶縁膜のパッシベーション膜５とこのポリイミド樹脂
板３とが上述と同様の接着剤層４により接着されてい
る。
樹脂封止DIPパッケージにおいては、例えば４メガビッ
トのダイナミックRAMを構成する例えばシリコンチップ
のような半導体チップ１が樹脂２により封止されてい
る。符号L1〜L18はリードであって、これらのリードL1
〜L18と前記半導体チップ１に設けられたボンディング
パッドP1〜P18とがワイヤーＷによりそれぞれボンディ
ングされている。これらのリードL1〜L18は、第６図に
示すタブレスリードフレームLFを用いて形成されたもの
である。また、符号３は、例えば前記半導体チップ１よ
りもわずかに大きく、かつその中央部に開口3aが設けら
れている有機絶縁性被膜例えばポリイミド樹脂板であっ
て、このポリイミド樹脂板３は例えばポリイミド系樹脂
から成る接着剤層４により前記リードL1〜L18に接着さ
れている（第２図及び第３図）。そして、前記半導体チ
ップ１の素子が形成されている側の表面に設けられた無
機絶縁膜のパッシベーション膜５とこのポリイミド樹脂
板３とが上述と同様の接着剤層４により接着されてい
る。
第５図に示すように、前記半導体チップ１において
は、その中心部に周辺回路領域６が設けられ、この周辺
回路領域６の長辺に沿って前記ボンディングパッドP1〜
P18が集中的に設けられている。また、符号Ｍ−ARYは、
メモリセルアレイである。
は、その中心部に周辺回路領域６が設けられ、この周辺
回路領域６の長辺に沿って前記ボンディングパッドP1〜
P18が集中的に設けられている。また、符号Ｍ−ARYは、
メモリセルアレイである。
第１図及び第４図に示すように、前記リードL1〜L18
は、その先端が前記ボンディングパッドP1〜P18に隣接
するように設けられている。これによって、既述の従来
のタブレスリードフレームを用いたパッケージの場合の
ように半導体チップからのリードのはみ出しをなくすこ
とができるので、その分だけパッケージのサイズの縮小
を図ることができる。このため、半導体チップ１のチッ
プサイズが１メガビットのダイナミックRAMの場合に比
べて大きくなっても、この１メガビットのダイナミック
RAMと同等のサイズのパッケージを用いることが可能と
なる。また、上述のように、ボンディングパッドP1〜P
18が半導体チップ１の中央部に設けられているため、樹
脂モールド後に常温にもどる際に半導体チップ１と樹脂
２との界面に生じる応力はこれらのボンディングパッド
P1〜P18の近傍では小さい。従って、この応力により、
ワイヤーＷとボンディングパッドP1〜P18やリードL1〜L
18とのボンディング部で破断が生じるのを効果的に防止
することができる。さらに、半導体チップ１の中心部に
周辺回路６が設けられているため、半導体チップの短辺
側の両端部に周辺回路が設けられている既述の従来技術
に比べて、この半導体チップ１の長辺方向に沿って延び
る配線の長さを短くすることができる。これによって、
RC遅延による信号の遅延を防止することができるので、
メモリセルへのアクセスの高速化を図ることができる。
は、その先端が前記ボンディングパッドP1〜P18に隣接
するように設けられている。これによって、既述の従来
のタブレスリードフレームを用いたパッケージの場合の
ように半導体チップからのリードのはみ出しをなくすこ
とができるので、その分だけパッケージのサイズの縮小
を図ることができる。このため、半導体チップ１のチッ
プサイズが１メガビットのダイナミックRAMの場合に比
べて大きくなっても、この１メガビットのダイナミック
RAMと同等のサイズのパッケージを用いることが可能と
なる。また、上述のように、ボンディングパッドP1〜P
18が半導体チップ１の中央部に設けられているため、樹
脂モールド後に常温にもどる際に半導体チップ１と樹脂
２との界面に生じる応力はこれらのボンディングパッド
P1〜P18の近傍では小さい。従って、この応力により、
ワイヤーＷとボンディングパッドP1〜P18やリードL1〜L
18とのボンディング部で破断が生じるのを効果的に防止
することができる。さらに、半導体チップ１の中心部に
周辺回路６が設けられているため、半導体チップの短辺
側の両端部に周辺回路が設けられている既述の従来技術
に比べて、この半導体チップ１の長辺方向に沿って延び
る配線の長さを短くすることができる。これによって、
RC遅延による信号の遅延を防止することができるので、
メモリセルへのアクセスの高速化を図ることができる。
なお、第１図及び第６図に示すように、前記リードL1
〜L18には、樹脂２と外部空間との境界の部分に開口La
がそれぞれ設けられている。これによって、樹脂２と外
部空間との境界部におけるこの樹脂２とリードL1〜L18
との界面の面積が小さくなるので、この樹脂２の厚さが
小さくても、樹脂モールド後に常温にもどる際に前記界
面に生じる応力によりこの樹脂２にクラック等が生じる
のを防止することができる。
〜L18には、樹脂２と外部空間との境界の部分に開口La
がそれぞれ設けられている。これによって、樹脂２と外
部空間との境界部におけるこの樹脂２とリードL1〜L18
との界面の面積が小さくなるので、この樹脂２の厚さが
小さくても、樹脂モールド後に常温にもどる際に前記界
面に生じる応力によりこの樹脂２にクラック等が生じる
のを防止することができる。
次に、上述のように構成された本参考例による樹脂封
止DIPパッケージの製造方法の一例について説明する。
止DIPパッケージの製造方法の一例について説明する。
第７図に示すように、まずタブレスリードフレームLF
にポリイミド樹脂板３を接着剤４により接着する。
にポリイミド樹脂板３を接着剤４により接着する。
次に第８図に示すように、半導体チップ１の表面のパ
ッシベーション膜５と前記ポリイミド樹脂板３とを接着
剤４により接着する。
ッシベーション膜５と前記ポリイミド樹脂板３とを接着
剤４により接着する。
次に第９図に示すように、半導体チップ１のボンディ
ングパッド（図示せず）とタブレスリードフレームLFと
をワイヤーＷによりボンディングする。
ングパッド（図示せず）とタブレスリードフレームLFと
をワイヤーＷによりボンディングする。
次に、樹脂モールドを行うことにより前記半導体チッ
プ1,ワイヤーＷ等を封止した後、前記リードフレームLF
の切断成形を行って、第１図に示すように目的とする樹
脂封止DIPパッケージを完成させる。ここでモールド樹
脂としては、球状の石英フィラーを75Vol％配合した線
膨張係数が、1.0×10-5/℃のフェノール樹脂硬化型クレ
ゾールノボラックエポキシ樹脂（エラストマー分散系、
日立化成（株）製）を用いた。
プ1,ワイヤーＷ等を封止した後、前記リードフレームLF
の切断成形を行って、第１図に示すように目的とする樹
脂封止DIPパッケージを完成させる。ここでモールド樹
脂としては、球状の石英フィラーを75Vol％配合した線
膨張係数が、1.0×10-5/℃のフェノール樹脂硬化型クレ
ゾールノボラックエポキシ樹脂（エラストマー分散系、
日立化成（株）製）を用いた。
また、前記ポリイミド樹脂板３は、線膨張係数が1.2
×10-5/℃で厚さ25μｍのポリビフェニル系イミドフィ
ルム（宇部興産（株）製，商品名ユービレックスＳ）を
使用することも可能である。この場合、半導体チップと
イミドフィルムとの接着には、弾性率50kg f/mm2のシリ
コーン樹脂系接着剤（東レシリコーン（株）製）を用い
た。さらに半導体チップとリードとの接着には、液状熱
硬化性エポキシ樹脂（油化シェル（株）製，商品名エピ
ュート807/エピキュアナ，弾性率350kg f/mm2）を用い
た。
×10-5/℃で厚さ25μｍのポリビフェニル系イミドフィ
ルム（宇部興産（株）製，商品名ユービレックスＳ）を
使用することも可能である。この場合、半導体チップと
イミドフィルムとの接着には、弾性率50kg f/mm2のシリ
コーン樹脂系接着剤（東レシリコーン（株）製）を用い
た。さらに半導体チップとリードとの接着には、液状熱
硬化性エポキシ樹脂（油化シェル（株）製，商品名エピ
ュート807/エピキュアナ，弾性率350kg f/mm2）を用い
た。
さらに、パッシベーション膜５を形成し終えた半導体
チップ上にポリイミド樹脂（日立化成（株）製，登録商
標PIQ）を形成し、その上に前述の液状熱硬化性エポキ
シ樹脂を接着剤として形成し、半導体チップとリードを
接着した構造としてもよい。
チップ上にポリイミド樹脂（日立化成（株）製，登録商
標PIQ）を形成し、その上に前述の液状熱硬化性エポキ
シ樹脂を接着剤として形成し、半導体チップとリードを
接着した構造としてもよい。
上述の二つの例では、半導体ウェハ状態でイミドフィ
ルム又はポリイミド樹脂を形成し、ヒドラジンのエッチ
ング液で、スクライブエリア及びチップ中央部のボンデ
ィングバッド部をエッチングし、その後ダイシングして
半導体チップを準備し、それをリードに接着すると、リ
ードとの位置合わせ容易に行うことができる。
ルム又はポリイミド樹脂を形成し、ヒドラジンのエッチ
ング液で、スクライブエリア及びチップ中央部のボンデ
ィングバッド部をエッチングし、その後ダイシングして
半導体チップを準備し、それをリードに接着すると、リ
ードとの位置合わせ容易に行うことができる。
例えば、半導体チップ１内の周辺回路６及びボンディ
ングパッドP1〜P18の配置は上述の実施例に限定される
ものではない。例えば、第10図に示すように、半導体チ
ップ１の中心部に２つの周辺回路6a,6bを互いた対向さ
せて設け、これらの周辺回路6a,6bの間にボンディング
パッドP1〜P18を設けたり、第11図に示すように、半導
体チップ１の中心部に周辺回路６を設け、この周辺回路
６の長辺及び短辺に沿ってボンディングパッドP1〜P18
を設けてもよい。
ングパッドP1〜P18の配置は上述の実施例に限定される
ものではない。例えば、第10図に示すように、半導体チ
ップ１の中心部に２つの周辺回路6a,6bを互いた対向さ
せて設け、これらの周辺回路6a,6bの間にボンディング
パッドP1〜P18を設けたり、第11図に示すように、半導
体チップ１の中心部に周辺回路６を設け、この周辺回路
６の長辺及び短辺に沿ってボンディングパッドP1〜P18
を設けてもよい。
第12図に示すのは本発明の一実施例を示す平面図であ
る。本実施例の構成は前述した参考例と略同一である
が、本実施例では複数のボンディングパッドP1,…,P18
を、半導体チップ１の主面上中央部に長方形状の半導体
チップ１の長辺方向に列状に配置し、周辺回路6,6を半
導体チップ１の主面上中央部に長方形状の半導体チップ
１の短辺方向に配置し、ボンディングパッドP1,…,P18
と長方形状の半導体チップ１の長辺との間の、ボンディ
ングパッドP1,…,P18両側の各々の領域に、メモリセル
アレイ領域Ｍ−ARYを配置してある。
る。本実施例の構成は前述した参考例と略同一である
が、本実施例では複数のボンディングパッドP1,…,P18
を、半導体チップ１の主面上中央部に長方形状の半導体
チップ１の長辺方向に列状に配置し、周辺回路6,6を半
導体チップ１の主面上中央部に長方形状の半導体チップ
１の短辺方向に配置し、ボンディングパッドP1,…,P18
と長方形状の半導体チップ１の長辺との間の、ボンディ
ングパッドP1,…,P18両側の各々の領域に、メモリセル
アレイ領域Ｍ−ARYを配置してある。
以上、本発明を実施例に基づき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
また、本発明は、DIPパッケージ以外の各種のパッケ
ージに適用するこができる。さらに、本発明は、半導体
チップ１がダイナミックRAM以外のMOSLSIを構成する場
合に適用することができることは勿論、例えばバイポー
ラLSIに適用することもできる。
ージに適用するこができる。さらに、本発明は、半導体
チップ１がダイナミックRAM以外のMOSLSIを構成する場
合に適用することができることは勿論、例えばバイポー
ラLSIに適用することもできる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、半導体装置のサイズの縮小を図ることがで
きる。また、樹脂による応力によりボンディングパッド
とワイヤーとのボンディング部で破断が生じるのを防止
することができる。さらに、配線が長いことによる信号
の遅延を防止することができる。
きる。また、樹脂による応力によりボンディングパッド
とワイヤーとのボンディング部で破断が生じるのを防止
することができる。さらに、配線が長いことによる信号
の遅延を防止することができる。
さらに、半導体チップとリードとの間に有機絶縁膜が
存在する為、リード側へのワイヤボンディング時に、半
導体チップのパッシベーション膜にクラックが発生する
のを防止できる。
存在する為、リード側へのワイヤボンディング時に、半
導体チップのパッシベーション膜にクラックが発生する
のを防止できる。
第１図は、本発明の参考例による樹脂封止DIPパッケー
ジの全体構成を示す斜視図であり、第２図及び第３図
は、それぞれ第１図のＡ−Ａ線及びＢ−Ｂ線に沿っての
断面図であり、第４図は、第１図に示す樹脂封止DIPパ
ッケージの要部を示す斜視図であり、第５図は、第１図
に示す樹脂封止DIPパッケージ中の半導体チップを示す
平面図、 第６図は、第１図に示す樹脂封止DIPパッケージの製造
に用いるタブレスリードフレームを示す平面図、 第７図〜第９図は、第１図に示す樹脂封止DIPパッケー
ジの製造方法の一例を工程順に説明するための断面図、 第10図及び第11図は参考例の変形例を示す平面図、第12
図は本発明の一実施例を示す平面図である。 図中、１……半導体チップ、２……樹脂、３……ポリイ
ミド樹脂板、４……接着剤、５……パッシベーション
膜、６……周辺回路、L1〜L18……リード、P1〜P18……
ボンディングパッド、LF……タブレスリードフレームで
ある。
ジの全体構成を示す斜視図であり、第２図及び第３図
は、それぞれ第１図のＡ−Ａ線及びＢ−Ｂ線に沿っての
断面図であり、第４図は、第１図に示す樹脂封止DIPパ
ッケージの要部を示す斜視図であり、第５図は、第１図
に示す樹脂封止DIPパッケージ中の半導体チップを示す
平面図、 第６図は、第１図に示す樹脂封止DIPパッケージの製造
に用いるタブレスリードフレームを示す平面図、 第７図〜第９図は、第１図に示す樹脂封止DIPパッケー
ジの製造方法の一例を工程順に説明するための断面図、 第10図及び第11図は参考例の変形例を示す平面図、第12
図は本発明の一実施例を示す平面図である。 図中、１……半導体チップ、２……樹脂、３……ポリイ
ミド樹脂板、４……接着剤、５……パッシベーション
膜、６……周辺回路、L1〜L18……リード、P1〜P18……
ボンディングパッド、LF……タブレスリードフレームで
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金田 愛三 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 三谷 正男 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 中村 省三 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所生産技術研究所内 (72)発明者 西 邦彦 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 村上 元 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 昭56−107386（ＪＰ，Ａ) 特開 昭63−117439（ＪＰ，Ａ) 特開 昭60−9152（ＪＰ，Ａ)
Claims (5)
- 【請求項１】長方形状の半導体チップと、前記チップの
主面上に長方形状のチップの長辺に沿って配置された複
数のボンディングパッドと、前記ボンディングパッドと
前記長方形状のチップの長辺との間であって、前記ボン
ディングパッドの両側の各々の領域に、前記長辺に沿っ
て配置されたメモリセルアレイ領域と、前記長辺に沿っ
て配置されたメモリセルアレイ領域間に配置された周辺
回路領域と、前記チップの主面上に配置され、前記チッ
プの辺を横切ってチップの外部へ延在する複数のリード
とを有し、 前記複数のリードと、前記複数のボンディングパッドと
は夫々電気的に接続され、前記半導体チップは樹脂によ
って封止された半導体記憶装置。 - 【請求項２】長方形状の半導体チップと、前記チップの
主面上に長方形状のチップの長辺に沿って配置された複
数のボンディングパッドと、前記ボンディングパッドと
前記長方形状のチップの長辺との間であって、前記ボン
ディングパッドの両側の各々の領域に配置された周辺回
路領域と、前記ボンディングパッドと前記長方形状のチ
ップの長辺との間の領域であって、前記周辺回路領域の
両側の領域に配置されたメモリセルアルレイ領域と、前
記チップの主面上に配置され、前記チップの辺を横切っ
てチップの外部へ延在する複数のリードとを有し、 前記複数のリードと、前記複数のボンディングパッドと
は夫々電気的に接続され、前記半導体チップは樹脂によ
って封止された半導体記憶装置。 - 【請求項３】前記複数のリードは、前記長方形状の半導
体チップの長辺から外へ向かって延在することを特徴と
する請求項１又は２に記載の半導体記憶装置。 - 【請求項４】前記リードの一部は、絶縁性被膜を介し
て、前記半導体チップ主面上に配置されていることを特
徴とする請求項１乃至３の何れか一項に記載の半導体記
憶装置。 - 【請求項５】前記絶縁性被膜は、有機絶縁性被膜であ
り、前記半導体チップ主面に形成されたパッシベーショ
ン膜に接着されていることを特徴とする請求項４に記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199857A JP2585738B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199857A JP2585738B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250438A JPH0250438A (ja) | 1990-02-20 |
| JP2585738B2 true JP2585738B2 (ja) | 1997-02-26 |
Family
ID=16414807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199857A Expired - Lifetime JP2585738B2 (ja) | 1988-08-12 | 1988-08-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585738B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04164353A (ja) * | 1990-10-29 | 1992-06-10 | Nec Corp | 樹脂封止型半導体装置 |
| JP2011225824A (ja) | 2010-03-30 | 2011-11-10 | Fujifilm Corp | インク組成物、インクジェット記録方法及び成形印刷物の製造方法 |
| JP5442047B2 (ja) * | 2012-02-01 | 2014-03-12 | ローム株式会社 | 半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| CA1238119A (en) * | 1985-04-18 | 1988-06-14 | Douglas W. Phelps, Jr. | Packaged semiconductor chip |
| JPS62296528A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 樹脂封止型半導体装置 |
| JPS63117439A (ja) * | 1986-11-05 | 1988-05-21 | Nec Corp | 半導体記憶装置 |
-
1988
- 1988-08-12 JP JP63199857A patent/JP2585738B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250438A (ja) | 1990-02-20 |
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