JPS609152A - 半導体装置 - Google Patents

半導体装置

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JPS609152A
JPS609152A JP58115878A JP11587883A JPS609152A JP S609152 A JPS609152 A JP S609152A JP 58115878 A JP58115878 A JP 58115878A JP 11587883 A JP11587883 A JP 11587883A JP S609152 A JPS609152 A JP S609152A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は半導体装置、特に、そのレイアウトに関する。
技術の背景 半導体装置として、たとえばダイナミックＲＡＭ、スタ
ティックＲＡＭのレイアウトとしては、主に、セルアレ
イ領域、周辺回路領域、およびゾンデイングツ臂ツド領
域に分けられる。この場合、セルアレイ領域には、ワー
ド線もしくはビット線毎に規則的な繰返しノやターンと
して設けられた回路たとえばセルアレイ、デコーダ、セ
ンスアンプ等力配置される。他方、周辺回路領域には、
ワード線もしくはビット線毎に設けられず、言い換える
と、不規則的ノやターンの回路が配置される。このよう
なセルアレイ領域、周辺回路領域、ポンプイングツ９ツ
ド領域等のレイアウトは半導体装置の欠容量化の点で重
要なことである。
従来技術と問題点 従来の半導体装置を第１図に示す。第１図にはたとえば
工６ピンダイナミ、りＲＡＭを示しである。
第１図において、デコーダ、センスアンプ等ｔ−モ含む
セルアレイ領域１の両側に周辺回路領域２−１゜２−２
を設けてあり、さらにその外側にがンデバンダノ臂ツド
Ｐｌ”Ｐｉｅが設けられている。ここで、パッドＰ１６
がｖｌ１８電源用であシ、パッドＰ８がｖｃ０電源用で
ある。なお、Ｍ１図の装置はＤＩＰ（プーアルイン２イ
ンノ？ツケージ）に実装する場合を想定してｈる。
第１図においては、各周辺回路領域２−１．２−２共も
パッドＰ１〜Ｐ１６から信号を受けなければならない。
従って、周辺回路領域２−１に対しては領域Ｘ、Ｙを介
してパッドＰ５〜Ｐｉ１１が接続され、他方、周辺回路
領域２−２に対しても領域Ｘ、Ｙを介してパッドＰ１　
”’＝Ｐ　４　ｒ　Ｐ　１３〜ｐｔｏが接続されること
になる。たとえば、領域Ｘ、Ｙにおける信号線として、
ノクッドＰ８およびｐｔａの各屯源線幅は、抵抗を十分
低くするために、１００μｍ程度必要とする。また、そ
の他の信号線幅も６μｍ程度必要とし、その数はこの場
合、２０〜３０である。従って、領域Ｘ、Ｙにおける総
信号線幅は、 １００Ｘ２＋６Ｘ（２０〜３０） ＝３００〜４００珈 となシ、これはセルアレイ領域１の面積を制限する要因
となり、大容量化の点で不利である。しかも、第１図の
装置全す−ディープ又はグラスチック型・ぐツケーノに
実装すれば、第２図に示すように、・フッドとリードと
の間を接続するワイヤＷを短かくしてその容量を少さく
すると、たとえば、−３番ビンのリード４−３と４番ピ
ンのリード４−４とが重なる部分２が生じ、これも第１
図の装置の面積を制限するものであｐ１従って、やはシ
、大容量化の点で不利となる。
発明の目的 本発明の目的は、上述の従来形における問題点に鑑み、
セルアレイ領域を２分割し、その間に周辺回路領域を設
けることによシ、周辺回路領域と・フッドとの間におけ
る信号線のトータル幅を減少させ、つまシ、第１図の領
域Ｘ、Ｙの幅を低減して大容量イヒを達成することにあ
る。
発明の構成 上述の目的を達成するために本発明によれば、規則性的
繰返し・ぐターンからなる回路ブロックを２分割し、該
２分割された回路ブロックの間に不規則的パターンを有
する周辺回路全配置し、前記２分割された回路ブロック
の外側に？ンディングノ卆ツド領域を設けた半導体装置
が提供される。
発明の実施例 以下、図面によｐ本発明の詳細な説明する。
第３図は本発明に係る半導体装置の一実施例を示すレイ
アウト図である。第３図においては、左右に、セルアレ
イ領域１−１．１−２を設け、その間に周辺回路領域２
が設けられている。さらに、各セルアレイ領域１−１．
１−２の外側に？ンディングＡ　ラドを設けである。な
お、ノ４．ドＰ４＋ｐ５　、ｐｍ□、ＰＩ３のみが中央
部に設けられているのはサーブ渇スチツク・々ツケーゾ
に実装する場合を想定しているからであり、Ｄ工Ｐに実
装する場合にはこれらのノ臂ツドもセルアレイ領域１−
１．１−２の外側に設けられる。
第３図においては、周辺回路領域２と電源用ノ４１ッド
Ｐｇ＋Ｐｔａとの距離は第１図の場合に比べてほぼ１／
２となり、従って、抵抗値を考慮すれば、周辺回路２と
電源用・々ツドＰｓ＋Ｐｘｓとを接続する電源線の幅は
１７２でよく、シかも、領域Ｘ’ｌＹ’を通過する電源
線の本数も１／２となる。従って、領域ｘ　／　、ｙ　
／における総信号線幅は、他の信号線を考慮しても、第
１図の場合に比べてほぼ１／４にナル。なお、セルアレ
イ領域１−１とｘ−２（７）両側の領域Ｘ／　Ｙ　／は
それぞれ異なる本数の信号線が配線されるため、セルア
レイ領域のＹ軸方向の位置は異なることがある。
第３図の装置をサーブイブ又はゲラステック型・やツケ
ージに実装すれば、第４図に示すように、３番ピンのり
−ド４−３と４番ピンのリード４−４とが重複せず、従
って、ノや、ケージに余裕が生じ、延いては、第３図の
装置の大容量化に役立つものである。
発明の詳細 な説明したように本発明によれば、セルアレイ領域外の
総信号線幅を減少させることができ、従って、装置の大
容量化を達成できる。
【図面の簡単な説明】
第１図は従来の半導体装置のレイアウト図、第２図は第
１図の装置をサーディググラスチックノ母ッケージに実
装した場合の部分レイアウト図、第３図は本発明に係る
半導体装置の一実施例を示すレイアウト図、第４図は第
３図の装置をサーｒイププラスチックノやツケーゾに実
装した場合の部分レイアウト図である。 １−１．１−２：セルアレイ領域（規則性回路λ２二周
辺回路（不規則〕ぐターン回路）、ＰＩ　ＩＰ１６］ポ
ンディングパッド。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士　西　舘　和　之 弁理士　内　１）幸　男 弁理士　山　口　昭　之 第１図 第２図 第３図 第４日 手続補正書（自発） 昭和５９年５月−）３日 特許庁長官　若　杉　和　夫　殿 １、事件の表示 昭和５８年特許願第１１５８７８号 ２、発明の名称 半導体装面 ３　補正をする者 事件との関係　特許出願人 名称（５２２）富士通株式会社 ４、代理人 住所　〒１０５東京都港区虎ノ門−丁目８番１０号１、
）明細書の「発明の詳細な説明」の欄２）明細書の「図
面の簡単な説明」の欄６、補正の内容 １）Ａ）明細書第２頁第２行目 「ワード線」の前に「回路は」を挿入する。 Ｂ）明細書第５頁第２０行目 「Ｘ’Ｙ’Ｊ　？　ｒ　ｘ’、　ｙ’、３　色補正−１
−ル。 ２）Ａ）明細書第６頁第１５行目、および第１８行から
第１９行目 「サーディプ」の後に「またはＪを挿入する。 Ｂ）明細書第７頁第１行目 「（規則性回路）」を削除する。 Ｃ）明細書第７頁第２行目 「（不規則・９タ一ン回路）」をｒ領域」と補正する。 Ｄ）明細書第７頁第２行目 「Ｐｌ、Ｐ、６」をｒｐ、〜Ｐ、６」と補正する。

Claims (1)

    【特許請求の範囲】
  1. １、規則的繰返しＡターンからなる回路ブロックを２分
    割し、該２分割された回路ブロックの間に不規則的パタ
    ーン金有する周辺回路を配置し、前記２分割された回路
    ブロックの外側にがンディングパッド領域を設けた半導
    体装置。
JP58115878A 1983-06-29 1983-06-29 半導体装置 Granted JPS609152A (ja)

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US06/625,682 US4660174A (en) 1983-06-29 1984-06-28 Semiconductor memory device having divided regular circuits
EP84304391A EP0130798B1 (en) 1983-06-29 1984-06-28 Semiconductor memory device
KR1019840003724A KR910005597B1 (ko) 1983-06-29 1984-06-29 분할된 정류회로를 가진 반도체 기억장치

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