JP3242101B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3242101B2 JP3242101B2 JP26880990A JP26880990A JP3242101B2 JP 3242101 B2 JP3242101 B2 JP 3242101B2 JP 26880990 A JP26880990 A JP 26880990A JP 26880990 A JP26880990 A JP 26880990A JP 3242101 B2 JP3242101 B2 JP 3242101B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- chip
- sub
- control means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は分散配置したセルアレイブロックを有する
半導体集積回路に関するものである。
半導体集積回路に関するものである。
第４図は従来の半導体メモリの構成を示す図である。
図において、（７）はパッド及び入出力バッファ領域、
（８）はチップ制御回路領域、（９）はメモリセルアレ
イブロックである。パッド及び入出力バッファ領域
（７）は、外部との入出力のためのボンディングパッド
と、アドレス信号を含めた入出力信号のバッファと、１
部の周辺回路、及びそれらの信号配線とからなる。チッ
プの中央に配置されたチップ制御回路領域（８）はチッ
プ全体の制御をつかさどる制御回路やプリデコーダ等の
アドレス系の信号発生回路からなる。メモリセルアレイ
ブロック（９）はチップの４分の１の容量をもつメモリ
セルアレイと、それに付随するデコーダ、センスアン
プ、入出力ラッチ、及びこのアレイを駆動する一部の制
御回路からなる。
図において、（７）はパッド及び入出力バッファ領域、
（８）はチップ制御回路領域、（９）はメモリセルアレ
イブロックである。パッド及び入出力バッファ領域
（７）は、外部との入出力のためのボンディングパッド
と、アドレス信号を含めた入出力信号のバッファと、１
部の周辺回路、及びそれらの信号配線とからなる。チッ
プの中央に配置されたチップ制御回路領域（８）はチッ
プ全体の制御をつかさどる制御回路やプリデコーダ等の
アドレス系の信号発生回路からなる。メモリセルアレイ
ブロック（９）はチップの４分の１の容量をもつメモリ
セルアレイと、それに付随するデコーダ、センスアン
プ、入出力ラッチ、及びこのアレイを駆動する一部の制
御回路からなる。
次に動作について説明する。ボンディングパッドを介
して入力された信号は入出力バッファで増幅された後に
チップの中央に配置されたチップ制御回路領域（８）に
行き、そこでアドレスにより特定のメモリセルアレイブ
ロック（９）が選択され、選択されたメモリセルアレイ
ブロック（９）に対して書き込みもしくは読み出しの動
作が行なわれる。読み出し動作の場合、選択されたメモ
リセルアレイブロック（９）から読み出された信号はチ
ップの中央に配置されたチップ制御回路領域（８）へ送
られ、そこで増幅された後にパッド及び入出力バッファ
領域（７）に送られデータ出力バッファを介してボンデ
ィングパッドから外部に出力される。従って、チップの
中央に配置されたチップ制御回路領域（８）で生成され
た制御信号やアドレス系の信号はそこからチップの最外
端にあるメモリセルアレイを駆動することになり、配線
はチップの長辺の長さの半分程度となり、配線の遅延が
問題となる。そこで、この配線の遅延を抑えるために信
号駆動トランジスタのサイズを大きくして駆動能力を上
げる構成をとっている。また、チップ制御回路領域
（８）で生成される信号の種類は外部から入出力される
信号の数倍となるため、メモリセルアレイを駆動する一
部の信号は各メモリセルアレイブロック（９）内に配置
する。このことによりチップ制御回路領域（８）から各
メモリセルアレイブロック（９）に送られる信号の本数
を減らすとともにメモリセルアレイを駆動する信号を発
生する回路の負荷を減少させ、高速化及び低消費電力化
のための工夫がなされている。しかし、チップ制御回路
領域（８）はチップの中央一カ所にまとめて配置されて
いるため、制御回路間の信号配線もかなりの距離（チッ
プの短辺の長さ程度）を配線しなければならない。
して入力された信号は入出力バッファで増幅された後に
チップの中央に配置されたチップ制御回路領域（８）に
行き、そこでアドレスにより特定のメモリセルアレイブ
ロック（９）が選択され、選択されたメモリセルアレイ
ブロック（９）に対して書き込みもしくは読み出しの動
作が行なわれる。読み出し動作の場合、選択されたメモ
リセルアレイブロック（９）から読み出された信号はチ
ップの中央に配置されたチップ制御回路領域（８）へ送
られ、そこで増幅された後にパッド及び入出力バッファ
領域（７）に送られデータ出力バッファを介してボンデ
ィングパッドから外部に出力される。従って、チップの
中央に配置されたチップ制御回路領域（８）で生成され
た制御信号やアドレス系の信号はそこからチップの最外
端にあるメモリセルアレイを駆動することになり、配線
はチップの長辺の長さの半分程度となり、配線の遅延が
問題となる。そこで、この配線の遅延を抑えるために信
号駆動トランジスタのサイズを大きくして駆動能力を上
げる構成をとっている。また、チップ制御回路領域
（８）で生成される信号の種類は外部から入出力される
信号の数倍となるため、メモリセルアレイを駆動する一
部の信号は各メモリセルアレイブロック（９）内に配置
する。このことによりチップ制御回路領域（８）から各
メモリセルアレイブロック（９）に送られる信号の本数
を減らすとともにメモリセルアレイを駆動する信号を発
生する回路の負荷を減少させ、高速化及び低消費電力化
のための工夫がなされている。しかし、チップ制御回路
領域（８）はチップの中央一カ所にまとめて配置されて
いるため、制御回路間の信号配線もかなりの距離（チッ
プの短辺の長さ程度）を配線しなければならない。
従来の半導体集積回路は以上のように構成されている
ので、チップ制御回路領域とメモリセルアレイブロック
間やチップ制御回路領域内など、信号配線の本数の多い
領域で信号配線の長さが長くなるとともに個々の負荷容
量が大きいため、配線による信号の遅延が大きくなる。
また、この遅延を小さくするために信号発生回路の駆動
能力を上げた場合には、チップ面積の増大や消費電力の
増大などの問題点があった。
ので、チップ制御回路領域とメモリセルアレイブロック
間やチップ制御回路領域内など、信号配線の本数の多い
領域で信号配線の長さが長くなるとともに個々の負荷容
量が大きいため、配線による信号の遅延が大きくなる。
また、この遅延を小さくするために信号発生回路の駆動
能力を上げた場合には、チップ面積の増大や消費電力の
増大などの問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、配線による遅延を小さく抑え、高速に動作
するとともに低消費電力の半導体集積回路を得ることを
目的とする。
れたもので、配線による遅延を小さく抑え、高速に動作
するとともに低消費電力の半導体集積回路を得ることを
目的とする。
［課題を解決するための手段］ 請求項１に係る半導体集積回路は、半導体基板の主表
面上に複数個が一括して形成され、それぞれが１チップ
として分離される半導体集積回路であって、１チップに
含まれた複数のサブチップと、サブチップの各々の周囲
に設けられるデータ入出力部とを備え、データ入出力部
は、１チップについての信号の入出力および１チップ全
体を制御するチップ制御手段と、複数の入出力端子と、
信号を入出力するためのバッファとを含み、複数のサブ
チップの各々は、複数のメモリセルアレイブロックと、
複数のメモリセルアレイブロックを制御するメモリセル
アレイブロック制御手段とを含み、複数のメモリセルア
レイブロックの各々は、複数のメモリセルアレイと、複
数のメモリセルアレイを制御するメモリセルアレイ制御
手段とを含むものである。
面上に複数個が一括して形成され、それぞれが１チップ
として分離される半導体集積回路であって、１チップに
含まれた複数のサブチップと、サブチップの各々の周囲
に設けられるデータ入出力部とを備え、データ入出力部
は、１チップについての信号の入出力および１チップ全
体を制御するチップ制御手段と、複数の入出力端子と、
信号を入出力するためのバッファとを含み、複数のサブ
チップの各々は、複数のメモリセルアレイブロックと、
複数のメモリセルアレイブロックを制御するメモリセル
アレイブロック制御手段とを含み、複数のメモリセルア
レイブロックの各々は、複数のメモリセルアレイと、複
数のメモリセルアレイを制御するメモリセルアレイ制御
手段とを含むものである。
請求項２に係る半導体集積回路は、請求項１に記載の
半導体集積回路であって、メモリセルアレイブロック制
御手段の各々は、そのメモリセルアレイブロック制御手
段が制御する複数のメモリセルアレイブロックを、他の
メモリセルアレイブロック制御手段の制御と別個独立に
制御し、複数のサブチップを分割動作させるものであ
る。
半導体集積回路であって、メモリセルアレイブロック制
御手段の各々は、そのメモリセルアレイブロック制御手
段が制御する複数のメモリセルアレイブロックを、他の
メモリセルアレイブロック制御手段の制御と別個独立に
制御し、複数のサブチップを分割動作させるものであ
る。
請求項３に係る半導体集積回路は、請求項１または２
に記載の半導体集積回路であって、メモリセルアレイブ
ロック制御手段の各々は、そのメモリセルアレイブロッ
ク制御手段が属するいずれか１つのサブチップの全体の
制御を行なう制御手段と、いずれか１つのサブチップに
対応したアドレス系の信号を発生するアドレス系信号発
生手段とを含むものである。
に記載の半導体集積回路であって、メモリセルアレイブ
ロック制御手段の各々は、そのメモリセルアレイブロッ
ク制御手段が属するいずれか１つのサブチップの全体の
制御を行なう制御手段と、いずれか１つのサブチップに
対応したアドレス系の信号を発生するアドレス系信号発
生手段とを含むものである。
［作用］ この発明に於ける半導体集積回路は、複数のセルアレ
イブロックの動作を制御する回路を複数個設け、分割動
作をさせるようにしたので、駆動回路の負荷の低減によ
り配線による遅延を低減し、低消費電力化がはかれる。
イブロックの動作を制御する回路を複数個設け、分割動
作をさせるようにしたので、駆動回路の負荷の低減によ
り配線による遅延を低減し、低消費電力化がはかれる。
以下、この発明の一実施例を図について説明する。第
１図において、（１）はパッド及び入力初段バッファ、
出力最終段領域、（２）はサブチップ制御回路領域、
（３）はメモリセルアレイブロック、（４）はサブチッ
プである。パッド及び入力初段バッファ、出力最終段領
域（１）は、外部との入出力のためのボンディングパッ
ドと、アドレス信号を含めた入力信号の初段のバッフ
ァ、出力最終段と、１部の周辺回路、及びそれらの信号
配線とからなる。各サブチップの中央に配置されたサブ
チップ制御回路領域（２）は、各サブチップの制御をつ
かさどる制御回路や各サブチップに対応したプリデコー
ダ等のアドレス系の信号発生回路からなる。メモリセル
アレイブロック（３）はチップの64分の１の容量をもつ
メモリセルアレイと、それに付随するデコーダ、センス
アンプ、入出力ラッチ、及びこのアレイを駆動する一部
の制御回路からなる。サブチップ（４）はサブチップ制
御回路領域（２）と16個のメモリセルアレイブロック
（３）からなり、それぞれ独立した回路構成となってい
る。
１図において、（１）はパッド及び入力初段バッファ、
出力最終段領域、（２）はサブチップ制御回路領域、
（３）はメモリセルアレイブロック、（４）はサブチッ
プである。パッド及び入力初段バッファ、出力最終段領
域（１）は、外部との入出力のためのボンディングパッ
ドと、アドレス信号を含めた入力信号の初段のバッフ
ァ、出力最終段と、１部の周辺回路、及びそれらの信号
配線とからなる。各サブチップの中央に配置されたサブ
チップ制御回路領域（２）は、各サブチップの制御をつ
かさどる制御回路や各サブチップに対応したプリデコー
ダ等のアドレス系の信号発生回路からなる。メモリセル
アレイブロック（３）はチップの64分の１の容量をもつ
メモリセルアレイと、それに付随するデコーダ、センス
アンプ、入出力ラッチ、及びこのアレイを駆動する一部
の制御回路からなる。サブチップ（４）はサブチップ制
御回路領域（２）と16個のメモリセルアレイブロック
（３）からなり、それぞれ独立した回路構成となってい
る。
第２図はメモリセルアレイブロック（３）を示す。図
において、（3a）はメモリセルアレイ、（3b）はセンス
アンプ及びコラムデコーダ、（3c）はロウデコーダ及び
制御回路、（3d）は入出力ラッチを示す。
において、（3a）はメモリセルアレイ、（3b）はセンス
アンプ及びコラムデコーダ、（3c）はロウデコーダ及び
制御回路、（3d）は入出力ラッチを示す。
次に本実施例の動作について説明する。ボンディング
パッドを介して入力された信号は入力初段バッファで増
幅された後、アドレスにより選択されるサブチップの中
央に配置されたサブチップ制御回路領域（２）に行き、
そこでアドレスにより特定のメモリセルアレイブロック
（３）が選択され、選択されたメモリセルアレイブロッ
ク（３）に対して書き込みもしくは読み出しの動作が行
なわれる。読み出し動作の場合、選択されたメモリセル
アレイブロック（３）から読み出された信号はサブチッ
プの中央に配置されたサブチップ制御回路領域（２）へ
送られ、そこで増幅された後にパッド及び入力初段バッ
ファ、出力最終段領域（１）に送られデータ出力バッフ
ァを介してボンディングパッドから外部に出力される。
従って、サブチップの中央に配置されたサブチップ制御
回路領域（２）で生成された制御信号やアドレス系の信
号はそこからチップの最外端にあるメモリセルアレイを
駆動するとしても、配線はチップの短辺の長さの半分程
度となり、配線の遅延はかなり抑えられる。また、プリ
デコーダ等のアドレス信号もサブチップ内で必要な本数
のみに抑えられる。そのため、サブチップ制御回路領域
（２）の各回路の負荷は小さく抑えられるとともに必要
な回路数も減るので、制御回路領域全体の面積も従来例
と比較して遜色ないものとなる。しかし、サブチップ制
御回路領域（２）で生成される信号の種類は依然として
外部から入出力される信号の数倍となるため、メモリセ
ルアレイを駆動する一部の信号はメモリセルアレイブロ
ック（３）内に配置されている。そして、選択されたメ
モリセルアレイのみ動作する構成となっている。このこ
とによりサブチップ制御回路領域（２）から各メモリセ
ルアレイブロック（３）に送られる信号の本数を減らす
とともにメモリセルアレイを駆動する信号を発生する回
路の負荷を減少させ、高速化及び低消費電力化のための
工夫がなされている。サブチップ制御回路領域（２）は
サブチップ毎に配置されているため、制御回路間の信号
配線の距離は従来例に比べ短くなっている。ボンディン
グパッドを介して入出力される信号は初段のバッファを
介するのみで各サブチップ（４）のサブチップ制御回路
領域に入出力されるので、その信号線の本数は少なく、
従来例と比べ大差はない。しかも、動作する制御回路は
アドレス信号により選択される１つのサブチップ内の制
御回路のみとなるので、消費電力も低減される。
パッドを介して入力された信号は入力初段バッファで増
幅された後、アドレスにより選択されるサブチップの中
央に配置されたサブチップ制御回路領域（２）に行き、
そこでアドレスにより特定のメモリセルアレイブロック
（３）が選択され、選択されたメモリセルアレイブロッ
ク（３）に対して書き込みもしくは読み出しの動作が行
なわれる。読み出し動作の場合、選択されたメモリセル
アレイブロック（３）から読み出された信号はサブチッ
プの中央に配置されたサブチップ制御回路領域（２）へ
送られ、そこで増幅された後にパッド及び入力初段バッ
ファ、出力最終段領域（１）に送られデータ出力バッフ
ァを介してボンディングパッドから外部に出力される。
従って、サブチップの中央に配置されたサブチップ制御
回路領域（２）で生成された制御信号やアドレス系の信
号はそこからチップの最外端にあるメモリセルアレイを
駆動するとしても、配線はチップの短辺の長さの半分程
度となり、配線の遅延はかなり抑えられる。また、プリ
デコーダ等のアドレス信号もサブチップ内で必要な本数
のみに抑えられる。そのため、サブチップ制御回路領域
（２）の各回路の負荷は小さく抑えられるとともに必要
な回路数も減るので、制御回路領域全体の面積も従来例
と比較して遜色ないものとなる。しかし、サブチップ制
御回路領域（２）で生成される信号の種類は依然として
外部から入出力される信号の数倍となるため、メモリセ
ルアレイを駆動する一部の信号はメモリセルアレイブロ
ック（３）内に配置されている。そして、選択されたメ
モリセルアレイのみ動作する構成となっている。このこ
とによりサブチップ制御回路領域（２）から各メモリセ
ルアレイブロック（３）に送られる信号の本数を減らす
とともにメモリセルアレイを駆動する信号を発生する回
路の負荷を減少させ、高速化及び低消費電力化のための
工夫がなされている。サブチップ制御回路領域（２）は
サブチップ毎に配置されているため、制御回路間の信号
配線の距離は従来例に比べ短くなっている。ボンディン
グパッドを介して入出力される信号は初段のバッファを
介するのみで各サブチップ（４）のサブチップ制御回路
領域に入出力されるので、その信号線の本数は少なく、
従来例と比べ大差はない。しかも、動作する制御回路は
アドレス信号により選択される１つのサブチップ内の制
御回路のみとなるので、消費電力も低減される。
第３図はこの発明の他の一実施例である。第３図にお
いて、（１）はパッド及び入力初段バッファ、出力最終
段領域、（５）はサブチップ制御回路領域、（３）はメ
モリセルアレイブロック、（６）はサブチップである。
パッド及び入力初段バッファ、出力最終段領域（１）
は、外部との入出力のためのボンディングパッドと、ア
ドレス信号を含めた入力信号の初段のバッファ、出力最
終段と、１部の周辺回路、及びそれらの信号配線とから
なる。各サブチップの中央に配置されたサブチップ制御
回路領域（５）は、各サブチップの制御をつかさどる制
御回路や各サブチップに対応したプリデコーダ等のアド
レス系の信号発生回路からなる。メモリセルアレイブロ
ック（３）はチップの64分の１の容量をもつメモリセル
アレイと、それに付随するデコーダ、センスアンプ、入
出力ラッチ、及びこのアレイを駆動する一部の制御回路
からなる。サブチップ（６）はサブチップ制御回路領域
（５）と８個のメモリセルアレイブロック（３）からな
り、それぞれ独立した回路構成となっている。
いて、（１）はパッド及び入力初段バッファ、出力最終
段領域、（５）はサブチップ制御回路領域、（３）はメ
モリセルアレイブロック、（６）はサブチップである。
パッド及び入力初段バッファ、出力最終段領域（１）
は、外部との入出力のためのボンディングパッドと、ア
ドレス信号を含めた入力信号の初段のバッファ、出力最
終段と、１部の周辺回路、及びそれらの信号配線とから
なる。各サブチップの中央に配置されたサブチップ制御
回路領域（５）は、各サブチップの制御をつかさどる制
御回路や各サブチップに対応したプリデコーダ等のアド
レス系の信号発生回路からなる。メモリセルアレイブロ
ック（３）はチップの64分の１の容量をもつメモリセル
アレイと、それに付随するデコーダ、センスアンプ、入
出力ラッチ、及びこのアレイを駆動する一部の制御回路
からなる。サブチップ（６）はサブチップ制御回路領域
（５）と８個のメモリセルアレイブロック（３）からな
り、それぞれ独立した回路構成となっている。
なお、第３図の動作は第１図の動作と同じであるので
説明は省略する。
説明は省略する。
以上のようにこの発明によれば、チップをサブチップ
に分割し、各サブチップ毎に制御回路を配置しサブチッ
プ毎の分割動作とするとともに、さらにサブチップを複
数のメモリセルアレイブロックに分割してメモリセルア
レイブロック毎の分割動作をするようにしたので、チッ
プ面積の増大を抑え、配線による遅延を減少させるとと
もに低消費電力の半導体集積回路を得られるという効果
がある。
に分割し、各サブチップ毎に制御回路を配置しサブチッ
プ毎の分割動作とするとともに、さらにサブチップを複
数のメモリセルアレイブロックに分割してメモリセルア
レイブロック毎の分割動作をするようにしたので、チッ
プ面積の増大を抑え、配線による遅延を減少させるとと
もに低消費電力の半導体集積回路を得られるという効果
がある。
第１図はこの発明の一実施例による半導体メモリを示す
図、第２図は第１図に示されているメモリセルアレイブ
ロックを示す図、第３図はこの発明の他の実施例による
半導体メモリを示す図、第４図は従来の半導体メモリを
示す図である。 図において、（１）はパッド及び入力初段バッファ、出
力最終段領域、（２）、（５）はサブチップ制御回路領
域、（３）、（９）はメモリセルアレイブロック、（3
a）はメモリセルアレイ、（3b）はセンスアンプ及びコ
ラムデコーダ、（3c）はロウデコーダ及び制御回路、
（3d）は入出力ラッチ、（４）、（６）はサブチップで
ある。 なお、各図中、同一符号は同一、又は相当部分を示す。
図、第２図は第１図に示されているメモリセルアレイブ
ロックを示す図、第３図はこの発明の他の実施例による
半導体メモリを示す図、第４図は従来の半導体メモリを
示す図である。 図において、（１）はパッド及び入力初段バッファ、出
力最終段領域、（２）、（５）はサブチップ制御回路領
域、（３）、（９）はメモリセルアレイブロック、（3
a）はメモリセルアレイ、（3b）はセンスアンプ及びコ
ラムデコーダ、（3c）はロウデコーダ及び制御回路、
（3d）は入出力ラッチ、（４）、（６）はサブチップで
ある。 なお、各図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 博司 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 諏訪 真人 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 木下 充矢 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平２−246147（ＪＰ，Ａ) 特開 平２−214148（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/822 H01L 27/04
Claims (3)
- 【請求項１】半導体基板の主表面上に複数個が一括して
形成され、それぞれが１チップとして分離される半導体
集積回路であって、 前記１チップに含まれた複数のサブチップと、 前記サブチップの各々の周囲に設けられるデータ入出力
部とを備え、 前記データ入出力部は、 前記１チップについての信号の入出力および前記１チッ
プ全体を制御するチップ制御手段と、 複数の入出力端子と、 前記信号を入出力するためのバッファとを含み、 前記複数のサブチップの各々は、 複数のメモリセルアレイブロックと、 前記複数のメモリセルアレイブロックを制御するメモリ
セルアレイブロック制御手段とを含み、 前記複数のメモリセルアレイブロックの各々は、 複数のメモリセルアレイと、 前記複数のメモリセルアレイを制御するメモリセルアレ
イ制御手段とを含む、半導体集積回路。 - 【請求項２】前記メモリセルアレイブロック制御手段の
各々は、そのメモリセルアレイブロック制御手段が制御
する前記複数のメモリセルアレイブロックを、他のメモ
リセルアレイブロック制御手段の制御と別個独立に制御
し、前記複数のサブチップを分割動作させる、請求項１
に記載の半導体集積回路。 - 【請求項３】前記メモリセルアレイブロック制御手段の
各々は、 そのメモリセルアレイブロック制御手段が属するいずれ
か１つの前記サブチップの全体の制御を行なう制御手段
と、 前記いずれか１つのサブチップに対応したアドレス系の
信号を発生するアドレス系信号発生手段とを含む、請求
項１または２に記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26880990A JP3242101B2 (ja) | 1990-10-05 | 1990-10-05 | 半導体集積回路 |
| US07/767,332 US5357478A (en) | 1990-10-05 | 1991-09-30 | Semiconductor integrated circuit device including a plurality of cell array blocks |
| KR1019910017213A KR960001330B1 (ko) | 1990-10-05 | 1991-10-01 | 반도체집적회로 |
| DE4132864A DE4132864C2 (de) | 1990-10-05 | 1991-10-02 | Integrierte Halbleiterspeichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26880990A JP3242101B2 (ja) | 1990-10-05 | 1990-10-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04144276A JPH04144276A (ja) | 1992-05-18 |
| JP3242101B2 true JP3242101B2 (ja) | 2001-12-25 |
Family
ID=17463562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26880990A Expired - Fee Related JP3242101B2 (ja) | 1990-10-05 | 1990-10-05 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5357478A (ja) |
| JP (1) | JP3242101B2 (ja) |
| KR (1) | KR960001330B1 (ja) |
| DE (1) | DE4132864C2 (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0137105B1 (ko) * | 1993-06-17 | 1998-04-29 | 모리시다 요이치 | 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치 |
| US5898636A (en) * | 1993-06-21 | 1999-04-27 | Hitachi, Ltd. | Semiconductor integrated circuit device with interleaved memory and logic blocks |
| US5838603A (en) * | 1994-10-11 | 1998-11-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
| US5729501A (en) * | 1995-09-08 | 1998-03-17 | International Business Machines Corporation | High Speed SRAM with or-gate sense |
| JP3603440B2 (ja) * | 1996-01-12 | 2004-12-22 | 富士通株式会社 | 半導体記憶装置 |
| DE19631905A1 (de) * | 1996-08-07 | 1997-10-30 | Siemens Ag | Verfahren zum Entwurf von integrierten Speichern unterschiedlicher Speicherkapazität oder Geometrie |
| JPH11145420A (ja) * | 1997-11-07 | 1999-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11214638A (ja) | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6349051B1 (en) * | 1998-01-29 | 2002-02-19 | Micron Technology, Inc. | High speed data bus |
| US6721860B2 (en) * | 1998-01-29 | 2004-04-13 | Micron Technology, Inc. | Method for bus capacitance reduction |
| US5936877A (en) | 1998-02-13 | 1999-08-10 | Micron Technology, Inc. | Die architecture accommodating high-speed semiconductor devices |
| US6084816A (en) | 1998-04-16 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6601255B1 (en) * | 1998-05-22 | 2003-08-05 | Zodiac Pool Care, Inc. | Pool cleaner |
| DE19907922C1 (de) * | 1999-02-24 | 2000-09-28 | Siemens Ag | Leseverstärkeranordnung mit gemeinsamen durchgehendem Diffusionsgebiet der Leseverstärker-Transistoren |
| DE19916913A1 (de) * | 1999-04-14 | 2000-10-26 | Siemens Ag | Halbleiterspeicher mit Speicherbänken |
| US6323060B1 (en) | 1999-05-05 | 2001-11-27 | Dense-Pac Microsystems, Inc. | Stackable flex circuit IC package and method of making same |
| US6262895B1 (en) | 2000-01-13 | 2001-07-17 | John A. Forthun | Stackable chip package with flex carrier |
| US6820246B2 (en) * | 2001-02-28 | 2004-11-16 | Sanyo Electric Co., Ltd. | Pattern layout method of semiconductor device |
| US7310458B2 (en) | 2001-10-26 | 2007-12-18 | Staktek Group L.P. | Stacked module systems and methods |
| US20030234443A1 (en) | 2001-10-26 | 2003-12-25 | Staktek Group, L.P. | Low profile stacking system and method |
| US7371609B2 (en) | 2001-10-26 | 2008-05-13 | Staktek Group L.P. | Stacked module systems and methods |
| US7026708B2 (en) | 2001-10-26 | 2006-04-11 | Staktek Group L.P. | Low profile chip scale stacking system and method |
| US20060255446A1 (en) | 2001-10-26 | 2006-11-16 | Staktek Group, L.P. | Stacked modules and method |
| US7485951B2 (en) | 2001-10-26 | 2009-02-03 | Entorian Technologies, Lp | Modularized die stacking system and method |
| US6914324B2 (en) | 2001-10-26 | 2005-07-05 | Staktek Group L.P. | Memory expansion and chip scale stacking system and method |
| US7053478B2 (en) | 2001-10-26 | 2006-05-30 | Staktek Group L.P. | Pitch change and chip scale stacking system |
| US6956284B2 (en) | 2001-10-26 | 2005-10-18 | Staktek Group L.P. | Integrated circuit stacking system and method |
| US6940729B2 (en) | 2001-10-26 | 2005-09-06 | Staktek Group L.P. | Integrated circuit stacking system and method |
| US7656678B2 (en) | 2001-10-26 | 2010-02-02 | Entorian Technologies, Lp | Stacked module systems |
| US7081373B2 (en) | 2001-12-14 | 2006-07-25 | Staktek Group, L.P. | CSP chip stack with flex circuit |
| US6771536B2 (en) | 2002-02-27 | 2004-08-03 | Sandisk Corporation | Operating techniques for reducing program and read disturbs of a non-volatile memory |
| US7542304B2 (en) | 2003-09-15 | 2009-06-02 | Entorian Technologies, Lp | Memory expansion and integrated circuit stacking system and method |
| US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
| US7289386B2 (en) | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
| US7309914B2 (en) | 2005-01-20 | 2007-12-18 | Staktek Group L.P. | Inverted CSP stacking system and method |
| US7033861B1 (en) | 2005-05-18 | 2006-04-25 | Staktek Group L.P. | Stacked module systems and method |
| US7417310B2 (en) | 2006-11-02 | 2008-08-26 | Entorian Technologies, Lp | Circuit module having force resistant construction |
| US8516185B2 (en) | 2009-07-16 | 2013-08-20 | Netlist, Inc. | System and method utilizing distributed byte-wise buffers on a memory module |
| US8417870B2 (en) | 2009-07-16 | 2013-04-09 | Netlist, Inc. | System and method of increasing addressable memory space on a memory board |
| US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| KR101077031B1 (ko) * | 2009-08-19 | 2011-10-26 | 주식회사 실리콘웍스 | 데이터 구동회로 및 이를 포함하는 터치스크린 액정표시장치 |
| US9355692B2 (en) * | 2012-09-18 | 2016-05-31 | International Business Machines Corporation | High frequency write through memory device |
| CN110428855B (zh) | 2013-07-27 | 2023-09-22 | 奈特力斯股份有限公司 | 具有本地分别同步的内存模块 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPH0682801B2 (ja) * | 1983-12-23 | 1994-10-19 | 株式会社日立製作所 | 半導体記憶装置とそのレイアウト方法 |
| US4584672A (en) * | 1984-02-22 | 1986-04-22 | Intel Corporation | CMOS dynamic random-access memory with active cycle one half power supply potential bit line precharge |
| US4837747A (en) * | 1986-11-29 | 1989-06-06 | Mitsubishi Denki Kabushiki Kaisha | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block |
| US5222047A (en) * | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
| DE3776798D1 (de) * | 1987-11-23 | 1992-03-26 | Philips Nv | Schnell arbeitender statischer ram-speicher mit grosser kapazitaet. |
| US5208782A (en) * | 1989-02-09 | 1993-05-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement |
| US5210723A (en) * | 1990-10-31 | 1993-05-11 | International Business Machines Corporation | Memory with page mode |
-
1990
- 1990-10-05 JP JP26880990A patent/JP3242101B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-30 US US07/767,332 patent/US5357478A/en not_active Expired - Lifetime
- 1991-10-01 KR KR1019910017213A patent/KR960001330B1/ko not_active IP Right Cessation
- 1991-10-02 DE DE4132864A patent/DE4132864C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4132864A1 (de) | 1992-04-09 |
| US5357478A (en) | 1994-10-18 |
| KR920008925A (ko) | 1992-05-28 |
| KR960001330B1 (ko) | 1996-01-26 |
| DE4132864C2 (de) | 1995-12-07 |
| JPH04144276A (ja) | 1992-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3242101B2 (ja) | 半導体集積回路 | |
| US6313493B1 (en) | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip | |
| US5097440A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| US5148396A (en) | Semiconductor integrated circuit memory enabling memory write masking | |
| EP0866465A1 (en) | Semiconductor memory device | |
| US6847576B2 (en) | Layout structures of data input/output pads and peripheral circuits of integrated circuit memory devices | |
| KR0172426B1 (ko) | 반도체 메모리장치 | |
| KR0164391B1 (ko) | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 | |
| US5184321A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| US6301143B1 (en) | Semiconductor memory device with chip layout for enabling high speed operation | |
| US6118727A (en) | Semiconductor memory with interdigitated array having bit line pairs accessible from either of two sides of the array | |
| JPH11340438A (ja) | 半導体記憶装置 | |
| EP1339064A2 (en) | Semiconductor memory device | |
| JPH06267271A (ja) | 半導体集積回路 | |
| JP2708232B2 (ja) | 半導体記憶装置 | |
| JP3064967B2 (ja) | 半導体集積回路装置 | |
| JPH08116036A (ja) | メモリチップ | |
| JP2725467B2 (ja) | 半導体メモリ装置 | |
| JPH06195964A (ja) | 半導体メモリ | |
| KR100289910B1 (ko) | 반도체소자의워드선구동회로 | |
| JPH09246481A (ja) | 半導体チップ | |
| US6687182B2 (en) | Semiconductor memory device | |
| JPS6299982A (ja) | 半導体記憶装置 | |
| JP2003282813A (ja) | 半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置 | |
| JPH0554664A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071019 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |