JP3603440B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、センスアンプの配列ピッチを緩和するリラックスト・センスアンプ方式を採用する半導体記憶装置に関する。
【０００２】
近年、半導体記憶装置、例えば、ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）においては、高集積化に伴ってビット線の間隔が狭くなっており、ビット線対の配列ピッチと同一ピッチでセンスアンプをレイアウトすることが困難となっている。
【０００３】
このため、センスアンプの配列ピッチを緩和するリラックスト・センスアンプ方式が採用されるようになってきたが、このリラックスト・センスアンプ方式を採用すると、解決しなければならない新たな問題も発生する。
【０００４】
【従来の技術】
従来、リラックスト・センスアンプ方式を採用するＤＲＡＭとして、例えば、図２１に、その要部を示すようなものが提案されている。
【０００５】
図２１中、１はブロックアドレス信号ＢＡ０、ＢＡ１により選択されるメモリセル領域（以下、メモリブロックという）やセンスアンプ等を配列してなる領域（以下、コア部という）であり、図２２はコア部１の平面構成を概略的に示している。
【０００６】
図２２中、Ａ０、Ａ１はブロックアドレスを［００］とするメモリブロック、Ｂ０、Ｂ１はブロックアドレスを［０１］とするメモリブロック、Ｃ０、Ｃ１はブロックアドレスを［１０］とするメモリブロック、Ｄ０、Ｄ１はブロックアドレスを［１１］とするメモリブロックである。
【０００７】
また、Ｓ００はビット線対ＢＬ−Ａ００、／ＢＬ−Ａ００等、メモリブロックＡ０の奇数列のビット線対に対応して設けられたセンスアンプが配列されているセンスアンプ列である。
【０００８】
また、Ｓ０１はビット線対ＢＬ−Ａ０１、／ＢＬ−Ａ０１や、ビット線対ＢＬ−Ｂ０１、／ＢＬ−Ｂ０１等、メモリブロックＡ０、Ｂ０の偶数列のビット線対に対応して設けられたセンスアンプが配列されているセンスアンプ列である。
【０００９】
また、Ｓ１０はビット線対ＢＬ−Ｂ００、／ＢＬ−Ｂ００や、ビット線対ＢＬ−Ｃ００、／ＢＬ−Ｃ００等、メモリブロックＢ０、Ｃ０の奇数列のビット線対に対応して設けられたセンスアンプが配列されているセンスアンプ列である。
【００１０】
また、Ｓ１１はビット線対ＢＬ−Ｃ０１、／ＢＬ−Ｃ０１や、ビット線対ＢＬ−Ｄ０１、／ＢＬ−Ｄ０１等、メモリブロックＣ０、Ｄ０の偶数列のビット線対に対応して設けられたセンスアンプが配列されているセンスアンプ列である。
【００１１】
また、Ｓ２０はビット線対ＢＬ−Ｄ００、／ＢＬ−Ｄ００や、ビット線対ＢＬ−Ａ１０、／ＢＬ−Ａ１０等、メモリブロックＤ０、Ａ１の奇数列のビット線対に対応して設けられたセンスアンプが配列されているセンスアンプ列である。
【００１２】
また、Ｓ２１はビット線対ＢＬ−Ａ１１、／ＢＬ−Ａ１１や、ビット線対ＢＬ−Ｂ１１、／ＢＬ−Ｂ１１等、メモリブロックＡ１、Ｂ１の偶数列のビット線対に対応して設けられたセンスアンプが配列されているセンスアンプ列である。
【００１３】
また、Ｓ３０はビット線対ＢＬ−Ｂ１０、／ＢＬ−Ｂ１０や、ビット線対ＢＬ−Ｃ１０、／ＢＬ−Ｃ１０等、メモリブロックＢ１、Ｃ１の奇数列のビット線対に対応して設けられたセンスアンプが配列されているセンスアンプ列である。
【００１４】
また、Ｓ３１はビット線対ＢＬ−Ｃ１１、／ＢＬ−Ｃ１１や、ビット線対ＢＬ−Ｄ１１、／ＢＬ−Ｄ１１等、メモリブロックＣ１、Ｄ１の偶数列のビット線対に対応して設けられたセンスアンプが配列されてなるセンスアンプ列である。
【００１５】
また、Ｓ４０はビット線対ＢＬ−Ｄ１０、／ＢＬ−Ｄ１０等、メモリブロックＤ１の奇数列のビット線対に対応して設けられたセンスアンプが配列されているセンスアンプ列である。
【００１６】
また、ＬＤＢ００、／ＬＤＢ００はビット線対ＢＬ−Ａ００、／ＢＬ−Ａ００等、メモリブロックＡ０の奇数列のビット線対に共用されるようにセンスアンプ列Ｓ００に対応して設けられているデータ伝送線路をなすデータ線（以下、このようにセンスアンプ列に対応して設けられているデータ線をローカル・データバスという）である。
【００１７】
また、ＬＤＢ０１、／ＬＤＢ０１はビット線対ＢＬ−Ａ０１、／ＢＬ−Ａ０１や、ビット線対ＢＬ−Ｂ０１、／ＢＬ−Ｂ０１等、メモリブロックＡ０、Ｂ０の偶数列のビット線対に共用されるようにセンスアンプ列Ｓ０１に対応して設けられているローカル・データバスである。
【００１８】
また、ＬＤＢ１０、／ＬＤＢ１０はビット線対ＢＬ−Ｂ００、／ＢＬ−Ｂ００や、ビット線対ＢＬ−Ｃ００、／ＢＬ−Ｃ００等、メモリブロックＢ０、Ｃ０の奇数列のビット線対に共用されるようにセンスアンプ列Ｓ１０に対応して設けられているローカル・データバスである。
【００１９】
また、ＬＤＢ１１、／ＬＤＢ１１はビット線対ＢＬ−Ｃ０１、／ＢＬ−Ｃ０１や、ビット線対ＢＬ−Ｄ０１、／ＢＬ−Ｄ０１等、メモリブロックＣ０、Ｄ０の偶数列のビット線対に共用されるようにセンスアンプ列Ｓ１１に対応して設けられているローカル・データバスである。
【００２０】
また、ＬＤＢ２０、／ＬＤＢ２０はビット線対ＢＬ−Ｄ００、／ＢＬ−Ｄ００や、ビット線対ＢＬ−Ａ１０、／ＢＬ−Ａ１０等、メモリブロックＤ０、Ａ１の奇数列のビット線対に共用されるようにセンスアンプ列Ｓ２０に対応して設けられているローカル・データバスである。
【００２１】
また、ＬＤＢ２１、／ＬＤＢ２１はビット線対ＢＬ−Ａ１１、／ＢＬ−Ａ１１や、ビット線対ＢＬ−Ｂ１１、／ＢＬ−Ｂ１１等、メモリブロックＡ１、Ｂ１の偶数列のビット線対に共用されるようにセンスアンプ列Ｓ２１に対応して設けられているローカル・データバスである。
【００２２】
また、ＬＤＢ３０、／ＬＤＢ３０はビット線対ＢＬ−Ｂ１０、／ＢＬ−Ｂ１０や、ビット線対ＢＬ−Ｃ１０、／ＢＬ−Ｃ１０等、メモリブロックＢ１、Ｃ１の奇数列のビット線対に共用されるようにセンスアンプ列Ｓ３０に対応して設けられているローカル・データバスである。
【００２３】
また、ＬＤＢ３１、／ＬＤＢ３１はビット線対ＢＬ−Ｃ１１、／ＢＬ−Ｃ１１や、ビット線対ＢＬ−Ｄ１１、／ＢＬ−Ｄ１１等、メモリブロックＣ１、Ｄ１の偶数列のビット線対に共用されるようにセンスアンプ列Ｓ３１に対応して設けられているローカル・データバスである。
【００２４】
また、ＬＤＢ４０、／ＬＤＢ４０はビット線対ＢＬ−Ｄ１０、／ＢＬ−Ｄ１０等、メモリブロックＤ１の奇数列のビット線対に共用されるようにセンスアンプ列Ｓ４０に対応して設けられているローカル・データバスである。
【００２５】
ここに、図２３はメモリブロックＡ０、Ｂ０及びセンスアンプ列Ｓ０１の一部分を示す図であり、図２３中、ＷＬ−Ａ００、ＷＬ−Ａ０１、ＷＬ−Ｂ００、ＷＬ−Ｂ０１はメモリセルの選択を行うワード線、ＢＬ−Ａ０２、／ＢＬ−Ａ０２・・・／ＢＬ−Ａ０５、ＢＬ−Ｂ０２、／ＢＬ−Ｂ０２・・・／ＢＬ−Ｂ０５はメモリセルが接続されているデータ伝送線路をなすビット線である。
【００２６】
また、３〜１８はメモリセルであり、図２４はメモリセル３の回路構成を示している。図２４中、２０は記憶媒体をなすキャパシタ（セルキャパシタ）、２１は電荷入出力制御用のｎＭＯＳトランジスタ（セルトランジスタ）、ＶＣＰはセルプレート電圧である。メモリセル４〜１８も同様に構成されている。
【００２７】
また、図２３において、Ｐ−Ａ０２、Ｐ−Ａ０３、Ｐ−Ａ０４、Ｐ−Ａ０５、Ｐ−Ｂ０２、Ｐ−Ｂ０３、Ｐ−Ｂ０４、Ｐ−Ｂ０５はビット線プリチャージ回路（ＰＲ）である。
【００２８】
図２５はビット線プリチャージ回路Ｐ−Ａ０２の回路構成を示しており、ビット線プリチャージ回路Ｐ−Ａ０３、Ｐ−Ａ０４、Ｐ−Ａ０５、Ｐ−Ｂ０２、Ｐ−Ｂ０３、Ｐ−Ｂ０４、Ｐ−Ｂ０５も同様に構成されている。
【００２９】
図２５中、２３はビット線プリチャージ電圧ＶＰＲを供給するビット線プリチャージ電圧線、２４はビット線プリチャージ信号φＰＲを伝送するビット線プリチャージ信号線、２５、２６、２７はビット線プリチャージ信号φＰＲにより導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）が制御されるｎＭＯＳトランジスタである。
【００３０】
また、図２３において、２９はビット線トランスファ信号ＢＴ−Ａ０を伝送するビット線トランスファ信号線、Ｂ−Ａ０３、Ｂ−Ａ０５はビット線トランスファ回路であり、３０〜３３はビット線トランスファ信号ＢＴ−Ａ０によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００３１】
また、３４はビット線トランスファ信号ＢＴ−Ｂ０を伝送するビット線トランスファ信号線、Ｂ−Ｂ０３、Ｂ−Ｂ０５はビット線トランスファ回路であり、３５〜３８はビット線トランスファ信号ＢＴ−Ｂ０によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００３２】
また、３９、４０はセンスアンプであり、図２６はセンスアンプ３９の回路構成を示している。センスアンプ４０も同様に構成されている。
【００３３】
図２６中、４２は外部から供給される電源電圧ＶＣＣ（例えば、５Ｖ）を降圧してなる電源電圧Ｖｉｉ（例えば、３Ｖ）を供給するＶｉｉ電源線、４３はラッチ・イネーブル信号／ＬＥを伝送するラッチ・イネーブル信号線、４４はラッチ・イネーブル信号／ＬＥによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００３４】
また、４５は電源電圧ＶＳＳ（例えば、０Ｖ）を供給するＶＳＳ電源線、４６はラッチ・イネーブル信号／ＬＥと反転関係にあるラッチ・イネーブル信号ＬＥを伝送するラッチ・イネーブル信号線、４７はラッチ・イネーブル信号ＬＥによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００３５】
また、４８はフリップフロップ回路であり、４９、５０はプルアップ素子をなすｐＭＯＳトランジスタ、５１、５２はプルダウン素子をなすｎＭＯＳトランジスタである。
【００３６】
また、図２３において、５４、５５はコラムゲートであり、５６、５７はコラム選択信号ＣＬ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、５８、５９はコラム選択信号ＣＬ５によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００３７】
また、図２２において、ＧＤＢ００、／ＧＤＢ００はローカル・データバスＬＤＢ００、／ＬＤＢ００、ローカル・データバスＬＤＢ１０、／ＬＤＢ１０及びローカル・データバスＬＤＢ４０、／ＬＤＢ４０に共用されるデータ伝送線路をなすデータ線（以下、このように複数のローカル・データバスに共用されるデータ線をグローバル・データバスという）である。
【００３８】
また、ＧＤＢ０１、／ＧＤＢ０１はローカル・データバスＬＤＢ０１、／ＬＤＢ０１及びローカル・データバスＬＤＢ１１、／ＬＤＢ１１に共用されるグローバル・データバスである。
【００３９】
また、ＧＤＢ１０、／ＧＤＢ１０はローカル・データバスＬＤＢ２０、／ＬＤＢ２０及びローカル・データバスＬＤＢ３０、／ＬＤＢ３０に共用されるグローバル・データバスである。
【００４０】
また、ＧＤＢ１１、／ＧＤＢ１１はローカル・データバスＬＤＢ２１、／ＬＤＢ２１及びローカル・データバスＬＤＢ３１、／ＬＤＢ３１に共用されるグローバル・データバスである。
【００４１】
また、Ｐ００はローカル・データバスＬＤＢ００とグローバル・データバスＧＤＢ００とを接続するための階層化データバス・スイッチ、Ｑ００はローカル・データバス／ＬＤＢ００とグローバル・データバス／ＧＤＢ００とを接続するための階層化データバス・スイッチである。
【００４２】
また、Ｐ０１はローカル・データバスＬＤＢ０１とグローバル・データバスＧＤＢ０１とを接続するための階層化データバス・スイッチ、Ｑ０１はローカル・データバス／ＬＤＢ０１とグローバル・データバス／ＧＤＢ０１とを接続するための階層化データバス・スイッチである。
【００４３】
また、Ｐ１０はローカル・データバスＬＤＢ１０とグローバル・データバスＧＤＢ００とを接続するための階層化データバス・スイッチ、Ｑ１０はローカル・データバス／ＬＤＢ１０とグローバル・データバス／ＧＤＢ００とを接続するための階層化データバス・スイッチである。
【００４４】
また、Ｐ１１はローカル・データバスＬＤＢ１１とグローバル・データバスＧＤＢ０１とを接続するための階層化データバス・スイッチ、Ｑ１１はローカル・データバス／ＬＤＢ１１とグローバル・データバス／ＧＤＢ０１とを接続するための階層化データバス・スイッチである。
【００４５】
また、Ｐ２０はローカル・データバスＬＤＢ２０とグローバル・データバスＧＤＢ１０とを接続するための階層化データバス・スイッチ、Ｑ２０はローカル・データバス／ＬＤＢ２０とグローバル・データバス／ＧＤＢ１０とを接続するための階層化データバス・スイッチである。
【００４６】
また、Ｐ２１はローカル・データバスＬＤＢ２１とグローバル・データバスＧＤＢ１１とを接続するための階層化データバス・スイッチ、Ｑ２１はローカル・データバス／ＬＤＢ２１とグローバル・データバス／ＧＤＢ１１とを接続するための階層化データバス・スイッチである。
【００４７】
また、Ｐ３０はローカル・データバスＬＤＢ３０とグローバル・データバスＧＤＢ１０とを接続するための階層化データバス・スイッチ、Ｑ３０はローカル・データバス／ＬＤＢ３０とグローバル・データバス／ＧＤＢ１０とを接続するための階層化データバス・スイッチである。
【００４８】
また、Ｐ３１はローカル・データバスＬＤＢ３１とグローバル・データバスＧＤＢ１１とを接続するための階層化データバス・スイッチ、Ｑ３１はローカル・データバス／ＬＤＢ３１とグローバル・データバス／ＧＤＢ１１とを接続するための階層化データバス・スイッチである。
【００４９】
また、Ｐ４０はローカル・データバスＬＤＢ４０とグローバル・データバスＧＤＢ００とを接続するための階層化データバス・スイッチ、Ｑ４０はローカル・データバス／ＬＤＢ４０とグローバル・データバス／ＧＤＢ００とを接続するための階層化データバス・スイッチである。
【００５０】
これら階層化データバス・スイッチＰ００、Ｑ００、Ｐ０１、Ｑ０１、Ｐ１０、Ｑ１０、Ｐ１１、Ｑ１１、Ｐ２０、Ｑ２０、Ｐ２１、Ｑ２１、Ｐ３０、Ｑ３０、Ｐ３１、Ｑ３１、Ｐ４０、Ｑ４０は、図２７に示すように、ｎＭＯＳトランジスタで構成されている。
【００５１】
なお、Ｕ００、Ｕ０１、Ｕ１０、Ｕ１１、Ｕ２０、Ｕ２１、Ｕ３０、Ｕ３１、Ｕ４０は階層化データバス・スイッチのＯＮ、ＯＦＦを制御する階層化データバス・スイッチ制御信号である。
【００５２】
また、図２１において、６１はグローバル・データバス対のグローバル・データバス間の電圧差を増幅してデータの読出しを行う読出し回路であるセンスバッファ（ＳＢ）及びグローバル・データバス対のグローバル・データバス間に電圧差を発生させてデータの書込みを行う書込み回路であるライトアンプ（ＷＡ）が配列されてなるセンスバッファ・ライトアンプ列である。
【００５３】
ここに、６２はグローバル・データバスＧＤＢ００、／ＧＤＢ００に対応して設けられているセンスバッファ、６３はグローバル・データバスＧＤＢ０１、／ＧＤＢ０１に対応して設けられているセンスバッファである。
【００５４】
また、６４はグローバル・データバスＧＤＢ１０、／ＧＤＢ１０に対応して設けられているセンスバッファ、６５はグローバル・データバスＧＤＢ１１、／ＧＤＢ１１に対応して設けられているセンスバッファである。
【００５５】
また、６６はグローバル・データバスＧＤＢ００、／ＧＤＢ００に対応して設けられているライトアンプ、６７はグローバル・データバスＧＤＢ０１、／ＧＤＢ０１に対応して設けられているライトアンプである。
【００５６】
また、６８はグローバル・データバスＧＤＢ１０、／ＧＤＢ１０に対応して設けられているライトアンプ、６９はグローバル・データバスＧＤＢ１１、／ＧＤＢ１１に対応して設けられているライトアンプである。
【００５７】
また、７０は外部から供給されるデータの入力及び外部へのデータの出力を行うためのデータ入出力回路である。
【００５８】
ここに、７１はセンスバッファ６２に対応して設けられているデータ出力バッファ（ＤＯＢ）、７２はセンスバッファ６３に対応して設けられているデータ出力バッファ、７３はセンスバッファ６４に対応して設けられているデータ出力バッファ、７４はセンスバッファ６５に対応して設けられているデータ出力バッファである。
【００５９】
また、７５はライトアンプ６６に対応して設けられているデータ入力バッファ（ＤＩＢ）、７６はライトアンプ６７に対応して設けられているデータ入力バッファ、７７はライトアンプ６８に対応して設けられているデータ入力バッファ、７８はライトアンプ６９に対応して設けられているデータ入力バッファである。
【００６０】
また、７９はデータ出力バッファ７１及びデータ入力バッファ７５に対応して設けられているデータ入出力端子、８０はデータ出力バッファ７２及びデータ入力バッファ７６に対応して設けられているデータ入出力端子である。
【００６１】
また、８１はデータ出力バッファ７３及びデータ入力バッファ７７に対応して設けられているデータ入出力端子、８２はデータ出力バッファ７４及びデータ入力バッファ７８に対応して設けられているデータ入出力端子、ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３は入出力データである。
【００６２】
ここに、図２８はセンスバッファ６２の回路構成を示す図であり、センスバッファ６３〜６５も同様に構成されている。
【００６３】
図２８中、８４はグローバル・データバスＧＤＢ００、／ＧＤＢ００間の電圧差を増幅する差動増幅回路であり、８５〜９６はｐＭＯＳトランジスタ、９７〜１０６はｎＭＯＳトランジスタ、ＳＢＥはセンスバッファ・イネーブル信号である。
【００６４】
また、１０７は差動増幅回路８４の出力をラッチするフリップフロップ回路であり、１０８、１０９はｐＭＯＳトランジスタ、１１０、１１１はＮＡＮＤ回路、１１２はインバータである。
【００６５】
また、１１３は出力制御回路であり、１１４、１１５はインバータ、１１６はＮＡＮＤ回路、／ＣＥはＣＡＳ（コラムアドレス・ストローブ）イネーブル信号、Ｄ６２はセンスバッファ６２の出力である。
【００６６】
ここに、ＣＡＳ系の回路を動作させない場合には、ＣＡＳイネーブル信号／ＣＥ＝高電位（以下、Ｈレベルという）、インバータ１１４の出力＝低電位（以下、Ｌレベルという）、ＮＡＮＤ回路１１６の出力＝Ｈレベルとされ、センスバッファ６２の出力Ｄ６２＝Ｌレベルに固定される。
【００６７】
これに対して、ＣＡＳ系の回路を動作させる場合には、ＣＡＳイネーブル信号／ＣＥ＝Ｌレベル、インバータ１１４の出力＝Ｈレベルとされ、ＮＡＮＤ回路１１６はフリップフロップ回路１０７の出力に対してインバータとして動作するように設定される。
【００６８】
この場合において、センスバッファ６２を非活性状態とする場合には、センスアンプ・イネーブル信号ＳＢＥ＝Ｌレベルとされ、ｐＭＯＳトランジスタ８９、９０＝ＯＮ状態、ｎＭＯＳトランジスタ１０１〜１０６＝ＯＦＦ状態とされ、差動増幅回路８４が非活性状態とされると共に、ｐＭＯＳトランジスタ１０８、１０９＝ＯＮ状態とされ、フリップフロップ回路１０７の出力は変化しない状態とされる。
【００６９】
これに対して、センスバッファ６２を活性状態とする場合には、センスアンプ・イネーブル信号ＳＢＥ＝Ｈレベルとされ、ｐＭＯＳトランジスタ８９、９０＝ＯＦＦ状態、ｎＭＯＳトランジスタ１０１〜１０６＝ＯＮ状態とされ、差動増幅回路８４が活性状態とされると共に、ｐＭＯＳトランジスタ１０８、１０９＝ＯＦＦ状態とされ、フリップフロップ回路１０７は差動増幅回路８４の出力に対してラッチ動作を行うことができる状態とされる。
【００７０】
ここに、例えば、グローバル・データバスＧＤＢ００のレベル＝Ｈレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｌレベルの場合には、ノードＮ１のレベル＝Ｈレベル、ノードＮ２のレベル＝Ｌレベル、ノードＮ３のレベル＝Ｌレベル、ノードＮ４のレベル＝Ｈレベルとなる。
【００７１】
この結果、ＮＡＮＤ回路１１１の出力＝Ｌレベル、インバータ１１２の出力＝Ｈレベル、ＮＡＮＤ回路１１６の出力＝Ｌレベル、インバータ１１５の出力、即ち、センスバッファ６２の出力Ｄ６２＝Ｈレベルとなる。
【００７２】
これに対して、グローバル・データバスＧＤＢ００のレベル＝Ｌレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｈレベルの場合には、ノードＮ１のレベル＝Ｌレベル、ノードＮ２のレベル＝Ｈレベル、ノードＮ３のレベル＝Ｈレベル、ノードＮ４のレベル＝Ｌレベルとなる。
【００７３】
この結果、ＮＡＮＤ回路１１１の出力＝Ｈレベル、インバータ１１２の出力＝Ｌレベル、ＮＡＮＤ回路１１６の出力＝Ｈレベル、インバータ１１５の出力、即ち、センスバッファ６２の出力Ｄ６２＝Ｌレベルとなる。
【００７４】
また、図２９はデータ出力バッファ７１の回路構成を示す図であり、データ出力バッファ７２〜７４も同様に構成されている。
【００７５】
図２９中、１１８〜１２１はインバータ、１２２、１２３はＮＡＮＤ回路、１２４〜１３４はｐＭＯＳトランジスタ、１３５〜１４３はｎＭＯＳトランジスタ、１４４、１４５はＭＯＳキャパシタ、／ＳＴＴは電源起動時の制御信号、ＯＥは出力イネーブル信号である。
【００７６】
ここに、電源起動時の制御信号／ＳＴＴは、動作中、Ｌレベルとされ、インバータ１２１の出力＝Ｈレベルとされ、インバータ１１９とＮＡＮＤ回路１２２からなる回路及びインバータ１２０とＮＡＮＤ回路１２３からなる回路は、それぞれラッチ回路として動作するように設定される。
【００７７】
この場合において、データ出力バッファ７１を非活性状態とする場合には、出力イネーブル信号ＯＥ＝Ｌレベルとされ、ｎＭＯＳトランジスタ１３５、１３９＝ＯＦＦ状態、ｐＭＯＳトランジスタ１２５、１３１＝ＯＮ状態とされる。
【００７８】
この結果、インバータ１１９の出力＝Ｌレベル、ノードＮ５＝Ｌレベル、ノードＮ６＝Ｈレベル、ｐＭＯＳトランジスタ１２９＝ＯＦＦ状態、インバータ１２０の出力＝Ｌレベル、ノードＮ７＝Ｈレベル、ノードＮ８＝Ｌレベル、ｎＭＯＳトランジスタ１４３＝ＯＦＦ状態とされ、出力状態はハイインピーダンスとされる。
【００７９】
これに対して、データ出力バッファ７１を活性状態とする場合には、出力イネーブル信号ＯＥ＝Ｈレベルとされ、ｎＭＯＳトランジスタ１３５、１３９＝ＯＮ状態、ｐＭＯＳトランジスタ１２５、１３１＝ＯＦＦ状態とされる。
【００８０】
ここに、例えば、センスバッファ６２の出力Ｄ６２＝Ｈレベルの場合には、インバータ１１８の出力＝Ｌレベル、インバータ１１９の出力＝Ｈレベル、ノードＮ５＝Ｈレベル、ノードＮ６＝Ｌレベル、ｐＭＯＳトランジスタ１２９＝ＯＮ状態、インバータ１２０の出力＝Ｌレベル、ノードＮ７＝Ｈレベル、ノードＮ８＝Ｌレベル、ｎＭＯＳトランジスタ１４３＝ＯＦＦ状態となり、出力データＤＱ０＝Ｈレベルとなる。
【００８１】
これに対して、センスバッファ６２の出力Ｄ６２＝Ｌレベルの場合には、インバータ１１８の出力＝Ｈレベル、インバータ１１９の出力＝Ｌレベル、ノードＮ５＝Ｌレベル、ノードＮ６＝Ｈレベル、ｐＭＯＳトランジスタ１２９＝ＯＦＦ状態、インバータ１２０の出力＝Ｈレベル、ノードＮ７＝Ｌレベル、ノードＮ８＝Ｈレベル、ｎＭＯＳトランジスタ１４３＝ＯＮ状態となり、出力データＤＱ０＝Ｌレベルとなる。
【００８２】
また、図３０はデータ入力バッファ７５の回路構成を示す図であり、データ入力バッファ７６〜７８も同様に構成されている。
【００８３】
図３０中、１４６は入力回路であり、１４７〜１５２はｐＭＯＳトランジスタ、１５３〜１５８はｎＭＯＳトランジスタ、１５９、１６０はインバータ、１６１はＮＡＮＤ回路、／ＷＥはライト・イネーブル信号、Ｄ７５はデータ入力バッファ７５の出力である。
【００８４】
また、１６２は入力回路１４６の入力動作を制御する入力制御回路であり、１６３、１６４はインバータ、１６５、１６６はｐＭＯＳトランジスタ、１６７、１６８はｎＭＯＳトランジスタ、／ＡＳＷは入力制御信号である。
【００８５】
ここに、入力制御信号／ＡＳＷ＝Ｈレベルとされる場合、インバータ１６３の出力＝Ｌレベル、インバータ１６４の出力＝Ｈレベル、入力制御回路１６２の出力＝Ｈレベルとなる。
【００８６】
この結果、ｐＭＯＳトランジスタ１４７＝ＯＦＦ状態、ｎＭＯＳトランジスタ１５４＝ＯＮ状態とされ、ｐＭＯＳトランジスタ１４７、１４８及びｎＭＯＳトランジスタ１５３からなるインバータは非活性状態とされると共に、ノードＮ９はＬレベルに固定され、データＤＱ０の入力が禁止される。
【００８７】
これに対して、入力制御信号／ＡＳＷ＝Ｌレベルとされる場合、インバータ１６３の出力＝Ｈレベル、インバータ１６４の出力＝Ｌレベル、入力制御回路１６２の出力＝Ｌレベルとなる。
【００８８】
この結果、ｐＭＯＳトランジスタ１４７＝ＯＮ状態、ｎＭＯＳトランジスタ１５４＝ＯＦＦ状態とされ、ノードＮ９のレベルは、入力データＤＱ０と反転関係にあるレベルとなる。
【００８９】
この場合において、ライト・イネーブル信号／ＷＥ＝Ｈレベルとされる場合には、ｎＭＯＳトランジスタ１５６＝ＯＮ状態、ｐＭＯＳトランジスタ１５１＝ＯＦＦ状態、インバータ１５９の出力＝Ｌレベル、ｐＭＯＳトランジスタ１４９＝ＯＮ状態、ｎＭＯＳトランジスタ１５８＝ＯＦＦ状態となると共に、ＮＡＮＤ回路１６１の出力、即ち、データ入力バッファ７５の出力Ｄ７５はＨレベルに固定される。
【００９０】
この状態から、ライト・イネーブル信号／ＷＥ＝Ｌレベルとされる場合には、ｎＭＯＳトランジスタ１５６＝ＯＦＦ状態、ｐＭＯＳトランジスタ１５１＝ＯＮ状態、インバータ１５９の出力＝Ｈレベル、ｐＭＯＳトランジスタ１４９＝ＯＦＦ状態、ｎＭＯＳトランジスタ１５８＝ＯＮ状態となる。
【００９１】
この結果、インバータ１６０と、ｐＭＯＳトランジスタ１５１、１５２及びｎＭＯＳトランジスタ１５７、１５８からなるインバータとはラッチ回路として動作し、ｐＭＯＳトランジスタ１４９、１５０及びｎＭＯＳトランジスタ１５５、１５６からなるインバータが出力させていたデータをラッチする。
【００９２】
そして、また、この場合、インバータ１５９の出力＝Ｈレベルであることから、ＮＡＮＤ回路１６１は、インバータ１６０の出力に対してインバータとして動作する。
【００９３】
そして、また、この場合には、インバータ１６０と、ｐＭＯＳトランジスタ１５１、１５２及びｎＭＯＳトランジスタ１５７、１５８からなるインバータとはラッチ回路として動作し、ｐＭＯＳトランジスタ１４９、１５０及びｎＭＯＳトランジスタ１５５、１５６からなるインバータが出力させていたデータをラッチすることになる。
【００９４】
したがって、例えば、入力データＤＱ０＝Ｈレベルの場合には、ノードＮ９＝Ｌレベル、ノードＮ１０＝Ｈレベル、インバータ１６０の出力＝Ｌレベルとなり、データ入力バッファ７５の出力Ｄ７５＝Ｈレベルとなる。
【００９５】
これに対して、入力データＤＱ０＝Ｌレベルの場合には、ノードＮ９＝Ｈレベル、ノードＮ１０＝Ｌレベル、インバータ１６０の出力＝Ｈレベルとなり、データ入力バッファ７５の出力Ｄ７５＝Ｌレベルとなる。
【００９６】
また、図３１はライトアンプ６６の回路構成を示す図であり、ライトアンプ６７〜６９も同様に構成されている。
【００９７】
図３１中、１７１〜１７６はインバータ、１７７、１７８はアナログ・スイッチ回路であり、１７９、１８０はｐＭＯＳトランジスタ、１８１、１８２はｎＭＯＳトランジスタである。
【００９８】
ここに、ライト・イネーブル信号ＷＥ＝Ｌレベルとされる場合には、インバータ１７５の出力＝Ｈレベル、インバータ１７６の出力＝Ｌレベルとなり、アナログ・スイッチ回路１７７、１７８＝ＯＦＦ状態となる。
【００９９】
これに対して、ライト・イネーブル信号ＷＥ＝Ｈレベルとされる場合には、インバータ１７５の出力＝Ｌレベル、インバータ１７６の出力＝Ｈレベルとなり、アナログ・スイッチ回路１７７、１７８＝ＯＮ状態となる。
【０１００】
ここに、例えば、データ入力バッファ７５の出力Ｄ７５＝Ｈレベルの場合には、インバータ１７１の出力＝Ｌレベル、インバータ１７２の出力＝Ｈレベル、インバータ１７３の出力＝Ｌレベル、インバータ１７４の出力＝Ｈレベルとなり、グローバル・データバスＧＤＢ００のレベル＝Ｈレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｌレベルとなる。
【０１０１】
これに対して、データ入力バッファ７５の出力Ｄ７５＝Ｌレベルの場合には、インバータ１７１の出力＝Ｈレベル、インバータ１７２の出力＝Ｌレベル、インバータ１７３の出力＝Ｈレベル、インバータ１７４の出力＝Ｌレベルとなり、グローバル・データバスＧＤＢ００のレベル＝Ｌレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｈレベルとなる。
【０１０２】
このＤＲＡＭにおいては、メモリブロックＡ０、Ａ１が選択される場合には、階層化データバス・スイッチ制御信号Ｕ００、Ｕ０１、Ｕ２０、Ｕ２１＝Ｈレベル、Ｕ１０、Ｕ１１、Ｕ３０、Ｕ３１、Ｕ４０＝Ｌレベルとされ、階層化データバス・スイッチＰ００、Ｑ００、Ｐ０１、Ｑ０１、Ｐ２０、Ｑ２０、Ｐ２１、Ｑ２１＝ＯＮ状態、階層化データバス・スイッチＰ１０、Ｑ１０、Ｐ１１、Ｑ１１、Ｐ３０、Ｑ３０、Ｐ３１、Ｑ３１、Ｐ４０、Ｑ４０＝ＯＦＦ状態とされる。
【０１０３】
即ち、ローカル・データバスＬＤＢ００、／ＬＤＢ００とグローバル・データバスＧＤＢ００、／ＧＤＢ００、ローカル・データバスＬＤＢ０１、／ＬＤＢ０１とグローバル・データバスＧＤＢ０１、／ＧＤＢ０１、ローカル・データバスＬＤＢ２０、／ＬＤＢ２０とグローバル・データバスＧＤＢ１０、／ＧＤＢ１０、ローカル・データバスＬＤＢ２１、／ＬＤＢ２１とグローバル・データバスＧＤＢ１１、／ＧＤＢ１１とがそれぞれ接続される。
【０１０４】
この結果、読出し時においては、センスアンプ列Ｓ００のセンスアンプで増幅されるメモリブロックＡ０の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ００、／ＬＤＢ００を介して、グローバル・データバスＧＤＢ００、／ＧＤＢ００に出力される。
【０１０５】
また、センスアンプ列Ｓ０１のセンスアンプで増幅されるメモリブロックＡ０の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ０１、／ＬＤＢ０１を介して、グローバル・データバスＧＤＢ０１、／ＧＤＢ０１に出力される。
【０１０６】
また、センスアンプ列Ｓ２０のセンスアンプで増幅されるメモリブロックＡ１の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ２０、／ＬＤＢ２０を介して、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０に出力される。
【０１０７】
また、センスアンプ列Ｓ２１のセンスアンプで増幅されるメモリブロックＡ１の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ２１、／ＬＤＢ２１を介して、グローバル・データバスＧＤＢ１１、／ＧＤＢ１１に出力される。
【０１０８】
即ち、センスアンプ列Ｓ００のセンスアンプで増幅されるメモリブロックＡ０の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＡ０−０、センスアンプ列Ｓ０１のセンスアンプで増幅されるメモリブロックＡ０の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＡ０−１、センスアンプ列Ｓ２０のセンスアンプで増幅されるメモリブロックＡ１の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＡ１−０、センスアンプ列Ｓ２１のセンスアンプで増幅されるメモリブロックＡ１の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＡ１−１とすると、読出し時、メモリブロックＡ０、Ａ１が選択された場合、データ入出力端子７９〜８２に出力されるデータは、表１の第１欄に示すようになる。
【０１０９】
【表１】

【０１１０】
したがって、また、書込み時、メモリブロックＡ０、Ａ１が選択された場合、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、書き込まれるメモリブロック及び列との関係は、表２の第１欄に示すようになる。
【０１１１】
【表２】

【０１１２】
また、メモリブロックＢ０、Ｂ１が選択される場合には、階層化データバス・スイッチ制御信号Ｕ０１、Ｕ１０、Ｕ２１、Ｕ３０＝Ｈレベル、Ｕ００、Ｕ１１、Ｕ２０、Ｕ３１、Ｕ４０＝Ｌレベルとされ、階層化データバス・スイッチＰ０１、Ｑ０１、Ｐ１０、Ｑ１０、Ｐ２１、Ｑ２１、Ｐ３０、Ｑ３０＝ＯＮ状態、階層化データバス・スイッチＰ００、Ｑ００、Ｐ１１、Ｑ１１、Ｐ２０、Ｑ２０、Ｐ３１、Ｑ３１、Ｐ４０、Ｑ４０＝ＯＦＦ状態とされる。
【０１１３】
即ち、ローカル・データバスＬＤＢ０１、／ＬＤＢ０１とグローバル・データバスＧＤＢ０１、／ＧＤＢ０１、ローカル・データバスＬＤＢ１０、／ＬＤＢ１０とグローバル・データバスＧＤＢ００、／ＧＤＢ００、ローカル・データバスＬＤＢ２１、／ＬＤＢ２１とグローバル・データバスＧＤＢ１１、／ＧＤＢ１１、ローカル・データバスＬＤＢ３０、／ＬＤＢ３０とグローバル・データバスＧＤＢ１０、／ＧＤＢ１０とがそれぞれ接続される。
【０１１４】
この結果、読出し時においては、センスアンプ列Ｓ１０のセンスアンプで増幅されるメモリブロックＢ０の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ１０、／ＬＤＢ１０を介して、グローバル・データバスＧＤＢ００、／ＧＤＢ００に出力される。
【０１１５】
また、センスアンプ列Ｓ０１のセンスアンプで増幅されるメモリブロックＢ０の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ０１、／ＬＤＢ０１を介して、グローバル・データバスＧＤＢ０１、／ＧＤＢ０１に出力される。
【０１１６】
また、センスアンプ列Ｓ３０のセンスアンプで増幅されるメモリブロックＢ１の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ３０、／ＬＤＢ３０を介して、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０に出力される。
【０１１７】
また、センスアンプ列Ｓ２１のセンスアンプで増幅されるメモリブロックＢ１の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ２１、／ＬＤＢ２１を介して、グローバル・データバスＧＤＢ１１、／ＧＤＢ１１に出力される。
【０１１８】
即ち、センスアンプ列Ｓ１０のセンスアンプで増幅されるメモリブロックＢ０の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＢ０−０、センスアンプ列Ｓ０１のセンスアンプで増幅されるメモリブロックＢ０の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＢ０−１、センスアンプ列Ｓ３０のセンスアンプで増幅されるメモリブロックＢ１の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＢ１−０、センスアンプ列Ｓ２１のセンスアンプで増幅されるメモリブロックＢ１の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＢ１−１とすると、読出し時、メモリブロックＢ０、Ｂ１が選択された場合、データ入出力端子７９〜８２に出力されるデータは、表１の第２欄に示すようになる。
【０１１９】
したがって、また、書込み時、メモリブロックＢ０、Ｂ１が選択された場合、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、書き込まれるメモリブロック及び列との関係は、表２の第２欄に示すようになる。
【０１２０】
また、メモリブロックＣ０、Ｃ１が選択される場合には、階層化データバス・スイッチ制御信号Ｕ１０、Ｕ１１、Ｕ３０、Ｕ３１＝Ｈレベル、Ｕ００、Ｕ０１、Ｕ２０、Ｕ２１、Ｕ４０＝Ｌレベルとされ、階層化データバス・スイッチＰ１０、Ｑ１０、Ｐ１１、Ｑ１１、Ｐ３０、Ｑ３０、Ｐ３１、Ｑ３１＝ＯＮ状態、階層化データバス・スイッチＰ００、Ｑ００、Ｐ０１、Ｑ０１、Ｐ２０、Ｑ２０、Ｐ２１、Ｑ２１、Ｐ４０、Ｑ４０＝ＯＦＦ状態とされる。
【０１２１】
即ち、ローカル・データバスＬＤＢ１０、／ＬＤＢ１０とグローバル・データバスＧＤＢ００、／ＧＤＢ００、ローカル・データバスＬＤＢ１１、／ＬＤＢ１１とグローバル・データバスＧＤＢ０１、／ＧＤＢ０１、ローカル・データバスＬＤＢ３０、／ＬＤＢ３０とグローバル・データバスＧＤＢ１０、／ＧＤＢ１０、ローカル・データバスＬＤＢ３１、／ＬＤＢ３１とグローバル・データバスＧＤＢ１１、／ＧＤＢ１１とがそれぞれ接続される。
【０１２２】
この結果、読出し時においては、センスアンプ列Ｓ１０のセンスアンプで増幅されるメモリブロックＣ０の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ１０、／ＬＤＢ１０を介して、グローバル・データバスＧＤＢ００、／ＧＤＢ００に出力される。
【０１２３】
また、センスアンプ列Ｓ１１のセンスアンプで増幅されるメモリブロックＣ０の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ１１、／ＬＤＢ１１を介して、グローバル・データバスＧＤＢ０１、／ＧＤＢ０１に出力される。
【０１２４】
また、センスアンプ列Ｓ３０のセンスアンプで増幅されるメモリブロックＣ１の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ３０、／ＬＤＢ３０を介して、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０に出力される。
【０１２５】
また、センスアンプ列Ｓ３１のセンスアンプで増幅されるメモリブロックＣ１の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ３１、／ＬＤＢ３１を介して、グローバル・データバスＧＤＢ１１、／ＧＤＢ１１に出力される。
【０１２６】
即ち、センスアンプ列Ｓ１０のセンスアンプで増幅されるメモリブロックＣ０の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＣ０−０、センスアンプ列Ｓ１１のセンスアンプで増幅されるメモリブロックＣ０の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＣ０−１、センスアンプ列Ｓ３０のセンスアンプで増幅されるメモリブロックＣ１の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＣ１−０、センスアンプ列Ｓ３１のセンスアンプで増幅されるメモリブロックＣ１の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＣ１−１とすると、読出し時、メモリブロックＣ０、Ｃ１が選択された場合、データ入出力端子７９〜８２に出力されるデータは、表１の第３欄に示すようになる。
【０１２７】
したがって、また、書込み時、メモリブロックＣ０、Ｃ１が選択された場合、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、書き込まれるメモリブロック及び列との関係は、表２の第３欄に示すようになる。
【０１２８】
また、メモリブロックＤ０、Ｄ１が選択される場合には、階層化データバス・スイッチ制御信号Ｕ１１、Ｕ２０、Ｕ３１、Ｕ４０＝Ｈレベル、Ｕ００、Ｕ０１、Ｕ１０、Ｕ２１、Ｕ３０＝Ｌレベルとされ、階層化データバス・スイッチＰ１１、Ｑ１１、Ｐ２０、Ｑ２０、Ｐ３１、Ｑ３１、Ｐ４０、Ｑ４０＝ＯＮ状態、階層化データバス・スイッチＰ００、Ｑ００、Ｐ０１、Ｑ０１、Ｐ１０、Ｑ１０、Ｐ２１、Ｑ２１、Ｐ３０、Ｑ３０＝ＯＦＦ状態とされる。
【０１２９】
即ち、ローカル・データバスＬＤＢ１１、／ＬＤＢ１１とグローバル・データバスＧＤＢ０１、／ＧＤＢ０１、ローカル・データバスＬＤＢ２０、／ＬＤＢ２０とグローバル・データバスＧＤＢ１０、／ＧＤＢ１０、ローカル・データバスＬＤＢ３１、／ＬＤＢ３１とグローバル・データバスＧＤＢ１１、／ＧＤＢ１１、ローカル・データバスＬＤＢ４０、／ＬＤＢ４０とグローバル・データバスＧＤＢ００、／ＧＤＢ００とがそれぞれ接続される。
【０１３０】
この結果、読出し時においては、センスアンプ列Ｓ２０のセンスアンプで増幅されるメモリブロックＤ０の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ２０、／ＬＤＢ２０を介して、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０に出力される。
【０１３１】
また、センスアンプ列Ｓ１１のセンスアンプで増幅されるメモリブロックＤ０の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ１１、／ＬＤＢ１１を介して、グローバル・データバスＧＤＢ０１、／ＧＤＢ０１に出力される。
【０１３２】
また、センスアンプ列Ｓ４０のセンスアンプで増幅されるメモリブロックＤ１の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ４０、／ＬＤＢ４０を介して、グローバル・データバスＧＤＢ００、／ＧＤＢ００に出力される。
【０１３３】
また、センスアンプ列Ｓ３１のセンスアンプで増幅されるメモリブロックＤ１の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータは、ローカル・データバスＬＤＢ３１、／ＬＤＢ３１を介して、グローバル・データバスＧＤＢ１１、／ＧＤＢ１１に出力される。
【０１３４】
即ち、センスアンプ列Ｓ２０のセンスアンプで増幅されるメモリブロックＤ０の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＤ０−０、センスアンプ列Ｓ１１のセンスアンプで増幅されるメモリブロックＤ０の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＤ０−１、センスアンプ列Ｓ４０のセンスアンプで増幅されるメモリブロックＤ１の奇数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＤ１−０、センスアンプ列Ｓ３１のセンスアンプで増幅されるメモリブロックＤ１の偶数列のビット線対を介して出力されるメモリセルのデータのうち、選択された列のデータをＤ１−１とすると、読出し時、メモリブロックＤ０、Ｄ１が選択された場合、データ入出力端子７９〜８２に出力されるデータは、表１の第４欄に示すようになる。
【０１３５】
したがって、また、書込み時、メモリブロックＤ０、Ｄ１が選択された場合、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、書き込まれるメモリブロック及び列との関係は、表２の第４欄に示すようになる。
【０１３６】
【発明が解決しようとする課題】
このように、このＤＲＡＭにおいては、読出し時、メモリブロックＸ０、Ｘ１（但し、Ｘは、Ａ、Ｂ又はＣ。以下、同様）が選択される場合、データ入出力端子７９、８０、８１、８２には、それぞれ、データＸ０−０、Ｘ０−１、Ｘ１−０、Ｘ１−１が出力される。
【０１３７】
即ち、メモリブロックＸ０、Ｘ１からデータが読み出される場合には、データ入出力端子７９、８０、８１、８２は、それぞれ、メモリブロックＸ０の奇数列のメモリセル、メモリブロックＸ０の偶数列のメモリセル、メモリブロックＸ１の奇数列のメモリセル、メモリブロックＸ１の偶数列のメモリセルに対応しているという規則性が存在する。
【０１３８】
これに対して、メモリブロックＤ０、Ｄ１が選択される場合には、データ入出力端子７９、８０、８１、８２には、それぞれ、データＤ１−０、Ｄ０−１、Ｄ０−０、Ｄ１−１が出力されてしまう。
【０１３９】
即ち、メモリブロックＤ０、Ｄ１からデータが読み出される場合には、データ入出力端子７９、８１は、それぞれ、メモリブロックＤ１の奇数列のメモリセル、メモリブロックＤ０の奇数列のメモリセルに対応してしまい、データ入出力端子７９、８１には、選択されたメモリセルが属するメモリブロック及び列との関係において、メモリブロックＸ０、Ｘ１からデータが読み出される場合とは異なった規則性でデータが出力されてしまう。
【０１４０】
また、書込み時、メモリブロックＸ０、Ｘ１が選択される場合、データ入出力端子７９、８０、８１、８２に入力されるデータＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３は、それぞれ、メモリブロックＸ０の奇数列のメモリセル、メモリブロックＸ０の偶数列のメモリセル、メモリブロックＸ１の奇数列のメモリセル、メモリブロックＸ１の偶数列のメモリセルに書き込まれる。
【０１４１】
即ち、メモリブロックＸ０、Ｘ１に書き込みが行われる場合には、データ入出力端子７９、８０、８１、８２は、それぞれ、メモリブロックＸ０の奇数列のメモリセル、メモリブロックＸ０の偶数列のメモリセル、メモリブロックＸ１の奇数列のメモリセル、メモリブロックＸ１の偶数列のメモリセルに対応しているという規則性が存在する。
【０１４２】
これに対して、メモリブロックＤ０、Ｄ１が選択される場合には、データ入出力端子７９、８０、８１、８２に入力されるデータＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３は、それぞれ、メモリブロックＤ１の奇数列のメモリセル、メモリブロックＤ０の偶数列のメモリセル、メモリブロックＤ０の奇数列のメモリセル、メモリブロックＤ１の偶数列のメモリセルに書き込まれてしまう。
【０１４３】
即ち、メモリブロックＤ０、Ｄ１に書き込みが行われる場合には、データ入出力端子７９、８１は、それぞれ、メモリブロックＤ１の奇数列のメモリセル、メモリブロックＤ０の奇数列のメモリセルに対応してしまい、データ入出力端子７９、８０、８１、８２に入力されるデータＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３は、選択されたメモリセルが属するメモリブロック及び列との関係において、メモリブロックＸ０、Ｘ１に書き込みが行われる場合とは異なった規則性で書き込まれてしまう。
【０１４４】
ここに、このＤＲＡＭをユーザが使用する場合には、データ入出力端子７９〜８２のそれぞれが、データの入出力において、メモリブロックＡ０、Ａ１、メモリブロックＢ０、Ｂ１、メモリブロックＣ０、Ｃ１、メモリブロックＤ０、Ｄ１の位置的に対応するメモリセルに対応しているという規則性が存在しなくとも何ら問題は生じない。
【０１４５】
しかし、製造者はメモリセル間の干渉試験を行う必要があり、この場合には、干渉するメモリセル及び干渉されるメモリセルの位置を特定する必要があることから、データ入出力端子７９〜８２のそれぞれが、データの入出力において、メモリブロックＡ０、Ａ１、メモリブロックＢ０、Ｂ１、メモリブロックＣ０、Ｃ１、メモリブロックＤ０、Ｄ１の位置的に対応するメモリセルに対応しているという規則性が存在しないと、メモリセル間の干渉試験のために複雑なプログラムを作成しなければならず、メモリセル間の干渉試験を容易に行うことができないという問題が発生する。
【０１４６】
従来、このような規則性を得るための方法として、選択されるメモリブロックによって使い分けることができる階層化データバス・スイッチを設けるという方法や、メモリブロックＤ０、Ａ１のそれぞれにセンスアンプ列を設けるという方法が提案されている（１９９５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１０５−１０６）。
【０１４７】
しかし、選択されるメモリブロックによって使い分けることができる階層化データバス・スイッチを設けるという方法は、階層化データバス・スイッチが増加してしまうことから、コア部１の回路レイアウトに負担をかけるという問題点を有しており、メモリブロックＤ０、Ａ１のそれぞれにセンスアンプ列を設けるという方法は、チップ面積の増大を招いてしまうという問題点を有していた。
【０１４８】
本発明は、かかる点に鑑み、複雑なプログラムを作成しなくとも、メモリセル間の干渉試験を容易に行うことができ、しかも、コア部の回路レイアウトに負担をかけることがなく、かつ、チップ面積の増大を招くこともない半導体記憶装置を提供することを目的とする。
【０１４９】
【課題を解決するための手段】
本発明は、異なるアドレスを有し、複数ビットの並列データの入出力が行われる複数のメモリセル領域を配列したメモリセル領域列と、前記複数ビットの並列データの伝送を行う複数の第１のデータ伝送線路と、前記複数ビットの並列データが入出力される複数のデータ入出力端子とを有する半導体記憶装置において、前記複数の第１のデータ伝送線路と、前記複数のデータ入出力端子との間に、データ伝送路の一部を切り換えるデータ伝送路切換回路を備え、該データ伝送路切換回路は、前記複数のデータ入出力端子のそれぞれが、データの入出力において、各メモリセル領域の位置的に対応するメモリセルに対応するように、データ伝送路を切り換えることができるように構成されているというものである。
【０１５０】
本発明においては、複数の第１のデータ伝送線路と複数のデータ入出力端子との間に、データ伝送路の一部を切り換えるデータ伝送路切換回路を備え、該データ伝送路切換回路は、複数のデータ入出力端子のそれぞれが、データの入出力において、各メモリセル領域の位置的に対応するメモリセルに対応するように、データ伝送路を切り換えることができるように構成されているので、データ入出力端子のそれぞれを、データの入出力において、各メモリブロックの位置的に対応するメモリセルに対応させることができる。
【０１５１】
【発明の実施の形態】
以下、図１〜図２０を参照して、本発明の実施の第１の形態〜第６の形態について、本発明をＤＲＡＭに適用した場合を例にして説明する。なお、図１、図２、図４、図７、図１０、図１２において、図２１に対応する部分には同一符号を付し、その重複説明は省略する。
【０１５２】
第１の形態・・図１〜図３
図１は本発明の実施の第１の形態の要部の回路構成を示す図であり、本発明の実施の第１の形態は、センスバッファ・ライトアンプ列６１とデータ入出力回路７０との間に、データ伝送路切換回路２００を設け、その他については、図２１に示す従来のＤＲＡＭと同様に構成したものである。
【０１５３】
図２はデータ伝送路切換回路２００の回路構成を示す図である。図２中、２０２〜２０５は切換スイッチ回路であり、切換スイッチ回路２０２、２０３において、ａ、ｂは入力端、ｃは出力端、切換スイッチ回路２０４、２０５において、ｄは入力端、ｅ、ｆは出力端である。
【０１５４】
ここに、センスバッファ６２の出力端は、切換スイッチ回路２０２の入力端ａ及び切換スイッチ回路２０３の入力端ｂに接続され、センスバッファ６３の出力端は、データ出力バッファ７２の入力端に接続されている。
【０１５５】
また、センスバッファ６４の出力端は、切換スイッチ回路２０３の入力端ａ及び切換スイッチ回路２０２の入力端ｂに接続され、センスバッファ６５の出力端は、データ出力バッファ７４の入力端に接続されている。
【０１５６】
また、切換スイッチ回路２０２の出力端ｃはデータ出力バッファ７１の入力端に接続され、切換スイッチ回路２０３の出力端ｃはデータ出力バッファ７３の入力端に接続されている。
【０１５７】
また、データ入力バッファ７５の出力端は切換スイッチ回路２０４の入力端ｄに接続され、データ入力バッファ７６の出力端は、ライトアンプ６７の入力端に接続されている。
【０１５８】
また、データ入力バッファ７７の出力端は切換スイッチ回路２０５の入力端ｄに接続され、データ入力バッファ７８の出力端は、ライトアンプ６９の入力端に接続されている。
【０１５９】
また、切換スイッチ回路２０４の出力端ｅはライトアンプ６６の入力端に接続され、切換スイッチ回路２０４の出力端ｆはライトアンプ６８の入力端に接続されている。
【０１６０】
また、切換スイッチ回路２０５の出力端ｅはライトアンプ６８の入力端に接続され、切換スイッチ回路２０５の出力端ｆはライトアンプ６６の入力端に接続されている。
【０１６１】
また、図３は切換スイッチ回路２０２〜２０５の回路構成を示す図である。図３中、切換スイッチ回路２０２において、２０７はインバータ、２０８、２０９はアナログ・スイッチ回路であり、２１０、２１１はｐＭＯＳトランジスタ、２１２、２１３はｎＭＯＳトランジスタである。
【０１６２】
また、切換スイッチ回路２０３において、２１４はインバータ、２１５、２１６はアナログ・スイッチ回路であり、２１７、２１８はｐＭＯＳトランジスタ、２１９、２２０はｎＭＯＳトランジスタである。
【０１６３】
また、切換スイッチ回路２０４において、２２１はインバータ、２２２、２２３はアナログ・スイッチ回路であり、２２４、２２５はｐＭＯＳトランジスタ、２２６、２２７はｎＭＯＳトランジスタである。
【０１６４】
また、切換スイッチ回路２０５において、２２８はインバータ、２２９、２３０はアナログ・スイッチ回路であり、２３１、２３２はｐＭＯＳトランジスタ、２３３、２３４はｎＭＯＳトランジスタである。
【０１６５】
また、ＳＬ１は切換スイッチ回路２０２〜２０５の切換動作を制御するデータ伝送路切換信号であり、このデータ伝送路切換信号ＳＬ１は、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合にはＬレベル、メモリブロックＤ０、Ｄ１を選択する場合にはＬレベル又はＨレベルとされる。
【０１６６】
ここに、データ伝送路切換信号ＳＬ１＝Ｌレベルとする場合には、アナログ・スイッチ回路２０８、２１５、２２２、２２９＝ＯＮ状態、アナログ・スイッチ回路２０９、２１６、２２３、２３０＝ＯＦＦ状態となる。
【０１６７】
この結果、切換スイッチ回路２０２、２０３においては、入力端ａと出力端ｃとが接続状態、入力端ｂと出力端ｃとが非接続状態となり、切換スイッチ回路２０４、２０５においては、入力端ｄと出力端ｅとが接続状態、入力端ｄと出力端ｆとが非接続状態となる。
【０１６８】
したがって、センスバッファ６２の出力端は、切換スイッチ回路２０２を介して、データ出力バッファ７１の入力端に接続され、センスバッファ６４の出力端は、切換スイッチ回路２０３を介して、データ出力バッファ７３の入力端に接続される。
【０１６９】
また、データ入力バッファ７５の出力端は、切換スイッチ回路２０４を介して、ライトアンプ６６の入力端に接続され、データ入力バッファ７７の出力端は、切換スイッチ回路２０５を介して、ライトアンプ６８の入力端に接続される。
【０１７０】
したがって、読出し時、選択するメモリブロックに関係なく、データ伝送路切換信号ＳＬ１＝Ｌレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に出力されるデータとの関係は、従来例の場合と同様に、表１に示すようになる。
【０１７１】
また、書込み時、選択するメモリブロックと関係なく、データ伝送路切換信号ＳＬ１＝Ｌレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、これら入力データＤＱ０〜ＤＱ３が書き込まれるメモリブロック及び列との関係は、従来例の場合と同様に、表２に示すようになる。
【０１７２】
これに対して、データ伝送路切換信号ＳＬ１＝Ｈレベルとする場合には、アナログ・スイッチ回路２０８、２１５、２２２、２２９＝ＯＦＦ状態、アナログ・スイッチ回路２０９、２１６、２２３、２３０＝ＯＮ状態となる。
【０１７３】
この結果、切換スイッチ回路２０２、２０３においては、入力端ｂと出力端ｃとが接続状態、入力端ａと出力端ｃとが非接続状態となり、切換スイッチ回路２０４、２０５においては、入力端ｄと出力端ｆとが接続状態、入力端ｄと出力端ｅとが非接続状態となる。
【０１７４】
したがって、センスバッファ６２の出力端は、切換スイッチ回路２０３を介して、データ出力バッファ７３の入力端に接続され、センスバッファ６４の出力端は、切換スイッチ回路２０２を介して、データ出力バッファ７１の入力端に接続される。
【０１７５】
また、データ入力バッファ７５の出力端は、切換スイッチ回路２０４を介して、ライトアンプ６８の入力端に接続され、データ入力バッファ７７の出力端は、切換スイッチ回路２０５を介して、ライトアンプ６６の入力端に接続される。
【０１７６】
したがって、読出し時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ１＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ１＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に出力されるデータとの関係は、表３に示すようになる。
【０１７７】
【表３】

【０１７８】
即ち、読出し時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ１＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ１＝Ｈレベルとする場合には、メモリブロックＹ０、Ｙ１（但し、Ｙは、Ａ、Ｂ、Ｃ又はＤ。以下、同様）を選択した場合、データ入出力端子７９、８０、８１、８２に、それぞれ、Ｙ０−０、Ｙ０−１、Ｙ１−０、Ｙ１−１を出力させることができる。
【０１７９】
また、書込み時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ１＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ１＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、これら入力データＤＱ０〜ＤＱ３が書き込まれるメモリブロック及び列との関係は、表４に示すようになる。
【０１８０】
【表４】

【０１８１】
即ち、書込み時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ１＝Ｌレベル、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ１＝Ｈレベルとする場合には、メモリブロックＹ０、Ｙ１を選択した場合、データ入出力端子７９、８０、８１、８２に入力する入力データＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３を、それぞれ、メモリブロックＹ０の奇数列のメモリセル、メモリブロックＹ０の偶数列のメモリセル、メモリブロックＹ１の奇数列のメモリセル、メモリブロックＹ１の偶数列のメモリセルに書き込むことができる。
【０１８２】
このように、本発明の実施の第１の形態によれば、センスバッファ・ライトアンプ列６１とデータ入出力回路７０との間にデータ伝送路切換回路２００を設けるという構成を採用したことにより、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ１＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ１＝Ｈレベルとする場合には、データ入出力端子７９〜８２のそれぞれを、データＤＱ０〜ＤＱ３の入出力において、メモリブロックＡ０、Ａ１、メモリブロックＢ０、Ｂ１、メモリブロックＣ０、Ｃ１、メモリブロックＤ０、Ｄ１の位置的に対応するメモリセルに対応させることができるので、コア部１を有してなるリラックスト・センスアンプ方式を採用するＤＲＡＭについて、複雑なプログラムを作成しなくとも、メモリセル間の干渉試験を容易に行うことができ、しかも、コア部１の回路レイアウトに負担をかけることがなく、かつ、チップ面積の増大を招くこともない。
【０１８３】
第２の形態・・図４〜図６
図４は本発明の実施の第２の形態の要部の回路構成を示す図であり、本発明の実施の第２の形態は、図２１に示す従来のＤＲＡＭが設けるセンスバッファ・ライトアンプ列６１の代わりに、回路構成の異なるセンスバッファ・ライトアンプ列２３６を設け、その他については、図２１に示す従来のＤＲＡＭと同様に構成したものである。
【０１８４】
センスバッファ・ライトアンプ列２３６は、図２１に示すセンスバッファ・ライトアンプ列６１が設けるセンスバッファ６２、６４及びライトアンプ６６、６８の代わりに、回路構成の異なるセンスバッファ２３７、２３８及びライトアンプ２３９、２４０を設け、その他については、図２１に示すセンスバッファ・ライトアンプ列６１と同様に構成したものである。
【０１８５】
なお、センスバッファ２３７、２３８において、ｃ１、ｃ２は出力端であり、ライトアンプ２３９、２４０において、ｄ１、ｄ２は入力端である。
【０１８６】
ここに、センスバッファ２３７の出力端ｃ１はデータ出力バッファ７１の入力端に接続され、センスバッファ２３７の出力端ｃ２はデータ出力バッファ７３の入力端に接続され、センスバッファ６３の出力端はデータ出力バッファ７２の入力端に接続されている。
【０１８７】
また、センスバッファ２３８の出力端ｃ１はデータ出力バッファ７３の入力端に接続され、センスバッファ２３８の出力端ｃ２はデータ出力バッファ７１の入力端に接続され、センスバッファ６５の出力端はデータ出力バッファ７４の入力端に接続されている。
【０１８８】
また、データ入力バッファ７５の出力端は、ライトアンプ２３９の入力端ｄ１及びライトアンプ２４０の入力端ｄ２に接続され、データ入力バッファ７６の出力端はライトアンプ６７の入力端に接続されている。
【０１８９】
また、データ入力バッファ７７の出力端は、ライトアンプ２４０の入力端ｄ１及びライトアンプ２３９の入力端ｄ２に接続され、データ入力バッファ７８の出力端はライトアンプ６９の入力端に接続されている。
【０１９０】
ここに、図５はセンスバッファ２３７の回路構成を示す図であり、センスバッファ２３８も同様に構成されている。
【０１９１】
図５中、２４２は図２１（図２８）に示すセンスバッファ６２と同様に構成された差動増幅回路、２４３はインバータ、２４４、２４５はＮＡＮＤ回路、２４６、２４７はＮＯＲ回路、２４８、２４９はｐＭＯＳトランジスタ、２５０、２５１はｎＭＯＳトランジスタである。
【０１９２】
なお、ｐＭＯＳトランジスタ２４８とｎＭＯＳトランジスタ２５０からなる出力回路及びｐＭＯＳトランジスタ２４９とｎＭＯＳトランジスタ２５１からなる出力回路は、データ伝送路切換回路の一部を構成している。
【０１９３】
また、ＳＬ２はデータ伝送路切換信号であり、このデータ伝送路切換信号ＳＬ２は、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合にはＬレベル、メモリブロックＤ０、Ｄ１を選択する場合にはＬレベル又はＨレベルとされる。
【０１９４】
ここに、データ伝送路切換信号ＳＬ２＝Ｌレベルとする場合には、ＮＡＮＤ回路２４４及びＮＯＲ回路２４６は差動増幅回路２４２の出力に対してインバータとして動作する。
【０１９５】
他方、ＮＡＮＤ回路２４５の出力＝Ｈレベル、ＮＯＲ回路２４７の出力＝Ｌレベル、ｐＭＯＳトランジスタ２４９＝ＯＦＦ状態、ｎＭＯＳトランジスタ２５１＝ＯＦＦ状態となり、ｐＭＯＳトランジスタ２４９とｎＭＯＳトランジスタ２５１からなるインバータの出力状態は、ハイインピーダンスとなる。
【０１９６】
この場合において、グローバル・データバスＧＤＢ００のレベル＝Ｈレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｌレベルの場合には、差動増幅回路２４２の出力＝Ｈレベル、ＮＡＮＤ回路２４４の出力＝Ｌレベル、ＮＯＲ回路２４６の出力＝Ｌレベル、ｐＭＯＳトランジスタ２４８＝ＯＮ状態、ｎＭＯＳトランジスタ２５０＝ＯＦＦ状態となり、出力端ｃ１からデータとしてＨレベルが出力される。
【０１９７】
これに対して、グローバル・データバスＧＤＢ００のレベル＝Ｌレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｈレベルの場合には、差動増幅回路２４２の出力＝Ｌレベル、ＮＡＮＤ回路２４４の出力＝Ｈレベル、ＮＯＲ回路２４６の出力＝Ｈレベル、ｐＭＯＳトランジスタ２４８＝ＯＦＦ状態、ｎＭＯＳトランジスタ２５０＝ＯＮ状態となり、出力端ｃ１からデータとしてＬレベルが出力される。
【０１９８】
即ち、読出し時、選択するメモリブロックに関係なく、データ伝送路切換信号ＳＬ２＝Ｌレベルとする場合には、センスバッファ２３７の出力は、その出力端ｃ１を介してデータ出力バッファ７１の入力端に伝送され、センスバッファ２３８の出力は、その出力端ｃ１を介してデータ出力バッファ７３に伝送されるので、選択されたメモリブロックと、データ入出力端子７９〜８２に出力されるデータとの関係は、従来例の場合と同様に、表１に示すようになる。
【０１９９】
また、データ伝送路切換信号ＳＬ２＝Ｈレベルとする場合には、ＮＡＮＤ回路２４４の出力＝Ｈレベル、ＮＯＲ回路２４６の出力＝Ｌレベル、ｐＭＯＳトランジスタ２４８＝ＯＦＦ状態、ｎＭＯＳトランジスタ２５０＝ＯＦＦ状態となり、ｐＭＯＳトランジスタ２４８とｎＭＯＳトランジスタ２５０からなるインバータの出力状態は、ハイインピーダンスとなる。
【０２００】
他方、ＮＡＮＤ回路２４５及びＮＯＲ回路２４７は差動増幅器２４２の出力に対してインバータとして動作することになる。
【０２０１】
この場合において、グローバル・データバスＧＤＢ００のレベル＝Ｈレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｌレベルの場合には、差動増幅回路２４２の出力＝Ｈレベル、ＮＡＮＤ回路２４５の出力＝Ｌレベル、ＮＯＲ回路２４７の出力＝Ｌレベル、ｐＭＯＳトランジスタ２４９＝ＯＮ状態、ｎＭＯＳトランジスタ２５１＝ＯＦＦ状態となり、出力端ｃ２からデータとしてＨレベルが出力される。
【０２０２】
これに対して、グローバル・データバスＧＤＢ００のレベル＝Ｌレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｈレベルの場合には、差動増幅回路２４２の出力＝Ｌレベル、ＮＡＮＤ回路２４５の出力＝Ｈレベル、ＮＯＲ回路２４７の出力＝Ｈレベル、ｐＭＯＳトランジスタ２４９＝ＯＦＦ状態、ｎＭＯＳトランジスタ２５１＝ＯＮ状態となり、出力端ｃ２からデータとしてＬレベルが出力される。
【０２０３】
即ち、読出し時、データ伝送路切換信号ＳＬ２＝Ｈレベルとする場合には、センスバッファ２３７の出力は、その出力端ｃ２を介してデータ出力バッファ７３の入力端に伝送され、センスバッファ２３８の出力は、その出力端ｃ２を介してデータ出力バッファ７１に伝送される。
【０２０４】
したがって、読出し時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ２＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ２＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に出力されるデータとの関係は、本発明の実施の第１の形態の場合と同様に、表３に示すようになる。
【０２０５】
即ち、読出し時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ２＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ２＝Ｈレベルとする場合には、メモリブロックＹ０、Ｙ１を選択した場合、データ入出力端子７９、８０、８１、８２に、それぞれ、Ｙ０−０、Ｙ０−１、Ｙ１−０、Ｙ１−１を出力させることができる。
【０２０６】
また、図６はライトアンプ２３９の回路構成を示す図であり、ライトアンプ２４０も同様に構成されている。
【０２０７】
図６中、２５２〜２５４はインバータ、２５５〜２５８はＮＡＮＤ回路、２５９〜２６２はＮＯＲ回路、２６３〜２６６はｐＭＯＳトランジスタ、２６７〜２７０はｎＭＯＳトランジスタである。
【０２０８】
なお、ｐＭＯＳトランジスタ２６３とｎＭＯＳトランジスタ２６７からなる出力回路、ｐＭＯＳトランジスタ２６４とｎＭＯＳトランジスタ２６８からなる出力回路、ｐＭＯＳトランジスタ２６５とｎＭＯＳトランジスタ２６９からなる出力回路、及び、ｐＭＯＳトランジスタ２６６とｎＭＯＳトランジスタ２７０からなる出力回路は、データ伝送路切換回路の一部を構成している。
【０２０９】
ここに、データ伝送路切換信号ＳＬ２＝Ｌレベルとする場合には、ＮＡＮＤ回路２５５及びＮＯＲ回路２５９は、データ入力バッファ７５の出力Ｄ７５に対してインバータとして動作すると共に、ＮＡＮＤ回路２５６及びＮＯＲ回路２６０は、インバータ２５２の出力に対してインバータとして動作する。
【０２１０】
また、ＮＡＮＤ回路２５７、２５８の出力＝Ｈレベル、ＮＯＲ回路２６１、２６２の出力＝Ｌレベルとなり、ｐＭＯＳトランジスタ２６５、２６６＝ＯＦＦ状態、ｎＭＯＳトランジスタ２６９、２７０＝ＯＦＦ状態とされ、ｐＭＯＳトランジスタ２６５とｎＭＯＳトランジスタ２６９からなる出力回路の出力状態及びｐＭＯＳトランジスタ２６６とｎＭＯＳトランジスタ２７０からなる出力回路の出力状態は、ハイインピーダンスとなる。
【０２１１】
即ち、ライトアンプ２３９においては、入力端ｄ１に入力されるデータ入力バッファ７５の出力Ｄ７５が有効に扱われ、入力端ｄ２に入力されるデータ入力バッファ７７の出力Ｄ７７は無視される。
【０２１２】
この場合において、データ入力バッファ７５の出力Ｄ７５＝Ｈレベルの場合、ＮＡＮＤ回路２５５の出力＝Ｌレベル、ＮＯＲ回路２５９の出力＝Ｌレベル、インバータ２５２の出力＝Ｌレベル、ＮＡＮＤ回路２５６の出力＝Ｈレベル、ＮＯＲ回路２６０の出力＝Ｈレベルとなる。
【０２１３】
この結果、ｐＭＯＳトランジスタ２６３＝ＯＮ状態、ｎＭＯＳトランジスタ２６７＝ＯＦＦ状態、ｐＭＯＳトランジスタ２６４＝ＯＦＦ状態、ｎＭＯＳトランジスタ２６８＝ＯＮ状態となり、グローバル・データバスＧＤＢ００のレベル＝Ｈレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｌレベルとなる。
【０２１４】
これに対して、データ入力バッファ７５の出力Ｄ７５＝Ｌレベルの場合、ＮＡＮＤ回路２５５の出力＝Ｈレベル、ＮＯＲ回路２５９の出力＝Ｈレベル、インバータ２５２の出力＝Ｈレベル、ＮＡＮＤ回路２５６の出力＝Ｌレベル、ＮＯＲ回路２６０の出力＝Ｌレベルとなる。
【０２１５】
この結果、ｐＭＯＳトランジスタ２６３＝ＯＦＦ状態、ｎＭＯＳトランジスタ２６７＝ＯＮ状態、ｐＭＯＳトランジスタ２６４＝ＯＮ状態、ｎＭＯＳトランジスタ２６８＝ＯＦＦ状態となり、グローバル・データバスＧＤＢ００のレベル＝Ｌレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｈレベルとなる。
【０２１６】
他方、ライトアンプ２３９と同様に構成されるライトアンプ２４０においては、入力端ｄ１に入力されるデータ入力バッファ７７の出力Ｄ７７が有効に扱われ、入力端ｄ２に入力されるデータ入力バッファ７５の出力Ｄ７５は無視される。
【０２１７】
即ち、データ入力バッファ７５の出力Ｄ７５は、ライトアンプ２３９にその入力端ｄ１を介して伝送され、データ入力バッファ７７の出力Ｄ７７は、ライトアンプ２４０にその入力端ｄ１を介して伝送されることになる。
【０２１８】
したがって、書込み時、選択するメモリブロックと関係なく、データ伝送路切換信号ＳＬ２＝Ｌレベルとする場合、選択されたメモリブロックと、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、これら入力データＤＱ０〜ＤＱ３が書き込まれるメモリブロック及び列との関係は、従来例の場合と同様に、表２に示すようになる。
【０２１９】
また、データ伝送路切換信号ＳＬ２＝Ｈレベルとする場合、ライトアンプ２３９においては、ＮＡＮＤ回路２５５、２５６の出力＝Ｈレベル、ＮＯＲ回路２５９、２６０の出力＝Ｌレベルになり、ｐＭＯＳトランジスタ２６３、２６４＝ＯＦＦ状態、ｎＭＯＳトランジスタ２６７、２６８＝ＯＦＦ状態とされ、ｐＭＯＳトランジスタ２６３とｎＭＯＳトランジスタ２６７からなる出力回路の出力状態及びｐＭＯＳトランジスタ２６４とｎＭＯＳトランジスタ２６８からなる出力回路の出力状態は、ハイインピーダンスとなる。
【０２２０】
他方、ＮＡＮＤ回路２５７及びＮＯＲ回路２６１は、データ入力バッファ７７の出力Ｄ７７に対してインバータとして動作すると共に、ＮＡＮＤ回路２５８及びＮＯＲ回路２６２は、インバータ２５３の出力に対してインバータとして動作する。
【０２２１】
即ち、ライトアンプ２３９においては、入力端ｄ２に入力されるデータ入力バッファ７７の出力Ｄ７７が有効に扱われ、入力端ｄ１に入力されるデータ入力バッファ７５の出力Ｄ７５は無視される。
【０２２２】
この場合において、データ入力バッファ７７の出力Ｄ７７＝Ｈレベルの場合、ＮＡＮＤ回路２５７の出力＝Ｌレベル、ＮＯＲ回路２６１の出力＝Ｌレベル、インバータ２５３の出力＝Ｌレベル、ＮＡＮＤ回路２５８の出力＝Ｈレベル、ＮＯＲ回路２６２の出力＝Ｈレベルとなる。
【０２２３】
この結果、ｐＭＯＳトランジスタ２６５＝ＯＮ状態、ｎＭＯＳトランジスタ２６９＝ＯＦＦ状態、ｐＭＯＳトランジスタ２６６＝ＯＦＦ状態、ｎＭＯＳトランジスタ２７０＝ＯＮ状態となり、グローバル・データバスＧＤＢ００のレベル＝Ｈレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｌレベルとなる。
【０２２４】
これに対して、データ入力バッファ７７の出力Ｄ７７＝Ｌレベルの場合、ＮＡＮＤ回路２５７の出力＝Ｈレベル、ＮＯＲ回路２６１の出力＝Ｈレベル、インバータ２５３の出力＝Ｈレベル、ＮＡＮＤ回路２５８の出力＝Ｌレベル、ＮＯＲ回路２６２の出力＝Ｌレベルとなる。
【０２２５】
この結果、ｐＭＯＳトランジスタ２６５＝ＯＦＦ状態、ｎＭＯＳトランジスタ２６９＝ＯＮ状態、ｐＭＯＳトランジスタ２６６＝ＯＮ状態、ｎＭＯＳトランジスタ２７０＝ＯＦＦ状態となり、グローバル・データバスＧＤＢ００のレベル＝Ｌレベル、グローバル・データバス／ＧＤＢ００のレベル＝Ｈレベルとなる。
【０２２６】
他方、ライトアンプ２３９と同様に構成されるライトアンプ２４０においては、入力端ｄ２に入力されるデータ入力バッファ７５の出力Ｄ７５が有効に扱われ、入力端ｄ１に入力されるデータ入力バッファ７７の出力Ｄ７７は無視される。
【０２２７】
したがって、書込み時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ２＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ２＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、これら入力データＤＱ０〜ＤＱ３が書き込まれるメモリブロック及び列との関係は、本発明の実施の第１の形態の場合と同様に、表４に示すようになる。
【０２２８】
即ち、書込み時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ２＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ２＝Ｈレベルとする場合には、メモリブロックＹ０、Ｙ１を選択した場合、データ入出力端子７９、８０、８１、８２に入力する入力データＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３を、それぞれ、メモリブロックＹ０の奇数列のメモリセル、メモリブロックＹ０の偶数列のメモリセル、メモリブロックＹ１の奇数列のメモリセル、メモリブロックＹ１の偶数列のメモリセルに書き込むことができる。
【０２２９】
このように、本発明の実施の第２の形態によれば、データ伝送路切換回路を回路の一部に含むセンスバッファ２３７、２３８及びライトアンプ２３９、２４０を設けるという構成を採用したことにより、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ２＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ２＝Ｈレベルとする場合には、データ入出力端子７９〜８２を、データＤＱ０〜ＤＱ３の入出力において、メモリブロックＡ０、Ａ１、メモリブロックＢ０、Ｂ１、メモリブロックＣ０、Ｃ１、メモリブロックＤ０、Ｄ１の位置的に対応するメモリセルに対応させることができるので、コア部１を有してなるリラックスト・センスアンプ方式を採用するＤＲＡＭについて、複雑なプログラムを作成しなくとも、メモリセル間の干渉試験を容易に行うことができ、しかも、コア部１の回路レイアウトに負担をかけることがなく、かつ、チップ面積の増大を招くこともない。
【０２３０】
第３の形態・・図７〜図９
図７は本発明の実施の第３の形態の要部の回路構成を示す図であり、本発明の実施の第３の形態は、図２１に示す従来のＤＲＡＭが設けるデータ入出力回路７０の代わりに、回路構成の異なるデータ入出力回路２７２を設け、その他については、図２１に示す従来のＤＲＡＭと同様に構成したものである。
【０２３１】
データ入出力回路２７２は、図２１に示すデータ入出力回路７０が設けるデータ出力バッファ７１、７３及びデータ入力バッファ７５、７７の代わりに、回路構成の異なるデータ出力バッファ２７３、２７４及びデータ入力バッファ２７５、２７６を設け、その他については、図２１に示すデータ入出力回路７０と同様に構成したものである。
【０２３２】
なお、データ出力バッファ２７３、２７４において、ａ、ｂは入力端であり、データ入力バッファ２７５、２７６において、ｅ、ｆは出力端である。
【０２３３】
ここに、センスバッファ６２の出力端はデータ出力バッファ２７３の入力端ａ及びデータ出力バッファ２７４の入力端ｂに接続され、センスバッファ６３の出力端はデータ出力バッファ７２の入力端に接続されている。
【０２３４】
また、センスバッファ６４の出力端はデータ出力バッファ２７４の入力端ａ及びデータ出力バッファ２７３の入力端ｂに接続され、センスバッファ６５の出力端はデータ出力バッファ７４の入力端に接続されている。
【０２３５】
また、データ入力バッファ２７５の出力端ｅはライトアンプ６６の入力端に接続され、データ入力バッファ２７５の出力端ｆはライトアンプ６８の入力端に接続され、データ入力バッファ７６の出力端はライトアンプ６７の入力端に接続されている。
【０２３６】
また、データ入力バッファ２７６の出力端ｅはライトアンプ６８の入力端に接続され、データ入力バッファ２７６の出力端ｆはライトアンプ６６の入力端に接続され、データ入力バッファ７８の出力端はライトアンプ６９の入力端に接続されている。
【０２３７】
図８はデータ出力バッファ２７３の回路構成を示す図であり、データ出力バッファ２７４も同様に構成されている。
【０２３８】
図８中、２７８は図２１（図２９）に示すデータ出力バッファ７１と同様の回路構成を有する出力回路、２７９、２８０はデータ伝送路切換回路の一部を構成するインバータであり、２８１〜２８４はｐＭＯＳトランジスタ、２８５〜２８８はｎＭＯＳトランジスタである。
【０２３９】
また、２８９はリセット用のｎＭＯＳトランジスタ、ＲＥＳはリセット信号であり、リセット時には、リセット信号ＲＥＳ＝Ｈレベル、ｎＭＯＳトランジスタ２８９＝ＯＮ状態とされ、非リセット時には、リセット信号ＲＥＳ＝Ｌレベル、ｎＭＯＳトランジスタ２８９＝ＯＦＦ状態とされる。
【０２４０】
また、／ＳＬ３Ａ、ＳＬ３Ａ、／ＳＬ３Ｂ、ＳＬ３Ｂはデータ伝送路切換信号であり、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合には、データ伝送路切換信号／ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｌレベルとされ、メモリブロックＤ０、Ｄ１を選択する場合には、データ伝送路切換信号／ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｌレベル、又は、データ伝送路切換信号／ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｈレベルとされる。
【０２４１】
ここに、データ伝送路切換信号／ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｌレベルとする場合には、ｐＭＯＳトランジスタ２８１＝ＯＮ状態、ｎＭＯＳトランジスタ２８６＝ＯＮ状態、ｐＭＯＳトランジスタ２８３＝ＯＦＦ状態、ｎＭＯＳトランジスタ２８８＝ＯＦＦ状態となり、インバータ２７９は活性状態、インバータ２８０は非活性状態となる。
【０２４２】
即ち、データ出力バッファ２７３においては、入力端ａに入力されるセンスバッファ６２の出力Ｄ６２が有効に扱われ、入力端ｂに入力されるセンスバッファ６４の出力Ｄ６４は無視される。
【０２４３】
この場合において、センスバッファ６２の出力Ｄ６２＝Ｈレベルの場合には、ｐＭＯＳトランジスタ２８２＝ＯＦＦ状態、ｎＭＯＳトランジスタ２８５＝ＯＮ状態となり、インバータ２７９の出力＝Ｌレベル、出力データＤＱ０＝Ｈレベルとなる。
【０２４４】
これに対して、センスバッファ６２の出力Ｄ６２＝Ｌレベルの場合には、ｐＭＯＳトランジスタ２８２＝ＯＮ状態、ｎＭＯＳトランジスタ２８５＝ＯＦＦ状態となり、インバータ２７９の出力＝Ｈレベル、出力データＤＱ０＝Ｌレベルとなる。
【０２４５】
したがって、読出し時、選択するメモリブロックに関係なく、データ伝送路切換信号／ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｌレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に出力されるデータとの関係は、従来例の場合と同様に、表１に示すようになる。
【０２４６】
また、データ伝送路切換信号／ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｈレベルとする場合には、ｐＭＯＳトランジスタ２８１＝ＯＦＦ状態、ｎＭＯＳトランジスタ２８６＝ＯＦＦ状態、ｐＭＯＳトランジスタ２８３＝ＯＮ状態、ｎＭＯＳトランジスタ２８８＝ＯＮ状態となり、インバータ２７９は非活性状態、インバータ２８０は活性状態となる。
【０２４７】
即ち、データ出力バッファ２７３においては、入力端ｂに入力されるセンスバッファ６４の出力Ｄ６４が有効に扱われ、入力端ａに入力されるセンスバッファ６２の出力Ｄ６２は無視される。
【０２４８】
この場合において、センスバッファ６４の出力Ｄ６４＝Ｈレベルの場合には、ｐＭＯＳトランジスタ２８４＝ＯＦＦ状態、ｎＭＯＳトランジスタ２８７＝ＯＮ状態となり、インバータ２８０の出力＝Ｌレベル、出力データＤＱ０＝Ｈレベルとなる。
【０２４９】
これに対して、センスバッファ６４の出力Ｄ６４＝Ｌレベルの場合には、ｐＭＯＳトランジスタ２８４＝ＯＮ状態、ｎＭＯＳトランジスタ２８７＝ＯＦＦ状態となり、インバータ２８０の出力＝Ｈレベル、出力データＤＱ０＝Ｌレベルとなる。
【０２５０】
したがって、読出し時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号／ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号／ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に出力されるデータとの関係は、本発明の実施の第１の形態の場合と同様に、表３に示すようになる。
【０２５１】
即ち、読出し時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号／ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号／ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｈレベルとする場合には、メモリブロックＹ０、Ｙ１を選択した場合、データ入出力端子７９、８０、８１、８２に、それぞれ、Ｙ０−０、Ｙ０−１、Ｙ１−０、Ｙ１−１を出力させることができる。
【０２５２】
また、図９はデータ入力バッファ２７５の回路構成を示す図であり、データ入力バッファ２７６も同様に構成されている。
【０２５３】
ここに、データ入力バッファ２７５は、図２１（図３０）に示すデータ入力バッファ７５が設けている入力回路１４６と回路構成の異なる入力回路２９０を設け、その他については、図２１（図３０）に示すデータ入力バッファ７５と同様に構成したものである。
【０２５４】
ここに、入力回路２９０は、図３０に示す入力回路１４６が設けるＮＡＮＤ回路１６１の代わりに、インバータ２９１、２９２を設け、インバータ１６０の出力端をインバータ２９１、２９２の入力端に接続すると共に、インバータ１５９の出力端をインバータ２９１、２９２の入力端に接続せず、その他については、図３０に示す入力回路１４６と同様に構成したものである。
【０２５５】
なお、インバータ２９１、２９２において、２９３〜２９６はｐＭＯＳトランジスタ、２９７〜３００はｎＭＯＳトランジスタであり、インバータ２９１、２９２は、データ伝送路切換回路の一部を構成している。
【０２５６】
ここに、データ伝送路切換信号／ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｌレベルとする場合には、ｐＭＯＳトランジスタ２９３＝ＯＮ状態、ｎＭＯＳトランジスタ２９８＝ＯＮ状態、ｐＭＯＳトランジスタ２９５＝ＯＦＦ状態、ｎＭＯＳトランジスタ３００＝ＯＦＦ状態となり、インバータ２９１は活性状態、インバータ２９２は非活性状態となる。
【０２５７】
したがって、この場合、出力端ｅが有効、出力端ｆが無効になり、データ入出力端子７９に入力される入力データＤＱ０と同一論理のデータがデータ入力バッファ２７５の出力データＤ２７５として出力端ｅに出力される。
【０２５８】
即ち、データ入力バッファ２７５の出力Ｄ２７５は、出力端ｅを介してライトアンプ６６に伝送され、データ入力バッファ２７６の出力Ｄ２７６は、出力端ｅを介してライトアンプ６８に伝送されることになる。
【０２５９】
したがって、書込み時、選択するメモリブロックに関係なく、データ伝送路切換信号／ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｌレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、これら入力データＤＱ０〜ＤＱ３が書き込まれるメモリブロック及び列との関係は、従来例の場合と同様に、表２に示すようになる。
【０２６０】
これに対して、データ伝送路切換信号／ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｈレベルとする場合には、ｐＭＯＳトランジスタ２９３＝ＯＦＦ状態、ｎＭＯＳトランジスタ２９８＝ＯＦＦ状態、ｐＭＯＳトランジスタ２９５＝ＯＮ状態、ｎＭＯＳトランジスタ３００＝ＯＮ状態となり、インバータ２９１は非活性状態、インバータ２９２は活性状態となる。
【０２６１】
したがって、この場合、出力端ｅが無効、出力端ｆが有効になり、データ入出力端子７９に入力される入力データＤＱ０と同一論理のデータがデータ入力バッファ２７５の出力データＤ２７５として出力端ｆに出力される。
【０２６２】
即ち、データ入力バッファ２７５の出力Ｄ２７５は、その出力端ｆを介してライトアンプ６８に伝送され、データ入力バッファ２７６の出力Ｄ２７６は、その出力端ｆを介してライトアンプ６６に伝送される。
【０２６３】
したがって、書込み時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号／ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号／ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、これら入力データＤＱ０〜ＤＱ３が書き込まれるメモリブロック及び列との関係は、本発明の実施の第１の形態の場合と同様に、表４に示すようになる。
【０２６４】
即ち、書込み時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号／ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号／ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｈレベルとする場合には、データ入出力端子７９、８０、８１、８２に入力する入力データＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３を、それぞれ、メモリブロックＹ０の奇数列のメモリセル、メモリブロックＹ０の偶数列のメモリセル、メモリブロックＹ１の奇数列のメモリセル、メモリブロックＹ１の偶数列のメモリセルに書き込むことができる。
【０２６５】
このように、本発明の実施の第３の形態によれば、データ伝送路切換回路を回路の一部に含むデータ出力バッファ２７３、２７４及びデータ入力バッファ２７５、２７６を設けるという構成を採用したことにより、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号／ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号／ＳＬ３Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ３Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ３Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ３Ｂ＝Ｈレベルとする場合には、データ入出力端子７９〜８２を、データＤＱ０〜ＤＱ３の入出力において、メモリブロックＡ０、Ａ１、メモリブロックＢ０、Ｂ１、メモリブロックＣ０、Ｃ１、メモリブロックＤ０、Ｄ１の位置的に対応するメモリセルに対応させることができるので、コア部１を有してなるリラックスト・センスアンプ方式を採用するＤＲＡＭについて、複雑なプログラムを作成しなくとも、メモリセル間の干渉試験を容易に行うことができ、しかも、コア部１の回路レイアウトに負担をかけることがなく、かつ、チップ面積の増大を招くこともない。
【０２６６】
第４の形態・・図１０、図１１
図１０は本発明の実施の第４の形態の要部の回路構成を示す図であり、本発明の実施の第４の形態は、グローバル・データバスＧＤＢ００〜／ＧＤＢ１１と、センスバッファ・ライトアンプ列６１との間に、データ伝送路切換回路３０２を設け、その他については、図２１に示す従来のＤＲＡＭと同様に構成したものである。
【０２６７】
データ伝送路切換回路３０２において、３０３、３０４は切換スイッチ回路であり、これら切換スイッチ回路３０３、３０４において、ａ、／ａ、ｂ、／ｂ、ｃ、／ｃは入出力端である。
【０２６８】
ここに、グローバル・データバスＧＤＢ００は、切換スイッチ回路３０３の入出力端ａ及び切換スイッチ回路３０４の入出力端ｂに接続され、グローバル・データバス／ＧＤＢ００は、切換スイッチ回路３０３の入出力端／ａ及び切換スイッチ回路３０４の入出力端／ｂに接続されている。
【０２６９】
また、グローバル・データバスＧＤＢ０１、／ＧＤＢ０１は、従来例の場合と同様にセンスバッファ６３の入力端及びライトアンプ６７の出力端に接続されている。
【０２７０】
また、グローバル・データバスＧＤＢ１０は切換スイッチ回路３０４の入出力端ａ及び切換スイッチ回路３０３の入出力端ｂに接続され、グローバル・データバス／ＧＤＢ１０は、切換スイッチ回路３０４の入出力端／ａ及び切換スイッチ回路３０３の入出力端／ｂに接続されている。
【０２７１】
また、グローバル・データバスＧＤＢ１１、／ＧＤＢ１１は、従来例の場合と同様にセンスバッファ６５の入力端及びライトアンプ６９の出力端に接続されている。
【０２７２】
図１１は切換スイッチ回路３０３、３０４の回路構成を示す図である。図１１中、切換スイッチ回路３０３において、３０６はインバータ、３０７〜３１０はアナログ・スイッチ回路であり、３１１〜３１４はｐＭＯＳトランジスタ、３１５〜３１８はｎＭＯＳトランジスタである。
【０２７３】
また、切換スイッチ回路３０４において、３１９はインバータ、３２０〜３２３はアナログ・スイッチ回路であり、３２４〜３２７はｐＭＯＳトランジスタ、３２８〜３３１はｎＭＯＳトランジスタである。
【０２７４】
また、ＳＬ４は切換スイッチ回路３０３、３０４の切換動作を制御するデータ伝送路切換信号であり、このデータ伝送路切換信号ＳＬ４は、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合にはＬレベル、メモリブロックＤ０、Ｄ１を選択する場合にはＬレベル又はＨレベルとされる。
【０２７５】
ここに、データ伝送路切換信号ＳＬ４＝Ｌレベルとする場合には、アナログ・スイッチ回路３０７、３０９、３２０、３２２＝ＯＮ状態、アナログ・スイッチ回路３０８、３１０、３２１、３２３＝ＯＦＦ状態となる。
【０２７６】
この結果、切換スイッチ回路３０３、３０４においては、入出力端ａと入出力端ｃとが接続状態、入出力端／ａと入出力端／ｃとが接続状態となると共に、、入出力端ｂと入出力端ｃとが非接続状態、入出力端／ｂと入出力端／ｃとが非接続状態となる。
【０２７７】
即ち、グローバル・データバスＧＤＢ００、／ＧＤＢ００は、切換スイッチ回路３０３を介して、センスバッファ６２の入力端及びライトアンプ６６の出力端に接続されると共に、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０は、切換スイッチ回路３０４を介して、センスバッファ６４の入力端及びライトアンプ６８の出力端に接続される。
【０２７８】
したがって、読出し時、選択するメモリブロックに関係なく、データ伝送路切換信号ＳＬ４＝Ｌレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に出力されるデータとの関係は、従来例の場合と同様に、表１に示すようになる。
【０２７９】
また、書込み時、選択するメモリブロックと関係なく、データ伝送路切換信号ＳＬ４＝Ｌレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、これら入力データＤＱ０〜ＤＱ３が書き込まれるメモリブロック及び列との関係は、従来例の場合と同様に、表２に示すようになる。
【０２８０】
これに対して、データ伝送路切換信号ＳＬ４＝Ｈレベルとする場合には、アナログ・スイッチ回路３０７、３０９、３２０、３２２＝ＯＦＦ状態、アナログ・スイッチ回路３０８、３１０、３２１、３２３＝ＯＮ状態とされる。
【０２８１】
この結果、切換スイッチ回路３０３、３０４においては、入出力端ｂと出力端ｃとが接続状態とされると共に、入出力端／ｂと入出力端／ｃとが接続状態とされる。
【０２８２】
即ち、グローバル・データバスＧＤＢ００、／ＧＤＢ００は、切換スイッチ回路３０４を介して、センスバッファ６４の入力端及びライトアンプ６８の出力端に接続されると共に、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０は、切換スイッチ回路３０３を介して、センスバッファ６２の入力端及びライトアンプ６６の出力端に接続される。
【０２８３】
したがって、読出し時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ４＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ４＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に出力されるデータとの関係は、本発明の実施の第１の形態の場合と同様に、表３に示すようになる。
【０２８４】
即ち、読出し時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ４＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ４＝Ｈレベルとする場合には、メモリブロックＹ０、Ｙ１を選択した場合、データ入出力端子７９、８０、８１、８２に、それぞれ、Ｙ０−０、Ｙ０−１、Ｙ１−０、Ｙ１−１を出力させることができる。
【０２８５】
また、書込み時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ４＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ４＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、これら入力データＤＱ０〜ＤＱ３が書き込まれるメモリブロック及び列との関係は、本発明の実施の第１の形態の場合と同様に、表４に示すようになる。
【０２８６】
即ち、書込み時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ４＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ４＝Ｈレベルとする場合には、メモリブロックＹ０、Ｙ１を選択した場合、データ入出力端子７９、８０、８１、８２に入力する入力データＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３を、それぞれ、メモリブロックＹ０の奇数列のメモリセル、メモリブロックＹ０の偶数列のメモリセル、メモリブロックＹ１の奇数列のメモリセル、メモリブロックＹ１の偶数列のメモリセルに書き込むことができる。
【０２８７】
このように、本発明の実施の第４の形態によれば、データ伝送路切換回路３０２を設けるという構成を採用したことにより、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号ＳＬ４＝Ｈレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号ＳＬ４＝Ｈレベルとする場合には、データ入出力端子７９〜８２を、データＤＱ０〜ＤＱ３の入出力において、メモリブロックＡ０、Ａ１、メモリブロックＢ０、Ｂ１、メモリブロックＣ０、Ｃ１、メモリブロックＤ０、Ｄ１の位置的に対応するメモリセルに対応させることができるので、コア部１を有してなるリラックスト・センスアンプ方式を採用するＤＲＡＭについて、複雑なプログラムを作成しなくとも、メモリセル間の干渉試験を容易に行うことができ、しかも、コア部１の回路レイアウトに負担をかけることがなく、かつ、チップ面積の増大を招くこともない。
【０２８８】
第５の形態・・図１２〜図１４
図１２は本発明の実施の第５の形態の要部の回路構成を示す図であり、本発明の実施の第５の形態は、図２１に示す従来のＤＲＡＭが設けるセンスバッファ・ライトアンプ列６１の代わりに、回路構成の異なるセンスバッファ・ライトアンプ列３３３を設け、その他については、図２１に示す従来のＤＲＡＭと同様に構成したものである。
【０２８９】
センスバッファ・ライトアンプ列３３３は、図２１に示すセンスバッファ・ライトアンプ列６１が設けるセンスバッファ６２、６４及びライトアンプ６６、６８の代わりに、回路構成の異なるセンスバッファ３３４、３３５及びライトアンプ３３６、３３７を設け、その他については、図２１に示すセンスバッファ・ライトアンプ列６１と同様に構成したものである。
【０２９０】
なお、センスバッファ３３４、３３５において、ａ、／ａ、ｂ、／ｂは入力端、ｃは出力端であり、ライトアンプ３３６、３３７において、ｄは入力端、ｅ、／ｅ、ｆ、／ｆは出力端である。
【０２９１】
ここに、グローバル・データバスＧＤＢ００は、センスバッファ３３４の入力端ａ、センスバッファ３３５の入力端ｂ、ライトアンプ３３６の出力端ｅ及びライトアンプ３３７の出力端ｆに接続されている。
【０２９２】
また、グローバル・データバス／ＧＤＢ００は、センスバッファ３３４の入力端／ａ、センスバッファ３３５の入力端／ｂ、ライトアンプ３３６の出力端／ｅ及びライトアンプ３３７の出力端／ｆに接続されている。
【０２９３】
また、グローバル・データバスＧＤＢ０１、／ＧＤＢ０１は、従来例の場合と同様に、センスバッファ６３の入力端及びライトアンプ６７の出力端に接続されている。
【０２９４】
また、グローバル・データバスＧＤＢ１０は、センスバッファ３３５の入力端ａ、センスバッファ３３４の入力端ｂ、ライトアンプ３３７の出力端ｅ及びライトアンプ３３６の出力端ｆに接続されている。
【０２９５】
また、グローバル・データバス／ＧＤＢ１０は、センスバッファ３３５の入力端／ａ、センスバッファ３３４の入力端／ｂ、ライトアンプ３３７の出力端／ｅ及びライトアンプ３３６の出力端／ｆに接続されている。
【０２９６】
また、グローバル・データバスＧＤＢ１１、／ＧＤＢ１１は、従来例の場合と同様に、センスバッファ６５の入力端及びライトアンプ６９の出力端に接続されている。
【０２９７】
図１３はセンスバッファ３３４の回路構成を示す図であり、センスバッファ３３５も同様に構成されている。
【０２９８】
図１３中、３３９、３４０は図２１（図２８）に示すセンスバッファ６２と同様の回路構成を有する差動増幅回路、３４１、３４２はデータ伝送路切換回路を構成するインバータであり、３４３〜３４６はｐＭＯＳトランジスタ、３４７〜３５０はｎＭＯＳトランジスタである。
【０２９９】
また、／ＳＬ５Ａ、ＳＬ５Ａ、／ＳＬ５Ｂ、ＳＬ５Ｂはデータ伝送路切換信号であり、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合には、データ伝送路切換信号／ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｌレベルとされ、メモリブロックＤ０、Ｄ１を選択する場合には、データ伝送路切換信号／ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｌレベル、又は、データ伝送路切換信号／ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｈレベルとされる。
【０３００】
ここに、データ伝送路切換信号／ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｌレベルとする場合には、ｐＭＯＳトランジスタ３４３＝ＯＮ状態、ｎＭＯＳトランジスタ３４８＝ＯＮ状態、ｐＭＯＳトランジスタ３４５＝ＯＦＦ状態、ｎＭＯＳトランジスタ３５０＝ＯＦＦ状態となり、インバータ３４１は活性状態、インバータ３４２は非活性状態となる。
【０３０１】
即ち、センスバッファ３３４は、グローバル・データバスＧＤＢ００、／ＧＤＢ００に対してセンスバッファとして動作し、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０に対してはセンスバッファとして動作しないことになる。
【０３０２】
これに対して、センスバッファ３３５は、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０に対してセンスバッファとして動作し、グローバル・データバスＧＤＢ００、／ＧＤＢ００に対してはセンスバッファとして動作しないことになる。
【０３０３】
この結果、グローバル・データバスＧＤＢ００、／ＧＤＢ００を介して伝送されてきたデータは、センスバッファ３３４を介してデータ出力バッファ７１に伝送され、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０を介して伝送されてきたデータは、センスバッファ３３５を介してデータ出力バッファ７３に伝送される。
【０３０４】
したがって、読出し時、選択するメモリブロックに関係なく、データ伝送路切換信号／ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｌレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に出力されるデータとの関係は、従来例の場合と同様に、表１に示すようになる。
【０３０５】
これに対して、データ伝送路切換信号／ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｈレベルとする場合には、ｐＭＯＳトランジスタ３４３＝ＯＦＦ状態、ｎＭＯＳトランジスタ３４８＝ＯＦＦ状態、ｐＭＯＳトランジスタ３４５＝ＯＮ状態、ｎＭＯＳトランジスタ３５０＝ＯＮ状態となり、インバータ３４１は非活性状態、インバータ３４２は活性状態となる。
【０３０６】
即ち、センスバッファ３３４は、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０に対してセンスバッファとして動作し、グローバル・データバスＧＤＢ００、／ＧＤＢ００に対してはセンスバッファとして動作しない。
【０３０７】
これに対して、センスバッファ３３５は、グローバル・データバスＧＤＢ００、／ＧＤＢ００に対してセンスバッファとして動作し、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０に対してはセンスバッファとして動作しないことになる。
【０３０８】
この結果、グローバル・データバスＧＤＢ００、／ＧＤＢ００を介して伝送されてきたデータは、センスバッファ３３５を介してデータ出力バッファ７３に伝送され、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０を介して伝送されてきたデータは、センスバッファ３３４を介してデータ出力バッファ７１に伝送される。
【０３０９】
したがって、読出し時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号／ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号／ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に出力されるデータとの関係は、本発明の実施の第１の形態の場合と同様に、表３に示すようになる。
【０３１０】
即ち、読出し時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号／ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号／ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｈレベルとする場合には、メモリブロックＹ０、Ｙ１を選択した場合、データ入出力端子７９、８０、８１、８２に、それぞれ、Ｙ０−０、Ｙ０−１、Ｙ１−０、Ｙ１−１を出力させることができる。
【０３１１】
また、図１４はライトアンプ３３６の回路構成を示す図であり、ライトアンプ３３７も同様に構成されている。
【０３１２】
図１４中、３５２〜３５７はインバータ、３５８〜３６５はｐＭＯＳトランジスタ、３６６〜３６９はｎＭＯＳトランジスタ、３７０〜３７３はラッチ回路であり、３７４〜３８１はインバータである。
【０３１３】
また、３８２〜３８５は出力回路であり、３８６〜３８９はｐＭＯＳトランジスタ、３９０〜３９３はｎＭＯＳトランジスタである。なお、出力回路３８２〜３８５はデータ伝送路切換回路の一部を構成している。
【０３１４】
ここに、データ伝送路切換信号／ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｈレベルとする場合には、ｐＭＯＳトランジスタ３５９、３６１＝ＯＮ状態、ｎＭＯＳトランジスタ３６６、３６７＝ＯＦＦ状態、ｐＭＯＳトランジスタ３６３、３６５＝ＯＦＦ状態、ｎＭＯＳトランジスタ３６８、３６９＝ＯＮ状態となる。
【０３１５】
この結果、ノードＮ１１はデータ入力バッファ７５の出力Ｄ７５と同一レベル、ノードＮ１２はデータ入力バッファ７５の出力Ｄ７５と反転関係にあるレベル、ノードＮ１３、Ｎ１４はＬレベルとなる。
【０３１６】
したがって、出力回路３８２、３８３においては、データ入力バッファ７５の出力Ｄ７５＝Ｈレベルの場合には、ｐＭＯＳトランジスタ３８６＝ＯＮ状態、ｎＭＯＳトランジスタ３９０＝ＯＦＦ状態、ｐＭＯＳトランジスタ３８７＝ＯＦＦ状態、ｎＭＯＳトランジスタ３９１＝ＯＮ状態となり、出力端ｅのレベル＝Ｈレベル、出力端／ｅのレベル＝Ｌレベルとなる。
【０３１７】
これに対して、データ入力バッファ７５の出力Ｄ７５＝Ｌレベルの場合には、ｐＭＯＳトランジスタ３８６＝ＯＦＦ状態、ｎＭＯＳトランジスタ３９０＝ＯＮ状態、ｐＭＯＳトランジスタ３８７＝ＯＮ状態、ｎＭＯＳトランジスタ３９１＝ＯＦＦ状態となり、出力端ｅのレベル＝Ｌレベル、出力端／ｅのレベル＝Ｈレベルとなる。
【０３１８】
他方、出力回路３８４、３８５においては、ｐＭＯＳトランジスタ３８８、３８９＝ＯＦＦ状態、ｎＭＯＳトランジスタ３９２、３９３＝ＯＦＦ状態となり、出力端ｆ、／ｆは、ハイインピーダンスとなる。
【０３１９】
即ち、ライトアンプ３３６においては、データ入力バッファ７５の出力Ｄ７５は、相補信号化され、グローバル・データバスＧＤＢ００、／ＧＤＢ００に出力される。
【０３２０】
これに対して、ライトアンプ３３７においては、データ入力バッファ７７の出力Ｄ７７は、相補信号化され、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０に出力される。
【０３２１】
したがって、書込み時、選択するメモリブロックと関係なく、データ伝送路切換信号／ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、これら入力データＤＱ０〜ＤＱ３が書き込まれるメモリブロック及び列との関係は、従来例の場合と同様に、表２に示すようになる。
【０３２２】
これに対して、データ伝送路切換信号／ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｌレベルとする場合には、ｐＭＯＳトランジスタ３５９、３６１＝ＯＦＦ状態、ｎＭＯＳトランジスタ３６６、３６７＝ＯＮ状態、ｐＭＯＳトランジスタ３６３、３６５＝ＯＮ状態、ｎＭＯＳトランジスタ３６８、３６９＝ＯＦＦ状態となる。
【０３２３】
この結果、ノードＮ１１、Ｎ１２はＬレベル、ノードＮ１３はデータ入力バッファ７５の出力Ｄ７５と同一レベル、ノードＮ１４はデータ入力バッファ７５の出力Ｄ７５と反転関係にあるレベルとなる。
【０３２４】
したがって、出力回路３８２、３８３においては、ｐＭＯＳトランジスタ３８６、３８７＝ＯＦＦ状態、ｎＭＯＳトランジスタ３９０、３９１＝ＯＦＦ状態となり、出力端ｅ、／ｅは、ハイインピーダンスとなる。
【０３２５】
これに対して、出力回路３８４、３８５においては、データ入力バッファ７５の出力Ｄ７５＝Ｈレベルの場合には、ｐＭＯＳトランジスタ３８８＝ＯＮ状態、ｎＭＯＳトランジスタ３９２＝ＯＦＦ状態、ｐＭＯＳトランジスタ３８９＝ＯＦＦ状態、ｎＭＯＳトランジスタ３９３＝ＯＮ状態となり、出力端ｆのレベル＝Ｈレベル、出力端／ｆのレベル＝Ｌレベルとなる。
【０３２６】
即ち、ライトアンプ３３６においては、データ入力バッファ７５の出力Ｄ７５は、相補信号化され、グローバル・データバスＧＤＢ１０、／ＧＤＢ１０に出力される。
【０３２７】
これに対して、ライトアンプ３３７においては、データ入力バッファ７７の出力Ｄ７７は、相補信号化され、グローバル・データバスＧＤＢ００、／ＧＤＢ００に出力される。
【０３２８】
したがって、書込み時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号／ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｈレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号／ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｌレベルとする場合には、選択されたメモリブロックと、データ入出力端子７９〜８２に入力される入力データＤＱ０〜ＤＱ３と、これら入力データＤＱ０〜ＤＱ３が書き込まれるメモリブロック及び列との関係は、本発明の実施の第１の形態の場合と同様に、表４に示すようになる。
【０３２９】
即ち、書込み時、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号／ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｈレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号／ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｌレベルとする場合には、メモリブロックＹ０、Ｙ１を選択した場合、データ入出力端子７９、８０、８１、８２に入力する入力データＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３を、それぞれ、メモリブロックＹ０の奇数列のメモリセル、メモリブロックＹ０の偶数列のメモリセル、メモリブロックＹ１の奇数列のメモリセル、メモリブロックＹ１の偶数列のメモリセルに書き込むことができる。
【０３３０】
このように、本発明の実施の第５の形態によれば、データ伝送路切換回路を回路の一部に含むセンスバッファ３３４、３３５及びライトアンプ３３６、３３７を設けるという構成を採用したことにより、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１を選択する場合、データ伝送路切換信号／ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｌレベルとし、メモリブロックＤ０、Ｄ１を選択する場合、データ伝送路切換信号／ＳＬ５Ａ＝Ｈレベル、データ伝送路切換信号ＳＬ５Ａ＝Ｌレベル、データ伝送路切換信号／ＳＬ５Ｂ＝Ｌレベル、データ伝送路切換信号ＳＬ５Ｂ＝Ｈレベルとする場合には、データ入出力端子７９〜８２を、データＤＱ０〜ＤＱ３の入出力において、メモリブロックＡ０、Ａ１、メモリブロックＢ０、Ｂ１、メモリブロックＣ０、Ｃ１、メモリブロックＤ０、Ｄ１の位置的に対応するメモリセルに対応させることができるので、コア部１を有してなるリラックスト・センスアンプ方式を採用するＤＲＡＭについて、複雑なプログラムを作成しなくとも、メモリセル間の干渉試験を容易に行うことができ、しかも、コア部１の回路レイアウトに負担をかけることがなく、かつ、チップ面積の増大を招くこともない。
【０３３１】
第６の形態・・図１５〜図２０
図１５は本発明の実施の第６の形態の要部の回路構成を示す図であり、図１５中、３９５はコア部、ＧＤＢ００〜／ＧＤＢ３１はグローバル・データバス、３９６はセンスバッファ・ライトアンプ列、３９７はデータ伝送路切換回路、３９８はデータ入出力回路、３９９〜４０６はデータ入出力端子、ＤＱ０〜ＤＱ７は入出力データである。
【０３３２】
ここに、図１６はコア部３９５の平面構成を概略的に示す図であり、Ａ０〜Ａ３はブロックアドレスを［００］とするメモリブロック、Ｂ０〜Ｂ３はブロックアドレスを［０１］とするメモリブロック、Ｃ０〜Ｃ３はブロックアドレスを［１０］とするメモリブロック、Ｄ０〜Ｄ３はブロックアドレスを［１１］とするメモリブロックである。
【０３３３】
また、Ｓ００はメモリブロックＡ０の奇数列のビット線対に対応して設けられているセンスアンプ列、Ｓ０１はメモリブロックＡ０、Ｂ０の偶数列のビット線対に対応して設けられているセンスアンプ列である。
【０３３４】
また、Ｓ１０はメモリブロックＢ０、Ｃ０の奇数列のビット線対に対応して設けられているセンスアンプ列、Ｓ１１はメモリブロックＣ０、Ｄ０の偶数列のビット線対に対応して設けられているセンスアンプ列である。
【０３３５】
また、Ｓ２０はメモリブロックＤ０、Ａ１の奇数列のビット線対に対応して設けられているセンスアンプ列、Ｓ２１はメモリブロックＡ１、Ｂ１の偶数列のビット線対に対応して設けられているセンスアンプ列である。
【０３３６】
また、Ｓ３０はメモリブロックＢ１、Ｃ１の奇数列のビット線対に対応して設けられているセンスアンプ列、Ｓ３１はメモリブロックＣ１、Ｄ１の偶数列のビット線対に対応して設けられているセンスアンプ列である。
【０３３７】
また、Ｓ４０はメモリブロックＤ１、Ａ２の奇数列のビット線対に対応して設けられているセンスアンプ列、Ｓ４１はメモリブロックＡ２、Ｂ２の偶数列のビット線対に対応して設けられているセンスアンプ列である。
【０３３８】
また、Ｓ５０はメモリブロックＢ２、Ｃ２の奇数列のビット線対に対応して設けられているセンスアンプ列、Ｓ５１はメモリブロックＣ２、Ｄ２の偶数列のビット線対に対応して設けられているセンスアンプ列である。
【０３３９】
また、Ｓ６０はメモリブロックＤ２、Ａ３の奇数列のビット線対に対応して設けられているセンスアンプ列、Ｓ６１はメモリブロックＡ３、Ｂ３の偶数列のビット線対に対応して設けられているセンスアンプ列である。
【０３４０】
また、Ｓ７０はメモリブロックＢ３、Ｃ３の奇数列のビット線対に対応して設けられているセンスアンプ列、Ｓ７１はメモリブロックＣ３、Ｄ３の偶数列のビット線対に対応して設けられているセンスアンプ列である。
【０３４１】
また、Ｓ８０はメモリブロックＤ３の奇数列のビット線対に対応して設けられているセンスアンプ列である。
【０３４２】
また、ＬＤＢｊ０、／ＬＤＢｊ０（但し、ｊは、０又は１〜８の整数）はセンスアンプ列Ｓｊ０に対応して設けられているローカル・データバス、ＬＤＢｋ１、／ＬＤＢｋ１（但し、ｋは、０又は１〜７の整数）はセンスアンプ列Ｓｋ１に対応して設けられているローカル・データバスである。
【０３４３】
また、ＧＤＢｉ０、／ＧＤＢｉ０、ＧＤＢｉ１、／ＧＤＢｉ１（但し、ｉは、０又は１〜３の整数）はグローバル・データバス、Ｖｊ０、Ｖｋ１は階層化データバス・スイッチである。
【０３４４】
即ち、このコア部３９５は、図２２に示す４ビットの並列データの入出力を行うことができるコア部１を拡大し、８ビットの配列データの入出力を行うことができるようにしたものである。
【０３４５】
また、図１７はセンスバッファ・ライトアンプ列３９６、データ伝送路切換回路３９７及びデータ入出力回路３９８の部分のうち、データ出力路に係る部分の回路構成を示す図である。
【０３４６】
図１７中、センスバッファ・ライトアンプ列３９６において、４０８〜４１５は図２１（図２８）に示すセンスバッファ６２と同様の回路構成を有するセンスバッファである。
【０３４７】
また、データ伝送路切換回路３９７において、４１６〜４１９は切換スイッチ回路、データ入出力回路３９８において、４２０〜４２７は図２１（図２９）に示すデータ出力バッファ７１と同一の回路構成を有するデータ出力バッファである。
【０３４８】
なお、切換スイッチ回路４１６〜４１９において、ａ、ｂは入力端、ｃは出力端であり、センスバッファ４０８の出力端は切換スイッチ回路４１６の入力端ａ及び切換スイッチ回路４１９の入力端ｂに接続され、センスバッファ４０９の出力端はデータ出力バッファ４２１の入力端に接続されている。
【０３４９】
また、センスバッファ４１０の出力端は切換スイッチ回路４１７の入力端ａ及び切換スイッチ回路４１６の入力端ｂに接続され、センスバッファ４１１の出力端はデータ出力バッファ４２３の入力端に接続されている。
【０３５０】
また、センスバッファ４１２の出力端は切換スイッチ回路４１８の入力端ａ及び切換スイッチ回路４１７の入力端ｂに接続され、センスバッファ４１３の出力端はデータ出力バッファ４２５の入力端に接続されている。
【０３５１】
また、センスバッファ４１４の出力端は切換スイッチ回路４１９の入力端ａ及び切換スイッチ回路４１８の入力端ｂに接続され、センスバッファ４１５の出力端はデータ出力バッファ４２７の入力端に接続されている。
【０３５２】
また、切換スイッチ回路４１６の出力端ｃはデータ出力バッファ４２０の入力端に接続され、切換スイッチ回路４１７の出力端ｃはデータ出力バッファ４２２の入力端に接続されている。
【０３５３】
また、切換スイッチ回路４１８の出力端ｃはデータ出力バッファ４２４の入力端に接続され、切換スイッチ回路４１９の出力端ｃはデータ出力バッファ４２６の入力端に接続されている。
【０３５４】
図１８は切換スイッチ回路４１６〜４１９の回路構成を示す図である。図１８中、切換スイッチ回路４１６において、４２９はインバータ、４３０、４３１はアナログ・スイッチ回路であり、４３２、４３３はｐＭＯＳトランジスタ、４３４、４３５はｎＭＯＳトランジスタである。
【０３５５】
また、切換スイッチ回路４１７において、４３６はインバータ、４３７、４３８はアナログ・スイッチ回路であり、４３９、４４０はｐＭＯＳトランジスタ、４４１、４４２はｎＭＯＳトランジスタである。
【０３５６】
また、切換スイッチ回路４１８において、４４３はインバータ、４４４、４４５はアナログ・スイッチ回路であり、４４６、４４７はｐＭＯＳトランジスタ、４４８、４４９はｎＭＯＳトランジスタである。
【０３５７】
また、切換スイッチ回路４１９において、４５０はインバータ、４５１、４５２はアナログ・スイッチ回路であり、４５３、４５４はｐＭＯＳトランジスタ、４５５、４５６はｎＭＯＳトランジスタである。
【０３５８】
また、ＳＬ６はデータ伝送路切換信号であり、このデータ伝送路切換信号ＳＬ６は、メモリブロックＡ０〜Ａ３、Ｂ０〜Ｂ３、Ｃ０〜Ｃ３を選択する場合にはＬレベル、メモリブロックＤ０〜Ｄ３を選択する場合にはＬレベル又はＨレベルとされる。
【０３５９】
ここに、データ伝送路切換信号ＳＬ６＝Ｌレベルとする場合には、アナログ・スイッチ回路４３０、４３７、４４４、４５１＝ＯＮ状態、アナログ・スイッチ回路４３１、４３８、４４５、４５２＝ＯＦＦ状態となる。
【０３６０】
したがって、切換スイッチ回路４１６〜４１９においては、入力端ａと出力端ｃとが接続状態、入力端ｂと出力端ｃとが非接続状態となる。
【０３６１】
この結果、センスバッファ４０８の出力端は、切換スイッチ回路４１６を介して、データ出力バッファ４２０の入力端に接続され、センスバッファ４１０の出力端は、切換スイッチ回路４１７を介して、データ出力バッファ４２２の入力端に接続される。
【０３６２】
また、センスバッファ４１２の出力端は、切換スイッチ回路４１８を介して、データ出力バッファ４２４の入力端に接続され、センスバッファ４１４の出力端は、切換スイッチ回路４１９を介して、データ出力バッファ４２６の入力端に接続される。
【０３６３】
したがって、読出し時、選択するメモリブロックに関係なく、データ伝送路切換信号ＳＬ６＝Ｌレベルとする場合には、選択されたメモリブロックと、データ入出力端子３９９〜４０６に出力されるデータとの関係は、表５に示すようになる。
【０３６４】
なお、Ａｉ−０、Ｂｉ−０、Ｃｉ−０、Ｄｉ−０は、それぞれメモリブロックＡｉ、Ｂｉ、Ｃｉ、Ｄｉの奇数列に読み出されたデータのうち、選択された列のデータ、Ａｉ−１、Ｂｉ−１、Ｃｉ−１、Ｄｉ−１は、それぞれメモリブロックＡｉ、Ｂｉ、Ｃｉ、Ｄｉの偶数列に読み出されたデータのうち、選択された列のデータである。
【０３６５】
【表５】

【０３６６】
これに対して、データ伝送路切換信号ＳＬ６＝Ｈレベルとする場合には、アナログ・スイッチ回路４３０、４３７、４４４、４５１＝ＯＦＦ状態、アナログ・スイッチ回路４３１、４３８、４４５、４５２＝ＯＮ状態となる。
【０３６７】
したがって、切換スイッチ回路４１６〜４１９においては、入力端ｂと出力端ｃとが接続状態、入力端ａと出力端ｃとが非接続状態となる。
【０３６８】
この結果、センスバッファ４０８の出力端は、切換スイッチ回路４１９を介して、データ出力バッファ４２６の入力端に接続され、センスバッファ４１０の出力端は、切換スイッチ回路４１６を介して、データ出力バッファ４２０の入力端に接続される。
【０３６９】
また、センスバッファ４１２の出力端は、切換スイッチ回路４１７を介して、データ出力バッファ４２２の入力端に接続され、センスバッファ４１４の出力端は、切換スイッチ回路４１８を介して、データ出力バッファ４２４の入力端に接続される。
【０３７０】
したがって、読出し時、メモリブロックＡ０〜Ａ３、Ｂ０〜Ｂ３、Ｃ０〜Ｃ３を選択する場合、データ伝送路切換信号ＳＬ６＝Ｌレベルとし、メモリブロックＤ０〜Ｄ３を選択する場合、データ伝送路切換信号ＳＬ６＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子３９９〜４０６に出力されるデータとの関係は、表６に示すようになる。
【０３７１】
【表６】

【０３７２】
即ち、読出し時、メモリブロックＡ０〜Ａ３、Ｂ０〜Ｂ３、Ｃ０〜Ｃ３を選択する場合、データ伝送路切換信号ＳＬ６＝Ｌレベルとし、メモリブロックＤ０〜Ｄ３を選択する場合、データ伝送路切換信号ＳＬ６＝Ｈレベルとする場合には、メモリブロックＹ０、Ｙ１を選択した場合、データ入出力端子３９９、４００、４０１、４０２、４０３、４０４、４０５、４０６に、それぞれ、Ｙ０−０、Ｙ０−１、Ｙ１−０、Ｙ１−１、Ｙ２−０、Ｙ２−１、Ｙ３−０、Ｙ３−１を出力させることができる。
【０３７３】
また、図１９はセンスバッファ・ライトアンプ列３９６、データ伝送路切換回路３９７及びデータ入出力回路３９８の部分のうち、データ入力路に係る部分の回路構成を示す図である。
【０３７４】
図１９中、センスバッファ・ライトアンプ列３９６において、４５８〜４６５は図２１（図３１）に示すライトアンプ６６と同一の回路構成を有するライトアンプである。
【０３７５】
また、データ伝送路切換回路３９７において、４６６〜４６９は切換スイッチ回路、データ入出力回路３９８において、４７０〜４７７は図２１（図３０）に示すデータ入力バッファ７５と同一の回路構成を有するデータ入力バッファである。
【０３７６】
なお、切換スイッチ回路４６６〜４６９において、ｄは入力端、ｅ、ｆは出力端であり、データ入力バッファ４７０の入力端は、切換スイッチ回路４６６の入力端ｄに接続され、データ入力バッファ４７１の出力端は、ライトアンプ４５９の入力端に接続されている。
【０３７７】
また、データ入力バッファ４７２の入力端は、切換スイッチ回路４６７の入力端ｄに接続され、データ入力バッファ４７３の出力端は、ライトアンプ４６１の入力端に接続されている。
【０３７８】
また、データ入力バッファ４７４の入力端は、切換スイッチ回路４６８の入力端ｄに接続され、データ入力バッファ４７５の出力端は、ライトアンプ４６３の入力端に接続されている。
【０３７９】
また、データ入力バッファ４７６の入力端は、切換スイッチ回路４６９の入力端ｄに接続され、データ入力バッファ４７７の出力端は、ライトアンプ４６５の入力端に接続されている。
【０３８０】
また、切換スイッチ回路４６６の出力端ｅは、ライトアンプ４５８の入力端に接続され、切換スイッチ回路４６６の出力端ｆは、ライトアンプ４６４の入力端に接続されている。
【０３８１】
また、切換スイッチ回路４６７の出力端ｅは、ライトアンプ４６０の入力端に接続され、切換スイッチ回路４６７の出力端ｆは、ライトアンプ４５８の入力端に接続されている。
【０３８２】
また、切換スイッチ回路４６８の出力端ｅは、ライトアンプ４６２の入力端に接続され、切換スイッチ回路４６８の出力端ｆは、ライトアンプ４６０の入力端に接続されている。
【０３８３】
また、切換スイッチ回路４６９の出力端ｅは、ライトアンプ４６４の入力端に接続され、切換スイッチ回路４６９の出力端ｆは、ライトアンプ４６２の入力端に接続されている。
【０３８４】
図２０は切換スイッチ回路４６６〜４６９の回路構成を示す図である。図２０中、切換スイッチ回路４６６において、４７９はインバータ、４８０、４８１はアナログ・スイッチ回路であり、４８２、４８３はｐＭＯＳトランジスタ、４８４、４８５はｎＭＯＳトランジスタである。
【０３８５】
また、切換スイッチ回路４６７において、４８６はインバータ、４８７、４８８はアナログ・スイッチ回路であり、４８９、４９０はｐＭＯＳトランジスタ、４９１、４９２はｎＭＯＳトランジスタである。
【０３８６】
また、切換スイッチ回路４６８において、４９３はインバータ、４９４、４９５はアナログ・スイッチ回路であり、４９６、４９７はｐＭＯＳトランジスタ、４９８、４９９はｎＭＯＳトランジスタである。
【０３８７】
また、切換スイッチ回路４６９において、５００はインバータ、５０１、５０２はアナログ・スイッチ回路であり、５０３、５０４はｐＭＯＳトランジスタ、５０５、５０６はｎＭＯＳトランジスタである。
【０３８８】
ここに、データ伝送路切換信号ＳＬ６＝Ｌレベルとする場合には、アナログ・スイッチ回路４８０、４８７、４９４、５０１＝ＯＮ状態、アナログ・スイッチ回路４８１、４８８、４９５、５０２＝ＯＦＦ状態となる。
【０３８９】
この結果、切換スイッチ回路４６６〜４６９においては、入力端ｄと出力端ｅとが接続状態、入力端ｄと出力端ｆとが非接続状態となる。
【０３９０】
したがって、データ入力バッファ４７０の出力端は、切換スイッチ回路４６６を介して、ライトアンプ４５８の入力端に接続され、データ入力バッファ４７２の出力端は、切換スイッチ回路４６７を介して、ライトアンプ４６０の入力端に接続される。
【０３９１】
また、データ入力バッファ４７４の出力端は、切換スイッチ回路４６８を介して、ライトアンプ４６２の入力端に接続され、データ入力バッファ４７６の出力端は、切換スイッチ回路４６９を介して、ライトアンプ４６４の入力端に接続される。
【０３９２】
したがって、書込み時、選択するメモリブロックに関係なく、データ伝送路切換信号ＳＬ６＝Ｌレベルとする場合には、選択されたメモリブロックと、データ入出力端子３９９〜４０６に入力される入力データＤＱ０〜ＤＱ７と、これら入力データＤＱ０〜ＤＱ７が書き込まれるメモリブロック及び列との関係は、表７に示すようになる。
【０３９３】
【表７】

【０３９４】
これに対して、データ伝送路切換信号ＳＬ６＝Ｈレベルとする場合には、アナログ・スイッチ回路４８０、４８７、４９４、５０１＝ＯＦＦ状態、アナログ・スイッチ回路４８１、４８８、４９５、５０２＝ＯＮ状態となる。
【０３９５】
この結果、切換スイッチ回路４６６〜４６９においては、入力端ｄと出力端ｆとが接続状態、入力端ｄと出力端ｅとが非接続状態となる。
【０３９６】
したがって、データ入力バッファ４７０の出力端は、切換スイッチ回路４６６を介して、ライトアンプ４６４の入力端に接続され、データ入力バッファ４７２の出力端は、切換スイッチ回路４６７を介して、ライトアンプ４５８の入力端に接続される。
【０３９７】
また、データ入力バッファ４７４の出力端は、切換スイッチ回路４６８を介して、ライトアンプ４６０の入力端に接続され、データ入力バッファ４７６の出力端は、切換スイッチ回路４６９を介して、ライトアンプ４６２の入力端に接続される。
【０３９８】
したがって、書込み時、メモリブロックＡ０〜Ａ３、Ｂ０〜Ｂ３、Ｃ０〜Ｃ３を選択する場合、データ伝送路切換信号ＳＬ６＝Ｌレベルとし、メモリブロックＤ０〜Ｄ３を選択する場合、データ伝送路切換信号ＳＬ６＝Ｈレベルとする場合には、選択されたメモリブロックと、データ入出力端子３９９〜４０６に入力される入力データＤＱ０〜ＤＱ７と、これら入力データＤＱ０〜ＤＱ７が書き込まれるメモリブロック及び列との関係は、表８に示すようになる。
【０３９９】
【表８】

【０４００】
即ち、書込み時、メモリブロックＡ０〜Ａ３、Ｂ０〜Ｂ３、Ｃ０〜Ｃ３を選択する場合、データ伝送路切換信号ＳＬ６＝Ｌレベルとし、メモリブロックＤ０〜Ｄ３を選択する場合、データ伝送路切換信号ＳＬ６＝Ｈレベルとする場合には、メモリブロックＹ０、Ｙ１を選択した場合、データ入出力端子３９９、４００、４０１、４０２、４０３、４０４、４０５、４０６に入力する入力データＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３、ＤＱ４、ＤＱ５、ＤＱ６、ＤＱ７を、それぞれ、メモリブロックＹ０の奇数列のメモリセル、メモリブロックＹ０の偶数列のメモリセル、メモリブロックＹ１の奇数列のメモリセル、メモリブロックＹ１の偶数列のメモリセル、メモリブロックＹ２の奇数列のメモリセル、メモリブロックＹ２の偶数列のメモリセル、メモリブロックＹ３の奇数列のメモリセル、メモリブロックＹ３の偶数列のメモリセルに書き込むことができる。
【０４０１】
このように、本発明の実施の第６の形態によれば、センスバッファ・ライトアンプ列３９６と、データ入出力回路３９８との間に、データ伝送路切換回路３９７を設けるという構成を採用したことにより、メモリブロックＡ０〜Ａ３、Ｂ０〜Ｂ３、Ｃ０〜Ｃ３を選択する場合、データ伝送路切換信号ＳＬ６＝Ｌレベルとし、メモリブロックＤ０〜Ｄ３を選択する場合、データ伝送路切換信号ＳＬ６＝Ｈレベルとする場合には、データ入出力端子３９９〜４０６を、データＤＱ０〜ＤＱ７の入出力において、メモリブロックＡ０〜Ａ３、メモリブロックＢ０〜Ｂ３、メモリブロックＣ０〜Ｃ３、メモリブロックＤ０〜Ｄ３の位置的に対応するメモリセルに対応させることができるので、コア部３９５を有してなるリラックスト・センスアンプ方式を採用するＤＲＡＭについて、複雑なプログラムを作成しなくとも、メモリセル間の干渉試験を容易に行うことができ、しかも、コア部３９５の回路レイアウトに負担をかけることがなく、かつ、チップ面積の増大を招くこともない。
【０４０２】
なお、本発明の実施の第１の形態〜第６の形態においては、読出し及び書込みに兼用されるローカル・データバス及びグローバル・データバスを設けるようにした場合について説明したが、本発明は、読出し用及び書込み用のローカル・データバス及びグローバル・データバスを別個に設ける場合、あるいは、読出し及び書込み用のローカル・データバスを別個に設け、読出し及び書込みに兼用されるグローバル・データバスを設ける場合などにも適用することができる。
【０４０３】
また、本発明の実施の第１の形態〜第６の形態においては、制御信号として、データ伝送路切換信号ＳＬ１、ＳＬ２、／ＳＬ３Ａ、ＳＬ３Ａ、／ＳＬ３Ｂ、ＳＬ３Ｂ、ＳＬ４、／ＳＬ５Ａ、ＳＬ５Ａ、／ＳＬ５Ｂ、ＳＬ５Ｂ、ＳＬ６を使用しているが、これらデータ伝送路切換信号として、アドレス信号又はアドレス信号に準じた信号、例えば、ブロックアドレス信号、ロウアドレス信号、コラムアドレス信号、これらのデコード信号、又は、ビット線トランスファ信号ＢＴ等を使用することができ、これらの信号を使用する場合には、アクセスに遅れを生じさせることがない。
【０４０４】
【発明の効果】
以上のように、本発明によれば、複数ビットの並列データのデータ伝送路の一部を切り換えるデータ伝送路切換回路を設け、このデータ伝送路切換回路は、複数のデータ入出力端子のそれぞれが、データの入出力において、各メモリセル領域の位置的に対応するメモリセルに対応するように、データ伝送路を切り換えることができるように構成するとしたことにより、複数のデータ入出力端子のそれぞれを、データの入出力において、各メモリブロックの位置的に対応するメモリセルに対応させることができるので、複雑なプログラムを作成することを必要とせず、メモリセル間の干渉試験を容易に行うことができ、しかも、コア部の回路レイアウトに負担をかけることがなく、かつ、チップ面積の増大を招くこともない。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態の要部の回路構成を示す図である。
【図２】本発明の実施の第１の形態が設けるデータ伝送路切換回路の回路構成を示す図である。
【図３】本発明の実施の第１の形態が設けるデータ伝送路切換回路を構成する切換スイッチ回路の回路構成を示す図である。
【図４】本発明の実施の第２の形態の要部の回路構成を示す図である。
【図５】本発明の実施の第２の形態が設けるセンスバッファのうち、データ伝送路切換回路の一部を内部に含むセンスバッファの回路構成を示す図である。
【図６】本発明の実施の第２の形態が設けるライトアンプのうち、データ伝送路切換回路の一部を内部に含むライトアンプの回路構成を示す図である。
【図７】本発明の実施の第３の形態の要部の回路構成を示す図である。
【図８】本発明の実施の第３の形態が設けるデータ出力バッファのうち、データ伝送路切換回路の一部を内部に含むデータ出力バッファの回路構成を示す図である。
【図９】
本発明の実施の第３の形態が設けるデータ入力バッファのうち、データ伝送路切換回路の一部を内部に含むデータ入力バッファの回路構成を示す図である。
【図１０】本発明の実施の第４の形態の要部の回路構成を示す図である。
【図１１】本発明の実施の第４の形態が設けるデータ伝送路切換回路を構成する切換スイッチ回路の回路構成を示す図である。
【図１２】本発明の実施の第５の形態の要部の回路構成を示す図である。
【図１３】本発明の実施の第５の形態が設けるセンスバッファのうち、データ伝送路切換回路の一部を内部に含むセンスバッファの回路構成を示す図である。
【図１４】本発明の実施の第５の形態が設けるライトアンプのうち、データ伝送路切換回路の一部を内部に含むライトアンプの回路構成を示す図である。
【図１５】本発明の実施の第６の形態の要部の回路構成を示す図である。
【図１６】本発明の実施の第６の形態が設けるコア部の平面構成を概略的に示す図である。
【図１７】本発明の実施の第６の形態が設けるセンスバッファ・ライトアンプ列、データ伝送路切換回路及びデータ入出力回路のうち、データ出力路に係る部分の回路構成を示す図である。
【図１８】本発明の実施の第６の形態が設けるデータ伝送路切換回路を構成する切換スイッチ回路のうち、データ出力路に設けられている切換スイッチ回路の回路構成を示す図である。
【図１９】本発明の実施の第６の形態が設けるセンスバッファ・ライトアンプ列、データ伝送路切換回路及びデータ入出力回路のうち、データ入力路に係る部分の回路構成を示す図である。
【図２０】本発明の実施の第６の形態が設けるデータ伝送路切換回路を構成する切換スイッチ回路のうち、データ入力路に設けられている切換スイッチ回路の回路構成を示す図である。
【図２１】従来のＤＲＡＭの一例の要部の回路構成を示す図である。
【図２２】図２１に示す従来のＤＲＡＭが設けるコア部の平面構成を概略的に示す図である。
【図２３】図２１に示す従来のＤＲＡＭが設けるコア部を構成するメモリブロック及びセンスアンプ列の一部分を示す図である。
【図２４】図２１に示す従来のＤＲＡＭが設けるメモリセルの回路構成を示す図である。
【図２５】図２１に示す従来のＤＲＡＭが設けるビット線プリチャージ回路の回路構成を示す図である。
【図２６】図２１に示す従来のＤＲＡＭが設けるセンスアンプの回路構成を示す図である。
【図２７】図２１に示す従来のＤＲＡＭが設ける階層化データバス・スイッチの構成を示す図である。
【図２８】図２１に示す従来のＤＲＡＭが設けるセンスバッファの回路構成を示す図である。
【図２９】図２１に示す従来のＤＲＡＭが設けるデータ出力バッファの回路構成を示す図である。
【図３０】図２１に示す従来のＤＲＡＭが設けるデータ入力バッファの回路構成を示す図である。
【図３１】図２１に示す従来のＤＲＡＭが設けるライトアンプの回路構成を示す図である。
【符号の説明】
ＬＤＢ、／ＬＤＢ ローカル・データバス
ＧＤＢ、／ＧＤＢ グローバル・データバス
ＤＱ 入出力データ

Claims (12)

1. 異なるアドレスを有し、複数ビットの並列データの入出力が行われる複数のメモリセル領域を配列したメモリセル領域列と、前記複数ビットの並列データの伝送を行う複数の第１のデータ伝送線路と、前記複数ビットの並列データが入出力される複数のデータ入出力端子とを有する半導体記憶装置において、
   前記複数の第１のデータ伝送線路と、前記複数のデータ入出力端子との間に、データ伝送路の一部を切り換えるデータ伝送路切換回路を備え、
   該データ伝送路切換回路は、前記複数のデータ入出力端子のそれぞれが、データの入出力において、各メモリセル領域の位置的に対応するメモリセルに対応するように、データ伝送路を切り換えることができるように構成されていることを特徴とする半導体記憶装置。
2. 前記メモリセル領域の一端側、他端側にセンスアンプが交互に配列され、かつ、メモリセル領域に挟まれたセンスアンプは、両側のメモリセル領域に共用されるように構成されていることを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリセル領域列は、メモリセルが接続され、かつ、第１の方向に延びる第２のデータ伝送線路を前記第１の方向と直交する第２の方向に配列してなる第１、第２・・・第ｎのアドレスを有する第１、第２・・・第ｎのメモリセル領域を前記第１の方向に配列してなるメモリセル領域列又は前記第１、第２・・・第ｎのアドレスを有する第１、第２・・・第ｎのメモリセル領域を前記第１の方向に配列してなるメモリセル領域列を更に前記第１の方向に配列してなるメモリセル領域列であり、
   各メモリセル領域の前記第２のデータ伝送線路に対してセンスアンプを一端側、他端側に交互に配列し、かつ、メモリセル領域に挟まれたセンスアンプは両側のメモリセル領域に共用されるようにセンスアンプを配列し、各メモリセル領域を挟むように前記第２の方向に設けられた複数のセンスアンプ列と、
   各センスアンプ列に対応して設けられ、各センスアンプ列内のセンスアンプに共用される複数の第３のデータ伝送線路とを有し、
   前記複数の第１のデータ伝送線路のそれぞれは、前記複数の第２のデータ伝送線路の中の複数の第２のデータ伝送線路に共用されるように構成されていることを特徴とする請求項１記載の半導体記憶装置。
4. 読出し時に前記複数の第１のデータ伝送線路を伝送されてくるデータを読出す複数の読出し回路と、
   これら複数の読出し回路の出力を入力し、出力データを前記複数のデータ入出力端子に出力する複数のデータ出力バッファとを有し、
   前記データ伝送路切換回路の一部は、前記複数の読出し回路の一部と前記複数のデータ出力バッファの一部との間に設けられていることを特徴とする請求項１、２又は３記載の半導体記憶装置。
5. 書込み時に前記複数のデータ入出力端子に入力される入力データを取り込む複数のデータ入力バッファと、
   これら複数のデータ入力バッファの出力を入力し、前記複数の第１のデータ伝送線路にデータを出力する複数の書込み回路とを有し、
   前記データ伝送路切換回路の一部は、前記複数のデータ入力バッファの一部と前記複数の書込み回路の一部との間に設けられていることを特徴とする請求項１、２又は３記載の半導体記憶装置。
6. 読出し時に前記複数の第１のデータ伝送線路を伝送されてくるデータを読出す複数の読出し回路と、
   これら複数の読出し回路の出力を入力し、出力データを前記複数のデータ入出力端子に出力する複数のデータ出力バッファとを有し、
   前記データ伝送路切換回路の一部は、前記複数の第１のデータ伝送線路の一部と、前記複数の読出し回路の一部との間に設けられていることを特徴とする請求項１、２又は３記載の半導体記憶装置。
7. 書込み時に前記複数のデータ入出力端子に入力される入力データを取り込む複数のデータ入力バッファと、
   これら複数のデータ入力バッファの出力を入力し、前記複数の第１のデータ伝送線路にデータを出力する複数の書込み回路とを有し、
   前記データ伝送路切換回路の一部は、前記複数の書込み回路の一部と、前記複数の第１のデータ伝送線路の一部との間に設けられていることを特徴とする請求項１、２又は３記載の半導体記憶装置。
8. 読出し時に前記複数の第１のデータ伝送線路を伝送されてくるデータを読出す複数の読出し回路と、
   これら複数の読出し回路の出力を入力し、出力データを前記複数のデータ入出力端子に出力する複数のデータ出力バッファとを有し、
   前記データ伝送路切換回路の一部は、前記複数の読出し回路のうち、一部の読出し回路の出力側又は入力側に読出し回路の一部として設けられていることを特徴とする請求項１、２又は３記載の半導体記憶装置。
9. 書込み時に前記複数のデータ入出力端子に入力される入力データを取り込む複数のデータ入力バッファと、
   これら複数のデータ入力バッファの出力を入力し、前記複数の第１のデータ伝送線路にデータを出力する複数の書込み回路とを有し、
   前記データ伝送路切換回路の一部は、前記複数の書込み回路のうち、一部の書込み回路の入力側又は出力側に書込み回路の一部として設けられていることを特徴とする請求項１、２又は３記載の半導体記憶装置。
10. 読出し時に前記複数の第１のデータ伝送線路を伝送されてくるデータを読出す複数の読出し回路と、
    これら複数の読出し回路の出力を入力し、出力データを前記複数のデータ入出力端子に出力する複数のデータ出力バッファとを有し、
    前記データ伝送路切換回路の一部は、前記複数のデータ出力バッファのうち、一部のデータ出力バッファの入力側にデータ出力バッファの一部として設けられていることを特徴とする請求項１、２又は３記載の半導体記憶装置。
11. 書込み時に前記複数のデータ入出力端子に入力される入力データを取り込む複数のデータ入力バッファと、
    これら複数のデータ入力バッファの出力を入力し、前記複数の第１のデータ伝送線路にデータを出力する複数の書込み回路とを有し、
    前記データ伝送路切換回路の一部は、前記複数のデータ入力バッファのうち、一部のデータ入力バッファの出力側にデータ入力バッファの一部として設けられていることを特徴とする請求項１、２又は３記載の半導体記憶装置。
12. 前記データ伝送路切換回路における切換動作を制御するデータ伝送路切換信号として、アドレス信号又はアドレス信号に準じた信号を使用することを特徴とする請求項１、２、３、４、５、６、７、８、９、１０又は１１記載の半導体記憶装置。

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