JP5599560B2 - 半導体メモリ - Google Patents

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Description

本発明は、データのビット幅を切り替えられる半導体メモリに関する。
開発コストを削減し、市場のニーズに迅速に対応するために、データのビット幅を切り替えられる半導体メモリが提案されている（例えば、特許文献１、２参照）。この種の半導体メモリでは、ビット幅が小さいときに、使用されないデータ出力バッファの動作が禁止される（例えば、特許文献３参照）。さらに、データ端子に接続される信号線の外部負荷に応じて、データ出力バッファの駆動能力を調整する半導体メモリが提案されている（例えば、特許文献４参照）。
特開平１１−２１３６９７号公報 特開２００７−２８０５９６号公報 特開平１１−２８３３７２号公報 特開２００１−２７４６７０号公報
ビット幅が小さいときに、使用されないデータ出力バッファの領域は無駄になる。しかしながら、データ出力バッファは、最大のビット幅に合わせて配置する必要がある。このため、最大のビット幅の仕様が大きいほど、データ出力バッファの数は多くなり、チップサイズは増加する。
本発明の目的は、無駄なデータ出力バッファが配置されることを防止し、半導体メモリのチップサイズを削減することである。
半導体メモリは、第１パッドと、第１パッドに隣接して配置される第２パッドと、第１パッドに接続される第１出力バッファと、第２パッドに接続される第２出力バッファとを有している。第１パッドと第２パッドとはメタルで接続される。
読み出しデータを第１および第２出力バッファを用いて第１パッドに出力できる。これにより、読み出しデータを１つの出力バッファを用いて第１パッドに出力するときに比べて、第１および第２出力バッファの駆動能力を小さくできる。この結果、第１および第２出力バッファのサイズを従来に比べて小さくでき、半導体メモリのチップサイズを削減できる。
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、ＤＲＡＭである。半導体メモリＭＥＭは、クロックに同期して動作してもよく、クロックに非同期で動作してもよい。半導体メモリＭＥＭは、パッケージに封入された半導体記憶装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。
半導体メモリＭＥＭは、コマンド入力バッファ１０、コマンドデコーダ１２、コア制御回路１４、モードレジスタ１６、アドレス入力バッファ１８、アドレスラッチ回路２０、ビット幅切替回路２２、データ入出力バッファ２４、２６およびメモリコア２８を有している。
コマンド入力バッファ１０は、コマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤを内部コマンド信号ＩＣＭＤとして出力する。例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥである。
コマンドデコーダ１２は、コマンド信号ＩＣＭＤをデコードし、アクティブコマンド信号ＡＣＴＶ、プリチャージコマンド信号ＰＲＥ、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＲ、リフレッシュコマンド信号ＲＥＦまたはモードレジスタ設定コマンド信号ＭＲＳを出力する。アクティブコマンドＡＣＴＶは、メモリセルアレイＡＲＹをアクティブ状態に設定するときに出力される。プリチャージコマンド信号ＰＲＥは、メモリセルアレイＡＲＹのビット線ＢＬをプリチャージするときに出力される。読み出しコマンド信号ＲＤは、メモリセルアレイＡＲＹに保持されているデータを読み出すときに出力される。書き込みコマンド信号ＷＲは、メモリセルアレイＡＲＹにデータを書き込むときに出力される。リフレッシュコマンド信号ＲＥＦは、メモリセルＭＣをリフレッシュするときに出力される。モードレジスタ設定コマンド信号ＭＲＳは、モードレジスタ１６を所定の状態に設定するときに出力される。なお、符号ＢＬは、バースト長の名称としても使用する。
コア制御回路１４は、コマンド信号ＡＣＴＶ、ＰＲＥ、ＲＤ、ＷＲ、ＲＥＦに応答して、メモリコア２８の動作を制御する制御信号ＣＮＴ（タイミング信号）を出力する。制御信号ＣＮＴは、プリチャージ制御信号、ワード制御信号、センスアンプ制御信号、コラム制御信号、リードアンプ制御信号およびライトアンプ制御信号等を含む。プリチャージ制御信号は、ビット線ＢＬをプリチャージするときに生成される。ワード制御信号は、ワード線ＷＬを活性化するときに生成される。センスアンプ制御信号は、センスアンプを活性化するときに生成される。コラム制御信号は、コラムスイッチＣＳＷをオンするときに生成される。リードアンプ制御信号は、リードアンプＲＡを活性化するときに生成される。ライトアンプ制御信号は、ライトアンプＷＡを活性化するときに生成される。
モードレジスタ１６は、モードレジスタ設定コマンド信号ＭＲＳとともに受けるアドレス信号ＩＡＤ（ＡＤ）の値に応じて設定される複数のレジスタを有している。なお、モードレジスタ１６は、モードレジスタ設定コマンド信号ＭＲＳとともに受けるデータ信号ＤＱの値に応じて設定されてもよい。モードレジスタ１６は、レジスタに設定された値に応じて、バースト長信号ＢＬおよびリードレイテンシ信号ＲＣＬを出力する。バースト長ＢＬは、１回の読み出しコマンドＲＤに応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回の書き込みコマンドＷＲに応答してデータ端子ＤＱで受けるデータ信号の入力回数を示す。リードレイテンシＲＣＬは、読み出しコマンドＲＤを受けた後に最初の読み出しデータがデータ端子ＤＱから出力されるまでのクロック数である。モードレジスタ１６は、コンフィギュレーションレジスタとも称される。
アドレス入力バッファ１８は、アドレス端子で受けるアドレス信号ＡＤを内部アドレス信号ＩＡＤとして出力する。アドレスラッチ回路２０は、ロウアドレスストローブ信号／ＲＡＳに同期して供給されるアドレス信号ＩＡＤ（ロウアドレス信号）をロウアドレスラッチにラッチし、ラッチした信号をロウアドレス信号ＲＡＤとして出力する。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するために使用される。また、アドレスラッチ回路２０は、コラムアドレスストローブ信号／ＣＡＳに同期して供給されるアドレス信号ＩＡＤ（コラムアドレス信号）をコラムアドレスラッチにラッチし、ラッチした信号をコラムアドレス信号ＣＡＤとして出力する。アドレスラッチ回路２０は、コラムアドレスストローブ信号／ＣＡＳに同期して供給されるアドレス信号ＩＡＤ（コラムアドレス信号）に続くコラムアドレス信号ＣＡＤを生成する内部アドレス生成回路を有している。内部アドレス生成回路は、バースト長ＢＬより１小さい数のコラムアドレス信号を生成する。
ビット幅切替回路２２は、ビット幅切替信号線Ｘ３２Ｚを電源線ＶＤＤまたは接地線ＶＳＳに接続するための接続配線ＣＷ１を有している。接続配線ＣＷ１が電源線ＶＤＤに接続されているとき、ビット幅切替信号Ｘ３２Ｚは高レベルに設定される。接続配線ＣＷ１が接地線ＶＳＳに接続されているとき、ビット幅切替信号Ｘ３２Ｚは低レベルに設定される。ビット幅切替信号Ｘ３２Ｚが高レベルのとき、半導体メモリＭＥＭは、データ信号ＤＱバス幅を３２ビットに設定する（ナロウビットモードＮＢＭ）。ビット幅切替信号Ｘ３２Ｚが低レベルのとき、半導体メモリＭＥＭは、データ信号ＤＱのバス幅を６４ビットに設定する（ワイドビットモードＷＢＭ）。特に限定されないが、接続配線ＣＷ１は、半導体メモリＭＥＭの最も上に形成される金属配線層を用いて形成される。すなわち、接続配線ＣＷ１は、半導体製造工程の最後に配線工程で形成される。データ信号ＤＱのバス幅の切り替えを製造工程の最後に実施することで、市場のニーズに合わせた半導体メモリＭＥＭを迅速に出荷できる。
なお、ビット幅切替回路２２は、ビット幅切替信号線Ｘ３２Ｚに接続され、モードレジスタ１６の設定値によりオン／オフが制御される一対のトランジスタで形成してもよい。このとき、一方のトランジスタは、ソースが電源線ＶＤＤに接続され、ドレインがビット幅切替信号線Ｘ３２Ｚに接続され、ゲートがモードレジスタ１６の出力に接続されている。他方のトランジスタは、ソースが接地線ＶＳＳに接続され、ドレインがビット幅切替信号線Ｘ３２Ｚに接続され、ゲートがモードレジスタ１６の出力に接続されている。例えば、一方のトランジスタはｐＭＯＳトランジスタであり、他方のトランジスタはｎＭＯＳトランジスタである。このとき、モードレジスタ１６は、半導体メモリＭＥＭのパワーオンシーケンス中に設定され、一対のトランジスタのゲートに高レベルまたは低レベルを供給する。これにより、ビット幅切替信号Ｘ３２Ｚのレベルは、半導体メモリＭＥＭのパワーオン中に高レベルまたは低レベルに固定される。
あるいは、ビット幅切替回路２２は、ヒューズ回路で形成してもよい。例えば、ヒューズ回路は、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置された高抵抗素子およびヒューズを有している。ビット幅切替信号線Ｘ３２Ｚは、高抵抗素子とヒューズを互いに接続する接続ノードに接続されている。ヒューズは、半導体メモリＭＥＭの製造工程でプログラムされる。ヒューズがプログラム（カット）されたとき、ビット幅切替信号Ｘ３２Ｚのレベルは、高抵抗素子を介して電源線ＶＤＤに接続され、高レベルに固定される。ヒューズがプログラム（カット）されていないとき、ビット幅切替信号Ｘ３２Ｚのレベルは、ヒューズを介して接地線ＶＳＳに接続され、低レベルに固定される。例えば、ヒューズは、レーザ加工装置を用いてプログラムされるレーザヒューズである。レーザヒューズは、ポリシリコン等を用いて形成される。あるいは、ヒューズは、過電流によりプログラムされる電気ヒューズである。電気ヒューズは、プラグ等のコンタクト部を利用して形成される。さらに、ヒューズは、不揮発性のメモリセルを用いて形成されてもよい。
データ入出力バッファ２４は、書き込みコマンドＷＲに同期してデータ端子ＤＱ（ＤＱ０−３１）に供給されるデータ信号を、データ配線ＤＱＷＥ（ＤＱＷＥ０−３１）を介して受け、受けたデータ信号をデータバスＢＵＳＥ（ＢＵＳＥ０−３１）に出力する。データ入出力バッファ２４は、読み出しコマンドＲＤに応答してメモリセルアレイＡＲＹからデータバスＢＵＳＥに出力される読み出しデータを受け、受けたデータ信号をデータ配線ＤＱＷＥを介してデータ端子ＤＱに出力する。
データ入出力バッファ２６は、書き込みコマンドＷＲに同期してデータ端子ＤＱ（ＤＱ３２−６３）に供給されるデータ信号を、データ配線ＤＱＷＯ（ＤＱＷＯ０−３１）を介して受け、受けたデータ信号をデータバスＢＵＳＯ（ＢＵＳＯ０−３１）に出力する。データ入出力バッファ２６は、読み出しコマンドＲＤに応答してメモリセルアレイＡＲＹからデータバスＢＵＳＯに出力される読み出しデータを受け、受けたデータ信号をデータ配線ＤＱＷＯを介してデータ端子ＤＱに出力する。データ入出力バッファ２４、２６の具体的な例は、図６および図７に示す。
図１の半導体メモリＭＥＭは、ビット幅切替信号Ｘ３２Ｚが高レベルに設定されているため、データ信号ＤＱのビット幅が３２ビットのメモリ（以下、３２ビットメモリとも称する）として動作する。３２ビットメモリでは、例えば、データ端子ＤＱ０、ＤＱ３２は接続配線ＣＷ２により互いに接続される。同様に、データ端子ＤＱ１、ＤＱ３３は互いに接続され、データ端子ＤＱ２、ＤＱ３４は互いに接続され、...、データ端子ＤＱ３１、ＤＱ６３は互いに接続される。このように、データ端子の番号を６ビットの２進数で示したときに、下位の５ビットが同じ値のデータ端子ＤＱが互いに接続される。なお、２つのデータ端子ＤＱを別の規則に従って互いに接続してもよい。以降の説明では、データ端子ＤＱはデータパッドＤＱとも称する。
特に限定されないが、接続配線ＣＷ２は、接続配線ＣＷ１と同様に、半導体メモリＭＥＭの最も上に形成される金属配線層を用いて形成される。なお、接続配線ＣＷ２は、データ配線ＤＱＷＥ、ＤＱＷＯを互いに接続するために形成されてもよい。
後述するように、３２ビットメモリでは、データ入出力バッファ２４、２６は、データバスＢＵＳＥ、ＢＵＳＯから同じデータ信号を受け、受けたデータ信号をデータ配線ＤＱＷＥ、ＤＱＷＯに出力する。すなわち、１ビットの読み出しデータ信号は、２つのデータ出力回路（図６のＯＵＴＴＲ）を用いて出力される。これにより、各データ入出力バッファ２４、２６に形成されるデータ出力回路ＯＵＴＴＲのトランジスタサイズを、従来の半分に設計できる。この結果、半導体メモリＭＥＭのチップサイズを削減できる。
ここで、トランジスタサイズは、例えば、トランジスタのゲート幅である。一般に、データ出力回路ＯＵＴＴＲのトランジスタのサイズは、論理回路を構成するトランジスタのサイズに比べて大幅に大きい。このため、チップサイズの削減効果は大きい。また、データ信号ＤＱのビット幅が相対的に小さい３２ビットメモリにおいて、使用されないデータ出力回路ＯＵＴＴＲは存在しない。このため、半導体メモリＭＥＭのチップ上に形成されたデータ入出力バッファ２６を効率的に使用できる。
メモリコア２８は、複数のメモリセルアレイＡＲＹと、各メモリセルアレイＡＲＹに対応するワードデコーダＷＤＥＣと、メモリセルアレイＡＲＹの間に配置されたセンスアンプ領域ＳＡＡと、コラムデコーダＣＤＥＣ、リードアンプＲＡ、ライトアンプＷＡおよびバススイッチ回路ＢＳＷを有している。各メモリセルアレイＡＲＹは、互いに同じ構成のアレイＡＲＥおよびアレイＡＲＯを有している。
特に限定されないが、アレイＡＲＥは、コラムアドレス信号ＣＡＤの最下位ビットＣＡＤａが論理０（偶数）のときに選択される。アレイＡＲＯは、コラムアドレス信号ＣＡＤの最下位ビットＣＡＤａが論理１（奇数）のときに選択される。センスアンプ領域ＳＡＡ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡは、アレイＡＲＥ、ＡＲＯに対応してそれぞれ形成されている。
各メモリセルアレイＡＲＹは、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬに接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧ＶＰＲと同じである。なお、ビット線ＢＬは、単一の信号線でもよく、相補の信号線でもよい。
センスアンプ領域ＳＡＡは、各メモリセルアレイＡＲＹに対応するプリチャージ回路および接続スイッチと、隣接する一対のメモリセルアレイＡＲＹに共有されるセンスアンプおよびコラムスイッチとを有している。プリチャージ回路は、プリチャージ制御信号に同期して、ビット線対ＢＬをプリチャージ電圧線に接続する。接続スイッチは、一対のメモリセルアレイＡＲＹのビット線ＢＬのいずれかをセンスアンプおよびコラムスイッチに選択的に接続するために設けられる。各センスアンプは、センスアンプ制御信号に同期して増幅動作を開始する。
各コラムスイッチは、コラム選択信号に応じてオンし、ビット線ＢＬを上位のデータ線（例えば、グローバルビット線）に接続する。上位のデータ線は、リードアンプＲＡおよびライトアンプＷＡに接続されている。例えば、５１２個のコラムスイッチ（６４ＤＱ×８ビット）が、共通のコラム選択信号を受けてオンする。換言すれば、１本のコラム選択信号線は、データパッドＤＱ毎に８つのコラムスイッチに共通に接続されている。８つのコラムスイッチＣＳＷのうち４つはアレイＡＲＥに接続され、残りの４つはアレイＡＲＯに接続されている。
例えば、読み出し動作では、アレイＡＲＥからの２５６ビットのデータ（データパッドＤＱ毎に４ビット）と、アレイＡＲＯからの２５６ビットのデータ（データパッドＤＱ毎に４ビット）とがリードアンプＲＡに転送される。書き込み動作では、ライトアンプＷＡからアレイＡＲＥに２５６ビットのデータ（データパッドＤＱ毎に４ビット）が転送され、ライトアンプＷＡからパッドＤＱに２５６ビットのデータ（データパッドＤＱ毎に４ビット）が転送される。センスアンプ領域ＳＡＡの動作（タイミング）は、一般的なＤＲＡＭと同じため、詳細な説明は省略する。
ワードデコーダＷＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレス信号ＲＡＤをデコードする。コラムデコーダＣＤＥＣは、データパッドＤＱのビット数（＝６４）の整数倍のビット線ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードし、所定数のコラムスイッチをオンするためのコラム選択信号を出力する。例えば、”整数倍”は、バースト長ＢＬの最大値に等しい”８”である。”所定数”は、バースト長ＢＬの最大値にデータパッドＤＱの数（＝６４）を乗じた”５１２”である。
リードアンプＲＡは、読み出し動作時に、コラムスイッチを介して出力される読み出しデータ信号を増幅し、バススイッチ回路ＢＳＷに出力する。リードアンプＲＡは、コラムアドレス信号ＣＡＤのうち最下位ビットＣＡＤａを除く下位のビット（１ビット、２ビット、３ビットのいずれか）の値に応じて、読み出しデータの出力順を決める。下位のビット数は、バースト長ＢＬに応じて設定される。ライトアンプＷＡは、書き込み動作時に、バススイッチ回路ＢＳＷを介して供給される書き込みデータ信号を増幅し、ビット線ＢＬに出力する。ライトアンプＷＡは、コラムアドレス信号ＣＡＤのうち最下位ビットＣＡＤａを除く下位のビット（１ビット、２ビット、３ビットのいずれか）の値に応じて、書き込みデータの入力順を決める。
ビット幅切替信号Ｘ３２Ｚが高レベルに設定されているとき、バススイッチ回路ＢＳＷは、コラムアドレス信号ＣＡＤａがアレイＡＲＥを示すときに、アレイＡＲＥに対応するリードアンプＲＡおよびライトアンプＷＡを接続配線ＣＷＥＥ、ＣＷＥＯを介してデータバスＢＵＳＥおよびデータバスＢＵＳＯの両方に接続する。バススイッチ回路ＢＳＷは、コラムアドレス信号ＣＡＤａがアレイＡＲＯを示すときに、アレイＡＲＯに対応するリードアンプＲＡおよびライトアンプＷＡを接続配線ＣＷＯＥ、ＣＷＯＯを介してデータバスＢＵＳＥおよびデータバスＢＵＳＯの両方に接続する。バススイッチ回路ＢＳＷの具体的な例は、図９および図１０に示す。
なお、この実施形態を擬似ＳＲＡＭに適用するとき、例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥである。このとき、コマンドデコーダ１２は、読み出しコマンドＲＤ、書き込みコマンドＷＲまたはモードレジスタ設定コマンドＭＲＳのみをデコードする。コア制御回路１４は、リフレッシュ動作を周期的に実行するために、内部リフレッシュコマンド（内部リフレッシュ要求信号）を周期的に生成するリフレッシュ要求生成回路、および外部アクセスコマンド（読み出しコマンド信号ＲＤＺまたは書き込みコマンド信号ＷＲＺ）と内部リフレッシュコマンドとが競合したときに、アクセス動作とリフレッシュ動作の優先順を決めるアービタを有している。
図２は、図１に示した半導体メモリＭＥＭの別の例を示している。この例では、接続配線ＣＷ１が接地線ＶＳＳに接続され、ビット幅切替信号Ｘ３２Ｚは低レベルに設定される。これにより、半導体メモリＭＥＭのデータ信号のバス幅は６４ビットに設定される（６４ビットメモリ）。データパッドＤＱ０−３１とデータパッドＤＱ３２−６３に、互いに異なるデータ信号が供給されるため、図１に示した接続配線ＣＷ２は形成されない。その他の構成は、図１と同じである。
ビット幅切替信号Ｘ３２Ｚが低レベルのとき、バススイッチ回路ＢＳＷは、コラムアドレス信号ＣＡＤａの値に拘わりなく、アレイＡＲＥに対応するリードアンプＲＡおよびライトアンプＷＡを接続配線ＣＷＥＥを介してデータバスＢＵＳＥに接続する。同様に、バススイッチ回路ＢＳＷは、コラムアドレス信号ＣＡＤａに拘わりなく、アレイＡＲＯに対応するリードアンプＲＡおよびライトアンプＷＡを接続配線ＣＷＯＯを介してデータバスＢＵＳＯに接続する。
図３は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。半導体メモリＭＥＭは、３２ビットのデータ端子ＤＱ０−３１を有する。図３のシステムＳＹＳ（ユーザシステム）は、ビデオレコーダやパーソナルコンピュータ等のコンピュータ装置の少なくとも一部を示している。なお、図３のシステムＳＹＳは、例えば、携帯電話や携帯ゲーム等の携帯機器の少なくとも一部でもよい。
システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態でもよい。パッケージされたＣＰＵがプリント基板上に搭載されるとき、メモリコントローラＭＣＮＴと複数の半導体メモリＭＥＭは、メモリモジュールとして形成されてもよい。
例えば、ＳｉＰは、図１に示した複数の半導体メモリＭＥＭ、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、およびシステム全体を制御するＣＰＵ（メインコントローラ）を有している。半導体メモリＭＥＭは、チップセレクト信号／ＣＳ（図１）により識別される。ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。ＣＰＵおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。メモリコントローラＭＣＮＴおよび半導体メモリＭＥＭは、メモリバスＭＢＵＳにより互いに接続されている。システムバスＳＢＵＳには、他の周辺回路チップが接続されてもよい。
ＣＰＵは、半導体メモリＭＥＭをアクセスするために、読み出しパケット（読み出しアクセス要求）および書き込みパケット（書き込みアクセス要求）をメモリコントローラＭＣＮＴに出力する。メモリコントローラＭＣＮＴは、ＣＰＵからの指示に基づいて、半導体メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、半導体メモリＭＥＭから読み出しデータ信号ＤＱを受ける。なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、コマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵから半導体メモリＭＥＭに直接出力してもよい。
メモリバスＭＢＵＳは、共通のアドレス信号線ＡＤおよび共通のデータ信号線ＤＱを有している。メモリバスＭＢＵＳ上のコマンド信号線ＣＭＤは、チップセレクト信号／ＣＳのみ半導体メモリＭＥＭ毎に配線され、他のコマンド信号線ＣＭＤは、半導体メモリＭＥＭに共通に配線される。共通のメモリバスＭＢＵＳに複数の半導体メモリＭＥＭが接続されるとき、データ信号線ＤＱの負荷は大きくなる。このため、データ入出力回路２４、２６のデータ出力回路は、相対的に大きな駆動能力を持つ必要がある。図１では、データ信号線ＤＱの各ビットを、複数のデータ出力回路ＯＵＴＴＲ（図７）で駆動することで、駆動能力を相対的に大きくできる。
この例では、大きい駆動能力が必要なときに、ナロウビットモードＮＢＭでは本来使用されないデータパッドＤＱ３２−６３に対応するデータ出力回路ＯＵＴＴＲが利用される。したがって、データ入出力回路２４、２６の各データ出力回路ＯＵＴＴＲの駆動能力を、従来の半分にできる。この結果、半導体メモリＭＥＭのチップサイズを大幅に削減できる。
図４は、図２に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。半導体メモリＭＥＭは、６４ビットのデータ端子ＤＱ０−６３を有する。図４のシステムＳＹＳ（ユーザシステム）は、例えば、携帯電話や携帯ゲーム等の携帯機器の少なくとも一部を示している。なお、図４のシステムＳＹＳは、ビデオレコーダやパーソナルコンピュータ等のコンピュータ装置の少なくとも一部でもよい。
システムＳＹＳは、システムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、マルチチップパッケージＭＣＰ、システムインパッケージＳｉＰ、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態でもよい。
例えば、ＳｏＣは、図２に示した半導体メモリＭＥＭ、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（メインコントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｏＣは、外部バスＳＣＮＴを介して上位のシステムに接続される。システムバスＳＢＵＳには、他の周辺回路チップが接続されてもよい。
ＣＰＵは、半導体メモリＭＥＭをアクセスするために、読み出しパケット（読み出しアクセス要求）および書き込みパケット（書き込みアクセス要求）をメモリコントローラＭＣＮＴに出力する。メモリコントローラＭＣＮＴの動作は、１つの半導体メモリＭＥＭのみをアクセスすることを除き、図３のメモリコントローラＭＣＮＴと同じである。ＣＰＵは、フラッシュメモリＦＬＡＳＨをアクセスするために、読み出しパケット（読み出しアクセス要求）、書き込みパケット（書き込みアクセス要求）および消去パケット（消去要求）をメモリコントローラＦＣＮＴに出力する。メモリコントローラＦＣＮＴは、ＣＰＵからの指示に応じて、コマンド信号ＣＭＤおよび書き込みデータ信号ＤＴをフラッシュメモリＦＬＡＳＨに出力し、読み出しデータ信号ＤＴおよびビジー信号ＢＳＹをフラッシュメモリＦＬＡＳＨから受ける。アドレス信号は、データ線ＤＴを介してフラッシュメモリＦＬＡＳＨに伝達される。なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、コマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵから半導体メモリＭＥＭに直接出力してもよい。また、システムＳＹＳは、ＣＰＵと半導体メモリＭＥＭのみを有していてもよい。
単一の半導体メモリＭＥＭがメモリコントローラＭＣＮＴに接続され、またはＣＰＵに直接接続されるとき、データ信号線ＤＱの負荷は相対的に小さくなる。このため、データ入出力回路２４、２６のデータ出力回路は、相対的に小さい駆動能力を持てばよい。図２では、データ信号線ＤＱの各ビットを、１つのデータ出力回路ＯＵＴＴＲで駆動することで、データ出力回路ＯＵＴＴＲの駆動能力を図１に比べて小さくできる。このように、この実施形態では、データ端子ＤＱのビット数に拘わりなく、全てのデータ出力回路ＯＵＴＴＲを無駄なく使用でき、半導体メモリＭＥＭのチップサイズを最小限にできる。なお、後述する実施形態においても、半導体メモリＭＥＭは、図３または図４と同様のシステムＳＹＳに搭載される。
図５は、図３および図４に示した半導体メモリＭＥＭのデータパッドＤＱの接続例を示している。図５では、データパッドＤＱ０、ＤＱ３２の接続例を示している。他のデータパッドＤＱも、図５と同様に接続される。
例えば、半導体メモリＭＥＭのデータパッドＤＱは、ボンディングワイヤＢＷにより外部の端子ＴＭ等に接続される（図５（ａ）、（ｂ））。端子ＴＭは、ＳｉＰの基板に形成される。なお、半導体メモリＭＥＭは単一のパッケージに搭載されていてもよい。半導体メモリＭＥＭが単一のパッケージに搭載されるとき、ボンディングワイヤＢＷは、リードフレームのリードに接続される。システムＳＹＳがＭＣＰの形態を有するとき、データパッドＤＱは、外部のパッドに接続される。半導体メモリＭＥＭがナロウビットモードＮＢＭで使用されるとき、ボンディングワイヤＢＷは、接続配線ＣＷ２により接続される一対のデータパッドＤＱの一方に接続される（図５（ａ））。半導体メモリＭＥＭがワイドビットモードＷＢＭで使用されるとき、ボンディングワイヤＢＷは、データパッドＤＱのそれぞれに接続される（図５（ｂ））。
あるいは、半導体メモリＭＥＭのデータパッドＤＱは、バンプＢＭＰにより基板ＢＲＤ上または別の半導体チップＣＨＩＰ上の端子ＴＭに接続される（図５（ｃ）、（ｄ））。半導体メモリＭＥＭがナロウビットモードＮＢＭで使用されるとき、バンプＢＭＰは、接続配線ＣＷ２により接続される一対のデータパッドＤＱの一方に接続される（図５（ｃ））。半導体メモリＭＥＭがワイドビットモードＷＢＭで使用されるとき、バンプＢＭＰは、データパッドＤＱのそれぞれに接続される（図５（ｄ））。
図６は、図１に示したデータ入出力バッファ２４、２６の例を示している。図６は、データパッドＤＱ０、ＤＱ３２に対応する回路を示している。他のデータパッドＤＱに対応するデータ入出力バッファ２４、２６も、接続されるデータバスＢＵＳＥ、ＢＵＳＯのビット番号が異なることを除き、図６と同じである。
データ入出力バッファ２４は、出力バッファＯＵＴＢＵＦ、データ出力回路ＯＵＴＴＲおよび入力バッファＩＮＢＵＦを有している。出力バッファＯＵＴＢＵＦは、出力制御信号ＤＯＵＴＺが高レベルの期間に有効になるＮＡＮＤゲートおよびＮＯＲゲート（負論理のＡＮＤゲート）を有している。出力制御信号ＤＯＵＴＺは、読み出しコマンドＲＤに応答してコア制御回路１４から出力される。ＮＡＮＤゲートは、データバスＢＵＳＥ０に伝達される読み出しデータが高レベルのときに低レベルを出力する。ＮＯＲゲートは、データバスＢＵＳＥ０に伝達される読み出しデータが低レベルのときに高レベルを出力する。
データ出力回路ＯＵＴＴＲは、電源線と接地線の間に直列に配置されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。ｐＭＯＳトランジスタは、ＮＡＮＤゲートから低レベルを受けたときにオンし、データ線ＤＱＷＥ０に高レベルを出力する。ｎＭＯＳトランジスタは、ＮＯＲゲートから高レベルを受けたときにオンし、データ線ＤＱＷＥ０に低レベルを出力する。入力バッファＩＮＢＵＦは、データ入力制御信号ＤＩＮＺが高レベルの期間に、データ線ＤＱＷＥ０に伝達される書き込みデータのレベルをデータバスＢＵＳＥに出力する。データ入力制御信号ＤＩＮＺは、書き込みコマンドＷＲに応答してコア制御回路１４から出力される。
データ入出力バッファ２６は、データ入出力バッファ２４と同じ回路である。図１に示した半導体メモリＭＥＭでは、データパッドＤＱ０、ＤＱ３２が互いに接続されている。このため、読み出し動作時に、データ入出力バッファ２４、２６は、データバスＢＵＳＥ０、ＢＵＳＯ０から同じ論理の読み出しデータを受け、データ線ＤＱＷＥ０、ＤＱＷＯ０に同時に出力する。書き込み動作時に、データ入出力バッファ２４、２６は、データ線ＤＱＷＥ０、ＤＱＷＯ０に伝達される同じ論理の書き込みデータを受け、データバスＢＵＳＥ、ＢＵＳＯに同時に出力する。なお、データ入出力バッファ２４、２６に供給される出力制御信号ＤＯＵＴＺのタイミングを僅かにずらしてもよい。このとき、データ入出力バッファ２４、２６のデータ出力回路ＯＵＴＴＲは、僅かにずれたタイミングで読み出しデータをデータ線ＤＱＷＥ０、ＤＱＷＯ０に出力する。駆動能力が大きい２つのデータ出力回路ＯＵＴＴＲを順次に動作することで、電源ノイズを削減できる。
図７は、図２に示したデータ入出力バッファ２４、２６の例を示している。データ入出力バッファ２４、２６は、図６と同じ回路である。図７では、データパッドＤＱ０、ＤＱ３２は、互いに接続されておらず、互いに異なるデータが伝達される。このため、データ入出力バッファ２４、２６は、互いに異なるデータを出力または入力する。データ入出力バッファ２４、２６の動作は、図６と同じである。
図８は、図１および図２に示したデータ入出力バッファ２４、２６のレイアウトの例を示している。図８（ａ）、（ｂ）は、データパッドＤＱが半導体メモリＭＥＭのチップの外周部ＯＬに形成されるときの例を示している。図８（ｃ）、（ｄ）、（ｅ）は、データパッドＤＱが半導体メモリＭＥＭのチップの内部に形成されるときの例を示している。
図９は、図１および図２に示したバススイッチ回路ＢＳＷの例を示している。図９では、データ端子ＤＱ０、ＤＱ３２に対応する回路を示している。他のデータパッドＤＱに対応するバススイッチ回路ＢＳＷも、接続される接続配線ＣＷＯＯ、ＣＷＯＥ、ＣＷＥＥ、ＣＷＥＯのビット番号（１−３１のいずれか）およびデータバスＢＵＳＥ、ＢＵＳＯのビット番号（１−３１のいずれか）が異なることを除き、図９と同じである。なお、バススイッチ回路ＢＳＷは、リードアンプＲＡおよびライトアンプＷＡの少なくともいずれかの内部に形成してもよい。
バススイッチ回路ＢＳＷは、出力が接続配線ＣＷＯＯ０、ＣＷＯＥ０、ＣＷＥＥ０、ＣＷＥＯ０にそれぞれ接続された読み出しバッファ回路ＢＵＦ１−４と、読み出しバッファ回路ＢＵＦ１−４の動作を制御する論理回路ＬＯＧとを有している。各読み出しバッファ回路ＢＵＦ１−４は、図６に示した出力バッファＯＵＴＢＵＦおよびデータ出力回路ＯＵＴＴＲを組み合わせた回路を有している。読み出しバッファ回路ＢＵＦ１−４は、読み出しコマンドＲＤが供給されたときに有効になり、ビット幅切替信号Ｘ３２Ｚおよびコラムアドレス信号ＣＡＤａのレベルに応じて動作する。
読み出しバッファ回路ＢＵＦ１は、ナロウビットモードＮＢＭ（Ｘ３２Ｚが高レベル）でコラムアドレス信号ＣＡＤａが高レベルのとき、またはワイドビットモードＷＢＭ（Ｘ３２Ｚが低レベル）のときに動作する。このとき、読み出しバッファ回路ＢＵＦ１は、アレイＡＲＯから内部データ線ＤＴＯ０に読み出されるデータ信号を、接続配線ＣＷＯＯ０を介してデータバスＢＵＳＯ０に出力する。読み出しバッファ回路ＢＵＦ２は、ナロウビットモードＮＢＭでコラムアドレス信号ＣＡＤａが高レベルのときに動作する。このとき、読み出しバッファ回路ＢＵＦ２は、アレイＡＲＯから内部データ線ＤＴＯ０に読み出されるデータ信号を、接続配線ＣＷＯＥ０を介してデータバスＢＵＳＥ０に出力する。
読み出しバッファ回路ＢＵＦ３は、ナロウビットモードＮＢＭでコラムアドレス信号ＣＡＤａが低レベルのとき、またはワイドビットモードＷＢＭのときに動作する。このとき、読み出しバッファ回路ＢＵＦ３は、アレイＡＲＥから内部データ線ＤＴＥ０に読み出されるデータ信号を、接続配線ＣＷＥＥ０を介してデータバスＢＵＳＥ０に出力する。読み出しバッファ回路ＢＵＦ４は、ナロウビットモードＮＢＭでコラムアドレス信号ＣＡＤａが低レベルのときに動作する。このとき、読み出しバッファ回路ＢＵＦ４は、アレイＡＲＥから内部データ線ＤＴＥ０に読み出されるデータ信号を、接続配線ＣＷＥＯ０を介してデータバスＢＵＳＯ０に出力する。
なお、図９では、書き込みデータを、データバスＢＵＳＥ０、ＢＵＳＯ０から内部データ線ＤＴＥ０、ＤＴＯ０を介してライトアンプＷＡに伝達する書き込みバッファ回路を省略している。例えば、書き込みバッファ回路は、読み出しバッファ回路ＢＵＦ１−４と同じ回路である。４つの書き込みバッファ回路は、入力を接続配線ＣＷＯＯ０、ＣＷＯＥ０、ＣＷＥＥ０、ＣＷＥＯ０にそれぞれ接続し、出力を内部データ線ＤＴＯ０、ＤＴＯ０、ＤＴＥ０、ＤＴＥ０にそれぞれ接続している。書き込みバッファ回路は、書き込みコマンドＷＲが供給されたときに有効になり、ビット幅切替信号Ｘ３２Ｚおよびコラムアドレス信号ＣＡＤａのレベルに応じて、読み出しバッファ回路ＢＵＦ１−４と同じ動作をする。
図１０は、図９に示したバススイッチ回路ＢＳＷの動作の例を示している。図中の丸印は、データを出力する読み出しバッファ回路ＢＵＦ（ＢＵＦ１−４）を示す。図中のＸ印は、データの出力が禁止される読み出しバッファ回路ＢＵＦを示す。
データ信号ＤＱのビット幅が３２ビット（ＤＱ０−３１）に設定されるナロウビットモードＮＢＭでは、コラムアドレス信号ＣＡＤａに応じて、読み出しバッファ回路ＢＵＦ１−２または読み出しバッファ回路ＢＵＦ３−４が有効になる。読み出し動作では、コラムアドレス信号ＣＡＤａに応じて、アレイＡＲＥまたはアレイＡＲＯからの読み出しデータ（ＤＴＥまたはＤＴＯ）が、両方のデータバスＢＵＳＥ、ＢＵＳＯに出力される。共通の読み出しデータをデータバスＢＵＳＥ、ＢＵＳＯに出力することで、図７に示した２つのデータ出力回路ＯＵＴＴＲを用いて読み出しデータをデータ端子ＤＱに出力できる。これにより、各データ出力回路ＯＵＴＴＲのトランジスタサイズを従来の半分にできる。
書き込み動作では、両方のデータバスＢＵＳＥ、ＢＵＳＯに伝達される同一の書き込みデータが、コラムアドレス信号ＣＡＤａに応じて、アレイＡＲＥ（ＤＴＥ）またはアレイＡＲＯ（ＤＴＯ）に供給される。これにより、２つのデータ端子ＤＱで受けた共通の書き込みデータを、所定のアレイＡＲＥまたはＡＲＯに確実に書き込むことができる。
一方、データ信号ＤＱのビット幅が６４ビット（ＤＱ０−６３）に設定されるワイドビットモードＷＢＭでは、読み出しバッファ回路ＢＵＦ１、ＢＵＦ３が常に有効になり、読み出しバッファ回路ＢＵＦ２、ＢＵＦ４が常に無効になる。読み出し動作では、アレイＡＲＥおよびアレイＡＲＯから出力される互いに独立した読み出しデータ（ＤＴＥおよびＤＴＯ）が、データバスＢＵＳＥ、ＢＵＳＯにそれぞれ出力される。書き込み動作では、読み出しバッファ回路ＢＵＦ１、ＢＵＦ３に対応する書き込みバッファ回路が常に有効になる。読み出しバッファ回路ＢＵＦ２、ＢＵＦ４に対応する書き込みバッファ回路が常に無効になる。そして、データバスＢＵＳＥ、ＢＵＳＯにそれぞれ伝達される互いに独立した書き込みデータが、アレイＡＲＥ（ＤＴＥ）およびアレイＡＲＯ（ＤＴＯ）に供給される。
以上、この実施形態では、ナロウビットモードＮＢＭにおいて、読み出しデータを２つのデータ出力回路ＯＵＴＴＲを用いて１つのデータパッドＤＱに出力できる。これにより、各データ出力回路ＯＵＴＴＲの駆動能力を相対的に小さくできる。例えば、各データ出力回路ＯＵＴＴＲのトランジスタサイズを従来の半分にできる。この結果、半導体メモリＭＥＭのチップサイズを削減できる。
図１１は、別の実施形態の半導体メモリＭＥＭにおけるバススイッチ回路ＢＳＷの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。バススイッチ回路ＢＳＷを除く構成は、図１または図２に示した半導体メモリＭＥＭと同じである。すなわち、半導体メモリＭＥＭは、データ端子ＤＱが３２ビットまたは６４ビットのＤＲＡＭである。図１１では、データ端子ＤＱ０、ＤＱ３２に対応する回路を示している。他のデータパッドＤＱに対応するバススイッチ回路ＢＳＷも、接続される接続配線ＣＷＯＯ、ＣＷＯＥ、ＣＷＥＥ、ＣＷＥＯのビット番号（１−３１のいずれか）およびデータバスＢＵＳＥ、ＢＵＳＯのビット番号（１−３１のいずれか）が異なることを除き、図１１と同じである。
バススイッチ回路ＢＳＷは、読み出しバッファ回路ＢＵＦ１−４の動作を制御する論理回路ＬＯＧが図９と相違している。論理回路ＬＯＧは、図９から冗長する論理を省いている。読み出しバッファ回路ＢＵＦ１−４は、図９と同じである。バススイッチ回路ＢＳＷの動作は、図１０と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
図１２は、別の実施形態の半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリＭＥＭでは、メモリコア２８Ａは、バススイッチ回路ＢＳＷを持たない。バススイッチ回路ＢＳＷは、メモリコア２８Ａとデータ入出力バッファ２４、２６の間に配置されている。その他の構成は、図１と同じである。例えば、半導体メモリＭＥＭは、データ端子ＤＱが３２ビットまたは６４ビットのＤＲＡＭである。
図１と同様に、接続配線ＣＷＥＥ（ＣＷＥＥ０−３１）、ＣＷＯＥ（ＣＷＯＥ０−３１）は、データバスＢＵＳＥ（ＢＵＳＥ０−３１）に接続される。接続配線ＣＷＥＯ（ＣＷＥＯ０−３１）、ＣＷＯＯ（ＣＷＯＯ０−３１）は、データバスＢＵＳＯ（ＢＵＳＯ０−３１）に接続される。図１２の半導体メモリＭＥＭは、ビット幅切替信号Ｘ３２Ｚが高レベルに設定されているため、データ信号ＤＱのビット幅が３２ビットのメモリ（３２ビットメモリ、ナロウビットモードＮＢＭ）として動作する。
図１３は、図１２に示した半導体メモリＭＥＭの別の例を示している。この例では、図２と同様に、接続配線ＣＷ１が接地線ＶＳＳに接続され、ビット幅切替信号Ｘ３２Ｚは低レベルに設定される。半導体メモリＭＥＭは、図1に示した接続配線ＣＷ２を持たない。これにより、半導体メモリＭＥＭのデータ信号のバス幅は６４ビットに設定される（６４ビットメモリ、ワイドビットモードＷＢＭ）。なお、バススイッチ回路ＢＳＷは、ライトアンプＷＡまたはリードアンプＲＡの近傍に配置してもよく、データ入出力バッファ２４、２６の近傍に配置してもよい。バススイッチ回路ＢＳＷをデータ入出力バッファ２４、２６の近傍に配置することで、内部データ線ＤＴＥ０−３１、ＤＴＯ０−３１の充放電電流を抑えることができる。これは、ナロウビットモードＮＢＭにおいて、データが内部データ線ＤＴＥ０−３１、ＤＴＯ０−３１の一方のみに伝達されるためである。このため、内部データ線ＤＴＥ０−３１、ＤＴＯ０−３１の長さが、データバスＢＵＳＥ０−３１、ＢＵＳＯ０−３１に比べて相対的に長いほど、消費電流を抑えることができる。
図１４は、図１２および図１３に示したバススイッチ回路ＢＳＷの例を示している。図１４では、図９と同様に、データ端子ＤＱ０、ＤＱ３２に対応する回路を示している。他のデータパッドＤＱに対応するバススイッチ回路ＢＳＷも、接続される接続配線ＣＷＯＯ、ＣＷＯＥ、ＣＷＥＥ、ＣＷＥＯのビット番号（１−３１のいずれか）およびデータバスＢＵＳＥ、ＢＵＳＯのビット番号（１−３１のいずれか）が異なることを除き、図１４と同じである。なお、図１２および図１３のバススイッチ回路ＢＳＷは、図９または図１１に示した回路を用いてもよい。
バススイッチ回路ＢＳＷは、４つの双方向スイッチＳＷ１−４と、双方向スイッチＳＷ１−４の動作を制御する論理回路ＬＯＧとを有している。双方向スイッチＳＷ１−４は、ＣＭＯＳトランスミッションゲートを有する。双方向スイッチＳＷ１−４を用いてバススイッチ回路ＢＳＷを形成することで、読み出しデータおよび書き込みデータの両方をスイッチＳＷ１−４を用いて転送できる。これにより、バススイッチ回路ＢＳＷの回路規模を小さくできる。
スイッチＳＷ１は、内部データ線ＤＴＯ０を接続配線ＣＷＯＯ０に接続する。スイッチＳＷ２は、内部データ線ＤＴＥ０を接続配線ＣＷＥＯ０に接続する。スイッチＳＷ３は、内部データ線ＤＴＥ０を接続配線ＣＷＥＥ０に接続する。スイッチＳＷ４は、内部データ線ＤＴＯ０を接続配線ＣＷＯＥ０に接続する。
スイッチＳＷ１は、ナロウビットモードＮＢＭでコラムアドレス信号ＣＡＤａが高レベルのときにオンする。このとき、アレイＡＲＯから内部データ線ＤＴＯ０に読み出されるデータ信号は、接続配線ＣＷＯＯ０を介してデータバスＢＵＳＯ０に出力される。スイッチＳＷ２は、ナロウビットモードＮＢＭでコラムアドレス信号ＣＡＤａが低レベルのとき、またはワイドビットモードＷＢＭのときにオンする。このとき、アレイＡＲＥから内部データ線ＤＴＥ０に読み出されるデータ信号は、接続配線ＣＷＥＯ０を介してデータバスＢＵＳＯ０に出力される。
スイッチＳＷ３は、ナロウビットモードＮＢＭでコラムアドレス信号ＣＡＤａが低レベルのときにオンする。このとき、アレイＡＲＥから内部データ線ＤＴＥ０に読み出されるデータ信号は、接続配線ＣＷＥＥ０を介してデータバスＢＵＳＥ０に出力される。スイッチＳＷ４は、ナロウビットモードＮＢＭでコラムアドレス信号ＣＡＤａが高レベルのとき、またはワイドビットモードＷＢＭのときにオンする。このとき、アレイＡＲＯから内部データ線ＤＴＯ０に読み出されるデータ信号は、接続配線ＣＷＯＥ０を介してデータバスＢＵＳＥ０に出力される。
図１５は、図１４に示したバススイッチ回路ＢＳＷの動作の例を示している。図中の丸印は、オンするスイッチＳＷ１−４を示す。図中のＸ印は、オフするスイッチＳＷ１−４を示す。
データ信号ＤＱのビット幅が３２ビット（ＤＱ０−３１）に設定されているとき（ナロウビットモードＮＢＭ）、コラムアドレス信号ＣＡＤａに応じて、スイッチ対ＳＷ２、ＳＷ３またはスイッチ対ＳＷ１、ＳＷ４がオンする。データ信号ＤＱのビット幅が６４ビット（ＤＱ０−６３）に設定されているとき（ワイドビットモードＷＢＭ）、スイッチ対ＳＷ２、ＳＷ４が常にオンし、スイッチ対ＳＷ１、ＳＷ３は常にオフする。接続される内部データ線ＤＴＥ、ＤＴＯとデータバスＢＵＳＥ、ＢＵＳＯとの関係は、図１０と同じである。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、双方向スイッチＳＷ１−４を用いてバススイッチ回路ＢＳＷを形成することで、バススイッチ回路ＢＳＷを読み出しデータと書き込みデータとで共通にできる。この結果、バススイッチ回路ＢＳＷの回路面積を小さくでき、半導体メモリＭＥＭのチップサイズをさらに削減できる。
図１６は、別の実施形態の半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図１に示した接続配線ＣＷ２の代わりに、一対のデータパッドＤＱ（例えば、ＤＱ０とＤＱ３２）を互いに接続するショート回路ＳＨＲＴを有している。その他の構成は、図１と同じである。図１６は、ビット幅切替回路２２の接続配線ＣＷ１が電源線ＶＤＤに接続されているため、３２ビットのデータ端子ＤＱを有する半導体メモリＭＥＭを示している。６４ビットのデータ端子ＤＱを有する半導体メモリＭＥＭでは、接続配線ＣＷ１は、接地線ＶＳＳに接続される。例えば、半導体メモリＭＥＭはＤＲＡＭである。なお、図１６のバススイッチ回路ＢＳＷは、図１１または図１４に示した回路を用いてもよい。
図１７は、図１６に示したショート回路ＳＨＲＴの例を示している。図１７は、データパッドＤＱ０、ＤＱ３２に対応する回路を示している。他のデータパッドＤＱに対応するショート回路ＳＨＲＴも、接続されるデータパッドＤＱのビット番号が異なることを除き、図１７と同じである。すなわち、別のショート回路ＳＨＲＴにより、データパッドＤＱ１、ＤＱ３３は互いに接続され、データパッドＤＱ２、ＤＱ３４は互いに接続され、...、データパッドＤＱ３１、ＤＱ６３は互いに接続される。なお、データパッドＤＱ０、ＤＱ３２とショート回路ＳＨＲＴとの間に、静電破壊を防止するための素子を挿入してもよい。
例えば、ショート回路ＳＨＲＴは、データパッドＤＱ０（データ配線ＤＱＷＥ）およびデータパッドＤＱ３２（データ配線ＤＱＷＯ）を互いに接続するＣＭＯＳトランスミッションゲートを有している。ショート回路ＳＨＲＴは、ビット幅切替信号Ｘ３２Ｚが高レベルのときにオンし、ビット幅切替信号Ｘ３２Ｚが低レベルのときにオフする。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、一対のデータパッドＤＱをショート回路ＳＨＲＴにより互いに接続することで、半導体メモリＭＥＭが製造された後に、半導体メモリＭＥＭを３２ビットメモリあるいは６４ビットメモリに切り替えられる。例えば、ビット幅切替回路２２をヒューズ回路を用いて形成することで、データのビット幅は、半導体メモリＭＥＭのテスト工程で切り替えられる。あるいは、ビット幅切替回路２２は、モードレジスタ１６の設定値によりオン／オフされるトランジスタを用いて形成される。このとき、データのビット幅は、半導体メモリＭＥＭをシステムＳＹＳに搭載後に切り替えられる。このとき、ビット幅は、システムＳＹＳのパワーオンシーケンス中にモードレジスタ１６を設定することで切り替えられる。
図１８は、別の実施形態の半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭはデータパッドＤＱ毎に複数のデータ入出力バッファ２４Ａ、２４Ｂ（または２６Ａ、２６Ｂ）を有している。また、モードレジスタ１６Ａは、データ入出力バッファ２４Ａ、２４Ｂ、２６Ａ、２６Ｂを有効または無効にする選択信号ＤＳ１−４を出力するための複数の選択レジスタを有している。その他の構成は、図１と同じである。例えば、図１８は、ビット幅切替回路２２の接続配線ＣＷ１が電源線ＶＤＤに接続されているため、３２ビットのデータ端子ＤＱを有する半導体メモリＭＥＭである。６４ビットのデータ端子ＤＱを有する半導体メモリＭＥＭでは、接続配線ＣＷ１は、接地線ＶＳＳに接続される。例えば、半導体メモリＭＥＭはＤＲＡＭである。なお、図１８のバススイッチ回路ＢＳＷは、図１１または図１４に示した回路を用いてもよい。
モードレジスタ１６Ａの選択レジスタは、モードレジスタ設定コマンド信号ＭＲＳとともに受けるアドレス信号ＩＡＤ（ＡＤ）の値に応じて設定される。選択レジスタは、設定された値に対応する論理レベルを有する選択信号ＤＳ１−４をそれぞれ出力する。選択信号ＤＳ１−４のレベルについては、図２０で説明する。
図１９は、図１８に示したデータ入出力バッファ２４Ａ、２４Ｂ、２６Ａ、２６Ｂの例を示している。図１９では、図６と同様に、データ端子ＤＱ０、ＤＱ３２に対応する回路を示している。他のデータパッドＤＱに対応するデータ入出力バッファ２４Ａ、２４Ｂ、２６Ａ、２６Ｂも、接続されるデータバスＢＵＳＥ、ＢＵＳＯのビット番号（１−３１のいずれか）が異なることを除き、図１９と同じである。
各データ入出力バッファ２４Ａ、２４Ｂ、２６Ａ、２６Ｂは、データ出力回路ＯＵＴＴＲの駆動能力が図６に示したデータ入出力バッファ２４、２６と異なっている。また、各データ入出力バッファ２４Ａ、２４Ｂ、２６Ａ、２６Ｂの出力バッファＯＵＴＢＵＦの入力は、ＡＮＤ回路が接続されている。その他の構成は、図６に示したデータ入出力バッファ２４、２６と同じである。図１９では、入力バッファＩＮＢＵＦの記載を省略している。
例えば、各データ入出力バッファ２４Ａ、２４Ｂ、２６Ａ、２６Ｂのデータ出力回路ＯＵＴＴＲの駆動能力は、図６に示したデータ入出力バッファ２４、２６のデータ出力回路ＯＵＴＴＲの駆動能力の半分である。データ入出力バッファ２４Ａは、選択信号ＤＳ１が高レベルのときに有効になり、動作する。同様に、データ入出力バッファ２４Ｂ、２６Ａ、２６Ｂは、選択信号ＤＳ２−４がそれぞれ高レベルのときに有効になり、動作する。
図２０は、図１９に示したデータ入出力バッファ２４Ａ、２４Ｂ、２６Ａ、２６Ｂの動作の例を示している。ナロウビットモードＮＢＭでは、高レベルＨの選択信号ＤＳ１−４の数に応じてデータ出力回路ＯＵＴＴＲの駆動能力ＤＲＶが４通りのいずれかに設定される。データパッドＤＱ当たりのデータ出力回路ＯＵＴＴＲの駆動能力ＤＲＶは、”１”、”２”、”３”、”４”のいずれかに設定できる。ここで、１つのデータ出力回路ＯＵＴＴＲの駆動能力ＤＲＶを”１”としている。
ワイドビットモードＷＢＭでは、選択信号ＤＳ１、ＤＳ３は、常に高レベルＨに設定される。選択信号ＤＳ２、ＤＳ４が高レベルＨのとき、データパッドＤＱ当たり２つのデータ出力回路ＯＵＴＴＲが動作し、駆動能力ＤＲＶは”２”に設定される。選択信号ＤＳ２、ＤＳ４が低レベルＬのとき、データ入出力バッファ２４Ａ、２６Ａが動作し、データ入出力バッファ２４Ｂ、２６Ｂの動作は禁止される。このため、データパッドＤＱ当たりのデータ出力回路ＯＵＴＴＲの駆動能力ＤＲＶは、”１”である。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、データパッドＤＱ毎に複数のデータ入出力バッファ２４Ａ、２４Ｂ（または２６Ａ、２６Ｂ）を形成することで、システムＳＹＳの仕様に応じて、データ出力回路ＯＵＴＴＲの駆動能力を最適に設定できる。例えば、ナロウビットモードＮＢＭでは、図３に示したメモリバスＭＢＵＳに接続される半導体メモリＭＥＭ（負荷）の数に合わせて、動作させるデータ出力回路ＯＵＴＴＲの数を最適に設定できる。ワイドビットモードＷＢＭにおいても、図４に示したデータバスＤＱ０−６３の負荷に合わせて、動作させるデータ出力回路ＯＵＴＴＲの数を最適に設定できる。
図２１は、別の実施形態の半導体メモリＭＥＭにおけるデータ入出力バッファ２４Ａ、２４Ｂ、２６Ａを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図１８からデータ入出力バッファ２６Ｂおよび選択信号線ＤＳ４を削除している。その他の構成は、図１８および図１９と同じである。なお、バススイッチ回路ＢＳＷは、図１１または図１４に示した回路を用いてもよい。入力バッファＩＮＢＵＦの記載は省略している。例えば、半導体メモリＭＥＭは、データ端子ＤＱが３２ビットまたは６４ビットのＤＲＡＭである。図２１では、データ端子ＤＱ０、ＤＱ３２に対応する回路を示している。他のデータパッドＤＱに対応するデータ入出力バッファ２４Ａ、２４Ｂ、２６Ａも、接続されるデータバスＢＵＳＥ、ＢＵＳＯのビット番号（１−３１のいずれか）が異なることを除き、図２１と同じである。
図２２は、図２１に示したデータ入出力バッファ２４Ａ、２４Ｂ、２６Ａの動作の例を示している。図２２においても、図２０と同様に、１つのデータ出力回路ＯＵＴＴＲの駆動能力ＤＲＶを”１”としている。
ナロウビットモードＮＢＭでは、高レベルＨの選択信号ＤＳ１−３の数に応じてデータ出力回路ＯＵＴＴＲの駆動能力ＤＲＶが３通りのいずれかに設定される。データパッドＤＱ当たりのデータ出力回路ＯＵＴＴＲの駆動能力ＤＲＶは、”１”、”２”、”３”のいずれかに設定される。ワイドビットモードＷＢＭでは、選択信号ＤＳ１、ＤＳ３は、常に高レベルＨに設定される。選択信号ＤＳ２は、常に低レベルＬに設定される。このため、データパッドＤＱ当たりのデータ出力回路ＯＵＴＴＲの駆動能力ＤＲＶは、常に”１”である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
図２３は、別の実施形態の半導体メモリＭＥＭにおけるデータ入出力バッファ２４、２６を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図２３では、データ端子ＤＱ０、ＤＱ３２に対応する回路を示している。他のデータパッドＤＱに対応するデータ入出力バッファ２４、２６も、接続されるデータバスＢＵＳＥ、ＢＵＳＯのビット番号（１−３１のいずれか）が異なることを除き、図２３と同じである。なお、バススイッチ回路ＢＳＷは、図１１または図１４に示した回路を用いてもよい。
半導体メモリＭＥＭは、図１に示した接続配線ＣＷ２の代わりに、データ配線ＤＱＷＥをデータパッドＤＱ３２に接続する接続配線ＣＷ３を有している。半導体メモリＭＥＭのその他の構成は、図１と同じである。なお、データ配線ＤＱＷＯを接続配線ＣＷ３を介してデータパッドＤＱ０に接続してもよい。あるいは、データ配線ＤＱＷＥ０、ＤＱＷＯ０を接続配線ＣＷ３を介して互いに接続してもよい。
この例の半導体メモリＭＥＭは、接続配線ＣＷ３によりデータ端子ＤＱが３２ビットに設定されている（ナロウビットモードＮＢＭ）。半導体メモリＭＥＭは、接続配線ＣＷ３を付けないことで、図２に示したように、データ端子ＤＱが６４ビットに設定される（ワイドビットモードＷＢＭ）。特に限定されないが、接続配線ＣＷ３は、接続配線ＣＷ１と同様に、半導体メモリＭＥＭの最も上に形成される金属配線層を用いて形成される。
図２４は、図２３に示したデータ入出力バッファ２４、２６のレイアウトの例を示している。例えば、接続配線ＣＷ３は、データ入出力バッファ２４をデータパッドＤＱ３２またはＤＱ３３に接続する。図に示した例は、データパッドＤＱが半導体メモリＭＥＭのチップの内部に形成されるときの例を示している。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
図２５は、別の実施形態の半導体メモリＭＥＭのデータパッドＤＱの接続例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、データ端子ＤＱが３２ビットまたは６４ビットのＤＲＡＭである。
この例では、図１に示した接続配線ＣＷ２の代わりに、接続配線ＣＷ４がボンディングワイヤＢＷまたはバンプＢＭＰとして形成されている。すなわち、ボンディングワイヤＢＷまたはバンプＢＭＰにより、データパッドＤＱ０とデータパッドＤＱ３２とが互いに接続される。接続配線ＣＷ４は、金属材料を用いて形成される。半導体メモリＭＥＭのその他の構成は、図１と同じである。
但し、ビット幅切替回路２２は、ヒューズ回路、あるいはモードレジスタ１６の設定値によりオン／オフされるトランジスタを用いて形成することが望ましい。ヒューズ回路は、半導体メモリＭＥＭのテスト工程でプログラムされる。モードレジスタ１６は、システムＳＹＳのパワーオンシーケンス中にモードレジスタ１６を設定することで切り替えられる。ナロウビットモードＮＢＭでバンプＢＭＰを用いるとき、基板ＢＲＤ上または別の半導体チップＣＨＩＰ上の端子ＴＭは、２つのバンプＢＭＰに共通に形成される。その他の構成は、図５と同じである。
なお、図１６に示したショート回路ＳＨＲＴの代わりに、あるいは図２３に示した接続配線ＣＷ３の代わりに、接続配線ＣＷ４を使用してもよい。また、半導体メモリＭＥＭは単一のパッケージに搭載されていてもよい。半導体メモリＭＥＭが単一のパッケージに搭載されるとき、ボンディングワイヤＢＷは、リードフレームのリードに接続される。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ボンディングワイヤＢＷまたはバンプＢＭＰを接続配線ＣＷ４として利用することで、データパッドＤＱ間を接続する接続配線ＣＷ２等を不要にできる。この結果、半導体メモリＭＥＭが製造された後の組立工程において、半導体メモリＭＥＭを３２ビットメモリあるいは６４ビットメモリに切り替えられる。
なお、上述した示した実施形態は、ＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態を、擬似ＳＲＡＭ、ＳＲＡＭ、強誘電体メモリまたはフラッシュメモリ等の他の半導体メモリに適用してもよい。
上述した示した実施形態は、データ信号ＤＱのバス幅を３２ビットまたは６４ビットのいずれかに設定する半導体メモリＭＥＭに適用する例について述べた。しかし、例えば、上述した実施形態を、他のビット幅に設定される半導体メモリＭＥＭに適用してもよい。
上述した実施形態に関して、さらに以下の付記を開示する。
（付記１）
第１パッドと、
前記第１パッドに隣接して配置される第２パッドと、
前記第１パッドに接続される第１出力バッファと、
前記第２パッドに接続される第２出力バッファと
を備え、
前記第１パッドと前記第２パッドとがメタルで接続されること
を特徴とする半導体メモリ。
（付記２）
前記半導体メモリは、
外部にデータを出力するｎビット幅（ｎは正の整数）のバスを備え、
第１パッドの数と第２パッドの数の合計は、２ｎ個であること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記第１パッドの数はｎ個であり、前記第２パッドの数はｎ個であること
を特徴とする付記２に記載の半導体メモリ。
（付記４）
第１コラムデコーダを含む第１回路と、
第２コラムデコーダを含む第２回路と、
前記第１出力バッファに接続される第１信号線と、
前記第２出力バッファに接続される第２信号線と、
前記第１回路と前記第１信号線とに接続される第３信号線と、
前記第１回路と前記第２信号線とに接続される第４信号線と、
前記第２回路と前記第１信号線とに接続される第５信号線と
を備えることを特徴とする付記１又は付記２に記載の半導体メモリ。
（付記５）
第１コラムデコーダを含む第１回路と、
第２コラムデコーダを含む第２回路と、
前記第１出力バッファに接続される第１信号線と、
前記第２出力バッファに接続される第２信号線と、
前記第１回路と前記第１信号線とに接続される第３信号線と、
前記第１回路と前記第２信号線とに接続される第４信号線と、
前記第２回路と前記第１信号線とに接続される第５信号線と、
前記第２回路と前記第２信号線とに接続される第６信号線と
を備えることを特徴とする付記１又は付記２に記載の半導体メモリ。
（付記６）
第１コラムデコーダを含む第１回路と、
第１コラムデコーダを含む第２回路と、
前記第１出力バッファに接続される第１信号線と、
前記第２出力バッファに接続される第２信号線と、
前記第１回路に接続される第３信号線と、
前記第２回路に接続される第４信号線と、
前記第３信号線と前記第４信号線の何れかと前記第１信号線に接続するスイッチ回路と
を備えることを特徴とする付記１又は付記２記載の半導体メモリ。
（付記７）
第１コラムデコーダを含む第１回路と、
第１コラムデコーダを含む第２回路と、
前記第１出力バッファに接続される第１信号線と、
前記第２出力バッファに接続される第２信号線と、
前記第１回路に接続される第３信号線と、
前記第２回路に接続される第４信号線と、
前記第３信号線と前記第４信号線の何れかと、前記第１信号線とを選択的に接続する第１スイッチ回路と、
前記第３信号線と前記第４信号線との何れかを、前記第２信号線とを選択的接続する第２スイッチ回路と
を備えることを特徴とする付記１又は付記２に記載の半導体メモリ。
（付記８）
第１パッドに対応して設けられた第１出力バッファと、
第２パッドに対応して設けられた第２出力バッファと
を備え、
前記第１出力バッファと前記第２出力バッファとに第１データを供給するか、前記第１出力バッファに第１データを供給するとともに前記第２出力バッファに第１データとは異なる第２データを供給するかを選択するスイッチ回路を備えること
を特徴とする半導体メモリ。
（付記９）
前記スイッチ回路には、前記メモリのバス幅を示す情報が供給されること
を特徴とする付記８に記載の半導体メモリ。
（付記１０）
前記半導体メモリは、
外部にデータを出力するｎビット幅（ｎは正の整数）のバスを備え、
第１パッドの数と第２パッドの数の合計は２ｎ個であること
を特徴とする付記８又は付記９に記載の半導体メモリ。
（付記１１）
前記第１パッドの数はｎ個であり、前記第２パッドの数はｎ個であること
を特徴とする付記９に記載の半導体メモリ。
（付記１２）
第１コラムデコーダを含む第１回路と、
第２コラムデコーダを含む第２回路と、
を備え、
前記スイッチ回路は、前記第１回路および前記第２回路に含まれること
を特徴とする付記８乃至付記１１の何れか一に記載の半導体メモリ。
（付記１３）
前記第１出力バッファに接続される第１信号線と、
前記第２出力バッファに接続される第２信号線と、
前記第１回路と前記第１信号線とに接続される第３信号線と、
前記第１回路と前記第２信号線とに接続される第４信号線と、
前記第２回路と前記第１信号線とに接続される第５信号線と、
前記第２回路と前記第２信号線とに接続される第６信号線と
を備えることを特徴とする付記１２に記載の半導体メモリ。
（付記１４）
第１コラムデコーダを含む第１回路と、
第１コラムデコーダを含む第２回路と、
前記第１出力バッファに接続される第１信号線と、
前記第２出力バッファに接続される第２信号線と、
前記第１回路に接続される第３信号線と、
前記第２回路に接続される第４信号線と、
前記スイッチ回路は、前記第３信号線と前記第４信号線の何れかと、前記第１信号線とを選択的に接続する第１スイッチ回路と、
前記第３信号線と前記第４信号線との何れかを、前記第２信号線とを選択的接続する第２スイッチ回路と
を備えることを特徴とする付記８乃至付記１１の何れか一に記載の半導体メモリ。
（付記１５）
第１パッドに対応して設けられる第１出力バッファに第１データを供給し、
第２パッドに対応して設けられる第２出力バッファに前記第１データの供給と同じタイミングで前記第１データを供給し、
前記第２出力バッファへの供給は、バス幅を示す情報に基づいて行われること
を特徴とする半導体メモリ。
（付記１６）
前記半導体メモリは、
外部にデータを出力するｎビット幅（ｎは正の整数）のバスを備え、
前記第１パッドの数はｎ個であり、前記第２パッドの数はｎ個であること
を特徴とする付記１５に記載の半導体メモリ。
（付記１７）
前記バス幅を示す情報は、３２ビット幅を示すこと
を特徴とする付記１５又は付記１６に記載の半導体メモリ。
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
一実施形態における半導体メモリを示している。 図１に示した半導体メモリの別の例を示している。 図１に示した半導体メモリが搭載されるシステムの例を示している。 図２に示した半導体メモリが搭載されるシステムの例を示している。 図３および図４に示した半導体メモリのデータパッドの接続例を示している。 図１に示したデータ入出力バッファの例を示している。 図２に示したデータ入出力バッファの例を示している。 図１および図２に示したデータ入出力バッファのレイアウトの例を示している。 図１および図２に示したバススイッチ回路の例を示している。 図９に示したバススイッチ回路の動作の例を示している。 別の実施形態の半導体メモリにおけるバススイッチ回路の例を示している。 別の実施形態の半導体メモリを示している。 図１２に示した半導体メモリの別の例を示している。 図１２および図１３に示したバススイッチ回路の例を示している。 図１４に示したバススイッチ回路の動作の例を示している。 別の実施形態の半導体メモリを示している。 図１６に示したショート回路の例を示している。 別の実施形態の半導体メモリを示している。 図１８に示したデータ入出力バッファの例を示している。 図１９に示したデータ入出力バッファの動作の例を示している。 別の実施形態の半導体メモリにおけるデータ入出力バッファを示している。 図２１に示したデータ入出力バッファの動作の例を示している。 別の実施形態の半導体メモリにおけるデータ入出力バッファを示している。 図２３に示したデータ入出力バッファのレイアウトの例を示している。 別の実施形態の半導体メモリのデータパッドの接続例を示している。
符号の説明
１０‥コマンド入力バッファ；１２‥コマンドデコーダ；１４‥コア制御回路；１６、１６Ａ‥モードレジスタ；１８‥アドレス入力バッファ；２０‥アドレスラッチ回路；２２‥ビット幅切替回路；２４、２４Ａ、２４Ｂ‥データ入出力バッファ；２６、２６Ａ、２６Ｂ‥データ入出力バッファ；２８、２８Ａ‥メモリコア；ＡＲＥ、ＡＲＯ‥アレイ；ＡＲＹ‥メモリセルアレイ；ＢＬ‥ビット線；ＢＳＷ‥バススイッチ回路；ＢＵＦ１−４‥読み出しバッファ回路；ＢＵＳＥ、ＢＵＳＯ‥データバス；ＣＤＥＣ‥コラムデコーダ；ＣＷ１−４‥接続配線；ＣＷＥＥ、ＣＷＥＯ、ＣＷＯＥ、ＣＷＯＯ‥接続配線；ＤＱ‥データパッド；ＤＱＷＥ、ＤＱＷＯ‥データ配線；ＩＮＢＵＦ‥入力バッファ；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＯＵＴＢＵＦ‥出力バッファ；ＯＵＴＴＲ‥データ出力回路；ＲＡ‥リードアンプ；ＳＡＡ‥センスアンプ領域；ＳＨＲＴ‥ショート回路；ＳＷ１−４‥双方向スイッチ；ＷＡ‥ライトアンプ；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線；Ｘ３２Ｚ‥ビット幅切替信号線

Claims (4)

  1. 第１パッドと、
    前記第１パッドに隣接して配置される第２パッドと、
    前記第１パッドに接続される第１出力バッファと、
    前記第２パッドに接続される第２出力バッファと、
    第１コラムデコーダを含む第１回路と、
    第２コラムデコーダを含む第２回路と、
    前記第１出力バッファに接続される第１信号線と、
    前記第２出力バッファに接続される第２信号線と、
    前記第１回路と前記第１信号線とに第２読み出しバッファを介して接続される第３信号線と、
    前記第１回路と前記第２信号線とに第１読み出しバッファを介して接続される第４信号線と、
    前記第２回路と前記第１信号線とに第３読み出しバッファを介して接続される第５信号線と、
    前記第２回路と前記第２信号線とに第４読み出しバッファを介して接続される第６信号線と
    を備え、
    前記第１パッドと前記第２パッドとがメタルで接続されること
    を特徴とする半導体メモリ。
  2. 第１パッドと、
    前記第１パッドに隣接して配置される第２パッドと、
    前記第１パッドに接続される第１出力バッファと、
    前記第２パッドに接続される第２出力バッファと、
    第１コラムデコーダを含む第１回路と、
    第２コラムデコーダを含む第２回路と、
    前記第１出力バッファに接続される第１信号線と、
    前記第２出力バッファに接続される第２信号線と、
    前記第１回路に接続される第３信号線と、
    前記第２回路に接続される第４信号線と、
    前記第３信号線と前記第４信号線との何れかと、前記第１信号線とを選択的に接続する第１スイッチ回路と、
    前記第３信号線と前記第４信号線との何れかと、前記第２信号線とを選択的に接続する第２スイッチ回路と
    を備え、
    前記第１パッドと前記第２パッドとがメタルで接続されること
    を特徴とする半導体メモリ。
  3. 前記半導体メモリは、
    外部にデータを出力するｎビット幅（ｎは正の整数）のバスを備え、
    前記第１パッドの数と前記第２パッドの数の合計は、２ｎ個であること
    を特徴とする請求項１又は請求項２に記載の半導体メモリ。
  4. 前記第１パッドの数はｎ個であり、前記第２パッドの数はｎ個であること
    を特徴とする請求項３に記載の半導体メモリ。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2012140783A1 (ja) * 2011-04-15 2014-07-28 富士通株式会社 半導体集積回路の対向ポートの自律初期化方法および半導体集積回路
US9778877B1 (en) 2011-11-02 2017-10-03 Rambus Inc. High capacity, high performance memory system
CN104575584B (zh) * 2013-10-23 2018-11-30 钰创科技股份有限公司 具有嵌入式内存的系统级封装内存模块
US9583160B1 (en) 2015-09-04 2017-02-28 Micron Technology, Inc. Apparatuses including multiple read modes and methods for same
US9607705B1 (en) 2015-09-04 2017-03-28 Micron Technology, Inc. Apparatuses and methods for charging a global access line prior to accessing a memory
US9721628B1 (en) * 2016-09-15 2017-08-01 Globalfoundries Inc. Address based memory data path programming scheme
KR20180079811A (ko) * 2017-01-02 2018-07-11 삼성전자주식회사 메모리 소자의 dq 패드를 재구성하는 방법 및 dq 패드 재구성이 가능한 메모리 장치
JP6368845B1 (ja) * 2017-12-05 2018-08-01 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス
TWI676180B (zh) * 2018-09-04 2019-11-01 華邦電子股份有限公司 記憶體裝置以及虛擬靜態隨機存取記憶體之刷新方法
WO2020117700A1 (en) 2018-12-03 2020-06-11 Rambus Inc. Dram interface mode with improved channel integrity and efficiency at high signaling rates

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63140551A (ja) * 1986-12-01 1988-06-13 Mitsubishi Electric Corp 半導体記憶装置
JPH04283960A (ja) * 1991-03-12 1992-10-08 Fujitsu Ltd 半導体装置
US5689462A (en) 1995-12-22 1997-11-18 Townsend And Townsend And Crew, Llp Parallel output buffers in memory circuits
JP3603440B2 (ja) * 1996-01-12 2004-12-22 富士通株式会社 半導体記憶装置
JP3701068B2 (ja) * 1996-01-25 2005-09-28 株式会社ルネサステクノロジ 半導体記憶装置
JPH11213697A (ja) 1998-01-26 1999-08-06 Hitachi Ltd 半導体記憶装置
JPH11283372A (ja) 1998-03-31 1999-10-15 Matsushita Electric Ind Co Ltd フレキシブルバス型ｉｃメモリ
EP1515345A1 (en) * 1999-02-02 2005-03-16 Fujitsu Limited Test method and test circuit for electronic device
JP2001274670A (ja) 2000-03-27 2001-10-05 Toshiba Corp Ｌｓｉの出力回路
JP3723477B2 (ja) * 2001-09-06 2005-12-07 松下電器産業株式会社 半導体記憶装置
JP2003338175A (ja) * 2002-05-20 2003-11-28 Mitsubishi Electric Corp 半導体回路装置
KR100757925B1 (ko) * 2006-04-05 2007-09-11 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력 장치 및 제어방법
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