JP2008077635A - メモリシステム - Google Patents

Abstract

【課題】複数のメモリを単一のメモリとして機能的に動作させる。
【解決手段】メモリにおいてセレクト信号を受信すること、上記メモリにおいて複数のアドレスビットを受信すること、上記セレクト信号がアクティブであるかどうかを識別すること、上記複数アドレスビットにおける第１ビットが第１値を有するかどうかを識別すること、および、上記セレクト信号がアクティブであり、上記第１ビットが上記第１値を有する場合のみ、上記メモリをアクティブにすることを含む。
【選択図】図１

Description

発明の詳細な説明

［発明の背景］
ランダムアクセスデータを記憶する半導体装置では、該データのメモリ装置への書き込み、および、該データのメモリ装置からの読み出しを調整するために、通常、メモリコントローラが設けられている。上記メモリコントローラは、いつ上記メモリ装置がアクティブになるか、いつ上記メモリ装置に上記データが書き込まれるか、いつ上記メモリ装置から上記データが読み出されるか、および、メモリ内のどの特定メモリ素子（つまり、ビット記憶素子）がアクセスされるかを調整している。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、特に同期ＤＲＡＭ（ＳＤＲＡＭ、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭ、可動性ＳＤＲＡＭ、可動性ＤＤＲＳＤＲＡＭなど）または同様のものでは、各メモリチップは、上記メモリ素子がアクティブになるかどうかを示す信号を受信する。上記信号は、通常、チップセレクト（ＣＳ）信号と呼ばれている。この信号は、上記メモリチップ（またはメモリダイ）をアクティブにする場合、第１値（例えば低値(low)または論理値「０」）を有するようになっており、上記メモリ素子をインアクティブにする場合、第２値（例えば高値(high)または論理値「１」）を有するようになっている。通常、メモリ素子は、書き込み動作または読み出し動作のためにアクティブにアクセスされている場合を除いて、インアクティブな状態に保持されている。

半導体装置が高速化および複雑化するにつれて、該半導体装置の多大なメモリ容量（つまりメモリ密度）への必要性も増加している。装置の中には、所望のメモリサイズを達成するために、単一の大型メモリチップを用いる装置もある。そのほかに、単一の大型メモリダイの代わりに、複数の、より小型のメモリチップを用いる装置もある。上記より小型のメモリチップを製造するコストのほうが、より大型の装置を製造するコストよりも低く、その結果、所定の大きさの２つのメモリチップを製造するコストの方が、同じメモリサイズである単一のより大型のメモリチップを製造するコストよりも低い。さらに、上記単一の大型メモリチップは、大きすぎて、標準規格によって規定された大きさに沿った所定のパッケージサイズの中には納まらない。そのため、これを実現するには、次のさらに進んだ技術が利用可能になるまで、待たねばならない。

所望のメモリサイズを達成するために、複数のより小型のメモリチップが用いられる場合であっても、個々のメモリチップに、別々のチップセレクト信号を設ける必要がある。これは、いかなる所定の時間にも、１つのメモリチップだけがアクティブにされる必要があるからである。なぜなら、各メモリチップは、独立した個別のメモリ装置であり、各上記メモリチップは、その独自のチップセレクト方針によって選択される必要があるからである。

結果として、所望のメモリサイズを達成するために、複数のメモリチップが用いられる場合、メモリコントローラは、用いられるメモリチップの数と同じ数のチップセレクト信号を生成する必要がある。チップセレクト信号は、通常、一列に多重送信されないので、上記メモリコントローラは、各チップセレクト信号のために別々の出力ピンを有している必要がある。

［発明の概要］
メモリ装置において、メモリをアクティブにするための装置または方法は、上記メモリにおいてセレクト信号を受信すること、上記メモリにおいて複数のアドレスビットを受信すること、上記セレクト信号がアクティブであるかどうかを識別すること、上記複数のアドレスビットにおける第１ビットが第１値を有するかどうかを識別すること、および、上記セレクト信号がアクティブであり、上記第１ビットが上記第１値を有する場合のみ、上記メモリをアクティブにすることを含む。

［図面の簡単な説明］
添付の図面に関して、同様の参照番号は、同一または機能的に類似の構成要素を指し、上記添付の図面は、以下の詳細な説明とともに本明細書に包含され、その一部を構成する。これは、典型的な実施形態をさらに詳細に説明し、本発明の様々な原理および利点を説明するためのものである。

図１は、一実施形態によるデュアルダイパッケージメモリ装置を示す図である。

図２は、一実施形態による図１のメモリ装置の物理的構成を示す図である。

図３は、一実施形態による図１のメモリユニットを示す図である。

図４は、一実施形態による図３のバンク制御回路を示す図である。

図５は、一実施形態による図４のバンクイネーブル回路を示す図である。

図６は、一実施形態による図４の読み出し制御回路および書き込み制御回路を示す図である。

図７は、一実施形態によるメモリシステム制御方法のフローチャートを示す図である。

図８は、一実施形態によるメモリ制御方法のフローチャートを示す図である。

［詳細な説明］
「第１」および「第２」のような関連性を示す語が使用されているとしても、もっぱら、それを他の構成要素、部材、または動作と区別するために用いるのであって、必ずしも、上記構成要素、部材、または、動作の間の、実際の関係または順番を必要とせず、これらの関係または順番を意味するものではないことを理解されたい。必ずしも特定の順番に明確に限定されることなく、任意の順番において実施されうる複数のプロセスまたはステップが、いくつかの実施形態に含まれうることに留意されたい。つまり、そのように限定されないプロセスおよびステップを、任意の順番に実施可能であることに留意されたい。

さらに、本明細書中に、「高(high)」ビット値および「低(low)」ビット値、または、ビット値「１」およびビット値「０」を引用している。説明の目的で、高基準電圧を用いて高ビット値または「１」ビット値を示し、低基準電圧または接地電圧を用いて低ビット値または「０」ビット値を示し、１つのビット値または別のビット値によって多数の回路素子を始動させている。特定の電圧を変動させてもよく、特定のビット値に基づいた本開示の素子の動作を、高値と低値とに切り替えてもよいことを理解されたい。

本発明を実施する場合、本発明の多くの性能および本発明の多くの原理は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置または同様のもののような集積回路（ＩＣ）によって、または、該集積回路において支持されうる。上記性能および上記原理の多くを、特にＣＭＯＳトランジスタを用いて実施してもよい。当業者は、著しい努力と、例えば、使用可能時間、最近の技術、および、経済的考慮点によって突き動かされる設計上の多くの選択とが可能であるにも関わらず、それでも、本明細書に開示した概念および原理によって導かれる場合、最小限の試みによって、上記ＩＣを容易に製造できるであろう。従って、本発明の原理および概念を不明瞭にすることによって生じるあらゆるリスクを簡素および低減するために、上記ＩＣに関してのさらなる議論を、詳細な説明によって用いている原理および概念に関する要点に限定する。一実施形態では、単一のメモリとして機能的に動作する複数のメモリを含むメモリ装置を設けることができる。すなわち、マルチチップ（またはマルチダイ）メモリ装置を、単一チップメモリ装置を動作するために用いられるであろう信号および接続と同一の信号および接続を用いて動作させている。この場合の一実施形態は、単一のメモリ装置パッケージ内に２つのメモリチップ（つまり、２メモリダイ）を含む、デュアルダイパッケージ（ＤＤＰ）である。他の一実施形態では、マルチダイまたは単一のダイ上にマルチメモリを配置している。他の一実施形態では、マルチパッケージにマルチメモリを配置している。

図１は、一実施形態によるＤＤＰメモリ装置を示す図である。図１に示したように、メモリ装置１００は、メモリコントローラ１１０、メモリパッケージ１２０、および、電源１３０を含む。メモリパッケージ１２０は、第１メモリチップ１４０および第２メモリチップ１５０をさらに含む。各メモリチップ１４０、１５０は、別々のダイ上に形成されており、それぞれ個別に、１セットの入力線および出力線を有する。

メモリコントローラ１１０は、メモリパッケージ１２０の動作を制御している。該メモリコントローラは、メモリパッケージ１２０に所要のアドレス信号および所要の制御信号を供給して、メモリパッケージ１２０内のメモリセル（またはメモリ素子）に正確にアクセスし、データを読み出しおよび書き込む。上記メモリコントローラは、さらに、データ入力／出力接続を提供し、メモリパッケージ１２０からのデータの読み出し、および、メモリパッケージ１２０へのデータの書き込みを行う。

電源１３０は、メモリパッケージ１２０に所要の供給電圧接続を提供している。これは、正の供給電圧Ｖ_ＤＤ、負の供給電圧Ｖ_ＳＳ、または、接地電圧Ｖ_ＧＮＤを含みうる。図示していないが、電源１３０をメモリコントローラ１１０に接続してもよい。

第１メモリチップ１４０および第２メモリチップ１５０は、それぞれ、公知の方法で複数のデータビットを記憶する。これらのメモリチップは、任意の好適な種類のメモリ装置、例えばＳＤＲＡＭ、ＤＤＲＳＤＲＡＭ、または、同様のものであってもよい。これら両方のメモリチップは、同一のデータ入力／出力線に接続されているが、通常、読み出し動作または書き込み動作のために、同時にアクセスされることはない。

本開示の実施形態では、メモリパッケージ１２０は、同じサイズの、２つのメモリチップ１４０、１５０を含んでいるが、これは単に説明するためのものである。他の実施形態では、メモリパッケージ１２０は、より多数のメモリチップを含んでもよい。これらの異なるメモリチップの相対的サイズは、変動してもよい。

メモリコントローラ１１０により設けられた、典型的なアドレス接続および制御接続は、必要に応じて、チップセレクト（ＣＳ）信号を通過させるチップセレクト線と、第１メモリチップ１４０および第２メモリチップ１５０においてメモリ素子を選択するためのローアドレスおよびカラムアドレスを通過させる１セットのＡアドレス線と、第１メモリチップ１４０および第２メモリチップ１５０内における個々のメモリバンクを決定するバンクアドレスを通過させる１セットのＢバンクアドレス線と、Ｃ追加制御信号とを含む。該追加制御信号は、書き込みイネーブル（ＷＥ）信号、カラムアドレスセレクト（ＣＡＳ）信号、ローアドレスセレクト（ＲＡＳ）信号、または、メモリパッケージ１２０の動作に必要な他の種類の制御信号を含んでもよい。

本実施形態では、上記アドレス線、制御線、および、データ入力／出力線は、それぞれ、メモリパッケージ１２０の一点において接続されている。メモリパッケージ１２０は、これらの信号線を分割して、これらの線に供給された信号のコピーを各メモリチップ１４０、１５０に供給する。メモリパッケージ１２０は、単一セットの入力線を有しているので、使用可能なメモリの全体を含む単一のメモリチップを用いているかのように見えうる。これにより、メモリパッケージ１２０が必要とする入力／出力線の数を、他のマルチチップパッケージと比べて、比較的少ない状態に保持することもできる。しかしながら、他の実施形態では、上記信号線のいくつかまたは全てを、メモリパッケージ１２０に接続する前に分割してもよい。この場合、メモリパッケージ１２０は、特定のメモリチップにいくつかの信号を供給するために、別々の入力／出力線を有することもできる。

メモリパッケージ１２０内において特定の記憶場所を決定するために、様々なアドレス線（ローアドレス線、カラムアドレス線、および、バンクアドレス線）を用いている。その結果、これらのアドレス線は、上記メモリ素子の全てにアドレス指定するために十分なアドレス線の総数のはずである。なぜなら、メモリパッケージ１２０を形成するメモリチップ１４０およびメモリチップ１５０は、使用可能なメモリの全体よりも小さく、これらは、それぞれに、より少数の記憶場所を有し、より少数のアドレスビットによってアドレス指定されうるからである。例えば、メモリパッケージ１２０の全メモリを、同一の大きさである、２つのメモリチップ１４０、１５０に分割する場合、これらのそれぞれを、メモリパッケージ１２０全体が必要とするアドレスビットよりも１つ少ないアドレスビットによってアドレス指定できる。２つのメモリチップ１４０、１５０のうちのどちらをアクティブにするかを決定するために、この追加アドレスビットを用いてもよく、その残りのアドレスビットは、選択されたメモリチップ１４０またはメモリチップ１５０がアクセスされるべき１以上の場所を決定する。

メモリパッケージ１２０が、２つのより小型のメモリチップを用いる単一のメモリチップであると想定した場合、メモリパッケージ１２０は、マルチチップセレクト信号を受信する必要はない。それどころか、メモリパッケージ１２０は、１つの追加アドレスビットのほかは、単一のチップセレクト信号のみを受信する。上記追加アドレスビットの配置が、想定したメモリの機能の形を決定する。上記追加アドレスビットがバンクアドレスビットである場合、メモリパッケージ１２０は、機能的に、メモリチップ１４０およびメモリチップ１５０のバンクと同じ大きさのバンクを８つ有する。上記追加アドレスビットがローアドレスビットである場合、メモリパッケージ１２０は、機能的に、メモリチップ１４０およびメモリチップ１５０のバンクと同じカラム数、および、二倍のロー数であるバンクを４つ有する。上記追加アドレスビットがカラムアドレスビットである場合、メモリパッケージ１２０は、機能的に、メモリチップ１４０およびメモリチップ１５０のバンクと同じロー数、および、二倍のカラム数を有するバンクを４つ有する。

メモリチップ１４０およびメモリチップ１５０は、上記チップセレクト信号を用いて、第１メモリチップ１４０または第２メモリチップ１５０のいずれかをアクティブにする必要があるかどうかを決定でき、上記追加アドレスビットを起動ビットとして用いて、２つの、メモリチップ１４０およびメモリチップ１５０のどちらをアクティブにするかを決定できる。その後、上記残りのアドレスビットを用いて、この選択されたメモリチップ１４０またはメモリチップ１５０上の１つのアドレスにアクセスできる。

図１はデュアルダイパッケージメモリ装置を開示しているが、本実施形態をデュアルダイ装置に限定する必要はない。この概念は、複数のメモリダイを用いて単一のより大型のメモリダイをシミュレートする実施形態にも、適用可能である。実施形態により多数のメモリダイが含まれるにつれて、追加選択ビットを設ける必要がでてくる。これは、追加チップセレクト線、起動ビットとして用いられる追加アドレスビット、または、適切な数の起動ビットを提供する他の任意の好適な方法の形であってもよい。

図２は、本開示の実施形態による図１のメモリ装置の物理的構成を示す図である。図２に示したように、この構成は、スペーサ２５０の両側に、第１メモリチップ１４０の接続部と第２メモリチップ１５０の接続部とを含む。スペーサ２５０を、第１メモリチップ１４０と第２メモリチップ１５０とが互いに電気的に絶縁されるような絶縁材料から形成してもよい。

第１メモリチップ１４０は、第１メモリチップ１４０上の第１接続線２８０および第１ダイパッド２６０を介して、メモリコントローラ１１０および電源１３０に接続されている。第２メモリチップ１５０は、第２メモリチップ１５０上の第２接続線２９０および第２ダイパッド２７０を介して、メモリコントローラ１１０および電源１３０に接続されている。

図２では、第１メモリチップ１４０および第２メモリチップ１５０は、スペーサ２５０の反対側に形成されているように示されているが、これは単に説明するためのものである。他の実施形態では、２つのメモリチップ１４０、１５０を、他の方法によって配置できる。例えば、２つのメモリチップ１４０、１５０を、単一の集積回路基板上に並べて形成してもよい。または、これらを他の所望の構成において配置してもよい。

特定の一実施形態では、メモリチップ１４０およびメモリチップ１５０は、５１２メガビット同期ＤＲＡＭメモリチップであり、これらは、一緒にした場合、１ギガビットＤＲＡＭメモリパッケージを提供する。

図３は、本開示の実施形態による図１のメモリチップを示す図である。この図を、図３の第１メモリチップ１４０または第２メモリチップ１５０に適用してもよい。

図３に示したように、メモリチップ１４０、１５０は、第１メモリバンク３１０Ａ、第２メモリバンク３１０Ｂ、第３メモリバンク３１０Ｃ、第４メモリバンク３１０Ｄ、第１バンク制御回路３２０Ａ、第２バンク制御回路３２０Ｂ、第３バンク制御回路３２０Ｃ、および、第４バンク制御回路３２０Ｄを含む。開示を容易にするために、典型的なメモリバンクを単に参照番号３１０によって示し、典型的なバンク制御回路を単に参照番号３２０によって示す。

第１〜第４メモリバンク、３１０Ａ、３１０Ｂ、３１０Ｃ、および、３１０Ｄは、上記メモリチップの上記メモリ素子を４分の１ずつ含んでいる。データビットは、メモリコントローラ１１０から受信したロー／カラムアドレス信号と、第１〜第４バンク制御回路、３２０Ａ、３２０Ｂ、３２０Ｃ、および、３２０Ｄからそれぞれひとつずつ受信したバンク制御信号とに基づいて、上記データ入力／出力（Ｉ／Ｏ）線を介して、メモリバンク３１０Ａ、３１０Ｂ、３１０Ｃ、および、３１０Ｄから読み出され、メモリバンク３１０Ａ、３１０Ｂ、３１０Ｃ、および、３１０Ｄへ書き込まれうる。データビットを記憶するために、如何にメモリバンクを配置するかについての特定の詳細は、メモリ設計の当業者にとって周知であろう。

第１〜第４バンク制御回路３２０Ａ、３２０Ｂ、３２０Ｃ、および、３２０Ｄは、メモリコントローラ１１０（例えば、チップセレクト信号、起動ビットとしての一部のロー／カラムアドレス、バンクアドレス、および、追加制御信号）によって生成されたアドレス信号および制御信号を受信し、バンク制御信号を生成して、メモリバンク３１０Ａ、３１０Ｂ、３１０Ｃ、および、３１０Ｄの動作を指示する。

第１メモリチップ１４０および第２メモリチップ１５０の両方のために、一種類のメモリチップを示したが、これは単に説明するためのものである。他の実施形態では、２つの上記メモリチップの構成およびサイズを、異なるように、しかしそのそれぞれのバンク制御回路において同じ様に変化させて、実施してもよい。

さらに、図３は、第１〜第４メモリバンク３１０Ａ、３１０Ｂ、３１０Ｃ、および、３１０Ｄのために、第１〜第４バンク制御回路３２０Ａ、３２０Ｂ、３２０Ｃ、および、３２０Ｄを、それぞれ別々に示しているが、ここではバンクと制御回路の数が必ずしも一致している必要はない。他の実施形態では、単一のバンク制御回路が、全ての上記メモリバンクの動作を制御できる。同様に、必要に応じて、様々なバンク制御機能を分割してもよい。または、異なる制御回路に一体化してもよい。

図４は、本開示の実施形態による図３のバンク制御回路の一実施形態を示す図である。図４に示したように、各バンク制御回路３２０Ａ、３２０Ｂ、３２０Ｃ、３２０Ｄは、バンクイネーブル回路４１０、読み出し制御回路４２０、および、書き込み制御回路４３０を含む。

バンクイネーブル回路４１０は、起動ビット、バンクアドレス、および、少なくとも数個の上記制御信号を受信し、ｉ番目のバンクをアクティブにするかどうかを示すバンクアクティブ＜ｉ＞信号を生成する。この場合、ｉは、使用可能なメモリバンクを参照する指標変数である。

各メモリバンクに別々のバンク制御回路を設けている一実施形態では、各バンク制御回路は、その対応するメモリバンクのために、バンクアクティブ＜ｉ＞信号を生成する。例えば、第１メモリバンク３１０Ａの動作を制御する第１バンク制御回路３２０Ａは、バンクアクティブ＜１＞信号（つまり、第１バンクアクティブ信号）を生成しうる。該バンクアクティブ＜１＞信号は、第１メモリバンク３１０Ａに、これがアクティブであるか否かに関して指示できる。

単一のバンク制御回路がマルチメモリバンクの動作を制御する一実施形態では、該メモリバンク制御回路は、適切な数のバンクアクティブ＜ｉ＞信号を生成する。例えば、第１メモリバンク、第２メモリバンク、および、第３メモリバンクの動作を制御する単一のバンク制御回路が、バンクアクティブ＜１＞信号、バンクアクティブ＜２＞信号、および、バンクアクティブ＜３＞信号を生成しうる。上記単一のバンク制御回路は、第１メモリバンク、第２メモリバンク、および、第３メモリバンクに、各該メモリバンクがアクティブか否かに関して、それぞれ指示する。

読み出し制御回路４２０は、上記起動ビットおよび少なくとも数個の上記制御信号を受信し、ｉ番目のバンクからデータが読み出されるかどうかを示す読み出しバンク＜ｉ＞信号を生成する。同様に、書き込み制御回路４３０は、上記起動ビットおよび少なくとも数個の上記制御信号を受信し、ｉ番目のバンクにデータが書き込まれるかどうかを示す書き込みバンク＜ｉ＞信号を生成する。

図４の、バンクイネーブル回路４１０、読み出し制御回路４２０、および、書き込み制御回路４３０は、全て、複数の制御信号に接続されているように示されている。これは、メモリコントローラ１１０により供給された、いくつかまたは全ての上記制御信号を表している。様々な実施形態において、使用可能な制御信号の異なるグループを、全て、同一の制御信号のセットに接続してもよい。または、上記使用可能な信号の異なるグループのそれぞれを、それらの動作に必要な、適切な制御信号のセットに接続してもよい。

上記したように、本実施形態では、上記起動ビットは、上記アドレスビットの１つである。上記起動ビットは、上記ローアドレスの一部、上記カラムアドレスの一部、または、上記バンクアドレスの一部であってもよい。他の実施形態では、上記バンク制御回路に、アドレスデータから分かれた起動ビットを提供してもよい。

図５は、本開示の実施形態による図４のバンクイネーブル回路を示す図である。図５に示したように、バンクイネーブル回路４１０は、フリップフロップ５０５、第１ＡＮＤゲート５１０、第２ＡＮＤゲート５１５、第３ＡＮＤゲート５２０、第１ＮＡＮＤゲート５３０、第２ＮＡＮＤゲート５３５、ＸＯＲゲート５４０、第１デコーダ５５０、第２デコーダ５５５、インバータ５６０、および、ヒューズマルチプレクサ５７０を含む。

第１デコーダ５５０は、第１バンクアドレスビット（ＢＡ０）および第２バンクアドレスビット（ＢＡ１）を認識し、これらの入力の復号化された値を出力する。これらの各入力線が、上記バンクイネーブル回路に関連するメモリバンクの２ビットバンクアドレスに相当する値に等しい値を有している場合、上記復号化された値はそれぞれに高値を有する。３ビットバンクアドレスを用いる場合は、第１デコーダ５５０が、該３ビットアドレスの最初の２ビットを用いる。例えば、上記関連するメモリバンクのための２ビットバンクアドレスが「１０」（または、関連する３ビットバンクアドレスの最初の２ビットが「１０」）である場合、第１デコーダ５５０は、ＢＡ０が値「１」を有する場合に高値の復号化されたＢＡ０信号を出力し、ＢＡ１が値「０」を有する場合に高値の復号化されたＢＡ１信号を出力する。

ＸＯＲゲート５４０は、チップ位置信号および上記起動ビットを認識し、該チップ位置信号および該起動ビットが同じ値を有する場合に高値を出力する。上記チップ位置信号は、メモリチップ１４０、１５０がメモリパッケージ１２０内のどの位置を維持しているか（つまり、これが第１メモリチップ１４０であるか、第２メモリチップ１５０であるか）を示す信号である。２つのメモリチップ、１４０および１５０を用いる本開示の実施形態では、一方のチップ位置を高値によって示し、他方のチップ位置を低値によって示している。これは、単に、各メモリチップのチップ位置線を電源１３０の適切な電圧に接続することによって達成できる。

上記起動ビットは、１つのメモリチップ１４０、１５０を、当該チップに対するチップ位置信号に基づいて選択する。すなわち、上記起動ビットが高値を有する場合、該起動ビットは、高値のチップ位置信号を有するメモリチップを選択する。上記起動ビットが低値を有する場合、該起動ビットは、低値のチップ位置信号を有するメモリチップを選択する。

この方法において、ＸＯＲゲート５４０の出力は、現時点でのバンクイネーブル回路４１０に関連するメモリバンクを含む上記メモリチップが、選択されたチップであるかどうかを示している。ＸＯＲゲート５４０の上記出力は、カレント・チップが選択されている場合に高値を有し、該カレント・チップが選択されていない場合に低値を有する。

第３ＡＮＤゲート５２０は、第１デコーダ５５０からの復号化されたＢＡ０および復号化されたＢＡ１、並びに、ＸＯＲゲート５４０の出力を受信し、これら３つの値の全てが同様に高値である場合のみ、高値を出力する。すなわち、第３ＡＮＤゲート５２０は、２ビットバンクアドレス（または、３ビットバンクアドレスの最初の２ビット）がカレント・バンクに相当し、カレント・メモリチップが選択されたことを上記起動ビットが示す場合にのみ、高値を出力する。

第１ＡＮＤゲート５１０は、第３ＡＮＤゲート５２０の出力と、メモリ動作を実行する必要があるかどうかを示す起動コマンドとを、その入力として受信する。第１ＡＮＤゲート５１０は、これら２つの入力信号がどちらも同様に高値である場合のみ、高値を出力する。すなわち、第１ＡＮＤゲート５１０は、２ビットバンクアドレス（または、３ビットバンクアドレスの最初の２ビット）が、上記カレント・バンク、上記カレント・メモリチップが選択されたことを示す上記起動ビット、および、メモリ動作を実行することを示す上記起動コマンドに相当する場合のみ、高値を出力する。上記起動コマンドは、基本的に、上記チップセレクト信号を反映している。なぜなら、これらは両方とも、メモリ動作のためにアクセスされるように、メモリパッケージ１２０をアクティブにする必要があるかどうかを示しているからである。様々な実施形態では、上記起動コマンドを、メモリコントローラ１１０から直接受信できる。または、上記起動コマンドを、メモリコントローラ１１０から受信した複数の上記制御信号に基づいて、メモリチップ１４０、１５０、またはバンク制御回路３２０によって供給できる。

第１ＡＮＤゲート５１０および第３ＡＮＤゲート５２０を、２つの別々の素子として示しているが、他の実施形態では、これらを、４つの入力部（つまり、復号化されたＢＡ０、復号化されたＢＡ１、ＸＯＲゲート５４０の出力部、および、起動コマンド）を有する単一のＡＮＤゲートとして形成してもよい。

第２デコーダ５５５は、第１バンクアドレスビット（ＢＡ０）、第２バンクアドレスビット（ＢＡ１）、および、上記起動ビットを認識し、これら入力の復号化された値を出力する。該復号化された値は、これらの各入力線が上記バンクイネーブル回路と関連するメモリバンクのための３ビットバンクアドレスに対応する値と等しい値を有している場合、それぞれ高値を有する。例えば、上記関連するメモリバンクの３ビットバンクアドレスが１０１である場合、第２デコーダは、ＢＡ０が値「１」を有する場合に高値の復号化されたＢＡ０を出力し、ＢＡ１が値「０」を有する場合に高値の復号化されたＢＡ１を出力し、上記起動ビットが値「１」を有する場合に高値の復号化された起動ビットを出力する。

ヒューズマルチプレクサ５７０は、アクティブな基準電圧（例えばＶ_ＤＤ）および上記復号化された起動ビットを認識し、これら入力信号のうちの１つを、ヒューズセレクト信号の値に基づいて出力する。本実施形態では、上記復号化された起動ビットが、ローアドレスからのビットであるか、または、バンクアドレスからのビットであるかどうかに基づいて、上記ヒューズセレクト信号の値を決定する。上記起動ビットが上記ローアドレスからのビットである場合、上記ヒューズセレクト信号は、上記基準電圧の入力を選ぶことになっており、上記起動ビットが上記バンクアドレスからのビットである場合、上記ヒューズセレクト信号は上記復号化された起動ビットの入力を選ぶことになっている。

従って、上記起動ビットが上記ローアドレスからのビットである場合、ヒューズマルチプレクサ５７０の出力は常に高値になり、上記起動ビットが上記バンクアドレスからのビットである（つまり、ＢＡ２に等しい）場合、上記ヒューズマルチプレクサの出力は、上記復号化された起動ビット（つまり、復号化されたＢＡ２）に等しくなる。

上記ヒューズセレクト信号を、例えば上記メモリチップ１４０、１５０において固定された基準電圧に１つのピンを接続することによって、メモリチップ１４０、１５０において設定する。上記ヒューズセレクト信号は１つの値に設定され、メモリパッケージ１２０が動作している間はずっと、この値を一定に保持する必要がある。

他の実施形態では、上記ヒューズマルチプレクサを、（例えばレーザ溶断を用いて）製造する間にこの装置に設定される物理的ヒューズに置き換えてもよい。このような実施形態では、上記物理的ヒューズをそのままに保持して、上記基準電圧または上記起動ビットの一方に接続し、上記物理的ヒューズを切断して、上記基準電圧および上記起動ビットの他方に接続することができる。

インバータ５６０は、プリチャージフラッグを反転させて、反転されたプリチャージフラッグ信号を生成する。上記バンクアドレスによってたった１つのバンクセレクトをプリチャージする代わりに、該反転されたプリチャージフラッグ信号を上記バンクイネーブル回路によって用いて、前もってアクティブにされている全てのバンクが、いつプリチャージ動作を必要とするかの決定に利用することができる。いくつかの実施形態では、上記プリチャージフラッグは、ロー／カラムアドレスビットのいずれかであってもよい。

第２ＮＡＮＤゲート５３５は、復号化されたＢＡ０、復号化されたＢＡ１、および、上記ヒューズマルチプレクサの出力を、その入力として受信し、これら３つ値の全てが高値である場合のみ、低値を出力する。上記バンクアドレスが３ビット長である（および、ヒューズマルチプレクサ５７０からの復号化されたＢＡ２が、第２ＮＡＮＤゲート５３５に接続されている）場合、この出力は、３ビットバンクアドレスが上記カレント・メモリバンクのバンクアドレスと一致している場合のみ低値になる。同様に、上記バンクアドレスが２ビット長（および、上記ヒューズマルチプレクサからの一定した高値が、第２ＮＡＮＤゲート５３５に接続されている）である場合、この出力は、２ビットバンクアドレスが上記カレント・メモリバンクのバンクアドレスと一致している場合のみ、低値になる。

第１ＮＡＮＤゲート５３０は、第２ＮＡＮＤゲート５３５の出力および上記反転されたプリチャージフラッグを、入力として受信し、これら入力値の両方が高値である場合のみ低値を出力する。

第２ＡＮＤゲート５１５は、第１ＮＡＮＤゲート５３０の出力と、プリチャージ動作を行う必要があるかどうかを示すプリチャージ信号とを、入力として受信する。上記第２ＡＮＤゲートは、これら２つの入力値が同様に高値である場合のみ高値を出力する。

フリップフロップ５０５は、第１ＡＮＤゲート５１０の出力をそのセット値（Ｓ）として、および、第２ＡＮＤゲート５１５の出力をそのリセット値（Ｒ）として受信し、上記バンクアクティブ＜ｉ＞信号をその出力（Ｑ）として生成する。従って、フリップフロップ５０５は、上記カレント・メモリバンクがメモリ動作のために選択される場合に、高バンクアクティブ＜ｉ＞信号を出力する。ヒューズマルチプレクサ５７０が動作しているので、バンクイネーブル回路４１０は、プリチャージ動作を必要とする場合にもリセットする。

いくつかの実施形態では、各メモリチップ上の起動ビット入力線およびチップ位置線を、内部のプルアップトランジスタ回路またはプルダウントランジスタ回路を介して、基準電圧（つまり、アース端子）に接続できる。これによって、これら各信号のデフォルト値が可能になり、動作中はずっと、上記起動ビットまたはチップ位置信号が上記デフォルト値を維持できる状態のまま、これらの入力線を接続しないでおくことができる。

上記プリチャージフラッグおよび起動コマンドを、メモリデコーダ１１０によって直接供給するか、または、上記メモリデコーダから受信した他の制御信号に基づいて生成してもよい。例えば、上記プリチャージフラッグおよび起動コマンドを、上記チップセレクト信号、ローアドレスセレクト信号、カラムアドレスセレクト信号、および、書き込みイネーブル信号を組み合わせた何らかから供給してもよい。

図５の実施形態は、上記起動ビットが、上記ローアドレスからのビット、および、上記バンクアドレスからのビットのいずれかでありえる場合の実施形態を示しているが、他の実施形態では、上記起動ビットに異なる値を用いてもよい。このような場合、上記バンクアクティブ＜ｉ＞信号が、連結されたメモリバンクまたは複数のメモリバンクを好適に制御するように、これに応じて、上記バンクイネーブル回路を調整する必要がある。

第１デコーダ５５０および第２デコーダ５５５を、参照テーブル、インバータの適切な配置、または同様のものとして実施してもよい。２つのデコーダ５５０、５５５を、同一の回路または異なる回路として形成してもよい。

図６は、本開示の一実施形態による図４の読み出し制御回路および書き込み制御回路を示す図である。読み出し制御回路４２０／書き込み制御回路４３０は、それぞれ、第１ＡＮＤゲート６１０、第２ＡＮＤゲート６２０、デコーダ６５０、および、ヒューズマルチプレクサ６７０を含む。

デコーダ６５０は、第１バンクアドレスビット（ＢＡ０）、第２バンクアドレスビット（ＢＡ１）、および、上記起動ビットを認識し、これら入力の復号化された値を出力する。これらの各入力線が、上記バンクイネーブル回路と連結されたメモリバンクのための３ビットバンクアドレスにおいて対応する値と同値である場合、上記復号化された値はそれぞれ高値を有する。例えば、上記関連するメモリバンクの３ビットバンクアドレスが１０１である場合、上記第２デコーダは、ＢＡ０が値「１」を有する場合に高値の復号化されたＢＡ０を出力し、ＢＡ１が値「０」を有する場合に高値の復号化されたＢＡ１を出力し、起動ビットが値「１」を有する場合に高値の復号化された起動ビットを出力する。

ヒューズマルチプレクサ６７０は、上記バンクアクティブ＜ｉ＞信号および上記復号化された起動ビットを認識し、これらの入力信号のいずれかを、ヒューズセレクト信号の値に基づいて出力する。本実施形態では、上記ヒューズセレクト信号の値は、上記復号化された起動ビットが、上記ローアドレスからのビットであるか、または、上記バンクアドレスからのビットであるかに基づいて決定される。上記起動ビットが、上記ローアドレスからのビットである場合、上記ヒューズセレクト信号は、上記バンクアクティブ＜ｉ＞を選ぶことになっており、上記起動ビットが、上記バンクアドレスからのビットである場合、上記ヒューズセレクト信号は、上記復号化された起動ビット入力を選ぶことになっている。

従って、上記起動ビットが上記ローアドレスからのビットである場合、ヒューズマルチプレクサ６７０の出力は、上記バンクアクティブ＜ｉ＞信号と同値になり、上記起動ビットが上記バンクアドレスからのビットである場合（つまり、ＢＡ２に等しい）場合、上記ヒューズマルチプレクの出力は、上記復号化された起動ビット（つまり、復号化されたＢＡ２）と同値になる。

上記ヒューズセレクト信号を、例えばメモリチップ１４０、１５０において１つのピンを固定された基準電圧に接続することによって、メモリチップ１４０、１５０において設定する。上記ヒューズセレクト信号は１つの値に設定され、メモリパッケージ１２０が動作している間はずっと、この値を一定に保持する必要がある。

他の実施形態では、ヒューズマルチプレクサ６７０を、（例えばレーザ溶断を用いて）製造する間にこの装置に設定される物理的ヒューズに置き換えてもよい。このような実施形態では、上記物理的ヒューズをそのままに保持して、上記基準電圧または上記起動ビットの一方に接続し、上記物理的ヒューズを切断して、上記基準電圧または上記起動ビットの他方に接続することができる。

第２ＡＮＤゲート６２０は、復号化されたＢＡ０、復号化されたＢＡ１、および、ヒューズマルチプレクサ６７０の出力を、その入力として受信し、これら３つの値の全てが高値である場合のみ、高値を出力する。上記バンクアドレスが、３ビット長（および、ヒューズマルチプレクサ６７０からの復号化されたＢＡ２が、第２ＡＮＤゲート６２０に接続されている）であるとき、この出力は、３ビットバンクアドレスが上記カレント・メモリバンクのバンクアドレスと一致する場合のみ、高値になる。同様に、上記バンクアドレスが２ビット長（および、上記ヒューズマルチプレクサ６７０からのバンクイネーブル＜ｉ＞信号が第２ＡＮＤゲート６２０に接続されている）であるとき、この出力は、２ビットバンクアドレスが上記カレント・メモリバンクのバンクアドレスと一致している場合、および、上記カレント・メモリバンク（従ってカレント・チップも）がアクティブである場合のみ、高値になる。

第１ＡＮＤゲート６１０は、第２ＡＮＤゲート６２０の出力を、その入力として受信し、回路の種類に応じて、読み出しコマンドまたは書き込みコマンドを受信する。読み出し制御回路４２０は、読み出しコマンドを受信し、書き込み制御回路４３０は、書き込みコマンドを受信する。上記読み出しコマンドは、読み出し動作が実行される場合に高値になり、一方、上記書き込みコマンドは、書き込み動作が実行される場合に高値になる。

第１ＡＮＤゲート６１０は、読み出し制御回路４２０のために、読み出しバンク＜ｉ＞信号を生成し、書き込み制御回路４３０のために、書き込みバンク＜ｉ＞信号を生成する。これらの出力信号は、第２ＡＮＤゲート６２０の出力と、上記読み出しコマンドまたは上記書き込みコマンドとが両方とも高値である場合のみ、高値を有する。すなわち、上記カレント・メモリバンクが選択され、読み出しコマンドが読み出し動作を行う必要があることを示している場合のみ、書き込み制御回路４２０は高値の読み出し＜ｉ＞信号を出力する。同様に、上記カレント・メモリバンクが選択され、上記書き込みコマンドが書き込み動作を行う必要があることを示している場合のみ、書き込み制御回路４３０は高値の書き込みバンク＜ｉ＞信号を出力する。

上記読み出しコマンドおよび書き込みコマンドを、メモリデコーダ１１０によって直接提供するか、または、メモリデコーダから受信した他の制御信号に基づいて生成できる。例えば、上記読み出しコマンドおよび書き込みコマンドを、上記チップセレクト信号、ローアドレスセレクト信号、カラムアドレスセレクト信号、および、書き込みイネーブル信号を組み合わせた何らかから供給してもよい。

図７は、本発明の一実施形態によるデュアルダイメモリパッケージの制御方法を示すフローチャートである。図７に示したように、方法７００は、メモリパッケージ１２０が、メモリコントローラ１１０からチップセレクト（ＣＳ）信号を受信すると始まる（７１０）。上記チップセレクト信号は、メモリパッケージ１２０からデータが読み出される場合、または、メモリパッケージ１２０にデータが書き込まれる場合に、アクティブな値（例えば、高値）を有し、メモリパッケージ１２０からデータが読み出されない場合、または、メモリパッケージ１２０にデータが書き込まれない場合に、インアクティブな値（例えば、低値）を有する。

メモリパッケージ１２０内の第１メモリチップ１４０および第２メモリチップ１５０は、起動ビットを同様に受信する（７２０）。該起動ビットは、メモリ動作のために、第１メモリチップ１４０および第２メモリチップ１５０のどちらにアクセスする必要があるかを示している。様々な実施形態では、上記起動ビットを、上記ローアドレスからのビット、上記カラムアドレスからのビット、上記バンクアドレスからのビット、または、他の何らかの好適な識別ビットとして選択できる。

その後、メモリパッケージ１２０は、上記チップセレクト信号がアクティブであるか否かを識別する（７３０）。この工程を、第１メモリチップ１４０および第２メモリチップ１５０において別々に、または、メモリパッケージ１２０上の別の回路において行うことができる。この工程は、上記チップセレクト信号を直接監視すること、または、上記チップセレクト信号から供給された値を監視することを含んでもよい。

上記チップセレクト信号がアクティブでない場合、メモリパッケージ１２０は、第１メモリチップ１４０および第２メモリチップ１５０の両方を非アクティブにする（７４０）。一般的に、この動作を、第１メモリユニット１４０および第２メモリユニット１５０において（例えば、バンク制御回路３２０の１つにおいて）別々に、または、メモリチップ１４０、１５０上またはメモリパッケージ１２０上の別の回路において、実施してもよい。

しかしながら、上記チップセレクト信号がアクティブである場合、メモリパッケージ１２０は、上記起動ビットがどの値を有しているかを識別する（７５０）。該値が第１値を有する場合、メモリパッケージ１２０は、第１メモリチップ１４０における適切なメモリバンクをアクティブにする。上記値が第２値を有する場合、メモリパッケージ１２０は、第２メモリチップ１５０における適切なメモリバンクをアクティブにする（７７０）。アクティブにされる特定のメモリバンク、および、アクセスされるメモリバンク上のメモリ位置は、様々なローアドレスビット、カラムアドレスビット、および、バンクアドレスビットの値によって決定される。

メモリバンクがアクティブにされる（７６０、７７０）か否か（７４０）に関わらず、メモリパッケージ１２０は、上記チップセレクト信号（７１０）および上記起動ビット（７２０）を受信し続け、これに応じて、これらの値に基づいた動作を行う。

図７では、動作の順番を特定して示しているが、これは単に説明するためのものである。アクティブにする工程（７６０、７７０）を、上記チップセレクト信号がアクティブであり、起動ビットがアクティブにされたメモリユニット１４０またはメモリユニット１５０に適合すると識別された後にのみ行う限り、上記動作を任意の所望の順番に実施してもよい。

さらに、図７の方法は、２つのメモリバンク間だけの決定を開示しているが、これも、単に開示を容易にするためのものである。他の実施形態では、より多数のメモリバンクのうちのどのメモリバンクであるかに関して決定する場合、より多数のアドレスビットを考慮できる。

図８は、本発明の一実施形態によるメモリチップの制御方法を示すフローチャート図である。説明のために、該制御方法を第１メモリチップ１４０に関して記載する。しかしながら、これは単に説明するためのものであり、上記方法は、第２メモリチップ１５０、または、メモリパッケージ１２０において２つ以上のメモリチップを用いる実施形態の他のメモリチップにおいて、容易に実施されうることを理解されたい。

図８に示したように、方法８００は、第１メモリチップ１４０がメモリコントローラ１１０からチップセレクト（ＣＳ）信号を受信するときに始まる（８１０）。該チップセレクト信号は、メモリパッケージ１２０からデータが読み出される場合、または、メモリパッケージ１２０にデータが書き込まれる場合に、アクティブな値を有し、メモリパッケージ１２０からデータが読み出されない場合、または、メモリパッケージ１２０にデータが書き込まれない場合に、インアクティブな値を有する。

第１メモリチップ１４０は、同様に、起動ビットを受信する（８２０）。該起動ビットは、メモリ動作（例えば、読み出し動作または書き込み動作）のために、第１メモリチップ１４０および第２メモリチップ１５０のどちらにアクセスする必要があるかを示している。様々な実施形態では、上記起動ビットを、上記ローアドレスからのビット、上記カラムアドレスからのビット、上記バンクアドレスからのビット、または、他の何らかの好適な識別ビットとして、選択してもよい。

その後、第１メモリチップ１４０は、上記チップセレクト信号がアクティブであるか否かを識別する（８３０）。この動作を、バンク制御回路３２０、または、第１メモリチップ１４０上の別の回路において、別々に実施できる。この工程は、上記チップセレクト信号を直接監視すること、または、上記チップセレクト信号から供給された値を監視することを含んでもよい。

上記チップセレクト信号がアクティブでない場合、第１メモリチップ１４０は、第１メモリチップ１４０内におけるメモリバンク３１０の全てを非アクティブにする（８４０）。この動作を、バンク制御回路３２０において、または、第１メモリチップ１４０上の別の回路において、別々に実施してもよい。

上記チップセレクト信号がアクティブである場合、第１メモリチップ１４０は、上記起動ビットがどの値を有しているかを識別する（８５０）。上記起動ビットが第２メモリチップ１５０に相当する第２値を有する場合、第１メモリチップ１４０は、第１メモリチップ１４０上の全メモリバンク３１０を非アクティブにする。

上記起動ビットが、メモリチップ１４０に相当する第１値を有する場合、第１メモリチップ１４０は、いくつかまたは全てのバンクアドレスに基づいて、バンク識別子を決定する（８６０）。上記バンクアドレスが２ビットである場合、第１メモリチップ１４０は、この、バンク識別子を決定する目的のために、上記全てのバンクアドレスを用いる。上記バンクアドレスが３ビットである場合、第１メモリチップ１４０は、この、バンク識別子を決定する目的のために、該バンクアドレスの最初の２ビットを用いる。この場合、上記バンクアドレスの第３ビットは、上記アドレスビットとして既に用いられている。

上記バンク識別子が一旦決定されると（８６０）、第１メモリチップ１４０は、上記バンク識別子によって識別された第１メモリチップ１４０内の上記メモリバンクをアクティブにし、第１メモリチップ１４０上の他の全てのメモリバンクを非アクティブにする（８７０）。

メモリバンクがアクティブにされる（８７０）か否か（８４０）に関わらず、第１メモリチップ１４０は、上記チップセレクト信号（８１０）および上記起動ビット（８２０）を受信し続け、これに応じて、これらの値に基づいた動作を行う。

図８では、動作の順番を特定して示しているが、これは単に説明するためのものである。アクティブにする工程（８７０）を、上記チップセレクト信号がアクティブであり、上記起動ビットがアクティブにされたメモリユニット１４０またはメモリユニット１５０に適合すると識別された後にのみ行う限り、上記動作を任意の所望の順番に実施してもよい。

上記したように、本開示の本実施形態は、上記チップセレクト信号、上記起動ビット、上記チップ位置ビットを用いて、所定の時間における、メモリパッケージ内の、２つのメモリップ１４０、メモリチップ１５０のどちらかを特定する。表１は、第１メモリチップ１４０がアクティブな状態になるとき、第１メモリチップ１４０がスタンバイしている状態になるとき、第２メモリチップ１５０がアクティブな状態になるとき、および、第２メモリチップ１５０がスタンバイしている状態になるときを示している。

表１によって示したように、上記チップセレクト信号はメモリチップ１４０またはメモリチップ１５０のいずれかをアクティブにするかどうかを決定し、上記起動ビットは、それがメモリチップ１４０またはメモリチップ１５０のどちらになるかを、さらに決定する。

表１は、デュアルダイパッケージにおいて２つのチップを用いる一実施形態を記載しているが、これをより多数のチップを含むパッケージにも適用できる。このような実施形態では、複数の追加チップセレクト信号または複数の追加起動ビット、もしくは、これら２つを組み合わせた何らかを含むことによって、上記より多くのチップを選択しても良い。

本開示は、本発明による様々な実施形態の形成方法および用法を説明するためのものであって、本発明の、実際に意図する公正な範囲および精神を限定するものではない。以上の説明が本発明の全てを網羅するものではなく、開示した通りの形式に本発明を限定するものでもない。上記した技術思想を鑑みて、変形または変更がなされてもよい。本発明の原理およびその実際のアプリケーションの最適な説明を提供するため、および、当業者が本発明を、様々な実施形態において、および、想定される特定の用途に適した様々な変更を加えて、利用することができるように、上記した実施形態を選択し、記載している。上記変形および変更の全ては、公平、法的、および公正に権利を与えられる範囲に従って解釈される場合、添付の特許請求の範囲、本特許出願継続中における補正内容、および、これらに同等のもの全てによって規定される本発明の範囲内である。上記した様々な回路を、実施する形態によって望ましいように、ディスクリート回路または集積回路において実施してもよい。

一実施形態によるデュアルダイパッケージメモリ装置を示す図である。 一実施形態による図１のメモリ装置の物理的構成を示す図である。 一実施形態による図１のメモリユニットを示す図である。 一実施形態による図３のバンク制御回路を示す図である。 一実施形態による図４のバンクイネーブル回路を示す図である。 一実施形態による図４の読み出し制御回路および書き込み制御回路を示す図である。 一実施形態によるメモリシステム制御方法のフローチャートを示す図である。 一実施形態によるメモリ制御方法のフローチャートを示す図である。

Claims (25)

1. 第１の複数のデータビットを記憶するように構成された第１メモリと、
   第２の複数のデータビットを記憶するように構成された第２メモリと、
   セレクト信号および複数のアドレスビットを受信し、上記第１メモリおよび上記第２メモリの動作を制御するように構成されたメモリコントローラとを含み、
   上記メモリコントローラは、上記セレクト信号がアクティブである場合、および、上記複数のアドレスビットから選択された起動ビットが第１値を有する場合のみ、上記第１メモリをアクティブにし、上記セレクト信号がアクティブである場合、および、上記起動ビットが第２値を有する場合のみ、上記第２メモリをアクティブにする、半導体メモリ装置。
2. 第３の複数のデータビットを記憶するように構成された第３メモリをさらに含み、
   上記メモリコントローラの回路は、上記セレクト信号がアクティブである場合、上記起動ビットが上記第１値を有する場合、および、上記複数のアドレスビットから選択されたアドレスが第１識別子と一致する場合のみ、上記第１メモリをアクティブにし、上記セレクト信号がアクティブである場合、上記起動ビットが第１値を有する場合、および、上記アドレスが第３識別子と一致する場合のみ、上記第３メモリをアクティブにする、請求項１に記載の半導体メモリ。
3. 上記メモリコントローラは、
   上記セレクト信号および上記複数のアドレスビットを受信して上記第１メモリの動作を制御するように構成された第１メモリ制御回路と、
   上記セレクト信号および上記複数のアドレスビットを受信して上記第２メモリの動作を制御するように構成された第２メモリ制御回路とを含み、
   上記第１メモリ制御回路は、上記セレクト信号がアクティブである場合、および、上記起動ビットが第１値を有する場合のみ、上記第１メモリをアクティブにし、
   上記第２メモリ制御回路は、上記セレクト信号がアクティブである場合、および、上記起動ビットが第２値を有する場合のみ、上記第２メモリをアクティブにする、請求項１に記載の半導体メモリ。
4. 上記起動ビットを、上記アドレスを受信すると同時に、上記メモリコントローラにおいて受信する、請求項１に記載の半導体メモリ。
5. 上記起動ビットを、上記複数のアドレスビットから選択されたローアドレスまたはカラムアドレスのいずれかを受信すると同時に、上記メモリコントローラにおいて受信する、請求項１に記載の半導体メモリ。
6. 上記第１値はアクティブな電圧に相当し、上記第２値はインアクティブな電圧に相当する、請求項１に記載の半導体メモリ。
7. セレクト信号を第１メモリにおいて受信する工程と、
   アドレスビットを上記第１メモリにおいて受信する工程と、
   上記セレクト信号がアクティブであるかどうかを識別する工程と、
   上記セレクト信号が第１値を有するかどうかを識別する工程と、
   上記セレクト信号がアクティブであり、上記アドレスビットが上記第１値を有する場合のみ、上記第１メモリにアクセスする工程とを含む、半導体メモリの動作方法。
8. 上記アドレスビットは、バンクアドレスビットおよびローアドレスビットのいずれかである、請求項７に記載の方法。
9. 上記セレクト信号を第２メモリにおいて受信する工程と、
   上記アドレスビットを上記第２メモリにおいて受信する工程と、
   上記セレクト信号がアクティブであり、上記アドレスビットが第２値を有する場合、上記第２メモリの少なくとも一部をアクティブにする工程とをさらに含む、請求項７に記載の方法。
10. 上記第１メモリにアクセスする上記工程は、上記第１メモリからデータを読み出す工程、または、上記第１メモリにデータを書き込み工程のいずれかを含む、請求項７に記載の方法。
11. 上記第１値は、正の基準電圧および接地電圧のいずれかである、請求項７に記載の方法。
12. 基準電圧および起動識別ビットを受信し、上記起動識別ビットの値が上記基準電圧と等しいかどうかを示す第１中間信号を出力するように構成された比較回路と、
    アドレスを受信し、上記アドレスが識別子と一致しているかどうかを示す第２中間信号を出力するように構成されたデコーダと、
    上記第１中間信号および上記第２中間信号を受信し、起動信号を生成するように構成されたメモリ起動回路とを含み、
    上記起動信号は、上記第１中間信号によって上記起動識別ビットの値と上記基準電圧とが等しいことが示され、上記第２中間信号によって上記アドレスが上記識別子と一致していることが示される場合のみ、上記メモリをアクティブにするよう指示する、メモリ起動回路。
13. 上記比較回路は、排他的論理和ゲートを含む、請求項１２に記載のメモリ起動回路。
14. 上記メモリ起動回路は、
    上記第１中間信号および上記第２中間信号を受信し、第３中間信号を生成するように構成されたＡＮＤゲートと、
    上記第３中間信号を受信し、上記起動信号を生成するように構成されたフリップフロップとを含む、請求項１２に記載のメモリ起動回路。
15. 上記起動ビットを、上記アドレスを上記デコーダにおいて受信するときと同時に、上記比較回路において受信する、請求項１２に記載のメモリ起動回路。
16. 上記起動ビットを、上記複数のアドレスビットから選択されたローアドレスまたはカラムアドレスのいずれかを上記メモリ起動回路において受信すると同時に、上記比較回路において受信する、請求項１２に記載のメモリ起動回路。
17. 基準電圧および起動識別ビットを比較して、上記起動識別ビットの値が上記基準電圧と等しいかどうかを示す第１中間信号を出力する比較手段と、
    アドレスを復号化して、上記アドレスが識別子と一致しているかどうかを示す第２中間信号を出力する復号化手段と、
    起動信号を生成する起動信号生成手段とを含み、
    上記起動信号は、上記第１中間信号によって上記起動識別ビットの値が上記基準電圧に等しいことが示され、上記第２中間信号によって上記アドレスが上記識別子と一致していることが示される場合のみ、上記メモリをアクティブにするよう指示する、メモリ起動回路。
18. 上記比較手段は、排他的論理和演算を実施する手段を含む、請求項１７に記載のメモリ起動回路。
19. 上記起動信号生成手段は、
    上記第１中間信号および上記第２中間信号のＡＮＤ演算を実施し、第３中間信号を生成する手段と、
    上記起動信号を、上記第３中間信号に基づいて生成する手段とを含む、請求項１７に記載のメモリ起動回路。
20. 上記起動ビットを、上記復号化手段において上記アドレスを受信すると同時に、上記比較手段において受信する、請求項１７に記載のメモリ起動回路。
21. 上記起動ビットを、上記複数のアドレスビットから選択されたローアドレスまたはカラムアドレスのいずれかを上記起動信号生成手段において受信するときと同時に、上記比較手段において受信する、請求項１７に記載のメモリ起動回路。
22. メモリチップにおいてチップセレクト信号を受信する工程と、
    上記メモリチップにおいて、複数のアドレスビットを受信する工程と、
    上記チップセレクト信号がアクティブであるかどうかを識別する工程と、
    上記複数のアドレスビットにおける第１ビットが、第１値を有しているかどうかを識別する工程と、
    上記チップセレクト信号がアクティブであり、上記第１ビットが上記第１値を有する場合のみ、上記メモリバンクをアクティブにする工程とを含む、メモリチップにおいてメモリバンクをアクティブにする方法。
23. 上記複数のアドレスビットから選択されたビット列がバンク識別子と一致しているかどうかを識別する工程をさらに含み、
    上記ビット列が上記バンク識別子と一致している場合のみ、上記メモリバンクをアクティブにする工程を行う、請求項２２に記載の方法。
24. 上記第１値は、アクティブな電圧およびインアクティブな電圧のいずれかである、請求項２２に記載の方法。
25. 上記アクティブな電圧は正の基準電圧であり、上記インアクティブな電圧は接地電圧である、請求項２４に記載の方法。

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