KR20120053602A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

Abstract

본 발명의 적층 반도체 메모리 장치는 마스터 칩 및 각각이 복수 개의 뱅크를 구비하는 복수 개의 슬레이브 칩을 포함하는 적층 반도체 메모리 장치에서, 마스터 칩은 복수 개의 슬레이브 칩으로 제 1 수신 신호, 제 1 타이밍 신호, 뱅크 어드레스 신호 및 슬라이스 선택 신호를 제공하고, 복수 개의 슬레이브 칩은 슬라이스 선택 신호 및 슬라이스 코드를 비교하여 슬라이스 활성 신호를 생성하는 슬라이스 판단부 및 제 1 수신 신호 및 슬라이스 활성 신호에 응답하여 뱅크 어드레스 신호를 수신하고, 뱅크 어드레스 신호 및 상기 제 1 타이밍 신호에 응답하여 뱅크 활성 신호를 생성하는 뱅크 선택부를 포함한다.

Description

반도체 메모리 장치 및 그의 동작 방법{Semiconductor Memory Apparatus and Method for Operating Thereof}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 적층 반도체 메모리 장치에 관한 것이다.

반도체 메모리의 집적도 및 용량 향상을 위해, 복수의 메모리 칩을 적층한 입체 구조 배치 방식이 사용된다. 이러한 입체 구조 배치 기술을 적용한 반도체 메모리 장치를 적층 반도체 메모리 장치(Stacked Semicionductor Memory Apparatus)라고 하고, 복수 개의 메모리 칩을 각각 슬라이스(Slice)라고 한다. 이러한 입체 구조 배치 기술에는 SIP(System in Package) 방식, POP(Pakage on Pakage) 방식 및 TSV(Through Silicon Via) 방식 등이 사용되고 있다.

TSV 방식은 모듈 상에서 컨트롤러와의 거리에 따른 전송속도 열화, 데이터 대역폭의 취약점, 패키지 상의 변수에 따라 발생하는 전송 속도 열화를 극복하기 위한 대안으로 사용되고 있다. TSV 방식은 복수 개의 메모리 칩을 관통하는 경로를 생성하고, 경로에 전극을 형성함으로써 각 메모리 칩 및 컨트롤러 간의 통신을 수행한다. TSV 방식을 사용하는 적층 반도체 메모리 장치는 마스터 칩 및 복수 개의 슬레이브 칩을 포함하여 구성될 수 있다. 마스터 칩은 컨트롤러 칩과 통신하는 입출력 소자를 구비하고 컨트롤러 칩과 통신한다. 또한 마스터 칩은 컨트롤러 칩에서 입력되는 커맨드 및 어드레스 신호에 따라 복수 개의 슬레이브 칩을 위한 각종 제어 신호, 타이밍 신호, 데이터 신호를 생성하고, TSV를 통해 복수 개의 슬레이브 칩과 통신한다.

적층 반도체 메모리 장치는 단층 반도체 메모리 장치와 달리 복수 개의 뱅크를 구비하는 슬레이브 칩을 복수 개 포함하기 때문에, 단층 반도체 메모리 장치와 다른 주소 접근 방식이 필요하다.

본 발명은 적층 반도체 메모리 장치에서 랭크를 구성하는 방법 및 뱅크를 선택하는 방법을 제시하는 데에 그 기술적 과제가 있다.

본 발명의 일 실시예에 따른 적층 반도체 메모리 장치는 마스터 칩 및 각각이 복수 개의 뱅크를 구비하는 복수 개의 슬레이브 칩을 포함하는 적층 반도체 메모리 장치에서, 상기 마스터 칩은 상기 복수 개의 슬레이브 칩으로 제 1 수신 신호, 제 1 타이밍 신호, 뱅크 어드레스 신호 및 슬라이스 선택 신호를 제공하고, 상기 복수 개의 슬레이브 칩은 상기 슬라이스 선택 신호 및 슬라이스 코드를 비교하여 슬라이스 활성 신호를 생성하는 슬라이스 판단부 및 상기 제 1 수신 신호 및 상기 슬라이스 활성 신호에 응답하여 상기 뱅크 어드레스 신호를 수신하고, 상기 뱅크 어드레스 신호 및 상기 제 1 타이밍 신호에 응답하여 뱅크 활성 신호를 생성하는 뱅크 선택부를 포함한다.

또한 본 발명의 일 실시예에 따른 반도체 장치는 마스터 칩에서 복수 개의 슬레이브 칩으로 슬라이스 선택 신호 및 제 1 수신 신호를 인가하는 단계, 상기 복수 개의 슬레이브 칩 각각이 상기 슬라이스 선택 신호 및 각각의 슬레이브 코드를 비교하여 각각의 슬라이스 활성 신호를 생성하는 단계, 활성화된 상기 슬라이스 활성 신호를 갖는 슬레이브 칩이 상기 제 1 수신 신호에 응답하여 뱅크 어드레스 신호를 인가 받아 수신 뱅크 신호를 생성하는 단계, 상기 마스터 칩에서 상기 복수 개의 슬레이브 칩으로 제 1 타이밍 신호를 인가하는 단계 및 상기 수신 뱅크 신호 및 상기 제 1 타이밍 신호에 따라 상기 슬레이브 칩이 포함하는 복수 개의 뱅크 중 하나를 선택하는 단계를 포함한다.

본 발명은 적층 반도체 메모리 장치가 원하는 주소에 보다 빨리 접근하도록 하는 효과를 창출한다.

또한 본 발명은 적층 반도체 메모리 장치의 신호 통신 경로의 필요 수를 줄일 수 있는 효과를 창출한다.

도 1은 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치에서 리드 및 라이트 동작을 위해 뱅크에 접근하는 방식을 보여주는 도면,
도 2는 도 1에 도시된 상기 뱅크 선택부(200)의 일 실시예에 따른 회로도,
도 3은 도 1에 도시된 상기 슬라이스 판단부(100)의 일 실시예에 따른 회로도,
도 4는 도 1에 도시된 타이밍 신호 생성부(300)의 일 실시예에 따른 블록도,
도 5는 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치 및 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치의 신호 전달을 보여주는 도면,
도 6은 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치가 구비하는 랭크 확인 동작을 수행하기 위한 회로도이다.

적층 반도체 메모리 장치의 뱅크 접근 방식을 설명하기에 앞서, 랭크(Rank) 주소 지정 방식에 대해 설명한다.

적층 반도체 메모리 장치는 복수 개의 슬레이브 칩에 접근 하는 방법으로 랭크(Rank) 주소 지정 방식을 사용할 수 있다. 적층 반도체 메모리 장치의 랭크(Rank) 주소 지정 방식으로 논리적 랭크 주소 지정 방식(Logical Rank Addressing) 또는 물리적 랭크 주소 지정 방식(Physical Rank Addressing)이 사용될 수 있다.

논리적 랭크 주소 지정 방식은 하나의 랭크(Rank)를 하나의 슬라이스가 아닌 복수 개의 슬라이스에 부분적으로 나누어 배치되도록 구성하고, 각 슬라이스의 부분 선택, 슬라이스 선택 및 뱅크 및 셀 어드레스 선택의 순서로 원하는 셀에 접근하는 방식이다. 4개의 랭크를 4개의 슬라이스의 각 사분면마다 위치하도록 구성한 4 랭크의 논리적 랭크 주소 지정 방식을 예로 들면, 전체 슬라이스의 1사분면을 제 1 랭크, 2사분면을 제 2 랭크, 3사분면을 제 3랭크, 4사분면을 제 4랭크로 구성한다. 이후 원하는 셀에 접근하기 위해서,

a) 랭크 선택(예를 들어 1사분면);

b) 슬라이스 선택(예를 들어 3번째 슬라이스); 및

c) 뱅크 및 어드레스 선택의 동작을 수행한다. 이러한 동작에 따라 예를 들어, 1 랭크의 3 번째 슬라이스가 선택되고, 선택된 랭크 및 슬라이스에서 뱅크 및 어드레스에 대한 접근이 수행된다.

또한 물리적 랭크 주소 지정 방식은 하나의 랭크(Rank)가 하나의 슬라이스에 배치되도록 구성하고, 슬라이스 선택 및 뱅크 및 셀 어드레스 선택의 순서로 원하는 셀에 접근하는 방식이다. 4개의 슬라이스를 4개의 랭크로 구성한 물리적 랭크 주소 지정 방식을 예로 들면, 첫 번째 슬라이스를 제 1 랭크, 두 번째 슬라이스를 제 2 랭크, 세 번째 슬라이스를 제 3 랭크, 네 번째 슬라이스를 제 4 랭크로 구성한다. 이후 원하는 셀에 접근하기 위해서,

d) 랭크 선택(예를 들어 3 번째 슬라이스); 및

e) 뱅크 및 어드레스 선택의 동작을 수행한다.

DRAM과 같은 반도체 메모리 장치는 예를 들어, 한정하는 것은 아니지만 액티브 동작, 프리차지 동작, 리드 동작 및 라이트 동작을 수행할 수 있는데, 논리적 랭크 주소 지정 방식의 경우 (a)동작을 더 수행하기 때문에 원하는 셀에 접근하는 시간이 물리적 랭크 주소 지정 방식보다 오래 걸린다. 따라서, 논리적 랭크 주소 지정 방식의 경우 액티브 동작 및 프리차지 동작에서만 랭크(예를 들어, 1 사분면) 선택 동작을 수행한다. 리드 동작 및 라이트 동작은 액티브 동작 및 프리차지 동작보다 제품 규격에 도달하기 위한 타이밍 마진이 부족하기 때문에, 일반적으로 논리적 랭크 주소 지정 방식에서는 리드 동작 및 라이트 동작에서 랭크 선택 동작을 수행하지 않는다. 따라서 논리적 랭크 주소 지정 방식에서 리드 동작 및 라이트 동작은 앞서 실행된 액티브 동작 및 프리차지 동작에서 선택된 랭크(예를 들어 1 사분면)에서만 수행될 수 있다. 반대로 물리적 랭크 주소 지정 방식은 a)동작을 수행하지 않아 논리적 랭크 주소 지정 방식보다 원하는 셀에 접근하는 시간이 짧게 걸리므로, 액티브 동작 및 프리차지 동작뿐만 아니라 리드 동작 및 라이트 동작에서도 랭크 선택 동작을 수행할 수 있다. 따라서 물리적 랭크 주소 지정 방식은 전체 랭크에 대해 논리적 랭크 주소 지정 방식보다 효율적인 동작 분배가 가능하다. 예를 들어, 물리적 랭크 주소 지정 방식은 전 랭크를 모두 액티브 시킨 후, 원하는 랭크에 대해 리드 동작 또는 라이트 동작을 수행하도록 할 수 있다.

논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치 및 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리에서, 리드 및 라이트 동작을 위해 뱅크에 접근하는 방식을 설명하기로 한다.

도 1은 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치에서 리드 및 라이트 동작을 위해 뱅크에 접근하는 방식을 보여주는 도면이다.

도 1은 마스터 칩 및 복수 개의 슬레이브 칩을 구비하는 적층 반도체 메모리 장치에서 하나의 슬레이브 칩(Slave0)을 간략하게 도시한 블록도이다. 설명을 위해, 상기 적층 반도체 메모리 장치는 4 개의 슬레이브 칩(Slave0~Slave3)를 포함하여 구성되고, 각 슬레이브 칩은 4 개의 뱅크(제 1 내지 제 4 뱅크)를 포함하는 것으로 예시하였다.

도 1에 도시된 것처럼, 물리적 랭크 주소 지정 방식을 사용하는 상기 슬레이브 칩(Slave0)은 슬라이스 판단부(100) 및 뱅크 선택부(200)를 포함하여 구성될 수 있다. 위에서 언급한 것처럼, 물리적 랭크 주소 지정 방식은 하나의 랭크(Rank)가 하나의 슬라이스에 배치되도록 구성하고, 슬라이스 선택 및 뱅크 및 셀 어드레스 선택을 통해 원하는 셀에 접근하는 방식이다.

상기 슬라이스 판단부(100)는 슬라이스 선택 신호(S<0:1>)및 할당된 슬라이스 코드(Scode<0:1>)를 비교하여 슬라이스 활성 신호(Son)를 생성한다. 상기 슬라이스 코드(Scode<0:1>)는 각 슬레이브 칩마다 달리 가지고 있는 고유 코드이다. 상기 슬라이스 코드(Scode<0:1>는 상기 슬라이스 판단부(100)의 내부에 저장되도록 구성할 수 있고, 또는 도 1에 도시된 것처럼, 각 슬라이스 칩에서 제공하도록 구성할 수 있다. 상기 슬라이스 선택 신호(S<0:1>)는 TSV를 통해 상기 마스터 칩에서 상기 복수 개의 슬레이브 칩(Slave0~Slave3)으로 전송되는 신호이다. 따라서 4 개의 슬레이브 칩(Slave0~Slave3)을 포함하는 적층 반도체 메모리 장치에서, 상기 슬라이스 선택 신호(S<0:1>) 및 상기 슬라이스 코드(Scode<0:1>)가 서로 일치하는 하나의 슬레이브 칩에서 상기 슬라이스 활성 신호(Son)가 활성화된다.

상기 뱅크 선택부(200)는 제 1 수신 신호(Pre_AYP), 상기 슬라이스 활성 신호(Son)에 응답하여 뱅크 어드레스 신호(CBK<0:1>)를 수신하고, 상기 뱅크 어드레스 신호(CBK<0:1>) 및 제 1 타이밍 신호(AYP)에 응답하여 뱅크 활성 신호(AYP<0:3>)를 생성한다. 상기 제 1 수신 신호(Pre_AYP) 및 상기 제 1 타이밍 신호(AYP)는 상기 마스터 칩에서 생성되는 신호로서, TSV를 통해 복수 개의 슬레이브 칩(Slave0~Slave3)으로 공통 전달되는 신호이다. 상기 마스터 칩은 컨트롤러 칩으로부터 리드 커맨드 또는 라이트 커맨드가 입력되면, 상기 제 1 수신 신호(Pre_AYP) 및 상기 제 1 타이밍 신호(AYP)를 생성한다. 상기 제 1 수신 신호(Pre_AYP)는 상기 제 1 타이밍 신호(AYP)보다 선행하여 활성화되는 신호이다. 상기 뱅크 어드레스 신호(CBK<0:1>)는 어떤 뱅크를 선택할 지를 결정하는 정보를 가진 신호로서, 리드 커맨드 또는 라이트 커맨드가 입력되면 인가되는 뱅크 어드레스 소스 신호(미도시)를 소정 시간 지연한 신호로서 사용할 수 있다. 또한 상기 뱅크 어드레스 신호(CBK<0:1>)는 상기 마스터 칩으로부터 상기 복수 개의 슬레이브 칩(Slave0~3)으로 공통 전달되는 신호이다.

상기 뱅크 선택부(200)에 의해 상기 뱅크 활성 신호(AYP<0:3>)가 생성되면, 상기 뱅크 활성 신호(AYP<0:3>)의 각 비트는 상기 슬레이브 칩(Slave0)의 각 뱅크에 해당되어 각 뱅크가 리드 동작 및 라이트 동작을 하는 데에 필요한 각종 타이밍 신호들을 생성하는 소스 신호가 된다.

상기 슬레이브 칩(Slave0)은 상기 뱅크 활성 신호(AYP<0:3>)를 입력받아 해당 뱅크가 리드 및 라이트 동작을 수행하는 데에 사용되는 각종 타이밍 신호들을 생성하는 타이밍 신호 생성부(300)를 추가로 포함하여 구성될 수 있다. 도 1에는 상기 슬레이브 칩(Slave0)이 4 개의 뱅크를 지원하는 4 개의, 즉 제 1 내지 제 4 타이밍 신호 생성부를 포함한 것으로 예시하였다. 상기 각종 타이밍 신호로는 제 2 타이밍 신호(YI), 제 3 타이밍 신호(BWEN), 제 4 타이밍 신호(IOSTBP) 및 제 5 타이밍 신호(PIN)가 사용될 수 있다. 상기 제 2 타이밍 신호(YI)는 해당 뱅크가 리드 또는 라이트 동작 시 활성화되는 신호로서, 비트 라인(Bit Line, 미도시) 및 세그먼트 입출력 라인(Segment Input/Output Line, 미도시)을 전기적으로 연결하는 것을 관장하는 신호이다. 상기 제 3 타이밍 신호(BWEN)는 라이트 동작 시 서로 다른 입출력 라인을 전기적으로 연결하는 것을 관장하는 신호이다. 제 4 타이밍 신호(IOSTBP)는 리드 동작 시 서로 다른 입출력 라인을 전기적으로 연결하는 것을 관장하는 신호이다. 제 5 타이밍 신호(PIN)는 상기 타이밍 신호 생성부(300)의 마지막 단에서 출력되는 신호 이고, 상기 복수 개의 슬레이브 칩(Slave0~Slave3)이 상기 마스터 칩으로 데이터를 전송하기 위한 동기화 정보를 가진 신호이다.

상기 슬레이브 칩(Slave0)은 상기 제 1 수신 신호(Pre_AYP), 상기 슬라이스 활성 신호(Son)에 응답하여 뱅크 어드레스 신호(CBK<0:1>)를 수신하고, 상기 뱅크 어드레스 신호(CBK<0:1>) 및 제 6 타이밍 신호(DATASTB)에 응답하여 데이터 인가 신호 (DATASTB<0:3>)를 생성하는 데이터 인가 신호 생성부(400)를 추가로 포함하여 구성될 수 있다. 상기 데이터 인가 신호(DATASTB<0:3>)는 각 비트가 4 개의 뱅크에 각각 해당되는 신호로서, 모든 뱅크가 공유하는 글로벌 입출력 라인(GIO) 및 각 뱅크가 구비하는 뱅크 입출력 라인(BIO)를 전기적으로 연결하는 시점을 관장하는 신호이다. 상기 제 6 타이밍 신호(DATASTB)는 상기 제 1 수신 신호(Pre_AYP) 및 상기 제 1 타이밍 신호(AYP)처럼 상기 마스터 칩이 리드 커맨드 또는 라이트 커맨드에 응답하여 생성하는 타이밍 신호이다. 상기 제 6 타이밍 신호(DATASTB)는 상기 제 1 수신 신호(Pre_AYP) 및 상기 제 1 타이밍 신호(AYP)처럼 TSV를 통해 상기 마스터 칩으로부터 복수 개의 슬레이브 칩(Slave0~Slave3)으로 공통 전달되는 신호이다.

물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치가 상기 슬레이브 칩(Slave0)에서 상기 슬라이스 선택 신호(S<0:1>), 상기 제 1 수신 신호(Pre_AYP) 및 상기 제 1 타이밍 신호(AYP)에 따라 상기 뱅크 활성 신호(AYP<0:3>)를 생성하는 것과 달리, 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 상기 마스터 칩에서 상기 뱅크 활성 신호(AYP<0:3>)를 생성하고, 상기 뱅크 활성 신호(AYP<0:3>)를 4 개의 TSV를 통해 상기 복수 개의 슬레이브 칩(Slave0~Slave3)으로 전송한다. 또한 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 상기 마스터 칩에서 상기 데이터 인가 신호(DATASTB<0:3>)를 생성하고, 상기 데이터 인가 신호(DATASTB<0:3>)를 4 개의 TSV를 통해 상기 복수 개의 슬레이브 칩(Slave0~Slave3)으로 전송한다. 즉, 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 상기 슬레이브 칩(Slave0~Slave3)이 아닌, 상기 마스터 칩에서 활성화하려는 뱅크를 구분한다. 이는 하나의 슬라이스에 복수 개의 랭크가 존재하는 2 랭크의 논리적 랭크 주소 지정 방식 또는 4 랭크의 논리적 랭크 주소 지정 방식(설정에 따라 더 많은 랭크를 지원하는 논리적 랭크 주소 지정 방식도 가능하다)을 지원하기 위함이다. 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 장치는 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치와 달리 상기 복수 개의 슬레이브 칩(Slave0~Slave3)이 단일 비트의 상기 제 1 타이밍 신호(AYP) 및 제 6 타이밍 신호(DATASTB)를 공유하고, 상기 복수 개의 슬레이브 칩(Slave0~Slave3)에서 각각 상기 뱅크 활성 신호(AYP<0:3>) 및 상기 데이터 인가 신호(DATASTB<0:3>)를 생성하기 때문에 뱅크를 선택하기 위한 필요 TSV의 수가 논리적 랭크 주소 지정 방식보다 적을 수 있다는 장점이 있다. 이러한 장점은 한 슬라이스 당 구비하는 뱅크의 숫자가 많을 수록 더 큰 효과를 발휘한다.

도 2는 도 1에 도시된 상기 뱅크 선택부(200)의 일 실시예에 따른 회로도이다.

상기 뱅크 선택부(200)는 통과부(210), 래치부(220), 디코딩부(230) 및 신호 출력부(240)를 포함한다.

도 2에 도시된 상기 뱅크 선택부(200)는 상기 통과부(210) 및 상기 래치부(220)를 통해 상기 제 1 수신 신호(Pre_AYP) 및 상기 슬라이스 활성 신호(Son)에 응답하여 상기 뱅크 어드레스 신호(CBK<0:1>)를 수신하는 동작을 수행한다. 또한 상기 뱅크 선택부(200)는 상기 디코딩부(230) 및 상기 신호 출력부(240)를 통해 상기 뱅크 어드레스 신호(CBK<0:1>) 및 상기 제 1 타이밍 신호(AYP)에 응답하여 뱅크 활성 신호(AYP<0:3>)를 생성하는 동작을 수행한다.

상기 통과부(210)는 상기 슬라이스 활성 신호(Son) 및 상기 제 1 수신 신호(Pre_AYP)에 응답하여 상기 뱅크 어드레스 신호(CBK<0:1>)를 통과 시킨다. 상기 통과부(210)는 낸드 게이트(2001), 인버터(2002) 및 패스 게이트(2003)를 포함하여 구성될 수 있다. 상기 낸드 게이트(2001)는 상기 제 1 수신 신호(Pre_AYP) 및 상기 슬라이스 활성 신호(Son)를 낸드 연산하여 출력한다. 상기 인버터(2002)는 상기 낸드 게이트(2001)의 출력 신호를 반전한다. 상기 패스 게이트(2003)는 상기 인버터(2002) 및 상기 낸드 게이트(2001)의 출력 신호에 응답하여 상기 뱅크 어드레스(CBK<0:1>)를 통과 시킨다. 도 2처럼 구성된 상기 통과부(210)는 상기 슬라이스 활성 신호(Son) 및 상기 제 1 수신 신호(Pre_AYP)가 모두 하이 레벨로 활성화되면 상기 낸드 게이트(2001)는 출력 신호를 로우 레벨로 출력한다. 이에 따라 상기 패스 게이트(2003)가 활성화되어 상기 뱅크 어드레스(CBK<0:1>)를 통과시킨다.

상기 래치부(220)는 상기 통과부(210)의 출력 신호를 수신 뱅크 신호(CBK S<0:1>)로서 래치한다. 상기 래치부(220)는 래치 회로(2004) 및 인버터(2005)를 포함하여 구성될 수 있다. 상기 래치 회로(2004)는 상기 패스 게이트(2003)의 출력 신호를 래치한다. 상기 인버터(2005)는 상기 래치 회로(2004)의 출력 신호를 반전하여 수신 뱅크 신호(CBK S<0:1>)로서 출력한다.

상기 디코딩부(230)는 상기 수신 뱅크 신호(CBK S<0:1>)를 디코딩한다. 상기 디코딩부(230)는 상기 수신 뱅크 신호(CBK S<0:1>)를 디코딩하여 출력하는 일반적인 디코더 회로(2006)를 포함하여 구성될 수 있다. 도 2에서, 상기 뱅크 어드레스 신호(CBK<0:1>)는 두 비트로 예시되었으므로, 수신 뱅크 신호(CBK S<0:1>)도 두 비트이고, 상기 디코더(2006)의 출력 신호는 네 비트이다.

상기 신호 출력부(240)는 상기 디코딩부(230)의 출력 신호 및 상기 제 1 타이밍 신호(AYP)에 응답하여 상기 뱅크 활성 신호(AYP<0:3>)를 생성한다. 상기 신호 출력부(240)는 낸드 게이트(2007~2010)를 포함하여 구성될 수 있다. 상기 낸드 게이트(2007~2010)는 상기 디코딩부(230)의 네 비트의 출력 신호 각각과 상기 제 1 타이밍 신호(AYP)를 낸드 연산하여 상기 뱅크 활성 신호(AYP<0:3>)로서 출력하도록 구성되었다. 이에 따라 상기 신호 출력부(240)는 상기 제 1 타이밍 신호(AYP)가 하이 레벨로 활성화되면 상기 디코딩부(230)의 출력 신호를 반전하여 출력한다.

상기 데이터 인가 신호 생성부(400)는 도 2에 도시된 상기 뱅크 선택부(200)와 유사하게 구성될 수 있다. 상기 데이터 인가 신호 생성부(400)는 도 2에 도시된 도면에서, 상기 신호 출력부(240)가 상기 제 1 타이밍 신호(AYP) 대신 상기 제 6 타이밍 신호(DATASTB)를 입력받고, 상기 뱅크 활성 신호(AYP<0:3>) 대신 상기 데이터 인가 신호(DATASTB<0:3>)를 생성하도록 구성하고, 나머지 구성부 및 신호 입출력 관계가 도 2에 도시된 도면과 동일하게 구성될 수 있다.

도 3은 도 1에 도시된 상기 슬라이스 판단부(100)의 일 실시예에 따른 회로도이다.

위에서 언급된 것처럼, 상기 슬라이스 판단부(100)는 슬라이스 선택 신호(S<0:1>)및 할당된 슬라이스 코드(Scode<0:1>)를 비교하여 슬라이스 활성 신호(Son)를 생성한다. 상기 슬라이스 판단부(100)는 래치 회로(3001), 인버터(3002, 3003), 패스 게이트(3004, 3005) 및 앤드 게이트(3006)를 포함하여 구성될 수 있다. 상기 래치 회로(3001)는 상기 슬라이스 선택 신호(S<0:1>)를 입력받아 래치한다. 상기 인버터(3002)는 상기 래치 회로(3001)의 출력 신호를 반전하여 출력한다. 상기 인버터(3003)는 상기 슬라이스 코드(Scode<0:1>)를 반전하여 출력한다. 상기 패스 게이트(3004)는 상기 슬라이스 코드(Scode<0:1>) 및 상기 인버터(3003)의 출력 신호에 응답하여 상기 인버터(3002)의 출력 신호를 통과 시킨다. 상기 패스 게이트(3005)는 상기 인버터(3003)의 출력 신호 및 상기 슬라이스 코드(Scode<0:1>)에 응답하여 상기 래치 회로(3001)의 출력 신호를 통과 시킨다. 상기 두 패스 게이트(3004, 3005)의 출력 단자는 서로 연결되어있다. 설명을 용이하게 하기 위해 상기 두 패스 게이트(3004, 3005)의 출력 신호를 비교 결과 신호(RS<0:1>)라고 한다. 상기 앤드 게이트(3006)는 상기 비교 결과 신호(RS<0:1>)의 각 비트를 입력받아 앤드 연산하여 상기 슬라이스 활성 신호(Son)로서 출력한다. 이에 따라 상기 슬라이스 판단부(100)는 슬라이스 선택 신호(S<0:1>) 및 할당된 슬라이스 코드(Scode<0:1>)가 서로 같으면, 슬라이스 활성 신호(Son)를 활성화한다.

도 4는 도 1에 도시된 타이밍 신호 생성부(300)의 일 실시예에 따른 블록도이다. 대표적으로 도 1 에 도시된 제 1 타이밍 신호 생성부(300)의 경우를 예로 설명한다.

위에서 언급한 것처럼, 상기 타이밍 신호 생성부(300)는 상기 뱅크 활성 신호(AYP<1>)를 입력받아 해당 뱅크가 리드 및 라이트 동작을 수행하는 데에 사용되는 각종 타이밍 신호인 상기 제 2 타이밍 신호(YI<1>), 상기 제 3 타이밍 신호(BWEN<1>), 상기 제 4 타이밍 신호(IOSTBP<1>) 및 상기 제 5 타이밍 신호(PIN<1>)들을 생성한다. 상기 타이밍 신호 생성부(300)는 도 4에 도시된 것처럼 상기 뱅크 활성 신호(AYP<1>)를 입력받는 직렬로 연결된 복수 개의 지연 회로(310, 320, 330, 340)를 구비하고, 각 지연 회로의 출력을 상기 제 2 타이밍 신호(YI<1>), 상기 제 3 타이밍 신호(BWEN<1>), 상기 제 4 타이밍 신호(IOSTBP<1>) 및 상기 제 5 타이밍 신호(PIN<1>)로 출력하도록 구성될 수 있다.

도 5는 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치 및 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치의 신호 전달을 보여주는 도면이다.

도 5에서, 적층 반도체 메모리 장치는 4개의 랭크를 4 개의 슬레이브 칩의 각 사분면에 위치하도록 구성한 4 랭크의 논리적 랭크 주소 지정 방식을 사용하고, 마스터 칩(Master) 및 4 개의 슬레이브 칩(Slave0~Slave3)를 포함하는 것으로 예시하였다. 또한 상기 각 슬레이브 칩은 8 개의 뱅크를 포함하는 것으로 예시하였다.

논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치에서, 상기 마스터 칩(Master)은 상기 4 개의 슬레이브 칩(Slave0~Slave3)으로 리드 또는 라이트 시 필요한 각종 타이밍 신호를 생성하기 위한 소스 신호인 8 비트의 뱅크 활성 신호(AYP<0:7>)를 송신한다. 또한 상기 마스터 칩(Master)은 리드 또는 라이트 시 글로벌 입출력 라인 및 뱅크 입출력 라인을 전기적으로 연결하는 타이밍을 관장하는 신호인 8 비트의 데이터 인가 신호(DATASTB<0:7>)를 송신한다. 또한 상기 마스터 칩(Master)은 해당 뱅크의 리드 또는 라이트 동작에서 어드레스를 지정하기 위한 4 비트의 어드레스 신호(CA<5:8>)를 송신한다. 또한 상기 마스터 칩(Master)은 상기 4개의 슬레이브 칩(Slave0~7)이 상기 어드레스 신호(CA<5:8>)를 수신하는 것을 관장하는 신호인 1 비트의 상기 제 1 수신 신호(Pre_AYP)를 송신한다. 또한 상기 마스터 칩(Master)은 액티브 동작 및 프리차지 동작에서 각 사분면(즉, 각 랭크)을 선택하기 위한 3 비트의 랭크 선택 신호(Rank<0:2>)를 송신한다. 또한 상기 마스터 칩(Master)은 특정 슬레이브 칩을 선택하기 위한 2 비트의 상기 슬라이스 선택 신호(S<0:1>)를 송신한다. 이처럼, 상기 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 리드 동작 및 라이트 동작에서 뱅크 구분을 위해 3 비트의 상기 뱅크 어드레스 신호(CBK<0:2>), 8 비트의 상기 뱅크 활성 신호(AYP<0:7>) 및 8 비트의 상기 데이터 인가 신호 (DATASTB<0:7>)를 TSV를 통해 통신한다.

물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치에서, 상기 마스터 칩(Master)은 상기 4 개의 슬레이브 칩(Slave0~Slave3)으로 리드 또는 라이트 시 필요한 각종 타이밍 신호를 생성하기 위한 소스 신호인 1 비트의 제 1 타이밍 신호(AYP)를 송신한다. 또한 상기 마스터 칩(Master)은 리드 또는 라이트 시 글로벌 입출력 라인 및 뱅크 입출력 라인을 전기적으로 연결하는 타이밍을 관장하는 신호인 8 비트의 데이터 인가 신호(DATASTB<0:7>)를 생성하기 위한 소스 신호인 1 비트의 제 6 타이밍 신호(DATASTB)를 송신한다. 또한 상기 마스터 칩(Master)은 해당 뱅크의 리드 또는 라이트 동작에서 어드레스를 지정하기 위한 4 비트의 어드레스 신호(CA<5:8>)를 송신한다. 또한 상기 마스터 칩(Master)은 상기 4개의 슬레이브 칩(Slave0~7)이 상기 어드레스 신호(CA<5:8>)를 수신하는 것을 관장하는 신호인 1 비트의 상기 제 1 수신 신호(Pre_AYP)를 송신한다. 또한 상기 제 1 수신 신호(Pre_AYP)는 물리적 랭크 주소 지정 방식에서 상기 뱅크 어드레스 신호(CBK<0:2>)를 수신하는 시점을 관장하는 신호로도 사용될 수 있다. 또한 상기 마스터 칩(Master)은 8 개의 뱅크 중 하나를 선택하기 위한 3 비트의 상기 뱅크 어드레스 신호(CBK<0:2>)를 송신한다. 또한 상기 마스터 칩(Master)은 특정 슬레이브 칩을 선택하기 위한 2 비트의 상기 슬라이스 선택 신호(S<0:1>)를 송신한다. 이처럼, 상기 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 리드 동작 및 라이트 동작에서 뱅크 구분을 위해 3 비트의 상기 뱅크 어드레스 신호(CBK<0:2>), 1 비트의 상기 제 1 타이밍 신호(AYP) 및 1 비트의 상기 제 6 타이밍 신호(DATASTB)를 TSV를 통해 통신한다. 즉, 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 뱅크 구분을 위한 TSV 필요 숫자가 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치 보다 적을 수 있다. 이러한 장점은 한 슬라이스, 즉 하나의 슬레이브 칩이 포함하는 뱅크의 숫자가 많을수록 더 크게 적용된다.

물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 리드 동작 및 라이트 동작 시 다음과 같이 동작할 수 있다.

우선 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치의 라이트 동작은, 상기 마스터 칩(Master)에서 상기 4 개의 슬레이브 칩(Slave0~Slave3)으로 데이터(미도시)를 송신한다. 다음으로 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 데이터를 상기 글로벌 입출력 라인으로 인가한다. 다음으로 상기 마스터 칩(Master)에서 상기 4 개의 슬레이브 칩(Slave0~Slave3)으로 상기 제 6 타이밍 신호(DATASTB), 상기 뱅크 어드레스 신호(CBK<0:2>), 상기 제 1 수신 신호(Pre_AYP) 및 상기 슬라이스 선택 신호(S<0:1>)를 송신한다. 다음으로 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 슬라이스 선택 신호(S<0:1>)에 응답하여 상기 슬라이스 활성 신호(Son)를 생성하고, 상기 슬라이스 활성 신호(Son), 상기 제 6 타이밍 신호(DATASTB) 및 상기 뱅크 어드레스 신호(CBK<0:2>)에 응답하여 상기 데이터 인가 신호(DATASTB<0:7>)를 생성한다. 다음으로 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 데이터 인가 신호(DATASTB<0:7>)에 응답하여 상기 글로벌 입출력 라인에 인가된 상기 데이터를 상기 뱅크 입출력 라인으로 전달한다. 다음으로 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 슬라이스 활성 신호(Son) 및 상기 제 1 수신 신호(Pre_AYP)에 응답하여 상기 뱅크 어드레스 신호(CBK<0:2>)를 수신하여 상기 수신 뱅크 신호(CBK S<0:2>)를 생성한다. 다음으로 상기 마스터 칩(Master)은 상기 4 개의 슬레이브 칩(Slave0~Slave3)으로 상기 제 1 타이밍 신호(AYP)를 송신한다. 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 제 1 타이밍 신호(AYP) 및 상기 수신 뱅크 신호(CBK S<0:2>)에 응답하여 상기 뱅크 활성 신호(AYP<0:7>)를 생성한다. 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 뱅크 활성 신호(AYP<0:7>)에 응답하여 라이트 동작에 필요한 각종 타이밍 신호(예를 들어 상기 제 3 타이밍 신호(BWEN))를 생성한다. 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 제 3 타이밍 신호(BWEN)에 응답하여 상기 뱅크 입출력 라인에 인가된 데이터를 로컬 입출력 라인(Local Input/Output Line)으로 인가한다. 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 로컬 입출력 라인에 인가된 데이터를 상기 슬라이스 활성 신호(Son)가 활성화된 슬레이브 칩의 상기 뱅크 활성 신호(AYP<0:7>)가 활성화된 뱅크에 기록한다.

다음으로 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치의 리드 동작은, 상기 마스터 칩(Master)에서 상기 4 개의 슬레이브 칩(Slave0~Slave3)으로 상기 제 6 타이밍 신호(DATASTB), 상기 뱅크 어드레스 신호(CBK<0:2>), 상기 제 1 수신 신호(Pre_AYP) 및 상기 슬라이스 선택 신호(S<0:1>)를 송신한다. 다음으로 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 슬라이스 선택 신호(S<0:1>)에 응답하여 상기 슬라이스 활성 신호(Son)를 생성하고, 상기 슬라이스 활성 신호(Son), 상기 제 6 타이밍 신호(DATASTB) 및 상기 뱅크 어드레스 신호(CBK<0:2>)에 응답하여 상기 데이터 인가 신호(DATASTB<0:7>)를 생성한다. 다음으로 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 슬라이스 활성 신호(Son) 및 상기 제 1 수신 신호(Pre_AYP)에 응답하여 상기 뱅크 어드레스 신호(CBK<0:2>)를 수신하여 상기 수신 뱅크 신호(CBK S<0:2>)를 생성한다. 다음으로 상기 마스터 칩(Master)은 상기 4 개의 슬레이브 칩(Slave0~Slave3)으로 상기 제 1 타이밍 신호(AYP)를 송신한다. 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 제 1 타이밍 신호(AYP) 및 상기 수신 뱅크 신호(CBK S<0:2>)에 응답하여 상기 뱅크 활성 신호(AYP<0:7>)를 생성한다. 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 뱅크 활성 신호(AYP<0:7>)에 응답하여 리드 동작에 필요한 각종 타이밍 신호(예를 들어 상기 제 4 타이밍 신호(IOSTBP))를 생성한다. 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 슬라이스 활성 신호(Son)가 활성화된 슬레이브 칩의 상기 뱅크 활성 신호(AYP<0:7>)가 활성화된 뱅크에 기록된 데이터를 읽어 상기 로컬 입출력 라인에 인가한다. 다음으로 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 제 4 타이밍 신호(IOSTBP)에 응답하여 상기 로컬 입출력 라인에 인가된 데이터를 상기 뱅크 입출력 라인으로 인가한다. 다음으로 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 데이터 인가 신호(DATASTB<0:7>)에 응답하여 상기 뱅크 입출력 라인에 인가된 상기 데이터를 상기 글로벌 입출력 라인으로 전달한다. 다음으로 상기 4 개의 슬레이브 칩(Slave0~Slave3)은 상기 글로벌 입출력 라인에 인가된 데이터를 상기 마스터 칩(Master)으로 송신한다.

상기 라이트 동작 및 리드 동작에서 사용되는 입출력 라인을 정리하면, 상기 글로벌 입출력 라인은 각 슬레이브 칩(예를 들어 Slave0)이 포함하는 복수 개의 뱅크가 공유하는 라인이고, 상기 뱅크 입출력 라인은 각 뱅크마다 존재하며 상기 글로벌 입출력 라인 및 로컬 입출력 라인 사이에 전기적으로 연결된 라인이다. 또한 상기 로컬 입출력 라인은 상기 뱅크 입출력 라인 및 상기 세그먼트 입출력 라인 사이에 전기적으로 연결된 라인이고, 상기 세그먼트 입출력 라인은 상기 로컬 입출력 라인 및 상기 비트 라인 사이에 전기적으로 연결된 라인이다. 상기 라이트 동작에서, 상기 뱅크 입출력 라인은 상기 데이터 인가 신호(DATASTB<0:7>)에 응답하여 상기 글로벌 입출력 라인과 전기적으로 연결된다. 또한 상기 로컬 입출력 라인은 상기 제 3 타이밍 신호(BWEN)에 응답하여 상기 뱅크 입출력 라인과 전기적으로 연결된다. 상기 리드 동작에서, 상기 로컬 입출력 라인은 상기 제 4 타이밍 신호(IOSTBP)에 응답하여 상기 뱅크 입출력 라인과 전기적으로 연결된다. 또한 상기 글로벌 입출력 라인은 상기 데이터 인가 신호(DATASTB<0:7>)에 응답하여 상기 글로벌 입출력 라인과 전기적으로 연결된다. 이러한 입출력 라인들 및 타이밍 신호들의 설정은 구성에 따라 달리 설정될 수 있다. 위에서 언급된 입출력 라인 및 타이밍 신호들의 설정이 본 발명을 실시하기 위한 필수적 요소를 제한하려는 의도가 아님을 명시한다.

물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치보다 tAA 특성, 즉 리드 커맨드가 발생한 시점부터 데이터 패드로 데이터가 출력될 때까지의 시간 특성이 우수할 수 있다. 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 상기 뱅크 활성 신호(AYP<0:3>)를 생성하기 위해 상기 적층 반도체 메모리 장치가 몇 랭크의 논리적 랭크 주소 지정 방식을 사용하는 지를 확인해야 하는데 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 한 슬라이스가 하나의 랭크를 구성하기 때문에 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치의 랭크 확인 동작을 수행할 필요가 없기 때문이다. 상기 랭크 확인 동작은 도 6을 참조하여 보다 상세히 설명하기로 한다.

도 2에 도시된 상기 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치의 상기 뱅크 선택부(200)를 참조하면, 상기 뱅크 어드레스 신호(CBK<0:1>)를 수신한 시점부터 상기 뱅크 활성 신호(AYP<0:3)가 생성되기 까지 5 단의 논리 소자(패스 게이트, 2 개의 인버터, 디코더 회로 및 낸드 게이트)를 거쳐야 한다.

도 6은 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치가 구비하는 랭크 확인 동작을 수행하기 위한 회로도이다. 설명을 용이하게 하기 위해 도 6에 도시된 랭크 확인 회로는 마스터 칩 및 2 개의 슬레이브 칩을 구비하는 것으로 적층 반도체 메모리 장치에 사용되는 것으로 예시하였다. 즉, 2 개의 슬레이브 칩을 구분하기 위한 슬라이스 선택 신호(S<0>)는 1 비트의 신호이다.

도 6을 참조하면 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 다음과 같이 동작한다. 리드 또는 라이트 커맨드에 응답하여 리드 펄스 신호(RDP) 또는 라이트 펄스 신호(WDP)가 활성화되면 상기 슬라이스 선택 신호(S<0>)가 수신되어 제 1 노드(n1)에 래치된다. 다음으로 제 1 노드(n1)의 논리 값 및 슬라이스 코드(Scode<0>)를 비교하여 비교 결과 신호(RS<0>)를 생성한다. 상기 비교 결과 신호(RS<0>)는 1 랭크 신호(rank1)와 노어 연산된다. 상기 1 랭크 신호(rank1)는 상기 적층 반도체 메모리 장치가 1 랭크의 논리적 랭크 주소 지정 방식을 사용하는 경우 활성화 되는 신호이다. 상기 비교 결과 신호(RS<0>)가 활성화되거나 상기 1 랭크 신호(rank1)가 활성화되면 제 2 노드(n2)가 하이 레벨이 된다. 상기 제 2 노드(n2)의 전압 레벨은 사전 확인 신호(RACT_PRE<1>)와 낸드 연산된다. 상기 사전 확인 신호(RACT_PRE<1>)는 각 뱅크마다 존재하는 신호로서, 1 번 뱅크에 해당 하는 신호(RACT_PRE<1>)로서 예시되었다. 상기 사전 확인 신호(RACT_PRE<1>)는 상기 1 번 뱅크가 액티브 동작을 수행하였는지 여부에 따라 활성화되는 신호이다. 상기 제 2 노드(n2) 및 상기 사전 확인 신호(RACT_PRE<1>)가 모두 활성화되면 제 3 노드(n3)가 활성화된다. 상기 제 3 노드(n3)의 전압 레벨은 상기 뱅크 활성 신호(AYP<1>)와 낸드 연산된다. 상기 뱅크 활성 신호(AYP<1>)는 상기 1 번 뱅크에 해당하는 신호이다. 상기 제 3 노드(n3) 및 상기 뱅크 활성 신호(AYP<1>)가 모두 활성화되면 1 번 뱅크의 뱅크 활성 신호(AYP<1>_d)가 활성화된다. 도 6을 참조하면, 상기 슬라이스 선택 신호(S<0>)를 수신한 시점부터 상기 1 번 뱅크의 뱅크 활성 신호(AYP<1>_d)가 생성되기 까지 10 단의 논리 소자(2 개의 패스 게이트, 4 개의 인버터, 래치 회로 및 2 개의 낸드 게이트)를 거쳐야 한다. 이처럼 물리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치는 논리적 랭크 주소 지정 방식을 사용하는 적층 반도체 메모리 장치에 비해 tAA 특성이 우수하다는 장점이 존재한다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 슬라이스 판단부 200: 뱅크 선택부
210: 통과부 220: 래치부
230: 디코딩부 240: 출력부
300: 타이밍 신호 생성부 310/320/330/340: 지연 회로
400: 데이터 인가 신호 생성부

Claims (18)

1. 마스터 칩; 및
   각각이 복수 개의 뱅크를 구비하는 복수 개의 슬레이브 칩을 포함하는 반도체 메모리 장치에서,
   상기 마스터 칩은 상기 복수 개의 슬레이브 칩으로 제 1 수신 신호, 제 1 타이밍 신호, 뱅크 어드레스 신호 및 슬라이스 선택 신호를 제공하고,
   상기 복수 개의 슬레이브 칩은
   상기 슬라이스 선택 신호 및 슬라이스 코드를 비교하여 슬라이스 활성 신호를 생성하는 슬라이스 판단부; 및
   상기 제 1 수신 신호 및 상기 슬라이스 활성 신호에 응답하여 상기 뱅크 어드레스 신호를 수신하고, 상기 뱅크 어드레스 신호 및 상기 제 1 타이밍 신호에 응답하여 뱅크 활성 신호를 생성하는 뱅크 선택부를 포함하는 반도체 메모리 장치.
2. 제 1 항에 있어서,
   상기 뱅크 선택부는 상기 슬레이브 선택 신호 및 상기 제 1 수신 신호에 응답하여 상기 뱅크 어드레스 신호를 통과시키는 통과부; 및
   상기 통과부의 출력 신호를 래치하는 래치부를 포함하는 반도체 메모리 장치.
3. 제 2 항에 있어서,
   상기 뱅크 선택부는
   상기 래치부의 출력 신호를 디코딩하는 디코딩부; 및
   상기 디코딩 부의 출력 신호 및 상기 제 1 타이밍 신호에 응답하여 상기 뱅크 활성 신호를 생성하는 신호 출력부를 추가로 포함하는 반도체 메모리 장치.
4. 제 1 항에 있어서,
   상기 제 1 타이밍 신호 신호는 상기 복수 개의 슬레이브 칩에 공통으로 전달되는 단일 비트의 신호인 반도체 메모리 장치.
5. 제 4 항에 있어서,
   상기 마스터 칩은 리드 커맨드 또는 라이트 커맨드가 활성화 되면 제 1 소정 시간 이후 상기 제 1 수신 신호를 생성하고, 제 2 소정 시간 이후 제 1 타이밍 신호를 생성하는 반도체 메모리 장치.
6. 제 1 항에 있어서,
   상기 마스터 칩은 상기 복수 개의 슬레이브 칩으로 어드레스 신호를 추가로 제공하고,
   상기 복수 개의 슬레이브 칩은 상기 제 1 수신 신호에 응답하여 상기 어드레스 신호를 수신하는 반도체 메모리 장치.
7. 제 1 항에 있어서,
   상기 마스터 칩은 상기 복수 개의 슬레이브 칩으로 제 6 타이밍 신호를 추가로 제공하고,
   상기 복수 개의 슬레이브 칩은 상기 제 6 타이밍 신호에 응답하여 제 1 입출력 라인 및 상기 제 2 입출력 라인을 전기적으로 연결하는 반도체 메모리 장치.
8. 제 7 항에 있어서,
   상기 제 6 타이밍 신호는 각 상기 슬레이브 칩에 공통으로 전달되는 단일 비트의 신호인 반도체 메모리 장치.
9. 제 1 항에 있어서,
   상기 복수 개의 슬레이브 칩은 상기 뱅크 활성 신호에 응답하여 제 2 타이밍 신호, 제 3 타이밍 신호, 제 4 타이밍 신호 및 제 5 타이밍 신호를 생성하는 타이밍 신호 생성부를 더 포함하는 반도체 메모리 장치.
10. 제 1 항에 있어서,
    상기 마스터 칩 및 상기 복수 개의 슬레이브 칩은 적층되어 구성되고, TSV를 통해 전기적으로 연결된 반도체 메모리 장치.
11. 마스터 칩에서 복수 개의 슬레이브 칩으로 슬라이스 선택 신호 및 제 1 수신 신호를 인가하는 단계;
    상기 복수 개의 슬레이브 칩 각각이 상기 슬라이스 선택 신호 및 각각의 슬레이브 코드를 비교하여 각각의 슬라이스 활성 신호를 생성하는 단계;
    활성화된 상기 슬라이스 활성 신호를 갖는 슬레이브 칩이 상기 제 1 수신 신호에 응답하여 뱅크 어드레스 신호를 인가 받아 수신 뱅크 신호를 생성하는 단계;
    상기 마스터 칩에서 상기 복수 개의 슬레이브 칩으로 제 1 타이밍 신호를 인가하는 단계; 및
    상기 수신 뱅크 신호 및 상기 제 1 타이밍 신호에 따라 상기 슬레이브 칩이 포함하는 복수 개의 뱅크 중 하나를 선택하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
12. 제 11 항에 있어서,
    상기 제 1 타이밍 신호는 상기 복수 개의 슬레이브 칩이 공통으로 수신하는 단일 비트의 신호인 반도체 메모리 장치의 동작 방법.
13. 제 12 항에 있어서,
    리드 커맨드 또는 라이트 커맨드에 응답하여 상기 마스터 칩에서 상기 제 1 수신 신호 및 상기 제 1 타이밍 신호를 생성하는 단계를 추가로 포함하는 반도체 메모리 장치의 동작 방법.
14. 제 11 항에 있어서,
    상기 마스터 칩에서 상기 복수 개의 슬레이브 칩으로 제 6 타이밍 신호를 인가하는 단계; 및
    상기 제 6 타이밍 신호에 응답하여 상기 슬레이브 칩의 제 1 입출력 라인 및 제 2 입출력 라인을 전기적으로 연결하는 단계를 추가로 포함하는 반도체 메모리 장치의 동작 방법.
15. 제 14 항에 있어서,
    상기 마스터 칩에서 상기 복수 개의 슬레이브 칩으로 데이터를 인가하는 단계;
    상기 복수 개의 슬레이브 칩에서 상기 데이터를 상기 제 1 입출력 라인으로 전달하는 단계; 및
    상기 제 2 입출력 라인에 인가된 데이터를 상기 선택된 뱅크에 기록하는 단계를 추가로 포함하는 반도체 메모리 장치의 동작 방법.
16. 제 14 항에 있어서,
    상기 복수 개의 슬레이브 칩에서 상기 선택된 뱅크에 기록된 데이터를 읽는 단계;
    상기 복수 개의 슬레이브 칩에서 상기 읽어진 데이터를 상기 제 2 입출력 라인으로 인가하는 단계; 및
    상기 복수 개의 슬레이브 칩에서 상기 제 1 입출력 라인에 인가된 데이터를 상기 마스터 칩으로 전송하는 단계를 추가로 포함하는 반도체 메모리 장치의 동작 방법.
17. 제 14 항에 있어서,
    상기 제 6 타이밍 신호는 상기 복수 개의 슬레이브 칩이 공통으로 수신하는 단일 비트의 신호인 반도체 메모리 장치의 동작 방법.
18. 제 11 항에 있어서,
    상기 마스터 칩 및 상기 복수 개의 슬레이브 칩은 적층되어 구성되고, TSV를 통해 전기적으로 연결된 반도체 메모리 장치의 동작 방법.

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