JP2001273755A - 半導体装置及び半導体モジュール - Google Patents

半導体装置及び半導体モジュール

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Abstract

(57)【要約】 【課題】 メモリユニットを複数積層することができ、
複数積層したメモリユニットのいずれかを選択する選択
信号端子数を削減することができ、小型化及び大容量化
を実現することができる半導体装置並びに半導体モジュ
ールを提供する。 【解決手段】 半導体装置１は、メモリユニット１０Ａ
と、選択信号端子３１１、３１２と、識別ユニット３０
Ａとを備えている。選択信号端子３１１には複数のメモ
リユニット（１０Ａ〜１０Ｄ）に共通のメモリユニット
選択信号ＣＳ１が、選択信号端子３１２には共通のメモ
リユニット選択信号ＣＳ２がそれぞれ供給されている。
識別ユニット３０Ａは、共通のメモリユニット選択信号
ＣＳ１、ＣＳ２に基づき、メモリユニット１０Ａをその
他のメモリユニット１０Ｂ〜１０Ｄに対して識別させ
る。半導体装置１上にはそれと同一構造の半導体装置２
〜４が積層され、半導体モジュールを構築することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、少なくともメモリ
ユニットを有する半導体装置及び半導体モジュールに関
し、特にメモリユニットを複数積層することが可能な半
導体装置及びメモリユニットを複数積層した半導体モジ
ュールに関する。さらに、本発明は、同一構造のメモリ
ユニットを複数積層することが可能な半導体装置及び同
一構造のメモリユニットを複数積層した半導体モジュー
ルに関する。
【０００２】
【従来の技術】ノート型パーソナルコンピュータ（Ｐ
Ｃ）、携帯端末機（ＰＤＡ）、携帯電話機等の携帯機器
の普及に伴い、この携帯機器の内部に搭載する半導体装
置に対する小型化の要求が強まりつつある。特に、大量
の情報を記憶する半導体メモリ、例えばダイナミックラ
ンダムアクセスメモリ（以下、単にＤＲＡＭという。）
に要求される記憶容量は増加する傾向にある。
【０００３】この種のＤＲＡＭにおいて１つの半導体チ
ップにより実現することができる記憶容量は、半導体製
造プロセスの微細加工精度に制約され、限られている。
携帯機器において要求される記憶容量を実現するために
は複数のＤＲＡＭ（複数の半導体チップ）を組み込む必
要が生じる。通常、携帯機器のマザーボード、ドーター
ボード等の実装基板上の同一平面内に２次元的に複数の
ＤＲＡＭを実装する方式が採用されている。
【０００４】しかしながら、このような実装方式におい
ては、実装基板上のＤＲＡＭの実装面積が増大してしま
うため、携帯機器の小型化を実現することが難しかっ
た。そこで、実装基板上に３次元的に複数のＤＲＡＭを
積層する実装方式が提案されている。
【０００５】図１６に示すシンクロナスＤＲＡＭ（以
下、単にＳＤＲＡＭという。）システム１００は、４バ
ンク構成で構築された４個のメモリバンク１０１〜１０
４と、クロックバッファ回路１１０と、コマンドデコー
ダ回路１１１と、コントロール信号ジェネレータ回路１
１２と、アドレスバッファ回路１１３と、モードレジス
タ回路１１４と、リフレッシュカウンタ回路１１５と、
カラムカウンタ回路１１６と、データコントロール回路
１１７と、データ出力バッファ回路１１８とを備えて構
成されている。メモリバンク１０１〜１０４には、メモ
リセルアレイ１３０、カラムデコーダ回路１３１、ロウ
デコーダ回路１３２及びセンスアンプ回路１３３がそれ
ぞれ配設されている。
【０００６】メモリバンク１０１〜１０４のそれぞれの
記憶容量は１６Ｍｂｉｔに設定されており、このＳＤＲ
ＡＭシステム１００の合計の記憶容量は６４Ｍｂｉｔに
設定されている。メモリセルアレイ１３０においては、
１２ｂｉｔのロウアドレス信号と８ｂｉｔのカラムアド
レス信号が入力される。データ線の本数は１６本であ
る。これらの数値はＳＤＲＡＭシステム１００の記憶容
量で異なり、例えば２５６Ｍｂｉｔの記憶容量を有する
ＳＤＲＡＭシステムにおいては、１３ｂｉｔのロウアド
レス信号及び９ｂｉｔのカラムアドレス信号が使用され
ている。
【０００７】クロックバッファ回路１１０にはクロック
信号ＣＬＫ、ＣＫＥが入力され、コマンドデコーダ回路
１１１にはクロック信号ＣＫＥが入力されている。さら
に、コマンドデコーダ回路１１１には、チップセレクト
信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ、カラム
アドレスストローブ信号ＣＡＳ、ライトイネーブル信号
ＷＥ、アドレス信号Ａ１０のそれぞれが入力されてい
る。アドレスバッファ回路１１３には、アドレス信号Ａ
１０、Ａ０〜Ａ９、Ａ１１、バンクセレクト信号ＢＳ
０、ＢＳ１のそれぞれが入力されている。一方、データ
出力バッファ回路１１８においては、データ信号ＤＱ１
〜ＤＱｎが入出力されるようになっている。
【０００８】上記ＳＤＲＡＭシステム１００において
は、図１７に示す動作フローチャートに従って情報書き
込み動作並びに情報読み出し動作が行われている。
【０００９】（１）バンクアクティブ動作 まず、アドレスバッファ回路１１３にアドレス信号Ａ０
〜Ａ１１が入力され、このアドレス信号Ａ０〜Ａ１１か
らロウアドレス信号（１２ｂｉｔ）が設定される（図１
７中のステップ１２０。以下同様。）。コマンドデコー
ダ回路１１１にロウアドレスストローブ信号ＲＡＳ、カ
ラムアドレスストローブ信号ＣＡＳ、ライトイネーブル
信号ＷＥが入力される。ロウアドレスストローブ信号Ｒ
ＡＳがロウレベル「Ｌ」、カラムアドレスストローブ信
号ＣＡＳがハイレベル「Ｈ」、ライトイネーブル信号Ｗ
Ｅがハイレベル「Ｈ」の場合（ステップ１２１）、引き
続きチップセレクト信号ＣＳが入力される。チップセレ
クト信号ＣＳがロウレベル「Ｌ」の場合（ステップ１２
２）、このＳＤＲＡＭシステム１００が選択される。こ
こで、アドレスバッファ回路１１３にバンクセレクト信
号ＢＳ０、ＢＳ１が入力され（ステップ１２３）、この
バンクセレクト信号ＢＳ０、ＢＳ１によりメモリバンク
１０１、１０２、１０３又は１０４のいずれかが選択
（アクティブ状態に）される。例えば、仮にメモリバン
ク１０１が選択されたことにする。ここで、チップセレ
クト信号ＣＳがハイレベル「Ｈ」の場合には、メモリバ
ンク１０１が選択されても、このＳＤＲＡＭシステム１
００が選択されていないので、情報書き込み動作並びに
情報読み出し動作は行われない。選択されたメモリバン
ク１０１にはロウアドレス信号が入力される。
【００１０】（２）情報書き込み動作及び情報読み出し
動作 選択されたメモリバンク１０１において、アドレスバッ
ファ回路１１３に入力されたアドレス信号Ａ０〜Ａ８に
基づいてカラムアドレス信号（９ｂｉｔ）が入力される
（ステップ１２４）。コマンドデコーダ回路１１１にロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ、ライトイネーブル信号ＷＥが入力さ
れる。ここで、ロウアドレスストローブ信号ＲＡＳがハ
イレベル「Ｈ」、カラムアドレスストローブ信号ＣＡＳ
がロウレベル「Ｌ」、ライトイネーブル信号ＷＥがハイ
レベル「Ｈ」の場合（ステップ１２５、１２６）、選択
されたメモリバンク１０１のメモリセルアレイ１３０に
おいて、上記ロウアドレス信号とカラムアドレス信号と
で選択されたアドレス番地のメモリセルに記憶された情
報が読み出される（ステップ１２７）。情報はデータ信
号ＤＱとしてデータ出力バッファ回路１１８から出力さ
れる。一方、ライトイネーブル信号ＷＥがロウレベル
「Ｌ」である場合、選択されたメモリバンク１０１のメ
モリセルアレイ１３０において、上記ロウアドレス信号
とカラムアドレス信号とで選択されたアドレス番地のメ
モリセルに情報が書き込まれる（ステップ１２８）。メ
モリセルに書き込まれる情報は、データ信号ＤＱとして
データ出力バッファ回路１１８に入力される。
【００１１】このように、情報書き込み動作及び情報読
み出し動作の対象となるＳＤＲＡＭシステム１００は、
チップセレクト信号ＣＳにより選択されている。
【００１２】上記図１６に示すようなＳＤＲＡＭシステ
ム１００を１個の半導体メモリとしてパッケージング
し、単純に実装基板上にこのようなＳＤＲＡＭシステム
１００を複数積層した場合には、チップセレクト信号Ｃ
Ｓを供給する端子（チップセレクトリードピン）が共通
になってしまい、外部からＳＤＲＡＭシステム１００を
個別に選択し、情報書き込み動作並びに情報読み出し動
作を実行することができない。
【００１３】特開平２−２９００４８号公報、特開平６
−３４２８７４号公報には、いずれも上記技術的課題を
解決することができる発明が開示されている。
【００１４】前者の特開平２−２９００４８号公報に開
示された発明は、図１８に示すように、実装基板１３０
上にテープオートメイティドボンディング（以下、単に
ＴＡＢという。）方式のパッケージ１３１〜１３４が積
層されている。それぞれパッケージ１３１〜１３４に
は、アドレス信号等の各パッケージに共通の信号や電源
を供給するアウターリード１３５Ａ〜１３５Ｄと、チッ
プセレクト信号ＣＳを各パッケージ１３１〜１３４に供
給するアウターリード１３６Ａ〜１３６Ｄとを備えてい
る。アウターリード１３６Ａ〜１３６Ｄは複数に分岐さ
れており、パッケージ１３１〜１３４毎に順番に１ピッ
チづつずらして実装基板１３０上の端子１３０Ａ〜１３
０Ｄにアウターリード１３７Ａ〜１３７Ｄを介在させて
電気的に接続されるようになっている。すなわち、前者
の発明は、これらのアウターリード１３７Ａ〜１３７Ｄ
によりパッケージ１３１〜１３４のそれぞれにチップセ
レクト信号ＣＳを独立に供給することができる。
【００１５】後者の特開平６−３４２８７４号公報に開
示された発明は、図１９に示すように、実装基板１４０
上に複数のパッケージ基板１４１〜１４４が積層されて
いる。それぞれのパッケージ基板１４１〜１４４にはチ
ップセレクト信号ＣＳを供給するための表面電極１４５
Ａ〜１４５Ｈ及び裏面電極１４６Ａ〜１４６Ｈを備え、
表面電極１４５Ａ〜１４５Ｈと裏面電極１４６Ａ〜１４
６Ｈとの間は内部スルーホールを通して電気的に接続さ
れるとともに、表面電極１４５Ａ〜１４５Ｈに対して裏
面電極１４６Ａ〜１４６Ｈの配列ピッチをずらしてい
る。この表面電極１４５Ａ〜１４５Ｈと裏面電極１４６
Ａ〜１４６Ｈとの間の配設ピッチをずらすことにより、
各パッケージ基板１４１〜１４４にチップセレクト信号
ＣＳを独立に供給することができる。
【００１６】
【発明が解決しようとする課題】しかしながら、前述の
公開公報に開示された発明においては以下の点について
配慮がなされていなかった。
【００１７】（１）前者の公開公報に開示された発明に
おいては、チップセレクト信号ＣＳを供給するアウター
リード１３６Ａ〜１３６Ｄの複数に分岐させた一端に別
のアウターリード１３７Ａ〜１３７Ｄを接続することに
より、チップセレクト信号ＣＳをパッケージ１３１〜１
３４のそれぞれに独立に供給することができるので、同
一構造のパッケージ１３１〜１３４を積層して、記憶容
量の大容量化を実現することができる。ところが、４個
のパッケージ１３１〜１３４の積層にはチップセレクト
信号数（積層数）に対応した４本のアウターリード１３
７Ａ〜１３７Ｄ（アウターリード１３６Ａ〜１３６Ｄに
は４つの分岐数）が必要であり、さらに８個のパッケー
ジを積層する場合には８本のアウターリード（又はアウ
ターリードには８つの分岐数）が必要になる。つまり、
アウターリード１３６Ａ〜１３６Ｄのそれぞれの分岐数
の増加に応じてパッケージ１３１〜１３４のそれぞれの
サイズが増大するという問題があった。
【００１８】（２）後者の公開公報に開示された発明に
おいては、チップセレクト信号ＣＳを供給するための表
面電極１４５Ａ〜１４５Ｈに対して所定配列ピッチずら
した裏面電極１４６Ａ〜１４６Ｈを備えることにより、
チップセレクト信号ＣＳをパッケージ基板１４１〜１４
４のそれぞれに独立に供給することができるので、同一
構造のパッケージ基板１４１〜１４４を積層して、記憶
容量の大容量化を実現することができる。ところが、前
者の公開公報に開示された発明と同様に、チップセレク
ト信号数の増加に応じて表面電極１４５Ａ〜１４５Ｈ及
び裏面電極１４６Ａ〜１４６Ｈの配列数が増加し、パッ
ケージ基板１４１〜１４４のそれぞれのサイズが増大す
るという問題があった。
【００１９】（３）従って、前者並びに後者の公開公報
に開示された発明においては、パッケージ１３１〜１３
４又はパッケージ基板１４１〜１４４の積層数をさらに
増加すればするほどチップセレクト信号ＣＳ数が増加
し、これに伴いチップセレクト信号ＣＳを供給する端子
数が増加する。この端子数の増加に応じてさらにパッケ
ージ１３１〜１３４又はパッケージ基板１４１〜１４４
のサイズの増加が発生し、３次元積層デバイスの大容量
化を実現することが難しかった。
【００２０】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は、同一構造を有
するメモリユニットを複数積層することができ、かつ複
数積層したメモリユニットのいずれかを選択する選択信
号端子数を削減することができる半導体装置を提供する
ことである。特に、本発明の目的は、同一構造を有する
メモリユニットの複数積層を可能とし、大記憶容量を実
現することができるとともに、選択信号端子数を削減し
て個々のメモリユニットのサイズを縮小し、より一層の
大記憶容量を実現することができる半導体装置を提供す
ることである。
【００２１】さらに、本発明の目的は、メモリユニット
を複数積層することができるパッケージ構造を実現する
ことができるとともに、選択信号端子数を削減してパッ
ケージサイズの小型化を実現することができる半導体装
置を提供することである。
【００２２】さらに、本発明の目的は、上記目的を達成
しつつ、複数積層されたメモリユニットを簡易に識別す
ることができる半導体装置を提供することである。
【００２３】さらに、本発明の目的は、上記目的を達成
することができる、メモリユニットを複数積層した半導
体モジュールを提供することである。
【００２４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、メモリユニットと、複数の
メモリユニットに共通のメモリユニット選択信号が供給
される選択信号端子と、共通のメモリユニット選択信号
に基づき、メモリユニットをその他のメモリユニットに
対して識別させる識別ユニットとを備えた半導体装置と
したことである。ここで、「メモリユニット」とは、情
報記憶機能を有するユニットという意味で使用され、情
報書き換え可能な機能を有するユニット並びに情報の読
み出し専用の機能を有するユニットがいずれも含まれ
る。情報書き換え可能な機能を有するユニットには、Ｄ
ＲＡＭ（ＳＤＲＡＭ等が含まれる。）、スタチックラン
ダムアクセスメモリ（ＳＲＡＭ）等の揮発性メモリが少
なくとも含まれる。情報の読み出し専用の機能を有する
ユニットには、リードオンリーメモリ（ＲＯＭ）、紫外
線消去型不揮発性メモリ（ＥＰＲＯＭ）、電気的消去型
不揮発性メモリ（ＥＥＰＲＯＭ）等の不揮発性メモリが
少なくとも含まれる。「メモリユニット」には、単独で
半導体チップに搭載される場合、論理ユニット等の他の
回路ユニットと併せて１つの半導体チップに搭載される
場合、複数のメモリユニットを１つのメモリモジュール
として構築される場合等がいずれも含まれる。「複数の
メモリユニットに共通のメモリユニット選択信号」と
は、複数のメモリユニットに個別に供給されるメモリユ
ニット選択信号ということではなく、複数のメモリユニ
ットのすべてに供給される同一のメモリユニット選択信
号という意味で使用される。「選択信号端子」は、この
共通のメモリユニット選択信号をメモリユニットに供給
するための信号端子という意味で使用される。例えば、
１つの選択信号端子にロウレベル（例えば信号「０」に
相当する。）とハイレベル（例えば信号「１」に相当す
る。）との１ｂｉｔの信号を供給することができるの
で、４個のメモリユニットを積層する場合、２ｂｉｔの
信号「０，０」、「０，１」、「１，０」及び「１，
１」により特定のメモリユニットを識別することができ
る。すなわち、１つのメモリユニットには少なくとも２
つの選択信号端子を備えればよい。個別にチップセレク
ト信号を供給する場合には、４つの独立した信号端子
（信号端子）が必要になる。同様に、８個のメモリユニ
ットを積層する場合には、３ｂｉｔの信号のメモリユニ
ット選択信号を供給すればよいので、個々のメモリユニ
ットに配設する選択信号端子数は３つでよい（個別の場
合は８本の信号線が必要である。）。１６個のメモリユ
ニットを積層する場合には、４ｂｉｔの信号のメモリユ
ニット選択信号を供給すればよいので、個々のメモリユ
ニットに配設する選択信号端子数は４つでよい（個別の
場合は１６本の信号線が必要である）。「識別ユニッ
ト」とは、メモリユニットが複数積層される場合に、情
報書き換え動作や情報読み出し動作を行う特定のメモリ
ユニットを、選択信号端子に供給されたメモリユニット
選択信号に基づき選択することができるユニットという
意味で使用される。
【００２５】このように構成される本発明の第１の特徴
に係る半導体装置においては、選択信号端子から供給さ
れる共通のメモリユニット選択信号に基づき、認識ユニ
ットよりメモリユニットを識別するようにしたので、選
択信号端子数を削減することができ、この選択信号端子
数、選択信号端子の配列形態等をメモリユニットとそれ
以外の他のメモリユニットとの間で同一構造とすること
ができる。従って、選択信号端子数の削減に相当する分
の装置サイズを縮小することができ、小型化を実現する
ことができるとともに、メモリユニットを複数積層する
ことができる半導体装置を実現することができる。な
お、本発明の第１の特徴に係る半導体装置においては、
メモリユニットを複数積層することだけに限らず、メモ
リユニットを同一平面上に配列することができる。この
場合も同様に、選択信号端子数を削減することができる
ので、装置サイズを縮小して小型化を実現することがで
きる。
【００２６】本発明の第２の特徴は、本発明の第１の特
徴に係る半導体装置の識別ユニットにおいて、メモリユ
ニットに個別に与えられた固有識別子とメモリユニット
選択信号とに基づきメモリユニットを選択するメモリユ
ニット選択回路と、固有識別子に基づいて他のメモリユ
ニットを識別する他の固有識別子を生成する固有識別子
生成回路とを少なくとも備えたことである。ここで、
「固有識別子」とは、メモリユニット毎に与えられ、情
報の書き換え動作や情報の読み出し動作を行うためにメ
モリユニットを選択するのに必要な固有識別情報という
意味で使用される。例えば、メモリユニットに信号
「１，０」の「固有識別子」が与えられている場合にお
いて、この固有識別子「１，０」に対応するメモリユニ
ット選択信号が入力されると、このメモリユニットが選
択される（アクティブ状態になる）ようになっている。
「メモリユニット選択回路」には、固有識別子とメモリ
ユニット選択信号とを比較し、この比較結果に基づいて
メモリユニットを選択するか否かを決定する、例えば比
較回路を主体とする回路を実用的に使用することができ
る。「メモリユニットに与えられた固有識別子に基づい
て他のメモリユニットを識別する他の固有識別子を生成
する」とは、１つのメモリユニットに固有識別子が与え
られると、この固有識別子が与えられたメモリユニット
と異なる他のメモリユニットに、この他のメモリユニッ
トを識別する別の固有識別子を生成するという意味で使
用される。「固有識別子生成回路」には、例えばメモリ
ユニットの固有識別子を順次加算してゆく加算回路を主
体とする回路を実用的に使用することができる。
【００２７】このように構成される本発明の第２の特徴
に係る半導体装置においては、メモリユニット選択回路
によりメモリユニットに与えられた固有識別子とメモリ
ユニット選択信号とに基づきメモリユニットを簡易に選
択することができ、さらに固有識別子生成回路により１
つのメモリユニットに与えられた固有識別子から他のメ
モリユニットを識別する別の固有識別子を自動的に形成
することができる。
【００２８】本発明の第３の特徴は、本発明の第２の特
徴に係る半導体装置において、メモリユニットのアドレ
ス番地を選択するアドレス信号を供給するアドレス信号
端子の余剰信号端子を、メモリユニット選択信号が供給
される選択信号端子として使用したことである。ここ
で、「余剰信号端子」とは、アドレス信号端子のうち、
実際に使用していない余分な信号端子という意味で使用
される。例えば、６４Ｍｂｉｔの記憶容量を有するＤＲ
ＡＭにおいて、アドレス信号端子はアドレス信号Ａ０〜
Ａ１２に対応して合計１３個配設されているが、実際に
はロウアドレス信号としてアドレス信号Ａ０〜Ａ１１が
使用され、アドレス信号Ａ１２が使用されておらず、カ
ラムアドレス信号としてアドレス信号Ａ０〜Ａ７が使用
され、アドレス信号Ａ８以降が使用されていない。この
余分なアドレス信号が供給される余剰信号端子を選択信
号端子として有効に利用することができる。
【００２９】このように構成される本発明の第３の特徴
に係る半導体装置においては、アドレス信号の余剰信号
端子を選択信号端子として有効に利用することにより、
選択信号端子数をより一層削減することができるので、
装置サイズを縮小し、より一層の小型化を実現すること
ができる。
【００３０】本発明の第４の特徴は、本発明の第１の特
徴に係る半導体装置の識別ユニットに、メモリユニット
に与える固有識別子を生成するヒューズ素子を少なくと
も有する固有識別子生成回路と、固有識別子とメモリユ
ニット選択信号とに基づきメモリユニットを選択するメ
モリユニット選択回路とを少なくとも備えたことであ
る。ここで、「ヒューズ素子」において、導通状態を例
えば信号「０」、非道通状態を信号「１」として固有識
別子を生成することができる。「ヒューズ素子」には、
例えば電気的切断方式を採用するヒューズ素子、レーザ
切断方式を採用するヒューズ素子の少なくともいずれか
を実用的に使用することができる。
【００３１】このように構成される本発明の第４の特徴
に係る半導体装置においては、本発明の第２の特徴に係
る半導体装置で得られる効果に加えて、例えば論理回路
の構成に比べて簡易な構造のヒューズ素子で固有識別子
を生成することができるので、識別ユニットの構成を簡
易に実現することができる。
【００３２】本発明の第５の特徴は、本発明の第１の特
徴に係る半導体装置において、識別ユニットに、メモリ
ユニットに与える固有識別子を生成するワイヤを少なく
とも有する固有識別子生成回路と、固有識別子とメモリ
ユニット選択信号とに基づきメモリユニットを選択する
メモリユニット選択回路とを少なくとも備えたことであ
る。ここで、「ワイヤ」には、少なくともボンディング
ワイヤを実用的に使用することができる。
【００３３】このように構成される本発明の第５の特徴
に係る半導体装置においては、本発明の第２の特徴に係
る半導体装置で得られる効果に加えて、例えば論理回路
の構成に比べて簡易な構造のワイヤで固有識別子を生成
することができるので、識別ユニットの構成を簡易に実
現することができる。
【００３４】本発明の第６の特徴は、メモリユニット
と、複数のメモリユニットに共通のメモリユニット選択
信号が供給される選択信号端子と、メモリユニットに外
付けされ、共通のメモリユニット選択信号に基づき、メ
モリユニットをその他のメモリユニットに対して識別さ
せる識別ユニットとを備えた半導体装置としたことであ
る。ここで、「メモリユニットに外付けされた識別ユニ
ット」とは、メモリユニットが搭載された基板（例えば
半導体チップ）とは別の基板（例えば別の半導体チッ
プ）に搭載された識別ユニットという意味で使用され
る。
【００３５】このように構成される本発明の第６の特徴
に係る半導体装置においては、本発明の第１の特徴に係
る半導体装置で得られる効果に加えて、識別ユニットを
外付けとしたことで、システム構築の自由度を高めるこ
とができる。さらに、メモリユニット、識別ユニットの
それぞれを、別々に独立して製作することができる。
【００３６】本発明の第７の特徴は、第１のメモリユニ
ットと、第１のメモリユニットに積層された第２のメモ
リユニットと、第１のメモリユニットに配設され、複数
のメモリユニットに共通のメモリユニット選択信号が供
給される第１の選択信号端子と、第２のメモリユニット
に配設され、共通のメモリユニット選択信号が供給され
る第２の選択信号端子と、第１のメモリユニットに配設
され、第１のメモリユニットを第２のメモリユニットに
対して識別させる第１の識別ユニットと、第２のメモリ
ユニットに配設され、第２のメモリユニットを第１のメ
モリユニットに対して識別させる第２の識別ユニットと
を備えた半導体モジュールとしたことである。ここで、
「第１のメモリユニット」と「第２のメモリユニット」
とは同一構造で構成されている。同様に、「第１の選択
信号端子」と「第２の選択信号端子」とは同一構造で構
成され、「第１の識別ユニット」と「第２の識別ユニッ
ト」とは同一構造で構成される。なお、本発明の第１の
特徴に係る「半導体装置」は例えば１つのメモリユニッ
トを備えた半導体装置（例えばＤＲＡＭ半導体チップや
パッケージ）であるのに対して、本発明の第７の特徴に
係る「半導体モジュール」は複数積層したメモリユニッ
ト（例えば上記ＤＲＡＭ半導体チップやパッケージ）を
備えた半導体モジュール（例えばＤＲＡＭモジュール）
を意味している。さらに、「第１のメモリユニット及び
第２のメモリユニット」とは、最低限２個のメモリユニ
ットを有するという意味で、本発明の第７の特徴に係る
半導体モジュールは３個以上のメモリユニットを備えた
場合も勿論含まれる。
【００３７】このように構成される本発明の第７の特徴
に係る半導体モジュールにおいては、本発明の第１の特
徴に係る半導体装置で得られる効果に加えて、第１のメ
モリユニットと第２のメモリユニットとを複数積層する
ことができるので、大記憶容量化、高実装密度化を実現
することができる。
【００３８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。なお、本発明の実施の形態は、Ｄ
ＲＡＭをメモリユニットとする半導体装置並びに半導体
モジュールに本発明を適用した場合を説明する。
【００３９】（第１の実施の形態） ［半導体装置の構造］本発明の第１の実施の形態に係る
半導体装置１は、ＳＤＲＡＭシステムで構築され、図１
に示すように、メモリユニット１０Ａと、複数のメモリ
ユニット（１０Ａ〜１０Ｄ）に共通のメモリユニット選
択信号ＣＳ１、ＣＳ２が供給される選択信号端子３１
１、３１２と、共通のメモリユニット選択信号ＣＳ１、
ＣＳ２に基づき、メモリユニット１０Ａをその他のメモ
リユニット（１０Ｂ〜１０Ｄ）に対して識別させる識別
ユニット３０Ａとを少なくとも備えている。なお、本発
明の第１の実施の形態に係る半導体装置１は、このメモ
リユニット１０Ａを有する半導体装置１、後述するメモ
リユニット１０Ｂを有する半導体装置２、メモリユニッ
ト１０Ｃを有する半導体装置３、メモリユニット１０Ｄ
を有する半導体装置４の合計４個の半導体装置を積層し
た、又はそれ以下の個数（例えば２個）の半導体装置を
積層した半導体モジュールを構築することを前提として
構成されている。
【００４０】メモリユニット１０Ａは、４バンク構成で
構築された４個のメモリバンク２１〜２４と、クロック
バッファ回路１１と、コマンドデコーダ回路１２と、コ
ントロール信号ジェネレータ回路１３と、アドレスバッ
ファ回路１４と、モードレジスタ回路１５と、リフレッ
シュカウンタ回路１６と、カラムカウンタ回路１７と、
データコントロール回路１８と、データ出力バッファ回
路１９とを少なくとも備えて構成されている。メモリバ
ンク２１〜２４には、メモリセルアレイ２００、カラム
デコーダ回路２０１、ロウデコーダ回路２０３及びセン
スアンプ回路２０２がそれぞれ配設されている。
【００４１】メモリバンク２１〜２４のそれぞれの記憶
容量は必ずしもこの記憶容量に限定されるものではない
が例えば１６Ｍｂｉｔに設定されており、このメモリユ
ニット１０Ａの合計の記憶容量は６４Ｍｂｉｔに設定さ
れている。メモリセルアレイ１３０においては、１２ｂ
ｉｔのロウアドレス信号と８ｂｉｔのカラムアドレス信
号が入力される。データ線の本数は１６本である。これ
らの数値はメモリユニット１０Ａの記憶容量で異なり、
例えば２５６Ｍｂｉｔの記憶容量を有するメモリユニッ
ト１０Ａにおいては、１３ｂｉｔのロウアドレス信号及
び９ｂｉｔのカラムアドレス信号が使用されている。
【００４２】クロックバッファ回路１１にはクロック信
号ＣＬＫ、ＣＫＥが入力され、コマンドデコーダ回路１
２にはクロック信号ＣＫＥが入力されている。さらに、
コマンドデコーダ回路１２には、ロウアドレスストロー
ブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、
ライトイネーブル信号ＷＥ、アドレス信号Ａ１０のそれ
ぞれが入力されるとともに、認識ユニット３０を通して
メモリユニット１０Ａをアクティブ状態に選択する選択
信号が入力されるようになっている。アドレスバッファ
回路１４には、アドレス信号Ａ１０、Ａ０〜Ａ９、Ａ
１１、バンクセレクト信号ＢＳ０、ＢＳ１のそれぞれが
入力されている。一方、データ出力バッファ回路１９に
おいては、データ信号ＤＱ１〜ＤＱｎが入出力されるよ
うになっている。
【００４３】識別ユニット３０Ａは、メモリユニット１
０Ａに個別に与えられた固有識別子とメモリユニット選
択信号ＣＳ１、ＣＳ２とに基づきメモリユニット１０Ａ
を選択するメモリユニット選択回路３１と、固有識別子
に基づいて他のメモリユニット（１０Ｂ〜１０Ｄ）を識
別する他の固有識別子を生成する固有識別子生成回路３
２とを少なくとも備えて構成されている。
【００４４】ここで、「メモリユニット選択信号ＣＳ
１、ＣＳ２」は、複数のメモリユニット（１０Ａ〜１０
Ｄ）に個別に供給される選択信号ではなく、複数のメモ
リユニット（１０Ａ〜１０Ｄ）のすべてに供給される同
一の選択信号である。従って、半導体装置１において
は、このメモリユニット選択信号ＣＳ１が供給される選
択信号端子３１１及びメモリユニット選択信号ＣＳ２が
供給される選択信号端子３１２の合計２個が配設される
ようになっているが、その他の半導体装置１に積層され
る半導体装置２〜４においても同一構造で同一数の選択
信号端子３１１及び３１２が配設されるようになってい
る。メモリユニット選択信号ＣＳ１、ＣＳ２はいずれも
ロウレベル（例えば信号「０」に相当する。）とハイレ
ベル（例えば信号「１」に相当する。）との１ｂｉｔの
信号として取り扱うことができる。つまり、メモリユニ
ット選択信号ＣＳ１及びＣＳ２は信号「０，０」、
「０，１」、「１，０」及び「１，１」の合計２ｂｉｔ
の情報を有し、この同一の情報は複数のメモリユニット
（１０Ａ〜１０Ｄ）に供給されるようになっている。
【００４５】本発明の第１の実施の形態に係る半導体装
置１においては、４個の半導体装置１〜４（メモリユニ
ット１０Ａ〜１０Ｄ）の積層を前提としているので、２
個の選択信号端子３１１及び３１２しか用意されていな
いが、８個までの半導体装置（メモリユニット）を積層
する場合には３ｂｉｔのメモリユニット選択信号ＣＳ１
〜ＣＳ３を供給できる３個の選択信号端子、１６個まで
の半導体装置（メモリユニット）を積層する場合には４
ｂｉｔのメモリユニット選択信号ＣＳ１〜ＣＳ４を供給
できる４個の選択信号端子を配設すればよい。勿論、本
発明においては、１６個を越える半導体装置（メモリユ
ニット）を積層する場合には５ｂｉｔ以上のメモリユニ
ット選択信号ＣＳ１〜ＣＳｎを供給できる５個以上の選
択信号端子を配設することができる。
【００４６】識別ユニット３０Ａのメモリユニット選択
回路３１は選択信号端子３１１及び３１２に接続されて
おり、この選択信号端子３１１及び３１２からメモリユ
ニット選択回路３１にメモリユニット選択信号ＣＳ１及
びＣＳ２が供給されている。さらに、メモリユニット選
択回路３１は固有識別子入力端子３２１及び３２２に接
続されており、この固有識別子入力端子３２１及び３２
２からメモリユニット選択回路３１にメモリユニット１
０Ａの固有識別子を生成する固有識別子生成信号ＩＤ
ｉｎ１及び固有識別子生成信号ＩＤｉｎ２が供給されて
いる。
【００４７】固有識別子生成回路３２は、メモリユニッ
ト１０Ａの固有識別子を生成する信号が供給される固有
識別子入力端子３２１、３２２、他のメモリユニット
（１０Ｂ〜１０Ｄ）の他の固有識別子を生成し出力する
固有識別子出力端子３２３、３２４のそれぞれに接続さ
れている。本発明の第１の実施の形態において、メモリ
ユニット選択信号ＣＳ１及びＣＳが２ｂｉｔに設定され
ているので、同様に固有識別子は２ｂｉｔの情報で設定
されている。つまり、固有識別子入力端子３２１には固
有識別子生成信号ＩＤｉｎ１が入力され、固有識別子入
力端子３２２には固有識別子生成信号ＩＤｉｎ２が入力
される。同様に、固有識別子出力端子３２３からは固有
識別子生成信号ＩＤｏｕｔ１が出力され、固有識別子入
力端子３２４からは固有識別子生成信号ＩＤｏｕｔ２が
出力される。
【００４８】ここで、「固有識別子」は、メモリユニッ
ト（１０Ａ〜１０Ｄ）毎に与えられ、情報の書き換え動
作や情報の読み出し動作を行うためにアクティブ状態に
するメモリユニット（例えばメモリユニット１０Ａ）を
選択するのに必要な固有識別情報（固有識番号）であ
る。例えば、メモリユニット１０Ａの固有識別子として
信号「０，０」が割り与えられている場合、メモリユニ
ット選択信号ＣＳ１が信号「０」、メモリユニット選択
信号ＣＳ２が信号「０」の時に、メモリユニット１０Ａ
が選択される（アクティブ状態になる）ようになってい
る。
【００４９】図２（Ａ）に示すように、固有識別子生成
回路３２は、インバータ回路３２５、３２６、ＡＮＤ回
路３２７、３２８及びＯＲ回路３２９を組み合わせた加
算回路で構成されている。図２（Ｂ）に示す真理値表の
ように、固有識別子生成回路３２は、固有識別子生成信
号ＩＤｉｎ１として信号「０」が入力され、固有識別子
生成信号ＩＤｉｎ２として信号「０」が入力される（こ
の信号「０、０」はメモリユニット１０Ａの「固有識別
子」である。）と、固有識別子生成信号ＩＤｏ ｕｔ１と
して信号「０」が出力され、固有識別子生成信号ＩＤ
ｏｕｔ２として加算された信号「１」が出力される。こ
の固有識別子生成信号ＩＤｏｕｔ１及びＩＤｏｕｔ２の
「０、１」は、半導体装置１に積層された次段の半導体
装置（２）のメモリユニット（１０Ｂ）の「固有識別
子」として使用される。
【００５０】図３に示すように、メモリユニット選択回
路３１は、固有識別子生成信号ＩＤ ｉｎ１とメモリユニ
ット選択信号ＣＳ１とを比較する比較回路３１Ａと、固
有識別子生成信号ＩＤｉｎ２とメモリユニット選択信号
ＣＳ２とを比較する比較回路３１Ｂと、比較回路３１
Ａ、比較回路３１Ｂのそれぞれの出力結果を比較する比
較回路３１Ｃとを含む、合計３個の比較回路で構成され
ている。比較回路３１Ａ、３１Ｂ、３１Ｃは、いずれも
同一の論理回路構成になっており、インバータ回路３１
５、３１６、ＡＮＤ回路３１７、３１８及びＯＲ回路３
１９を組み合わせて構成されている。すなわち、比較回
路３１Ａ、３１Ｂ、３１Ｃは、いずれも、２個の入力信
号が同一信号の場合（一致の場合）に信号「１」を出力
し、逆に２個の入力信号が非同一の場合（不一致の場
合）に信号「０」を出力するようになっている。メモリ
ユニット選択回路３１の比較回路３１Ｃから最終的に出
力される信号「１」はメモリユニット１０Ａの選択信号
となり、この選択信号はコマンドデコーダ回路１２に入
力される。比較回路３１Ｃから最終的に出力される信号
「０」はメモリユニット１０Ｂの非選択信号となる。
【００５１】［半導体モジュールのシステム構造］本発
明の第１の実施の形態に係る半導体モジュール５は、図
４に示すように、上記半導体装置１と、この半導体装置
１と実質的に同一構造を有し、この半導体層１上に順次
積層された半導体装置２〜４とを備え、４個の半導体装
置１〜４を積層して構築されている。すなわち、半導体
装置１のメモリユニット１０Ａ、半導体装置２のメモリ
ユニット１０Ｂ、半導体装置３のメモリユニット１０
Ｃ、半導体装置４のメモリユニット１０Ｄのそれぞれが
３次元的に積層されている。
【００５２】前述のように、半導体装置１は、メモリユ
ニット１０Ａ、共通のメモリユニット選択信号ＣＳ１及
びＣＳ２が供給される選択信号端子３１１及び３１２、
識別ユニット３０Ａを備えており、この半導体装置１上
の半導体装置２は、同様に、メモリユニット１０Ｂ、共
通のメモリユニット選択信号ＣＳ１及びＣＳ２が供給さ
れる選択信号端子３１１及び３１２、識別ユニット３０
Ｂを備えている。同様に、半導体装置３は、メモリユニ
ット１０Ｃ、共通のメモリユニット選択信号ＣＳ１及び
ＣＳ２が供給される選択信号端子３１１及び３１２、識
別ユニット３０Ｃを備えている。半導体装置４は、メモ
リユニット１０Ｄ、共通のメモリユニット選択信号ＣＳ
１及びＣＳ２が供給される選択信号端子３１１及び３１
２、識別ユニット３０Ｄを備えている。
【００５３】半導体装置１の固有識別子入力端子３２
１、３２２のそれぞれは、本発明の第１の実施の形態に
おいて、実稼働中、基準電源Ｖｓｓ例えば回路接地電位
０Ｖに電気的に接続されるようになっている。つまり、
上記図２（Ａ）及び図２（Ｂ）に示すように、半導体装
置１においては、固有識別子入力端子３２１に固有識別
子生成信号ＩＤｉｎ１として信号「０」、固有識別子入
力端子３２２に固有識別子生成信号ＩＤｉｎ２として信
号「０」が入力されるようになっているので、固有識別
子「０、０」がメモリユニット１０Ａに与えられる。こ
のメモリユニット１０Ａの固有識別子「０、０」は識別
ユニット３０Ａの固有識別子生成回路３２により２分の
１ビット分加算され、他の固有識別子「０、１」が生成
され、この固有識別子「０、１」は固有識別子出力端子
３２３、３２４のそれぞれから半導体装置２の固有識別
子入力端子３２１、３２２のそれぞれに入力され、半導
体装置２のメモリユニット１０Ｂを識別する固有識別子
「０、１」として使用される。以下同様に、半導体装置
３のメモリユニット１０Ｃには固有識別子「１、０」が
与えられ、半導体装置４のメモリユニット１０Ｄには固
有識別子「１、１」が与えられる。これらの固有識別子
「０、０」、「０、１」、「１、０」、「１、１」は、
基準電源Ｖｓｓが半導体装置１に入力されると、識別ユ
ニット３０Ａ〜３０Ｄのそれぞれにより自動的に生成さ
れるようになっている。
【００５４】［半導体モジュールの具体的な構造
（１）］次に、半導体モジュールの具体的な第１の構造
として、フリップチップ構造を採用する半導体装置を複
数積層した半導体モジュールを説明する。図５に示すよ
うに、半導体モジュール５は、半導体装置１上に半導体
装置２〜４のそれぞれを順次積層して構築されている。
【００５５】この半導体モジュール５の最下層に配設さ
れた半導体装置１は、パッケージ基板５０Ａと、このパ
ッケージ基板５０Ａ上にフリップチップ構造でマウント
された半導体チップ５７Ａと、この半導体チップ５７Ａ
を外部環境から保護する保護樹脂６０Ａとを少なくとも
備えて構成されている。
【００５６】パッケージ基板５０Ａは、例えばエポキシ
系樹脂、セラミックス等のいわゆる絶縁性配線基板で形
成されている。本発明の第１の実施の形態においてはこ
の層数に限定されるものではないが、パッケージ基板５
０Ａは、表面側に表面電極５１Ａと裏面側に裏面電極５
５Ａとを備え、表面側に２層の配線５２Ａ及び５４Ａと
を備えて構成されている。表面電極５１Ａと裏面電極５
５Ａとの間はパッケージ基板５０Ａに配設された接続孔
５０Ｈを通して電気的に接続されている。表面電極５１
Ａと第１層目の配線５２Ａとは同一配線層に同一導電性
材料で形成されている。第２の層目の配線５４Ａは、配
線５２Ａ上に層間絶縁膜５３Ａを介在させて配設されて
おり、この層間絶縁膜５３Ａに形成された接続孔５３Ｈ
を通して配線５２Ａに電気的に接続されている。本発明
の第１の実施の形態において、表面電極５１Ａ、裏面電
極５５Ａ、配線５２Ａ、配線５４Ａのそれぞれは例えば
銅、銅合金等の導電性に優れた材料で形成されている。
【００５７】図６（Ａ）及び図６（Ｂ）には、本発明の
第１の実施の形態においてその特徴を理解し易くするた
めに、メモリユニット選択信号ＣＳ１、ＣＳ２、固有識
別子生成信号ＩＤｉｎ１、ＩＤｉｎ２、ＩＤｏｕｔ１、
ＩＤｏｕｔ２のそれぞれを供給する、表面電極５１Ａの
配列パターン、並びに第１層目の配線５２Ａ及び第２層
目の配線５４Ａの配線パターンのみが示されている。つ
まり、メモリユニット選択信号ＣＳ１、ＣＳ２のそれぞ
れは、裏面電極５５Ａから表面電極２１Ａ、第１層目の
配線５２Ａ及び第２層目の配線５４Ａを通じて半導体チ
ップ５７Ａに供給されている。同様に、固有識別子生成
信号ＩＤｉｎ１、ＩＤｉｎ２のそれぞれは、裏面電極５
５Ａから表面電極２１Ａ、第１層目の配線５２Ａ、第２
層目の配線５４Ａのそれぞれを通じて半導体チップ５７
Ａに供給されている。固有識別子生成信号ＩＤ
ｏｕｔ１、ＩＤｏｕｔ２のそれぞれは、半導体チップ５
７Ａから第２層目の配線５４を通じて、上層に積層され
た半導体装置２のパッケージ基板５０Ｂの裏面電極５５
Ｂに電気的に接続されている。
【００５８】半導体チップ５７Ａは例えば単結晶シリコ
ン基板（単結晶シリコンチップ）５７Ｓで形成されてい
る。この半導体チップ５７Ａの素子形成面には、前述の
図１に示すメモリユニット１０Ａと、識別ユニット３０
Ａとが少なくとも配設されている。半導体チップ５７Ａ
の素子形成面は、フリップチップ構造、すなわちフェイ
スダウン方式により、図５中下側に向けて（パッケージ
基板５０Ａの表面と対向させて）マウントされている。
このマウントは、パッケージ基板５０Ａの第２層目の配
線５４Ａにバンプ電極５８Ａを介在させて半導体チップ
５７Ａのボンディングパッド５７Ｐを電気的にかつ機械
的に接続することにより行われている。バンプ電極５８
Ａには、例えば半田バンプ電極、金バンプ電極等を実用
的に使用することができる。
【００５９】保護樹脂６０Ａは、半導体チップ５７Ａの
素子形成面に水の浸入や重金属等の汚染物質の侵入がな
いように保護するために配設されている。この保護樹脂
６０Ａには、例えば滴下塗布法（ポッティング法）で形
成されたポリイミド系樹脂を実用的に使用することがで
きる。
【００６０】半導体装置１上に積層される半導体装置２
〜４は、基本的には半導体装置１と実質的に同一構造で
構成されており、図５、図６（Ａ）及び図６（Ｂ）で説
明した半導体装置１の構成に付与した符号の末尾の記号
「Ａ」を、半導体装置２において「Ｂ」、半導体装置３
において「Ｃ」、半導体装置４において「Ｄ」として付
け替え、半導体装置２〜４のここでの説明は重複するの
で省略する。例えば、半導体装置１において「半導体チ
ップ５７Ａ」、半導体装置２において「半導体チップ５
７Ｂ」、半導体装置３において「半導体チップ５７
Ｃ」、半導体装置４において「半導体チップ５７Ｄ」の
それぞれは、符号の末尾の記号が違うだけで実質的に同
一構造で構成されている。
【００６１】そして、半導体モジュール５は、半導体装
置１のパッケージ基板５０Ａの第２の配線５４Ａ（端部
においては表面電極５１Ａと同様に表面電極として使用
されている。）上にバンプ電極５９を介在させて半導体
装置２のパッケージ基板５０Ｂの裏面電極５５Ｂに電気
的かつ機械的に接続され、半導体装置２のパッケージ基
板５０Ｂの第２の配線５４Ｂ上にバンプ電極５９を介在
させて半導体装置３のパッケージ基板５０Ｃの裏面電極
５５Ｃに電気的かつ機械的に接続され、半導体装置３の
パッケージ基板５０Ｃの第２の配線５４Ｃ上にバンプ電
極５９を介在させて半導体装置４のパッケージ基板５０
Ｄの裏面電極５５Ｄに電気的かつ機械的に接続されるこ
とにより、構築されている。半導体装置１の配線５４Ａ
（表面電極）、裏面電極５５Ａ、半導体装置２の配線５
４Ｂ（表面電極）、裏面電極５５Ｂ、半導体装置３の配
線５４Ｃ（表面電極）、裏面電極５５Ｃ、半導体装置４
の配線５４Ｄ（表面電極）、裏面電極５５Ｄはいずれも
積層方向の同一位置に配設されている。バンプ電極５９
には例えば半田バンプ電極を実用的に使用することがで
きる。
【００６２】なお、本発明に係る「選択信号端子」は、
前述の図１に示す半導体装置１においては選択信号端子
３１１、３１２であり、図５に示すパッケージ構造化さ
れた半導体装置１においては、外部から最初にメモリユ
ニット選択信号ＣＳ１、ＣＳ２が入力される裏面電極５
５Ａと、内部から最後にメモリユニット選択信号ＣＳ
１、ＣＳ２が出力される第２層目の配線（表面電極）５
４Ａとである。
【００６３】また、半導体装置１のパッケージ基板５０
Ａ、半導体装置２のパッケージ基板５０Ｂ、半導体装置
３のパッケージ基板５０Ｃ、半導体装置４のパッケージ
基板５０Ｄは、いずれも表面側、裏面側に１層づつの配
線を備え、合計２層配線構造としてもよい。
【００６４】［半導体モジュールの具体的な構造
（２）］次に、半導体モジュールの具体的な第２の構造
として、テープキャリアパッケージ（ＴＣＰ）構造を採
用する半導体装置を複数積層した半導体モジュールを説
明する。図７に示すように、半導体モジュール５は、半
導体装置１上に半導体装置２〜４のそれぞれを順次積層
して構築されている。
【００６５】この半導体モジュール５の最下層に配設さ
れた半導体装置１は、ベース基板７０Ａと、このベース
基板７０Ａにテープキャリア構造でマウントされた半導
体チップ７３Ａと、この半導体チップ７３Ａを外部環境
から保護する封止樹脂７５Ａとを少なくとも備えて構成
されている。
【００６６】ベース基板７０Ａは、例えば非フレキシブ
ル性のエポキシ系樹脂、フレキシブル性のポリイミド系
樹脂等のいわゆる絶縁性配線基板で形成されている。ベ
ース基板７０Ａは、表面側に１層のリード配線７１Ａを
備え、裏面側に裏面電極７２Ａを備えている。リード配
線７１Ａと裏面電極７２Ａとの間はベース基板７０Ａに
形成された接続孔７０Ｈを通して電気的に接続されてい
る。リード配線７１Ａ、裏面電極７２Ａのそれぞれは例
えば銅、銅合金等の導電性に優れた導電性材料を主体と
して形成されている。また、リード配線７１Ａには、リ
ード配線材料として多用されている例えば４２アロイ、
５０アロイ等の鉄ニッケル合金を実用的に使用すること
ができる。
【００６７】半導体チップ７３Ａは、上記半導体モジュ
ールの具体的な構造（１）において説明した半導体チッ
プ５７Ａと同様に、例えば単結晶シリコン基板７３Ｓで
形成されている。この半導体チップ７３Ａの素子形成面
には前述の図１に示すメモリユニット１０Ａと、識別ユ
ニット３０Ａとが少なくとも配設されている。半導体チ
ップ７３Ａの素子形成面は、フェイスアップ方式によ
り、図７中上側に向けてマウントされている。このマウ
ントは、ベース基板７０Ａのリード配線７１Ａのインナ
ーリード（フィンガーリード）下にバンプ電極７４Ａを
介在させて半導体チップ７３Ａのボンディングパッド７
３Ｐを電気的にかつ機械的に接続することにより行われ
ている。バンプ電極７４Ａには、例えば半田バンプ電
極、金バンプ電極等を実用的に使用することができる。
【００６８】封止樹脂７５Ａは、半導体チップ７３Ａの
素子形成面に水の浸入や重金属等の汚染物質の侵入がな
いように保護するために、半導体チップ７３Ａを外部か
ら気密に封止するようになっている。この封止樹脂７５
Ａには、例えばトランスファモールド法（レジンモール
ド法）で形成された熱硬化性エポキシ系樹脂を実用的に
使用することができる。
【００６９】半導体装置１上に積層される半導体装置２
〜４は、基本的には半導体装置１と実質的に同一構造で
構成されており、図７において半導体装置１の構成に付
与した符号の末尾の記号「Ａ」を、半導体装置２におい
て「Ｂ」、半導体装置３において「Ｃ」、半導体装置４
において「Ｄ」として付け替え、半導体装置２〜４のこ
こでの説明は重複するので省略する。例えば、半導体装
置１において「半導体チップ７３Ａ」、半導体装置２に
おいて「半導体チップ７３Ｂ」、半導体装置３において
「半導体チップ７３Ｃ」、半導体装置４において「半導
体チップ７３Ｄ」のそれぞれは、符号の末尾の記号が違
うだけで実質的に同一構造で構成されている。
【００７０】半導体装置１とその上層の半導体装置２と
の間には中間配線基板８Ａが、半導体装置２とその上層
の半導体装置３との間には中間配線基板８Ｂが、半導体
装置３とその上層の半導体装置４との間には中間配線基
板８Ｃがそれぞれ配設されており、上下半導体装置間の
電気的かつ機械的な接続を行うことにより、半導体モジ
ュール５が構築されている。なお、本発明に係る「選択
信号端子」の意味は上記と同様である。
【００７１】中間配線基板８Ａは、絶縁性基板８０Ａ
と、この絶縁性基板８０Ａの表面側の第１層目の配線８
１Ａと、この第１層目の配線８１Ａ上の第２層目の配線
８３Ａと、絶縁性基板８０Ａの裏面側の裏面電極８４Ａ
とを少なくとも備えて構成されている。第２層目の配線
８３Ａは、第１層目の配線８１Ａ上に層間絶縁膜８２Ａ
を介在させて配設されており、この層間絶縁膜８２Ａに
形成された接続孔８２Ｈを通して第１層目の配線８１Ａ
に電気的に接続されている。第１層目の配線８１Ａと裏
面電極８４Ａとの間は絶縁性基板８０Ａに形成された接
続孔８０Ｈを通して電気的に接続されている。絶縁性基
板８０Ａは、例えばエポキシ系樹脂、セラミックス等の
配線基板材料で形成されている。第１層目の配線８１
Ａ、第２層目の配線８３Ａ、裏面電極８４Ａのそれぞれ
は、例えば銅、銅合金等の導電性に優れた導電性材料で
形成されている。
【００７２】この中間配線基板８Ａの裏面電極８４Ａ
は、半導体装置１のリード配線７１Ａにバンプ電極７６
を介在させて電気的かつ機械的に接続されている。中間
配線基板８Ａの第２層目の配線８３Ａは、上層に積層さ
れた半導体装置２のベース基板７０Ｂの裏面電極７２Ｂ
にバンプ電極７７を介在させて電気的かつ機械的に接続
されている。バンプ電極７６、７７には、例えば半田バ
ンプ電極を実用的に使用することができる。
【００７３】半導体装置１〜４と同様に、中間配線基板
８Ａ上の中間配線基板８Ｂ、８Ｃのそれぞれは、基本的
には中間配線基板８Ａと実質的に同一構造で構成されて
おり、図７において中間配線基板８Ａの構成に付与した
符号の末尾の記号「Ａ」を、中間配線基板８Ｂにおいて
「Ｂ」、中間配線基板８Ｃにおいて「Ｃ」として付け替
え、中間配線基板８Ｂ、８Ｃのここでの説明は重複する
ので省略する。例えば、中間配線基板８Ａにおいて「絶
縁性基板８０Ａ」、中間配線基板８Ｂにおいて「絶縁性
基板８０Ｂ」、中間配線基板８Ｃにおいて「絶縁性基板
８０Ｃ」のそれぞれは、符号の末尾の記号が違うだけで
実質的に同一構造で構成されている。
【００７４】図８（Ａ）及び図８（Ｂ）には、本発明の
第１の実施の形態においてその特徴を理解し易くするた
めに、固有識別子生成信号ＩＤｉｎ１、ＩＤｉｎ２、Ｉ
Ｄｏ ｕｔ１、ＩＤｏｕｔ２のそれぞれを供給する、中間
配線基板８Ａの第１層目の配線８１Ａ並びに第２層目の
配線８３Ａの配線パターンのみが示されている。つま
り、半導体装置１の半導体チップ７３Ａのボンディング
パッド７３Ｐ（固有識別子出力端子３２３、３２４）か
ら出力される固有識別子生成信号ＩＤｏｕｔ１、ＩＤ
ｏｕｔ２のそれぞれは、リード配線７１Ａ及びバンプ電
極７６を通して、中間配線基板８Ａの裏面電極８４Ａに
入力される。この入力された固有識別子生成信号ＩＤ
ｏｕｔ１、ＩＤｏｕｔ２のそれぞれは、図８（Ａ）に示
す第１層目の配線８１Ａ、図８（Ｂ）に示す第２層目の
配線８３Ａを通して、半導体装置２のベース基板７０Ｂ
の裏面電極７２Ｂに供給されるようになっている。
【００７５】［情報書き込み動作並びに情報読み出し動
作］次に、図９を使用して、本発明の第１の実施の形態
に係る半導体装置１〜４及び半導体モジュール５の情報
書き込み動作並びに情報読み出し動作を説明する。ここ
では、半導体モジュール５の半導体装置１が選択され、
この半導体装置１のメモリユニット１０Ａの情報書き込
み動作並びに情報読み出し動作について説明する。
【００７６】（１）バンクアクティブ動作 まず、図１に示す半導体モジュール５の半導体装置１に
おいて、アドレスバッファ回路１４にアドレス信号Ａ０
〜Ａ１１が入力され、このアドレス信号Ａ０〜Ａ１１か
らロウアドレス信号（１２ｂｉｔ）が設定される（図９
中のステップ４００。以下同様。）。コマンドデコーダ
回路１２にロウアドレスストローブ信号ＲＡＳ、カラム
アドレスストローブ信号ＣＡＳ、ライトイネーブル信号
ＷＥが入力される。ここで、アドレス信号Ａ０〜
Ａ１１、ロウアドレスストローブ信号ＲＡＳ、カラムア
ドレスストローブ信号ＣＡＳ、ライトイネーブル信号Ｗ
Ｅは、半導体モジュール５を構築する半導体装置１〜４
に共通に入力される信号であり、半導体装置１に入力さ
れると同様に、他の半導体装置２〜４にも入力される。
【００７７】半導体装置１において、入力されたロウア
ドレスストローブ信号ＲＡＳがロウレベル「Ｌ」、カラ
ムアドレスストローブ信号ＣＡＳがハイレベル「Ｈ」、
ライトイネーブル信号ＷＥがハイレベル「Ｈ」の場合
（ステップ４０１）、識別ユニット３０Ａのメモリユニ
ット選択回路３１により、メモリユニット選択信号ＣＳ
１及びＣＳ２と、固有識別子生成回路３２で生成された
固有識別子とが比較され、メモリユニット１０Ａの選
択、非選択が決定される（ステップ４０２）。ここで、
前述のように半導体装置１においては、固有識別子生成
信号ＩＤｉｎ１として信号「０」、固有識別子生成信号
ＩＤｉｎ２として信号「０」のそれぞれが入力され、固
有識別子「０、０」が設定されているので、メモリユニ
ット選択信号ＣＳ１として信号「０」、メモリユニット
選択信号ＣＳ２として信号「０」が入力されると、固有
識別子「０、０」とメモリユニット選択信号「０、０」
とが一致し、メモリユニット選択回路３１によりメモリ
ユニット１０Ａが選択される（アクティブ状態にな
る。）。半導体装置１の固有識別子とメモリユニット選
択信号ＣＳ１及びＣＳ２とが一致しない場合、メモリユ
ニット１０Ａは選択されない。
【００７８】引き続き、アドレスバッファ回路１４にバ
ンクセレクト信号ＢＳ０、ＢＳ１が入力され（ステップ
４０３）、このバンクセレクト信号ＢＳ０、ＢＳ１によ
りメモリバンク２１、２２、２３又は２４のいずれかが
選択（アクティブ状態に）される。例えば、仮にメモリ
バンク２１が選択されたことにする。ここで、上記半導
体装置１の固有識別子とメモリユニット選択信号ＣＳと
が一致していない場合、すなわちメモリユニット１０Ａ
が選択されていない場合、メモリバンク２１が選択され
ても、情報書き込み動作並びに情報読み出し動作は行わ
れない。選択されたメモリバンク２１にはロウアドレス
信号が入力される。
【００７９】（２）情報書き込み動作及び情報読み出し
動作 選択されたメモリユニット１０Ａのメモリバンク２１に
おいて、アドレスバッファ回路１４に入力されたアドレ
ス信号Ａ０〜Ａ７に基づいてカラムアドレス信号（８ｂ
ｉｔ）が入力される（ステップ４０４）。コマンドデコ
ーダ回路１２にロウアドレスストローブ信号ＲＡＳ、カ
ラムアドレスストローブ信号ＣＡＳ、ライトイネーブル
信号ＷＥが入力される。ここで、ロウアドレスストロー
ブ信号ＲＡＳがハイレベル「Ｈ」、カラムアドレススト
ローブ信号ＣＡＳがロウレベル「Ｌ」、ライトイネーブ
ル信号ＷＥがハイレベル「Ｈ」の場合（ステップ４０
５、４０６）、選択されたメモリバンク２１のメモリセ
ルアレイ２００において、上記ロウアドレス信号とカラ
ムアドレス信号とで選択されたアドレス番地のメモリセ
ルに記憶された情報が読み出される（ステップ４０
７）。情報はデータ信号ＤＱとしてデータ出力バッファ
回路１９から出力される。一方、ライトイネーブル信号
ＷＥがロウレベル「Ｌ」である場合、選択されたメモリ
バンク２１のメモリセルアレイ２００において、上記ロ
ウアドレス信号とカラムアドレス信号とで選択されたア
ドレス番地のメモリセルに情報が書き込まれる（ステッ
プ４０８）。メモリセルに書き込まれる情報は、データ
信号ＤＱとしてデータ出力バッファ回路１９に入力され
る。
【００８０】このように、情報書き込み動作及び情報読
み出し動作の対象となる半導体装置１のメモリユニット
１０Ａは、識別ユニット３０Ａで与えられる固有識別子
「０、０」とメモリユニット選択信号ＣＳ１及びＣＳ２
とにより選択される。同様に、半導体装置２のメモリユ
ニット１０Ｂは識別ユニット３０Ｂで与えられる固有識
別子「０、１」とメモリユニット選択信号ＣＳ１及びＣ
Ｓ２とにより選択され、半導体装置３のメモリユニット
１０Ｃは識別ユニット３０Ｃで与えられる固有識別子
「１、０」とメモリユニット選択信号ＣＳ１及びＣＳ２
とにより選択され、そして半導体装置４のメモリユニッ
ト１０Ｄは識別ユニット３０Ｄで与えられる固有識別子
「１、１」とメモリユニット選択信号ＣＳ１及びＣＳ２
とにより選択される。
【００８１】このように構成される本発明の第１の実施
の形態に係る半導体装置１〜４においては、選択信号端
子３１１、３１２から供給される共通のメモリユニット
選択信号ＣＳ１、ＣＳ２に基づき、認識ユニット３０Ａ
〜３０Ｄによりメモリユニット１０Ａ〜１０Ｄを識別す
るようにしたので、選択信号端子ＣＳ１、ＣＳ２数を削
減することができ、この選択信号端子ＣＳ１、ＣＳ２
数、選択信号端子ＣＳ１、ＣＳ２の配列形態等を複数の
メモリユニット１０Ａ〜１０Ｄの間で同一構造とするこ
とができる。従って、選択信号端子ＣＳ１、ＣＳ２数の
削減に相当する分の装置サイズを縮小することができ、
小型化を実現することができるとともに、メモリユニッ
ト１０Ａ〜１０Ｄを複数積層することができる半導体装
置１〜４を実現することができる。
【００８２】さらに、本発明の第１の実施の形態に係る
半導体装置１〜４においては、メモリユニット選択回路
３１によりメモリユニット１０Ａ〜１０Ｄに与えられた
固有識別子とメモリユニット選択信号ＣＳ１、ＣＳ２と
に基づきメモリユニット１０Ａ〜１０Ｄを簡易に選択す
ることができ、さらに固有識別子生成回路３２により例
えば１つのメモリユニット１０Ａに与えられた固有識別
子「０、０」から他の上層のメモリユニット１０Ｂを識
別する別の固有識別子「０、１」を自動的に形成するこ
とができる。
【００８３】さらに、本発明の第１の実施の形態に係る
半導体モジュール５においては、本発明の第１の実施の
形態に係る半導体装置１〜４で得られる効果に加えて、
複数のメモリユニット１０Ａ〜１０Ｄ（半導体装置１〜
４）を積層することができるので、大記憶容量化、高実
装密度化を実現することができる。本発明の第１の実施
の形態に係る半導体モジュール５においては、４個の半
導体装置１〜４を積層した場合を説明したが、８個の半
導体装置、１６個の半導体装置と半導体装置の積層数が
増加するに従い大幅な端子数の削減を実現することがで
きる。
【００８４】なお、本発明の第１の実施の形態に係る半
導体装置１〜４並びに半導体モジュール５においては、
メモリユニット１０Ａ〜１０Ｄを高さ方向に複数積層す
ることについて説明したが、メモリユニット１０Ａ〜１
０Ｄを同一平面上に配列する場合においても同様な効果
を得ることができる。
【００８５】（第２の実施の形態） ［半導体モジュールのシステム構造］本発明の第２の実
施の形態は、本発明の第１の実施の形態に係る半導体装
置１〜４並びに半導体モジュール５において、アドレス
信号端子の余剰信号端子（又は余剰信号線）を、メモリ
ユニット選択信号ＣＳが供給される選択信号端子（又は
メモリユニット選択信号線）として使用した例を説明す
るものである。
【００８６】図１０に示す本発明の第２の実施の形態に
係る半導体モジュール５は、前述の図４に示す本発明の
第１の実施の形態に係る半導体モジュール５と同様に、
半導体装置１と、この半導体装置１と実質的に同一構造
を有し、この半導体装置１上に順次積層された半導体装
置２〜４とを備え、４個の半導体装置１〜４を積層して
構築されている。すなわち、半導体装置１のメモリユニ
ット１０Ａ、半導体装置２のメモリユニット１０Ｂ、半
導体装置３のメモリユニット１０Ｃ、半導体装置４のメ
モリユニット１０Ｄのそれぞれが３次元的に積層されて
いる。
【００８７】ここで、本発明の第２の実施の形態に係る
半導体モジュール５において、半導体装置１には、実効
的に１ｂｉｔの共通のメモリユニット選択信号ＣＳ１が
供給される１個の選択信号端子３１１が配設されてい
る。すなわち、他の１ｂｉｔの共通のメモリユニット選
択信号ＣＳ２には共通のアドレス信号の余剰アドレス信
号が使用され、共通のメモリユニット選択信号ＣＳ２が
供給される選択信号端子３１２にはアドレス信号端子の
余剰信号端子が使用されるようになっている。同様に、
半導体装置２〜４においても、共通のメモリユニット選
択信号ＣＳ１が供給される１個の選択信号端子３１１が
配設されるだけである。
【００８８】余剰信号端子は、アドレス信号端子のう
ち、実際に使用していない余分な信号端子である。例え
ば、メモリユニット１０Ａ〜１０Ｄのそれぞれに６４Ｍ
ｂｉｔの記憶容量を有する場合、アドレス信号端子はア
ドレス信号Ａ０〜Ａ１２に対応して合計１３個配設され
ているが、実際にはロウアドレス信号としてアドレス信
号Ａ０〜Ａ１１が使用され、アドレス信号Ａ１２が供給
されるアドレス信号端子は余剰信号端子として使用され
ていない。さらに、カラムアドレス信号としてアドレス
信号Ａ０〜Ａ７が使用され、アドレス信号Ａ８以降が供
給されるアドレス信号端子は余剰信号端子として使用さ
れていない。本発明の第２の実施の形態に係る半導体装
置１〜４においては、アドレス信号Ａ１２及びアドレス
信号Ａ１２が供給される余剰信号端子が、共通のメモリ
ユニット選択信号ＣＳ２及びそれが供給される選択信号
端子３１２として使用されている。さらに、アドレス信
号Ａ ８及びアドレス信号Ａ８が供給される余剰信号端子
が、共通のメモリユニット選択信号ＣＳ及びそれが供給
される選択信号端子３１２として使用されている。
【００８９】［情報書き込み動作並びに情報読み出し動
作］次に、図１１を使用して、本発明の第２の実施の形
態に係る半導体装置１〜４及び半導体モジュール５の情
報書き込み動作並びに情報読み出し動作を説明する。こ
こでは、半導体モジュール５の半導体装置１が選択さ
れ、この半導体装置１のメモリユニット１０Ａの情報書
き込み動作並びに情報読み出し動作について説明する。
【００９０】（１）バンクアクティブ動作 まず、半導体モジュール５の半導体装置１において、ア
ドレスバッファ回路１４にアドレス信号Ａ０〜Ａ１２が
入力され（前述の図１参照。）、このアドレス信号Ａ０
〜Ａ１２からロウアドレス信号（１３ｂｉｔ）が設定さ
れる（図１１中のステップ５００。以下同様。）。コマ
ンドデコーダ回路１２にロウアドレスストローブ信号Ｒ
ＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイ
ネーブル信号ＷＥが入力される。ここで、アドレス信号
Ａ０〜Ａ１２、ロウアドレスストローブ信号ＲＡＳ、カ
ラムアドレスストローブ信号ＣＡＳ、ライトイネーブル
信号ＷＥは、半導体モジュール５を構築する半導体装置
１〜４に共通に入力される信号であり、半導体装置１に
入力されると同様に、他の半導体装置２〜４にも入力さ
れる。
【００９１】半導体装置１において、入力されたロウア
ドレスストローブ信号ＲＡＳがロウレベル「Ｌ」、カラ
ムアドレスストローブ信号ＣＡＳがハイレベル「Ｈ」、
ライトイネーブル信号ＷＥがハイレベル「Ｈ」の場合
（ステップ５０１）、図１０（及び前述の図１、図２
（Ａ）及び図３）に示すように、識別ユニット３０Ａの
メモリユニット選択回路３１により、メモリユニット１
０Ａの選択、非選択が決定される（ステップ５０２）。
ここで、メモリユニット選択回路３１においては、メモ
リユニット選択信号ＣＳ１と、メモリユニット選択信号
ＣＳ２に代えて使用するアドレス信号Ａ１２と、固有識
別子生成信号ＩＤｉｎ１及び固有識別子生成信号ＩＤ
ｉｎ２で生成された固有識別子とにより、メモリユニッ
ト１０Ａの選択、非選択が決定される。
【００９２】引き続き、アドレスバッファ回路１４にバ
ンクセレクト信号ＢＳ０、ＢＳ１が入力され（ステップ
５０３）、このバンクセレクト信号ＢＳ０、ＢＳ１によ
りメモリバンク２１、２２、２３又は２４のいずれかが
選択（アクティブ状態に）される（前述の図１参
照。）。例えば、仮にメモリバンク２１が選択されたこ
とにする。ここで、上記半導体装置１の固有識別子とメ
モリユニット選択信号ＣＳとが一致していない場合、す
なわちメモリユニット１０Ａが選択されていない場合、
メモリバンク２１が選択されても、情報書き込み動作並
びに情報読み出し動作は行われない。ここで、バンクセ
レクト信号ＢＳ０、ＢＳ１によりメモリバンク２１が選
択状態にある情報が、半導体装置１のメモリユニット１
０Ａに配設されたモードレジスタ回路１５に記憶される
（前述の図１参照。）。選択されたメモリバンク２１に
はロウアドレス信号Ａ０〜Ａ１１が入力される。
【００９３】（２）情報書き込み動作及び情報読み出し
動作 選択されたメモリユニット１０Ａのメモリバンク２１に
おいて、アドレスバッファ回路１４に入力されたアドレ
ス信号Ａ０〜Ａ８に基づいてカラムアドレス信号（９ｂ
ｉｔ）が入力される（ステップ５０４）。コマンドデコ
ーダ回路１２にロウアドレスストローブ信号ＲＡＳ、カ
ラムアドレスストローブ信号ＣＡＳが入力される。ここ
で、ロウアドレスストローブ信号ＲＡＳがハイレベル
「Ｈ」、カラムアドレスストローブ信号ＣＡＳがロウレ
ベル「Ｌ」の場合（ステップ５０５）、引き続き最上位
のカラムアドレス信号Ａ８と固有識別子生成信号ＩＤ
ｉｎ１とが比較されるとともに、モードレジスタ回路１
５に記憶された情報を参照する（ステップ５０６）。カ
ラムアドレス信号Ａ８と固有識別子生成信号ＩＤｉｎ１
とが一致しており、さらにモードレジスタ回路１５に記
憶されたメモリバンク２１が選択状態である場合には、
ライトイネーブル信号ＷＥが入力され（ステップ５０
７）、ライトイネーブル信号ＷＥがハイレベル「Ｈ」の
場合、選択されたメモリバンク２１のメモリセルアレイ
２００において、上記ロウアドレス信号とカラムアドレ
ス信号とで選択されたアドレス番地のメモリセルに記憶
された情報が読み出される（ステップ５０８）。情報は
データ信号ＤＱとしてデータ出力バッファ回路１９から
出力される。一方、ライトイネーブル信号ＷＥがロウレ
ベル「Ｌ」である場合、選択されたメモリバンク２１の
メモリセルアレイ２００において、上記ロウアドレス信
号とカラムアドレス信号とで選択されたアドレス番地の
メモリセルに情報が書き込まれる（ステップ５０９）。
メモリセルに書き込まれる情報は、データ信号ＤＱとし
てデータ出力バッファ回路１９に入力される。
【００９４】情報書き込み動作及び情報読み出し動作の
対象となる半導体装置１のメモリユニット１０Ａは、識
別ユニット３０Ａで与えられる固有識別子と、メモリユ
ニット選択信号ＣＳ１と、メモリユニット選択信号ＣＳ
２に代えて使用された余剰信号としてのアドレス信号Ａ
１２とにより選択される。半導体装置２のメモリユニッ
ト１０Ｂ、半導体装置３のメモリユニット１０Ｃ、そし
て半導体装置４のメモリユニット１０Ｄのそれぞれも、
半導体装置１のメモリユニット１０Ａと同様に選択さ
れ、情報書き込み動作並びに情報読み出し動作が行われ
る。
【００９５】このように構成される本発明の第２の実施
の形態に係る半導体装置１〜４並びに半導体モジュール
５においては、アドレス信号Ａ０〜Ａ１２の余剰アドレ
ス信号Ａ１２が供給される余剰信号端子をメモリユニッ
ト選択信号ＣＳ２が供給される選択信号端子として有効
に利用することにより、選択信号端子数をより一層削減
することができるので、装置サイズを縮小し、より一層
の小型化を実現することができる。
【００９６】［応用例］本発明の第２の実施の形態に係
る半導体装置１〜４のそれぞれは、半導体モジュール５
を構築しない場合、図１２に示すように、固有識別子生
成信号ＩＤｉｎ１の代わりにカラムアドレス信号Ａ８を
供給し、固有識別子生成信号ＩＤｉｎ２の代わりにロウ
アドレス信号Ａ１２を供給することにより、カラムアド
レス信号Ａ８、ロウアドレス信号Ａ１２に関係なく情報
書き込み動作及び情報読み出し動作を単独で実行するこ
とができる。
【００９７】（第３の実施の形態）本発明の第３の実施
の形態は、本発明の第１又は第２の実施の形態に係る半
導体装置１〜４並びに半導体モジュール５において、識
別ユニット３０Ａ〜３０Ｄの固有識別子生成回路をヒュ
ーズ素子で構成した例を説明するものである。
【００９８】本発明の第３の実施の形態に係る半導体装
置１の識別ユニット３０Ａは、図１３に示すように、メ
モリユニット１０Ａに与える固有識別子を生成するヒュ
ーズ素子３４１及び３４２を少なくとも有する固有識別
子生成回路３４と、この固有識別子生成回路３４により
生成された固有識別子とメモリユニット選択信号ＣＳ
１、ＣＳ２とに基づきメモリユニット１０Ａを選択する
メモリユニット選択回路３１とを少なくとも備えて構成
されている。
【００９９】メモリユニット選択回路３１は、前述の本
発明の第１の実施の形態に係る図３に示すメモリユニッ
ト選択回路３１と同一構造で構成されており、ここでの
説明は重複するので省略する。
【０１００】ヒューズ素子３４１の一端側は基準電源Ｖ
ｓｓ例えば回路接地電位０Ｖに電気的に接続され、他端
側はヒューズ素子３４１よりも高抵抗の高抵抗素子３４
３を通して動作電源Ｖｃｃ例えば回路動作電位３．３Ｖ
に電気的に接続されるとともにメモリユニット選択回路
３１に電気的に接続されている。ヒューズ素子３４１が
導通状態の場合、基準電源Ｖｓｓからヒューズ素子３４
１を通してメモリユニット選択回路３１に固有識別子の
信号「０」を供給することができる。逆に、ヒューズ素
子３４１が非導通状態の場合、動作電源Ｖｃｃから高抵
抗素子３４３を通してメモリユニット選択回路３１に固
有識別子の信号「１」を供給することができる。
【０１０１】同様に、ヒューズ素子３４２の一端側は基
準電源Ｖｓｓに電気的に接続され、他端側はヒューズ素
子３４２よりも高抵抗の高抵抗素子３４４を通して動作
電源Ｖｃｃに電気的に接続されるとともにメモリユニッ
ト選択回路３１に電気的に接続されている。ヒューズ素
子３４２が導通状態の場合、基準電源Ｖｓｓからヒュー
ズ素子３４２を通してメモリユニット選択回路３１に固
有識別子の信号「０」を供給することができる。逆に、
ヒューズ素子３４２が非導通状態の場合、動作電源Ｖｃ
ｃから高抵抗素子３４４を通してメモリユニット選択回
路３１に固有識別子の信号「１」を供給することができ
る。
【０１０２】すなわち、ヒューズ素子３４２及び３４２
により「０、０」、「０、１」、「１、０」、「１、
１」の４通りの固有識別子を生成することができる。半
導体モジュール５を構築する他の半導体装置２の識別ユ
ニット３０Ｂ、半導体装置３の識別ユニット３０Ｃ、半
導体装置４の識別ユニット３０Ｄのそれぞれは、半導体
装置１の識別ユニット３０Ａと同様に、ヒューズ素子３
４１及び３４２を有する固有識別子生成回路３４とメモ
リユニット選択回路３１とを備えて構成されている。
【０１０３】ＤＲＡＭの１ｂｉｔの情報を記憶するメモ
リセルは、例えばメモリセル選択用の絶縁ゲート型電界
効果トランジスタ（ＩＧＦＥＴ）と情報蓄積用容量素子
との直列回路で構成されており、ヒューズ素子３４１及
び３４２は、いずれも例えばＩＧＦＥＴのゲート電極と
同一導電層（例えばシリコン多結晶膜）で形成すること
ができる。
【０１０４】ヒューズ素子３４１及び３４２は、例えば
電気的切断方式、レーザ切断方式等で容易に切断するこ
とができる。図１３中、符号３４５はパッシベーション
膜に配設されたヒューズ開口窓であり、ヒューズ開口窓
３４５はレーザビームの通過窓、ヒューズ素子３４１及
び３４２のいずれかを切断した際に発生する物質の除去
等に使用されている。
【０１０５】このように構成される本発明の第３の実施
の形態に係る半導体装置１〜４並びに半導体モジュール
５においては、本発明の第１の実施の形態に係る半導体
装置１〜４並びに半導体モジュール５で得られる効果に
加えて、例えば論理回路の構成に比べて簡易な構造のヒ
ューズ素子３４１及び３４２で固有識別子を生成するこ
とができるので、識別ユニット３０Ａ〜３０Ｄの構成を
簡易に実現することができる。
【０１０６】（第４の実施の形態）本発明の第４の実施
の形態は、本発明の第１又は第２の実施の形態に係る半
導体装置１〜４並びに半導体モジュール５において、識
別ユニット３０Ａ〜３０Ｄの固有識別子生成回路をワイ
ヤで構成した例を説明するものである。
【０１０７】本発明の第４の実施の形態に係る半導体装
置１の識別ユニット３０Ａは、図１４に示すように、メ
モリユニット１０Ａに与える固有識別子を生成するワイ
ヤ３５１及び３５２を少なくとも有する固有識別子生成
回路３５と、この固有識別子生成回路３５により生成さ
れた固有識別子とメモリユニット選択信号ＣＳ１、ＣＳ
２とに基づきメモリユニット１０Ａを選択するメモリユ
ニット選択回路３１とを少なくとも備えて構成されてい
る。
【０１０８】メモリユニット選択回路３１は、前述の本
発明の第１の実施の形態に係る図３に示すメモリユニッ
ト選択回路３１と同一構造で構成されており、ここでの
説明は重複するので省略する。
【０１０９】ワイヤ３５１の一端側は固有識別子入力端
子３５３に電気的に接続され、この固有識別子入力端子
３５３はメモリユニット選択回路３１に電気的に接続さ
れている。ワイヤ３５１の他端側は、例えば固有識別子
の信号「０」の場合には基準電源端子（Ｖｓｓ）３５５
に、固有識別子の信号「１」の場合には動作電源端子
（Ｖｃｃ）３５６に電気的に接続されるようになってい
る。すなわち、ワイヤ３５１は、固有識別子生成信号Ｉ
Ｄｉｎ１を固有識別子入力端子３５３を通してメモリユ
ニット選択回路３１に供給するようになっている。
【０１１０】同様に、ワイヤ３５２の一端側は固有識別
子入力端子３５４に電気的に接続され、この固有識別子
入力端子３５４はメモリユニット選択回路３１に電気的
に接続されている。ワイヤ３５２の他端側は、例えば固
有識別子の信号「０」の場合には基準電源端子（Ｖｓ
ｓ）３５５に、固有識別子の信号「１」の場合には動作
電源端子（Ｖｃｃ）３５６に電気的に接続されるように
なっている。ワイヤ３５２は、固有識別子生成信号ＩＤ
ｉｎ２を固有識別子入力端子３５４を通してメモリユニ
ット選択回路３１に供給するようになっている。
【０１１１】ここで、ワイヤ３５１、３５２のそれぞれ
には例えばボンディングワイヤを実用的に使用すること
ができる。このボンディングワイヤには、金ワイヤ、銅
ワイヤ、アルミニウムワイヤ等が少なくとも含まれる。
基準電源端子３５５、動作電源端子３５６には、例えば
固有識別子入力端子３５３、３５４のそれぞれと同様に
半導体チップ内において形成されるボンディングパッ
ド、半導体チップ外に配設されるリードフレームやリー
ド配線等が少なくとも含まれる。
【０１１２】ワイヤ３５１、３５２により「０、０」、
「０、１」、「１、０」、「１、１」の４通りの固有識
別子を生成することができる。半導体モジュール５を構
築する他の半導体装置２の識別ユニット３０Ｂ、半導体
装置３の識別ユニット３０Ｂ、半導体装置４の識別ユニ
ット３０Ｄのそれぞれは、半導体装置１の識別ユニット
３０Ａと同様に、ワイヤ３５１、３５２を有する固有識
別子生成回路３５とメモリユニット選択回路３１備えて
構成されている。
【０１１３】このように構成される本発明の第４の実施
の形態に係る半導体装置１〜４並びに半導体モジュール
５においては、本発明の第１の実施の形態に係る半導体
装置１〜４並びに半導体モジュール５で得られる効果に
加えて、例えば論理回路の構成に比べて簡易な構造のワ
イヤ３５１、３５２で固有識別子を生成することができ
るので、識別ユニット３０Ａ〜３０Ｄの構成を簡易に実
現することができる。
【０１１４】（第５の実施の形態）本発明の第５の実施
の形態は、前述の本発明の第２の実施の形態に係る半導
体装置１〜４並びに半導体モジュール５において、メモ
リユニットに対して識別ユニットを分離させた例を説明
するものである。本発明の第５の実施の形態に係る半導
体モジュール５は、図１５に示すように、複数のメモリ
ユニット１０Ａ〜１０Ｄと、この複数のメモリユニット
１０Ａ〜１０Ｄに共通のメモリユニット選択信号ＣＳ１
が供給される選択信号端子と、メモリユニット選択信号
ＣＳ２として使用される余剰のロウアドレス信号Ａ１２
が供給される余剰信号端子と、メモリユニット１０Ａ〜
１０Ｄに外付けされ、共通のメモリユニット選択信号Ｃ
Ｓ１及びロウアドレス信号Ａ１２に基づき、メモリユニ
ット１０Ａ〜１０Ｄのそれぞれを識別させる識別ユニッ
ト３０Ａ〜３０Ｄとを備えて構築されている。
【０１１５】メモリユニット１０Ａを有する半導体装置
１には、識別ユニット３０Ａを有する別の半導体装置１
Ａが電気的に接続されている。半導体装置１Ａから半導
体装置１には、少なくともメモリユニット選択信号Ｃ
Ｓ、バンクセレクト信号ＢＳが供給されるようになって
いる。半導体装置１と半導体装置１Ａとは、少なくとも
別々の半導体チップで形成されているが、個別にパッケ
ージングされていても、マルチチップモジュール構造の
ように共通の基板上に実装され一体的にパッケージング
されていても、いずれの構造で構成されてもよい。
【０１１６】同様に、メモリユニット１０Ｂを有する半
導体装置２には識別ユニット３０Ｂを有する別の半導体
装置２Ａが電気的に接続され、メモリユニット１０Ｃを
有する半導体装置３には識別ユニット３０Ｃを有する別
の半導体装置３Ａが電気的に接続され、メモリユニット
１０Ｄを有する半導体装置には、識別ユニット３０Ｄを
有する別の半導体装置４Ａが電気的に接続されている。
【０１１７】本発明の第５の実施の形態に係る半導体モ
ジュール５の情報書き込み動作並びに情報読み出し動作
は、前述の本発明の第２の実施の形態に係る半導体モジ
ュール５の情報書き込み動作並びに情報読み出し動作と
同等であるので、ここでの説明は重複するので省略す
る。
【０１１８】このように構成される本発明の第５の実施
の形態に係る半導体装置１〜４並びに半導体モジュール
５においては、本発明の第１の特徴に係る半導体装置１
並びに半導体モジュール５で得られる効果に加えて、識
別ユニット３０Ａ〜３０Ｄを外付けとしたことで、シス
テム構築の自由度を高めることができる。さらに、メモ
リユニット１０Ａ〜１０Ｄ、識別ユニット３０Ａ〜３０
Ｄのそれぞれを、別々に独立して製作することができ
る。
【０１１９】（その他の実施の形態）本発明は上記複数
の実施の形態によって記載したが、この開示の一部をな
す論述及び図面はこの発明を限定するものであると理解
すべきではない。この開示から当業者には様々な代替実
施の形態、実施例及び運用技術が明らかとなろう。
【０１２０】例えば、本発明は、上記第１の実施の形態
乃至第５の実施の形態に係るメモリユニット１０Ａ〜１
０Ｄを情報書き換え可能な機能を有するユニット、又は
情報の読み出し専用の機能を有するユニットに置き代え
ることができる。情報書き換え可能な機能を有するユニ
ットには、ＳＲＡＭ等の揮発性メモリが少なくとも含ま
れる。情報の読み出し専用の機能を有するユニットに
は、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性メ
モリが少なくとも含まれる。
【０１２１】さらに、上記第１の実施の形態乃至第５の
実施の形態に係るメモリユニット１０Ａ〜１０Ｄは、情
報の書き込み動作、情報の読み出し動作等に必要な周辺
回路を含むが、実質的に単独で半導体チップに搭載され
る場合を説明したが、本発明は、例えば中央演算処理ユ
ニット（ＣＰＵ）等の論理ユニットやその他の回路ユニ
ットと併せて１つの半導体チップにメモリユニットを搭
載してもよい。また、本発明は、ウェハメモリのよう
に、１つの共通の基板に複数のメモリユニットを１つの
メモリモジュールとして構築してもよい。
【０１２２】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の妥当な特許請求の範囲
に係る発明特定事項によってのみ定められるものであ
る。
【０１２３】
【発明の効果】本発明は、同一構造を有するメモリユニ
ットを複数積層することができ、かつ複数積層したメモ
リユニットのいずれかを選択する選択信号端子数を削減
することができる半導体装置を提供することができる。
特に、本発明は、同一構造を有するメモリユニットの複
数積層を可能とし、大記憶容量を実現することができる
とともに、選択信号端子数を削減して個々のメモリユニ
ットのサイズを縮小し、より一層の大記憶容量を実現す
ることができる半導体装置を提供することができる。
【０１２４】さらに、本発明は、メモリユニットを複数
積層することができるパッケージ構造を実現することが
できるとともに、選択信号端子数を削減してパッケージ
サイズの小型化を実現することができる半導体装置を提
供することができる。
【０１２５】さらに、本発明は、複数積層されたメモリ
ユニットを簡易に識別することができる半導体装置を提
供することができる。
【０１２６】さらに、本発明は、上記効果が得られる半
導体装置を複数積層した半導体モジュールを提供するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の
システムブロック図である。
【図２】（Ａ）は本発明の第１の実施の形態に係る半導
体装置の固有識別子生成回路のブロック回路図、（Ｂ）
は固有識別子生成回路の真理値表である。
【図３】本発明の第１の実施の形態に係る半導体装置の
メモリユニット選択回路のブロック回路図である。
【図４】本発明の第１の実施の形態に係る半導体モジュ
ールのシステムブロック図である。
【図５】本発明の第１の実施の形態に係るフリップチッ
プ構造を採用する半導体装置を複数積層した半導体モジ
ュールの断面構造図である。
【図６】（Ａ）は図５に示す半導体装置のパッケージ基
板及び第１層目の配線パターンを示す概略平面図、
（Ｂ）は図５に示す半導体装置のパッケージ基板及び第
２層目の配線パターンを示す概略平面図である。
【図７】本発明の第１の実施の形態に係るテープキャリ
アパッケージ構造を採用する半導体装置を複数積層した
半導体モジュールの断面構造図である。
【図８】（Ａ）は図８に示す半導体モジュールの上下の
半導体装置間の中間配線基板の第１層目の配線パターン
を示す概略平面図、（Ｂ）は中間配線基板の第２層目の
配線パターンを示す概略平面図である。
【図９】本発明の第１の実施の形態に係る半導体装置及
び半導体モジュールの情報書き込み動作並びに情報読み
出し動作を説明する動作フローチャートである。
【図１０】本発明の第２の実施の形態に係る半導体モジ
ュールのシステムブロック図である。
【図１１】本発明の第２の実施の形態に係る半導体装置
及び半導体モジュールの情報書き込み動作並びに情報読
み出し動作を説明する動作フローチャートである。
【図１２】本発明の第２の実施の形態の応用例に係る半
導体装置のブロック回路図である。
【図１３】本発明の第３の実施の形態に係る半導体装置
の識別ユニットのブロック回路図である。
【図１４】本発明の第４の実施の形態に係る半導体装置
の識別ユニットのブロック回路図である。
【図１５】本発明の第５の実施の形態に係る半導体モジ
ュールのシステムブロック図である。
【図１６】本発明の先行技術に係るＤＲＡＭシステムの
ブロック回路である。
【図１７】本発明の先行技術に係るＤＲＡＭシステムの
動作フローチャートである。
【図１８】本発明の先行技術に係る半導体装置の要部の
斜視図である。
【図１９】本発明の先行技術に係る半導体装置の断面構
造図である。
【符号の説明】
１〜４、１Ａ〜４Ａ 半導体装置 ５ 半導体モジュール ８Ａ〜８Ｃ 中間配線基板 １０Ａ〜１０Ｄ メモリユニット ２１〜２４ メモリバンク ３０Ａ〜３０Ｄ 識別ユニット ３１ メモリユニット選択回路 ３１Ａ〜３１Ｃ 比較回路 ３１１、３１２ 選択信号端子 ３２、３４、３５ 固有識別子生成回路 ３２１、３２２ 固有識別子入力端子 ３２３、３２４ 固有識別子出力端子 ５０Ａ〜５０Ｄ パッケージ基板 ５７Ａ〜５７Ｄ、７３Ａ〜７３Ｄ 半導体チップ ７０Ａ〜７０Ｄ ベース基板 ３４１、３４２ ヒューズ素子 ３５１、３５２ ワイヤ ＣＳ１、ＣＳ２ メモリユニット選択信号 ＩＤｉｎ１、ＩＤｉｎ２ 固有識別子生成信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/10 Ｈ０１Ｌ 25/14 Ｚ 25/11 25/18

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 メモリユニットと、 複数のメモリユニットに共通のメモリユニット選択信号
    が供給される選択信号端子と、 前記共通のメモリユニット選択信号に基づき、前記メモ
    リユニットをその他のメモリユニットに対して識別させ
    る識別ユニットとを備えたことを特徴とする半導体装
    置。
  2. 【請求項２】 前記識別ユニットは、 前記メモリユニットに個別に与えられた固有識別子と前
    記メモリユニット選択信号とに基づき前記メモリユニッ
    トを選択するメモリユニット選択回路と、 前記固有識別子に基づいて他のメモリユニットを識別す
    る他の固有識別子を生成する固有識別子生成回路とを少
    なくとも備えたことを特徴とする請求項１に記載の半導
    体装置。
  3. 【請求項３】 前記メモリユニットのアドレス番地を選
    択するアドレス信号を供給するアドレス信号端子の余剰
    信号端子を、前記メモリユニット選択信号が供給される
    選択信号端子として使用したことを特徴とする請求項２
    に記載の半導体装置。
  4. 【請求項４】 前記識別ユニットは、 前記メモリユニットに与える固有識別子を生成するヒュ
    ーズ素子を少なくとも有する固有識別子生成回路と、 前記固有識別子と前記メモリユニット選択信号とに基づ
    き前記メモリユニットを選択するメモリユニット選択回
    路とを少なくとも備えたことを特徴とする請求項１に記
    載の半導体装置。
  5. 【請求項５】 前記識別ユニットは、 前記メモリユニットに与える固有識別子を生成するワイ
    ヤを少なくとも有する固有識別子生成回路と、 前記固有識別子と前記メモリユニット選択信号とに基づ
    き前記メモリユニットを選択するメモリユニット選択回
    路とを少なくとも備えたことを特徴とする請求項１に記
    載の半導体装置。
  6. 【請求項６】 メモリユニットと、 複数のメモリユニットに共通のメモリユニット選択信号
    が供給される選択信号端子と、 前記メモリユニットに外付けされ、前記共通のメモリユ
    ニット選択信号に基づき、前記メモリユニットをその他
    のメモリユニットに対して識別させる識別ユニットとを
    備えたことを特徴とする半導体装置。
  7. 【請求項７】 第１のメモリユニットと、 前記第１のメモリユニットに積層された第２のメモリユ
    ニットと、 前記第１のメモリユニットに配設され、複数のメモリユ
    ニットに共通のメモリユニット選択信号が供給される第
    １の選択信号端子と、 前記第２のメモリユニットに配設され、前記共通のメモ
    リユニット選択信号が供給される第２の選択信号端子
    と、 前記第１のメモリユニットに配設され、前記第１のメモ
    リユニットを第２のメモリユニットに対して識別させる
    第１の識別ユニットと、 前記第２のメモリユニットに配設され、前記第２のメモ
    リユニットを第１のメモリユニットに対して識別させる
    第２の識別ユニットとを備えたことを特徴とする半導体
    モジュール。
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