JP2013541122A - 低密度低レイテンシブロックおよび高密度高レイテンシブロックを有する広入出力メモリ - Google Patents

低密度低レイテンシブロックおよび高密度高レイテンシブロックを有する広入出力メモリ Download PDF

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Abstract

高密度高レイテンシメモリブロック、および低密度低レイテンシメモリブロックを有する外部メモリ。それら2つのメモリブロックは1つまたは複数の処理機能ユニットによって別個にアクセスされ得る。アクセスは直接メモリアクセスであり得、またはバスもしくはファブリックスイッチによるものであり得る。ダイ貫通バイアが、外部メモリを、1つまたは複数の処理機能ユニットを備えるダイに接続することができる。

Description

本発明は電子メモリに関し、より詳細には、ランダムアクセスメモリに関する。
多くの用途において、DRAM(ダイナミックランダムアクセスメモリ)が1つまたは複数の処理ユニットによって使用されるデータおよび命令を記憶する。処理ユニットは単一のシリコンダイ(チップ)上に集積されることが多いが、DRAMのいくつか、もしくはDRAM全体は処理ユニットと同じダイ上に集積される場合があり、またはDRAMのいくつかは処理ユニットを含むダイに電気的に結合される別個のダイ上に集積される場合がある。
DRAMにアクセスする処理ユニットを含むダイとは別個のダイ上に集積されるDRAMは、外部メモリと称される場合がある。外部メモリは、比較的低コストであるように設計され得るが、密度が高い。ここで、密度とは、シリコンダイの単位面積当たりのバイト数、または、記憶およびアクセスされることが可能である総バイト数を指し得る。しかしながら、１つのダイ上の外部メモリと別のダイ上の処理ユニットとの間の従来の電気的結合が、外部メモリと処理ユニットとの間の高速通信をサポートするのに十分な帯域幅を有しない場合があることは、トレードオフである。
いくつかの用途では、DRAMはDRAMにアクセスする処理ユニットと同じダイに埋め込まれる場合があり、これはeDRAM(埋め込みDRAM)と略される。埋め込むことによってバスがより広く、アクセスが速くなることが可能であり、それによって、eDRAMは相対的にレイテンシが低いメモリである。多くの場合CMOS(相補型金属酸化膜半導体)ロジックとして処理ユニットを作製することは、より多くの処理ステップが含まれるので、DRAMを作製するより単純な工程と比較して相対的にコストが高い。したがって、ロジック(処理ユニット)を埋め込まれるeDRAMを作製する工程が加わることによって、全体的な作製コストが増大する。
さらに、他の処理ユニットを有するダイにeDRAMを埋め込むと、貴重なダイ面積が消費される。ダイ面積が増大すると単位ダイあたりのコストが著しく増大するので、eDRAMとCMOSロジックの両方を備えるダイは、用途によっては経済的に実用的でない場合がある。
一実施形態では、パッケージされた集積回路は、ランダムアクセスメモリを有する第1のダイを含み、ランダムアクセスメモリは、第1のレイテンシを有する第1のメモリブロックと、第1のレイテンシよりも低い第2のレイテンシを有する第2のメモリブロックとを含む。パッケージされた集積回路は、能動面と、能動面をランダムアクセスメモリに電気的に結合するためのダイ貫通バイアとを有する第2のダイをも含む。
別の実施形態では、パッケージされた集積回路は、ランダムアクセスメモリを備える第1のダイであって、ランダムアクセスメモリは、第1のレイテンシを有する第1のメモリブロックと、第1のレイテンシよりも低い第2のレイテンシを有する第2のメモリブロックとを有する、ランダムアクセスメモリと、第1のメモリブロックに電気的に結合される第1のセットのパッケージコンタクトと、第2のメモリブロックに電気的に結合される第2のセットのパッケージコンタクトとを有する、第1のダイを含む。パッケージされた集積回路は、第2のダイであって、能動面と、能動面および第1のセットのパッケージコンタクトに電気的に結合される第3のセットのパッケージコンタクトと、能動面および第2のセットのパッケージコンタクトに電気的に結合される第4のセットのパッケージコンタクトとを備える、第2のダイをも含む。
別の実施形態では、システムは、第1の密度および第1のレイテンシを有する第1のメモリブロックと、第1の密度よりも高い第2の密度、および第1のレイテンシよりも高い第2のレイテンシを有する第2のメモリブロックとを有する第1のダイを含む。システムは、第1のダイ内に記憶されたデータにアクセスするための第1の機能ユニットと、第1の機能ユニットと通信する第1のキャッシュとを有する第2のダイをも含み、第1のキャッシュは第1のメモリブロックに対する直接メモリアクセスを有する。
別の実施形態では、システムは、ランダムアクセスメモリを有する第1のダイを備えるパッケージされた集積回路を含み、ランダムアクセスメモリは、第1のレイテンシを有する第1のメモリブロックと、第1のレイテンシよりも低い第2のレイテンシを有する第2のメモリブロックとを有する。パッケージされた集積回路は、能動面と、能動面をランダムアクセスメモリに電気的に結合するためのダイ貫通バイアとを有する第2のダイをも含む。システムは、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータのようなデバイスをも含み、パッケージされた集積回路はそのデバイス内に統合される。
別の実施形態では、パッケージされた集積回路は、ランダムアクセスメモリを有する第1のダイを含み、ランダムアクセスメモリは、第1のレイテンシを有する第1のメモリブロックと、第1のレイテンシよりも低い第2のレイテンシを有する第2のメモリブロックとを有する。パッケージされた集積回路は、能動面と、能動面をランダムアクセスメモリに電気的に結合するための手段とを有する第2のダイをも含む。
別の実施形態では、方法は、信号を、第2のダイから、第2のダイの中に形成されるダイ貫通バイアによって、第1のダイ上に形成されるランダムアクセスメモリに送るステップを含む。ランダムアクセスメモリは、第1のレイテンシを有する第1のメモリブロックと、第1のレイテンシよりも低い第2のレイテンシを有する第2のメモリブロックとを有する。ダイ貫通バイアは、第2のダイ上の能動面をランダムアクセスメモリに電気的に結合する。
外部メモリにアクセスするためのシステムアーキテクチャを示す図である。 外部メモリがダイ貫通バイアを使用してダイに結合される積層集積回路パッケージの平面図である。 対面パッケージ積層を使用してダイに結合される外部メモリの平面図である。 外部メモリにアクセスするためのシステムアーキテクチャを示す図である。 外部メモリにアクセスするためのシステムアーキテクチャを示す図である。 一実施形態を採用する1つまたは複数の通信システムを示す図である。
以下の説明では、「いくつかの実施形態」という用語の範囲は、2つ以上の実施形態を意味するように限定されるものではなく、むしろ、この範囲は、1つの実施形態、2つ以上の実施形態、または場合によってはすべての実施形態を含み得る。
図1は一実施形態の高レベルアーキテクチャの図であり、102とラベリングされるボックス内の構成要素は、単一のダイの能動面上に集積され得る。104とラベリングされるボックスはメモリを備え、これは外部メモリと称される場合があり、したがって単純に外部メモリ104と称されることになる。外部メモリ104は、ボックス102内の構成要素が集積されるダイとは別個の単一のダイの能動面上に集積され得る。外部メモリ104およびボックス102の構成要素のためのダイスは互いの上部に積層され、マルチチップパッケージを備えるようにともにパッケージングされ得る。外部メモリ104は、いかなる特定のメモリ技術にも限定されず、たとえば、DRAMまたはMRAM(磁気抵抗ランダムアクセスメモリ)を含むことができる。
外部メモリ104は、破線106を使用することによって図式的に区別されている2つのメモリブロックを含む。ラベル108によって示されているメモリブロックは相対的に密度が高く、レイテンシが高いメモリであり、ラベル110によって示されているメモリブロックは相対的に密度が低く、レイテンシが低いメモリである。
高密度メモリは、ワード線が長く、データにアクセスしまたはデータを書き込むために相対的に多数のサイクルを必要とすることを犠牲にして、面積効率のために複数レベルのメモリの階層を備えることができる。低レイテンシメモリは面積効率を犠牲にして相対的に短いワード線を備えることができ、ワード線は、低レイテンシの提供を助けるためにアクセスごとの完全充電センスおよび予備充電を可能にすることができる。高密度高レイテンシメモリは、低密度低レイテンシメモリの数倍以上のレイテンシを有する場合がある。たとえば、低密度低レイテンシメモリは、0または1バスサイクルのレイテンシを有し得る。いくつかの用途について、高密度高レイテンシメモリは256Mb(メガビット)〜8Gb(ギガビット)の範囲内のメモリ密度(サイズまたは容量)を有し得、一方で低密度低レイテンシメモリは1Mb〜256Mbの範囲内のメモリ密度を有し得る。これらのメモリ密度の値は例としての役割を果たすにすぎず、技術が進歩するにつれ、メモリ密度は増大している傾向にある。
機能ユニット112、114、および116は処理機能ユニットである。処理機能ユニットは、たとえば、マイクロプロセッサコア、モデムコア、またはコーデックコアであってよく、たとえば、特定用途向け集積回路として、またはプログラマブルゲートアレイとして実装されてよい。図1の特定の実施形態では、各処理機能ユニットは、ラベル118、120、および122によって示されるレベル1キャッシュにアクセスすることができる。たとえば、ラベル124、126、および128によって示されているような第2のレベルのキャッシュのような、さらなるキャッシュレベルがあってよい。説明を簡単にするために、図1の実施形態ではそれらに対応するキャッシュを有する3つの処理機能ユニットのみが示されている。他の実施形態は、異なる数の処理機能ユニットおよびキャッシュを有してよい。
キャッシュ124、126、および128は相互接続機能ユニット130に電気的に結合され、それによって、外部メモリがアクセスされることが可能である。相互接続機能ユニット130は、たとえば、バスまたはファブリックスイッチであってよい。メモリコントローラ132および134が、相互接続機能ユニット130が外部メモリ104からデータを読み出すこと、および、外部メモリ104にデータを書き込むことを可能にする。図1の図解において、矢印136および138は、外部メモリの相互接続機能ユニット130に対する電気的結合を表し、この電気的結合は2種類以上の物理的相互接続を含み得、図2の実施形態において示されているようなダイ貫通バイアによって実現され得る。
図2は、1つまたは複数の実施形態によるパッケージされた集積回路の簡略化された平面図(原寸に比例して描かれてはいない)である。図2に示されている集積回路パッケージは、フリップチップアセンブリ技術を利用する。ダイ202がパッケージ基板204に付着され、電気的に結合される。ダイ202は能動面206と裏面208とを含み、半導体業界において既知の作製技法に従って、能動面206上に能動回路構成要素(たとえば、トランジスタ)が作製される。ダイ202は、たとえば、シリコンダイであってよいが、いくつかの実施形態はシリコン以外の半導体を使用してよい。
図1に示されているアーキテクチャと比較すると、ボックス102内の構成要素は能動面206上に集積される。フリップチップ技術において既知であるように、ダイ202はパッケージ基板204上に表を下にして置かれ、それによって、能動面206は裏面208と比較してパッケージ基板204に近接する。導電性バンプ210のセットがいわゆるレベル1相互接続の一部を形成し、それによって、能動面206上に作製された回路構成要素が、パッケージコンタクト212に電気的に結合される。導電性バンプ210は、たとえば、はんだを含んでよく、圧壊制御方式チップ接続(C4)蒸発バンプ工程によって作製されてよく、この事例においては、導電性バンプ210は一般的にC4バンプと称される。説明を簡単にするために、フリップチップ技術において使用されるパッドおよびバンプ下金属化層は図2には示されていない。
パッケージコンタクト212は、いわゆるレベル2相互接続の一部を形成し、たとえば、ピンまたははんだボールの形態をとってよい。説明を簡単にするために、導電性バンプ210からパッケージコンタクト212への接続は図2には示されていない。214とラベリングされた斜線領域は、ダイ202とパッケージ基板204との間の界面に被着されるアンダーフィルを示している。他の保護層(図示せず)が図2のパッケージに被着されてよい。
ダイ202は、図2において斜線で示されて218とラベリングされている1つまたは複数のダイ貫通バイアを含む。ダイ貫通バイアは、能動面206から裏面208までの電気接続を提供するためにダイ202を貫通して(またはほぼ貫通して)形成されるバイアである。ダイ202がシリコンウェハから切り出される実施形態について、「シリコン貫通バイア」という用語が使用されることが多い。しかしながら、実施形態はシリコン以外の材料から形成されるウェハを使用してよい。たとえば、いくつかの無線周波数用途においてはサファイアウェハが使用される。したがって、実施形態は必ずしもシリコンウェハから切り出されるダイスには限定されないので、これらの特許証においては「ダイ貫通バイア」という用語が使用される。
ダイ220は外部メモリを含み、外部メモリの回路構成要素はダイ220の能動面224上に集積される。ダイ220を裏面208に電気的に結合し付着させるためにフリップチップ技術が使用され、導電性バンプ222のセットがダイ220の能動面224からダイ貫通バイア218への電気接続を提供する。説明を簡単にするために、ダイ貫通バイア218を導電性バンプ222に電気的に接続するための、裏面208上のパッドおよびトレースは図示されていない。226とラベリングされた斜線領域は、ダイ220と裏面208との間の界面に被着されるアンダーフィルを示している。
図2内の破線228は、図1内の破線106に対応し、外部メモリを高密度高レイテンシメモリブロック108と低密度低レイテンシメモリブロック110とに分離していることを示している。図2内の破線228は外部メモリをその高密度ブロックと低密度ブロックとに分離していることを示すための抽象化である。同様に、破線230は、図1における矢印136および138に対応する相互接続を示すための抽象化であり、破線230の左のダイ貫通バイアは高密度高レイテンシメモリブロックに接続され、破線230の右のダイ貫通バイアは低密度低レイテンシメモリブロックに接続される。
いくつかの実施形態について、機能ユニットはダイ貫通バイアを使用することなく外部メモリに電気的に結合されてよい。図3は、1つのそのような実施形態を示した平面図(原寸に比例して描かれてはいない)であり、対面積層が使用されている。ダイ302は、その上にボックス102内の構成要素が集積されている能動面308を有し、ダイ320は、その上に外部メモリが集積されている能動面224を有する。能動面308上の導電性バンプ310のセット、および、能動面224上の導電性バンプ322のセットが、ダイ302上に集積される処理機能ユニットとダイ320上に集積される外部メモリとの間の電気的通信を可能にする。説明を簡単にするために、アンダーフィルは図3には示されていない。図3に示されている特定の実施形態について、ダイ302はパッケージ基板304に付着されており、能動面308をパッケージコンタクト312に電気的に接続するためにワイヤボンディングが使用されている。たとえば、332とラベリングされている1つのそのようなワイヤボンドが図3に示されている。
実施形態は、図1に示されている以外のアーキテクチャを利用してよい。たとえば、図4は、処理機能ユニット404のための第2のレベルのキャッシュ402が低密度低レイテンシメモリブロック110に直接結合されており、一方で処理機能ユニット408は、たとえばバスまたはファブリックスイッチであってよい相互接続機能ユニット412によって高密度高レイテンシメモリブロック108にアクセスするアーキテクチャを示している。このようにして、処理機能ユニット404は、低密度低レイテンシメモリブロック110内に記憶されているデータおよび命令について直接メモリアクセスを行うことができる。
いくつかの実施形態は、異なる複数のレベルのキャッシュによって両方のメモリブロックにアクセスすることができる処理機能ユニットを含んでよい。図5は、処理機能ユニット502が第1のレベルのキャッシュ504と、第2のレベルのキャッシュ506と、第3のレベルのキャッシュ508とを有する実施形態のアーキテクチャを示している。第2のレベルのキャッシュ506は、低密度低レイテンシメモリブロック110に直接アクセスすることができる。第3のレベルのキャッシュ508は、高密度高レイテンシメモリブロック108に直接アクセスすることができる。簡単にするために、メモリコントローラは図4および図5には図示されていない。
処理ユニットおよび大容量DRAMを備えるシステムについて、本明細書で説明する実施形態は、処理ユニットとともにDRAMを埋め込むための従来の方法と比較してコスト削減を達成すると予想される。DRAMは処理ユニットとともに埋め込まれないので、追加の処理ステップは必要なく、ダイサイズが大きくなることが回避され得る。電気通信のためにパッケージコンタクトまたはダイ貫通バイアを利用してDRAMチップを処理チップ上に積層することによって、メモリインターフェース回路が複雑になることが回避され得、相対的に大きいデータ帯域幅が実現され得る。
図6は、ワイヤレス通信システムを示す図である。いくつかの実施形態では、システム600は、複数の遠隔ユニット620〜624と、複数の基地局650〜652とを含む。一般的なワイヤレス通信システムは、これよりも多くの遠隔ユニットおよび基地局を有し得ることが認識され得る。遠隔ユニット620〜624は、これらの特許証に記載の第1の階層のダイスおよび第2の階層のダイスを備える集積回路パッケージを有する複数の半導体デバイス630〜634を含む。図6は、基地局650〜652および遠隔ユニット620〜624からの順方向リンク信号680と、遠隔ユニット620〜624から基地局650〜652への逆方向リンク信号690とを示している。
他の実施形態において、図6では、遠隔ユニット620はモバイル電話として示され、遠隔ユニット622は可搬型コンピュータとして示され、遠隔ユニット624はワイヤレスローカルループシステム中の固定位置の遠隔ユニットとして示されている。たとえば、遠隔ユニットは、モバイル電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末のようなポータブルデータユニット、ナビゲーションデバイス(たとえば、GPS対応デバイス)、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器のような固定ロケーションデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取出しを行う任意の他のデバイス、またはそれらの任意の組合せであってよい。図6は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの示されたユニットには限定されない。
以下に特許請求されているような本発明の範囲から逸脱することなく、開示する実施形態に様々な変更を行うことができる。
102 ボックス
104 外部メモリ
106 破線
108 高密度高レイテンシメモリブロック
110 低密度低レイテンシメモリブロック
112 機能ユニット
124 キャッシュ
130 相互接続機能ユニット
132 メモリコントローラ
136 矢印
202 ダイ
204 パッケージ基板
206 能動面
208 裏面
210 導電性バンプ
212 パッケージコンタクト
218 ダイ貫通バイア
220 ダイ
222 導電性バンプ
224 能動面
228 破線
230 破線
302 ダイ
304 パッケージ基板
308 能動面
310 導電性バンプ
312 パッケージコンタクト
320 ダイ
322 導電性バンプ
402 キャッシュ
404 処理機能ユニット
408 処理機能ユニット
412 相互接続機能ユニット
502 処理機能ユニット
504 キャッシュ
506 キャッシュ
508 キャッシュ
600 システム
620 遠隔ユニット
622 遠隔ユニット
624 遠隔ユニット
630 半導体デバイス
650 基地局
680 順方向リンク信号
690 逆方向リンク信号

Claims (29)

  1. パッケージされた集積回路であって、
    ランダムアクセスメモリを備える第1のダイであって、前記ランダムアクセスメモリは、第1のレイテンシを有する第1のメモリブロックと、前記第1のレイテンシよりも低い第2のレイテンシを有する第2のメモリブロックとを備える、第1のダイと、
    能動面と、前記能動面を前記ランダムアクセスメモリに電気的に結合するためのダイ貫通バイアとを備える第2のダイと
    を備える、パッケージされた集積回路。
  2. 前記第1のメモリブロックは第1のメモリ密度を有し、前記第2のメモリブロックは、前記第1のメモリ密度よりも低い第2のメモリ密度を有する、請求項1に記載のパッケージされた集積回路。
  3. 前記第1のメモリ密度は128Mb〜8Gbの範囲内にある、請求項2に記載のパッケージされた集積回路。
  4. 前記第2のメモリ密度は1Mb〜256Mbの範囲内にある、請求項2に記載のパッケージされた集積回路。
  5. 前記第1のレイテンシは前記第2のレイテンシの少なくとも2倍高い、請求項1に記載のパッケージされた集積回路。
  6. 前記第2のレイテンシは0サイクルおよび1サイクルからなる群から選択される、請求項1に記載のパッケージされた集積回路。
  7. 前記ランダムアクセスメモリはダイナミックランダムアクセスメモリおよび磁気抵抗ランダムアクセスメモリからなる群から選択される、請求項1に記載のパッケージされた集積回路。
  8. パッケージされた集積回路であって、
    ランダムアクセスメモリを備える第1のダイであって、前記ランダムアクセスメモリは、第1のレイテンシを有する第1のメモリブロックと、前記第1のレイテンシよりも低い第2のレイテンシを有する第2のメモリブロックとを有する、ランダムアクセスメモリと、前記第1のメモリブロックに電気的に結合される第1のセットのパッケージコンタクトと、前記第2のメモリブロックに電気的に結合される第2のセットのパッケージコンタクトとを備える、第1のダイと、
    能動面と、前記能動面および前記第1のセットのパッケージコンタクトに電気的に結合される第3のセットのパッケージコンタクトと、前記能動面および前記第2のセットのパッケージコンタクトに電気的に結合される第4のセットのパッケージコンタクトとを備える第2のダイと
    を備える、パッケージされた集積回路。
  9. 前記第1のメモリブロックは第1のメモリ密度を有し、前記第2のメモリブロックは、前記第1のメモリ密度よりも低い第2のメモリ密度を有する、請求項8に記載のパッケージされた集積回路。
  10. 前記第1のメモリ密度は128Mb〜8Gbの範囲内にある、請求項9に記載のパッケージされた集積回路。
  11. 前記第2のメモリ密度は1Mb〜256Mbの範囲内にある、請求項9に記載のパッケージされた集積回路。
  12. 前記第1のレイテンシは前記第2のレイテンシの少なくとも2倍高い、請求項8に記載のパッケージされた集積回路。
  13. 前記第2のレイテンシは0サイクルおよび1サイクルからなる群から選択される、請求項8に記載のパッケージされた集積回路。
  14. システムであって、
    第1のダイであって、第1の密度および第1のレイテンシを有する第1のメモリブロックと、前記第1の密度よりも高い第2の密度、および前記第1のレイテンシよりも高い第2のレイテンシを有する第2のメモリブロックとを備える、第1のダイと、
    第2のダイであって、前記第1のダイ内に記憶されたデータにアクセスするための第1の機能ユニットと、前記第1の機能ユニットと通信する第1のキャッシュとを備え、前記第1のキャッシュは前記第1のメモリブロックに対する直接メモリアクセスを有する、第2のダイと
    を備える、システム。
  15. 前記第2のダイは前記第1の機能ユニットと通信する第2のキャッシュをさらに備え、前記第2のキャッシュは前記第2のメモリブロックに対する直接メモリアクセスを有する、請求項14に記載のシステム。
  16. 前記第2のキャッシュは前記第1のキャッシュよりもレベルの高いキャッシュである、請求項15に記載のシステム。
  17. 前記第2のダイは、
    第2の機能ユニットと、
    前記第1の機能ユニットおよび前記第2の機能ユニット、ならびに前記第1のメモリブロックおよび前記第2のメモリブロックと通信するバスと
    をさらに備える、請求項14に記載のシステム。
  18. 前記第2のダイは、
    前記第1の機能ユニットおよび前記第2のメモリブロックと通信するバスと、
    第2の機能ユニットと、
    前記第2の機能ユニットと通信し、前記第1のメモリブロックに対する直接メモリアクセスを有するキャッシュと
    をさらに備える、請求項14に記載のシステム。
  19. 前記第2の機能ユニットはモデムを含む、請求項18に記載のシステム。
  20. 前記第1のダイは第1のセットのバンプを備え、前記第2のダイは前記第1のセットのバンプと電気接触する第2のセットのバンプを備える、請求項14に記載のシステム。
  21. 前記第1のダイはバンプのセットを備え、前記第2のダイは前記バンプのセットと電気接触するダイ貫通バイアのセットを備える、請求項14に記載のシステム。
  22. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含み、前記第1のダイおよび前記第2のダイは前記デバイス内に統合される、請求項14に記載のシステム。
  23. システムであって、
    パッケージされた集積回路であって、
    ランダムアクセスメモリを備える第1のダイであって、前記ランダムアクセスメモリは、第1のレイテンシを有する第1のメモリブロックと、前記第1のレイテンシよりも低い第2のレイテンシを有する第2のメモリブロックとを備える、第1のダイと、
    能動面と、前記能動面を前記ランダムアクセスメモリに電気的に結合するためのダイ貫通バイアとを備える第2のダイと
    を備える、パッケージされた集積回路と、
    セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスと
    を備え、前記パッケージされた集積回路は前記デバイス内に統合される、システム。
  24. 前記第1のメモリブロックは第1のメモリ密度を有し、前記第2のメモリブロックは、前記第1のメモリ密度よりも低い第2のメモリ密度を有する、請求項23に記載のシステム。
  25. パッケージされた集積回路であって、
    ランダムアクセスメモリを備える第1のダイであって、前記ランダムアクセスメモリは、第1のレイテンシを有する第1のメモリブロックと、前記第1のレイテンシよりも低い第2のレイテンシを有する第2のメモリブロックとを備える、第1のダイと、
    能動面と、前記能動面を前記ランダムアクセスメモリに電気的に結合するための手段とを備える第2のダイと
    を備える、パッケージされた集積回路。
  26. 前記第1のメモリブロックは第1のメモリ密度を有し、前記第2のメモリブロックは、前記第1のメモリ密度よりも低い第2のメモリ密度を有する、請求項25に記載のパッケージされた集積回路。
  27. 前記ランダムアクセスメモリはダイナミックランダムアクセスメモリを含む、請求項25に記載のパッケージされた集積回路。
  28. 方法であって、
    信号を、第2のダイから、前記第2のダイの中に形成されるダイ貫通バイアによって、第1のダイ上に形成されるランダムアクセスメモリに送るステップ
    を含み、
    前記ランダムアクセスメモリは、第1のレイテンシを有する第1のメモリブロックと、前記第1のレイテンシよりも低い第2のレイテンシを有する第2のメモリブロックとを備え、
    前記第2のダイは、能動面を備え、前記ダイ貫通バイアは、前記能動面を前記ランダムアクセスメモリに電気的に結合する、方法。
  29. 前記第1のメモリブロックは第1のメモリ密度を有し、前記第2のメモリブロックは、前記第1のメモリ密度よりも低い第2のメモリ密度を有する、請求項28に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8287337B2 (en) 2006-01-11 2012-10-16 Hcr Incorporated Cold storage doorway with airflow control system and method
US8858969B2 (en) 2010-09-22 2014-10-14 Z-Medica, Llc Hemostatic compositions, devices, and methods
JP6001169B2 (ja) 2012-06-22 2016-10-05 ゼット−メディカ，エルエルシー 止血デバイス
KR102149150B1 (ko) * 2013-10-21 2020-08-28 삼성전자주식회사 전자 장치
KR102247741B1 (ko) * 2014-12-04 2021-05-04 삼성전자주식회사 이미지 프로세서, 상기 이미지 프로세서의 동작 방법, 및 상기 이미지 프로세서를 포함하는 애플리케이션 프로세서
US20160227369A1 (en) * 2015-01-30 2016-08-04 Qualcomm Incorporated Multi-layer assistance data caching
US9818726B2 (en) * 2015-12-28 2017-11-14 International Business Machines Corporation Chip stack cooling structure
CN111210857B (zh) 2016-06-27 2023-07-18 苹果公司 组合了高密度低带宽和低密度高带宽存储器的存储器系统
CN113906505B (zh) 2019-05-31 2023-04-18 美光科技公司 用于片上系统装置的存储器组件
US11397694B2 (en) 2019-09-17 2022-07-26 Micron Technology, Inc. Memory chip connecting a system on a chip and an accelerator chip
US11416422B2 (en) 2019-09-17 2022-08-16 Micron Technology, Inc. Memory chip having an integrated data mover
US11163490B2 (en) 2019-09-17 2021-11-02 Micron Technology, Inc. Programmable engine for data movement
US20210081318A1 (en) * 2019-09-17 2021-03-18 Micron Technology, Inc. Flexible provisioning of multi-tier memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05108471A (ja) * 1991-10-17 1993-04-30 Matsushita Electric Ind Co Ltd メモリ装置
JP2001273755A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置及び半導体モジュール
JP2007226876A (ja) * 2006-02-22 2007-09-06 Elpida Memory Inc 積層型半導体記憶装置及びその制御方法
WO2009051716A2 (en) * 2007-10-16 2009-04-23 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608264A (en) 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US6150724A (en) 1998-03-02 2000-11-21 Motorola, Inc. Multi-chip semiconductor device and method for making the device by using multiple flip chip interfaces
US6141245A (en) 1999-04-30 2000-10-31 International Business Machines Corporation Impedance control using fuses
US6376909B1 (en) 1999-09-02 2002-04-23 Micron Technology, Inc. Mixed-mode stacked integrated circuit with power supply circuit part of the stack
KR100437468B1 (ko) * 2002-07-26 2004-06-23 삼성전자주식회사 9의 배수가 되는 데이터 입출력 구조를 반도체 메모리 장치
JP2006302466A (ja) 2005-04-25 2006-11-02 Elpida Memory Inc 半導体記憶装置
KR100609621B1 (ko) * 2005-07-19 2006-08-08 삼성전자주식회사 메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체메모리 장치
JP4989872B2 (ja) 2005-10-13 2012-08-01 ルネサスエレクトロニクス株式会社 半導体記憶装置および演算処理装置
JP4362135B2 (ja) * 2007-02-13 2009-11-11 富士通株式会社 データ転送装置およびデータ転送方法
US7494846B2 (en) * 2007-03-09 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Design techniques for stacking identical memory dies
US8513791B2 (en) 2007-05-18 2013-08-20 International Business Machines Corporation Compact multi-port CAM cell implemented in 3D vertical integration
US7623365B2 (en) 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
US8949965B2 (en) * 2007-10-30 2015-02-03 Aruba Networks, Inc. Securely virtualizating network services
US7750459B2 (en) 2008-02-01 2010-07-06 International Business Machines Corporation Integrated module for data processing system
JP2010021306A (ja) * 2008-07-10 2010-01-28 Hitachi Ltd 半導体装置
JP5331427B2 (ja) * 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
JP5160396B2 (ja) * 2008-12-18 2013-03-13 株式会社日立製作所 半導体装置
US8219746B2 (en) * 2009-10-08 2012-07-10 International Business Machines Corporation Memory package utilizing at least two types of memories

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05108471A (ja) * 1991-10-17 1993-04-30 Matsushita Electric Ind Co Ltd メモリ装置
JP2001273755A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置及び半導体モジュール
JP2007226876A (ja) * 2006-02-22 2007-09-06 Elpida Memory Inc 積層型半導体記憶装置及びその制御方法
WO2009051716A2 (en) * 2007-10-16 2009-04-23 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
JP2011503759A (ja) * 2007-10-16 2011-01-27 マイクロン テクノロジー， インク． 積み重ねられた半導体素子用の再構成可能な接続部

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020191149A (ja) * 2019-05-17 2020-11-26 サンディスク テクノロジーズ エルエルシー 多接合メモリデバイスにおける並行メモリ動作
JP6994067B2 (ja) 2019-05-17 2022-01-14 サンディスク テクノロジーズ エルエルシー 多接合メモリデバイスにおける並行メモリ動作

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