KR20130054382A - 저밀도 저 레이턴시 및 고밀도 고 레이턴시 블록들을 가진 와이드 입출력 메모리 - Google Patents

저밀도 저 레이턴시 및 고밀도 고 레이턴시 블록들을 가진 와이드 입출력 메모리 Download PDF

Info

Publication number
KR20130054382A
KR20130054382A KR1020137007206A KR20137007206A KR20130054382A KR 20130054382 A KR20130054382 A KR 20130054382A KR 1020137007206 A KR1020137007206 A KR 1020137007206A KR 20137007206 A KR20137007206 A KR 20137007206A KR 20130054382 A KR20130054382 A KR 20130054382A
Authority
KR
South Korea
Prior art keywords
memory
die
latency
memory block
integrated circuit
Prior art date
Application number
KR1020137007206A
Other languages
English (en)
Inventor
시콴 구
매튜 엠. 노왁
아난드 스리니바산
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20130054382A publication Critical patent/KR20130054382A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

외부 메모리는 고밀도 고 레이턴시 메모리 블록, 및 저밀도 저 레이턴시 메모리 블록을 갖는다. 2개의 메모리 블록들은 하나 또는 그보다 많은 처리 기능 유닛들에 의해 개별적으로 액세스될 수 있다. 액세스는 직접 메모리 액세스일 수 있거나, 버스 또는 패브릭 스위치를 통할 수도 있다. 다이 관통 비아들은 외부 메모리를 하나 또는 그보다 많은 처리 기능 유닛들을 포함하는 다이에 접속할 수 있다.

Description

저밀도 저 레이턴시 및 고밀도 고 레이턴시 블록들을 가진 와이드 입출력 메모리{WIDE INPUT OUTPUT MEMORY WITH LOW DENSITY, LOW LATENCY AND HIGH DENSITY, HIGH LATENCY BLOCKS}
본 발명은 전자 메모리에 관한 것으로, 보다 구체적으로는 랜덤 액세스 메모리에 관한 것이다.
많은 애플리케이션들에서, 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory)는 하나 또는 그보다 많은 처리 유닛들에 의해 사용되는 데이터 및 명령들을 저장한다. 처리 유닛들은 흔히 단일 실리콘 다이(칩) 상에 집적되는데 반해, DRAM의 일부 또는 전체 DRAM는 처리 유닛들과 동일한 다이 상에 집적될 수 있거나, 처리 유닛들을 포함하는 다이에 전기적으로 커플링된 개별 다이 상에 DRAM의 일부가 집적될 수도 있다.
DRAM에 액세스하는 처리 유닛들을 포함하는 다이와는 별개인 다이 상에 집적되는 DRAM은 외부 메모리로 지칭될 수 있다. 외부 메모리는 비교적 낮은 비용이지만 고밀도로 설계될 수 있으며, 여기서 밀도는 실리콘 다이의 면적당 바이트 수, 또는 저장 및 액세스될 수 있는 총 바이트 수를 의미할 수 있다. 그러나 하나의 다이 상의 외부 메모리와 다른 다이 상의 처리 유닛들 간 종래의 전기적 커플링은 외부 메모리와 처리 유닛들 간 고속 통신을 지원하기에 충분한 대역폭을 갖지 않을 수도 있다는 트레이드오프가 있다.
일부 애플리케이션들에서, DRAM은 DRAM에 액세스하는 처리 유닛들과 동일한 다이에 내장(embed)될 수 있는데, 이는 eDRAM(embedded DRAM)으로 줄여 쓴다. 내장은 eDRAM이 비교적 저 레이턴시 메모리가 되도록 더 넓은 버스들 및 액세스 속도를 감안한다. 처리 유닛들을 흔히 상보성 금속 산화막 반도체(CMOS: Complementary Metal Oxide Semiconductor) 로직으로서 제작하는 것은 더 많은 처리 단계들이 수반되기 때문에 DRAM을 제작하는 더 간단한 프로세스에 비해 비교적 많은 비용이 든다. 따라서 로직(처리 유닛들)과 함께 내장된 eDRAM을 제작하기 위한 처리 단계들을 추가하는 것은 전체 제작 비용을 가중시킨다.
더욱이, 다른 처리 유닛들과 함께 다이 상에 eDRAM을 내장하는 것은 고가의 다이 면적을 소비한다. 다이 면적이 증가함에 따라 단위 다이당 비용이 상당히 증가하기 때문에, eDRAM과 CMOS 로직 모두를 포함하는 다이를 제작하는 것은 일부 애플리케이션들에 대해서는 경제적으로 실용적이지 않을 수도 있다.
한 실시예에서, 패키징된 집적 회로는 랜덤 액세스 메모리를 갖는 제 1 다이를 포함하며, 여기서 상기 랜덤 액세스 메모리는 제 1 레이턴시를 갖는 제 1 메모리 블록, 및 상기 제 1 레이턴시 미만인 제 2 레이턴시를 갖는 제 2 메모리 블록을 포함한다. 패키징된 집적 회로는 또한 능동 면(active side), 및 상기 능동 면을 상기 랜덤 액세스 메모리에 전기적으로 커플링하기 위한 다이 관통 비아(through-die via)들을 갖는 제 2 다이를 포함한다.
다른 실시예에서, 패키징된 집적 회로는 랜덤 액세스 메모리를 갖는 제 1 다이를 포함하며, 상기 랜덤 액세스 메모리는 제 1 레이턴시를 갖는 제 1 메모리 블록, 상기 제 1 레이턴시 미만인 제 2 레이턴시를 갖는 제 2 메모리 블록, 상기 제 1 메모리 블록에 전기적으로 커플링된 제 1 세트의 패키지 콘택들, 및 상기 제 2 메모리 블록에 전기적으로 커플링된 제 2 세트의 패키지 콘택들을 갖는다. 패키징된 집적 회로는 또한 능동 면, 상기 능동 면과 상기 제 1 세트의 패키지 콘택들에 전기적으로 커플링된 제 3 세트의 패키지 콘택들, 및 상기 능동 면과 상기 제 2 세트의 패키지 콘택들에 전기적으로 커플링된 제 4 세트의 패키지 콘택들을 포함하는 제 2 다이를 포함한다.
다른 실시예에서, 시스템은 제 1 밀도와 제 1 레이턴시를 갖는 제 1 메모리 블록, 및 상기 제 1 밀도보다 큰 제 2 밀도와 상기 제 1 레이턴시보다 큰 제 2 레이턴시를 갖는 제 2 메모리 블록을 갖는 제 1 다이를 포함한다. 시스템은 또한 상기 제 1 다이에 저장된 데이터에 액세스하기 위한 제 1 기능 유닛, 및 상기 제 1 기능 유닛과 통신하는 제 1 캐시를 갖는 제 2 다이를 포함하며, 여기서 상기 제 1 캐시는 상기 제 1 메모리 블록에 직접 메모리 액세스한다.
다른 실시예에서, 시스템은 랜덤 액세스 메모리를 갖는 제 1 다이를 포함하는 패키징된 집적 회로를 포함하며, 상기 랜덤 액세스 메모리는 제 1 레이턴시를 갖는 제 1 메모리 블록, 및 상기 제 1 레이턴시 미만인 제 2 레이턴시를 갖는 제 2 메모리 블록을 갖는다. 패키징된 집적 회로는 또한 능동 면, 및 상기 능동 면을 상기 랜덤 액세스 메모리에 전기적으로 커플링하기 위한 다이 관통 비아들을 갖는 제 2 다이를 포함한다. 시스템은 또한 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기기(PDA: personal digital assistant), 고정 위치 데이터 유닛 또는 컴퓨터와 같은 디바이스를 포함하며, 상기 패키징된 집적 회로는 상기 디바이스에 집적된다.
다른 실시예에서, 패키징된 집적 회로는 랜덤 액세스 메모리를 갖는 제 1 다이를 포함하며, 상기 랜덤 액세스 메모리는 제 1 레이턴시를 갖는 제 1 메모리 블록, 및 상기 제 1 레이턴시 미만인 제 2 레이턴시를 갖는 제 2 메모리 블록을 갖는다. 패키징된 집적 회로는 또한 능동 면, 및 상기 능동 면을 상기 랜덤 액세스 메모리에 전기적으로 커플링하기 위한 수단을 갖는 제 2 다이를 포함한다.
다른 실시예에서, 제 2 다이에 형성된 다이 관통 비아들을 통해 상기 제 2 다이로부터의 신호들을 제 1 다이 상에 형성된 랜덤 액세스 메모리로 전송하는 방법이 제공된다. 상기 랜덤 액세스 메모리는 제 1 레이턴시를 갖는 제 1 메모리 블록, 및 상기 제 1 레이턴시 미만인 제 2 레이턴시를 갖는 제 2 메모리 블록을 갖는다. 상기 다이 관통 비아들은 상기 제 2 다이 상의 능동 면을 상기 랜덤 액세스 메모리에 전기적으로 커플링한다.
도 1은 외부 메모리에 액세스하기 위한 시스템 아키텍처를 나타낸다.
도 2는 다이 관통 비아들을 사용하여 다이에 커플링된 외부 메모리와 함께 적층된 집적 회로 패키지의 평면도이다.
도 3은 면 대 면(face-to-face) 패키지 적층을 사용하여 다이에 커플링된 외부 메모리의 평면도이다.
도 4는 외부 메모리에 액세스하기 위한 시스템 아키텍처를 나타낸다.
도 5는 외부 메모리에 액세스하기 위한 시스템 아키텍처를 나타낸다.
도 6은 실시예를 이용하는 하나 또는 그보다 많은 통신 시스템들을 나타낸다.
다음 설명에서, "일부 실시예들"이라는 용어의 범위는 하나보다 많은 실시예를 의미하는 것으로 한정되는 것이 아니라, 그보다 이 범위는 하나의 실시예, 하나보다 많은 실시예, 또는 가능하다면 모든 실시예들을 포함할 수도 있다.
도 1은 일 실시예의 고 레벨 아키텍처의 도면이며, 여기서 102로 표시된 박스 내의 컴포넌트들이 단일 다이의 능동 면 위에 집적될 수 있다. 104로 표시된 박스는 외부 메모리로 지칭될 수 있는 메모리를 포함하며, 그에 따라 이는 단순히 외부 메모리(104)로 지칭될 것이다. 외부 메모리(104)는 박스(102) 내의 컴포넌트들이 집적되는 다이와는 별개인 단일 다이의 능동 면 위에 집적될 수 있다. 외부 메모리(104)와 박스(102) 컴포넌트들에 대한 다이들은 다중 칩 패키지를 구성하도록 층층이 적층되어 함께 패키징될 수 있다. 외부 메모리(104)는 임의의 특정 메모리 기술로 제한되지 않으며, 예를 들어 DRAM 또는 자기 저항 랜덤 액세스 메모리(MRAM: Magnetoresistive Random Access Memory)를 포함할 수 있다.
외부 메모리(104)는 점선(106)을 사용함으로써 그림으로 구별되는 2개의 메모리 블록들을 포함한다. 참조 부호(108)로 표시된 메모리 블록은 비교적 고밀도 고 레이턴시 메모리이고, 참조 부호(110)로 표시된 메모리 블록은 비교적 저밀도 저 레이턴시 메모리이다.
고밀도 메모리는 데이터를 액세스 또는 기록하기 위해 비교적 많은 수의 사이클들을 필요로 하는 긴 워드 라인들을 희생하여, 면적 효율을 위해 다수 레벨들의 메모리의 계층 구조를 구성할 수 있다. 저 레이턴시 메모리는 면적 효율을 희생하여 비교적 짧은 워드 라인들을 구성할 수 있으며, 여기서 워드 라인들은 액세스마다 충분한 충전 감지 및 예비 충전을 허용하여 저 레이턴시의 제공을 도울 수 있다. 고밀도 고 레이턴시 메모리는 저밀도 저 레이턴시 메모리의 수배의 레이턴시 또는 이를 초과하는 레이턴시를 가질 수 있다. 예를 들어, 저밀도 저 레이턴시 메모리는 0 또는 1 버스 사이클의 레이턴시를 가질 수 있다. 일부 애플리케이션들의 경우, 고밀도 고 레이턴시 메모리는 256Mb(메가비트) 내지 8Gb(기가비트) 범위 내의 메모리 밀도(크기 또는 용량)를 가질 수 있는 반면, 저밀도 저 레이턴시 메모리는 1Mbit 내지 256Mbit 범위 내의 메모리 밀도를 가질 수 있다. 메모리 밀도들에 대한 이러한 값들은 단지 예시들의 역할을 하며, 기술이 발달함에 따라 메모리 밀도가 증가하는 경향이 있다.
기능 유닛들(112, 114, 116)은 처리 기능 유닛들이다. 처리 기능 유닛은 예를 들어, 마이크로프로세서 코어, 모뎀 코어 또는 코덱 코어일 수도 있고, 예를 들어 주문형 집적 회로로서 또는 프로그램 가능한 게이트 어레이로서 구현될 수 있다. 도 1의 특정 실시예에서, 각각의 처리 기능 유닛은 참조 부호들(118, 120, 122)로 표시된 레벨 1 캐시에 액세스한다. 예를 들어, 참조 부호들(124, 126, 128)로 표시된 제 2 레벨 캐시들과 같은 추가 캐시 레벨들이 존재할 수도 있다. 설명의 편의상, 도 1의 실시예에서는 3개의 처리 기능 유닛들만이 이들의 대응하는 캐시들과 함께 예시된다. 다른 실시예들은 다른 개수의 처리 기능 유닛들 및 캐시들을 가질 수도 있다.
외부 메모리가 액세스될 수 있도록 캐시들(124, 126, 128)이 상호 접속 기능 유닛(130)에 전기적으로 커플링된다. 상호 접속 기능 유닛(130)은 예를 들어, 버스 또는 패브릭 스위치일 수 있다. 메모리 제어기들(132, 134)은 상호 접속 기능 유닛(130)이 외부 메모리(104)로부터 데이터를 판독하고 외부 메모리(104)에 데이터를 기록하게 한다. 도 1의 예시에서, 화살표들(136, 138)은 상호 접속 기능 유닛(130)에 대한 외부 메모리의 전기적 커플링을 나타내며, 여기서 이 전기적 커플링은 하나보다 많은 종류의 물리적 상호 접속을 포함할 수 있고, 도 2의 실시예에 예시된 바와 같이 다이 관통 비아들에 의해 실현될 수 있다.
도 2는 하나 또는 그보다 많은 실시예들에 따른 패키징된 집적 회로의 (일정 비율에 맞게 그려지지 않은) 단순화된 평면도이다. 도 2에 예시된 집적 회로 패키지는 플립 칩 어셈블리 기술을 이용한다. 패키지 기판(204)에 다이(202)가 부착되어 전기적으로 커플링된다. 다이(202)는 능동 면(206) 및 배면(backside)(208)을 포함하며, 여기서 능동 회로 컴포넌트들(예를 들어, 트랜지스터들)이 반도체 산업에서 잘 알려진 제작 기술들에 따라 능동 면(206) 상에 제작된다. 다이(202)는 예를 들어 실리콘 다이일 수 있지만, 일부 실시예들은 실리콘 이외의 반도체들을 사용할 수도 있다.
도 1에 예시된 아키텍처와 비교하면, 박스(102) 내의 컴포넌트들이 능동 면(206) 상에 집적될 수 있다. 플립 칩 기술에 잘 알려진 바와 같이, 다이(202)는 배면(208)에 비하여 능동 면(206)이 패키지 기판(204) 쪽에 가깝도록 뒤집어서 패키지 기판(204) 위에 배치된다. 능동 면(206) 상에 제작된 회로 컴포넌트들이 패키지 콘택들(212)에 전기적으로 커플링되도록 한 세트의 전도성 범프(bump)들(210)이 소위 레벨 1 상호 접속 부분을 형성한다. 전도성 범프들(210)은 예를 들어 땜납을 포함할 수 있으며, 제어형 붕괴 칩 접합(C4: Controlled Collapse Chip Connection) 증발 범프 프로세스에 의해 제작될 수 있고, 이 경우 전도성 범프들(210)은 일반적으로 C4 범프들로 지칭된다. 설명의 편의상, 플립 칩 기술에 사용되는 패드들 및 범프 하부 금속화 층들은 도 2에 도시되지 않는다.
패키지 콘택들(212)은 소위 레벨 2 상호 접속 부분을 형성하며, 예를 들어 핀들 또는 땜납 볼들의 형태를 취할 수 있다. 설명의 편의상, 전도성 범프들(210)에서부터 패키지 콘택들(212)까지의 접속들은 도 2에 도시되지 않는다. 214로 표시된 빗금 친 영역은 다이(202)와 패키지 기판(204) 사이의 계면에 적용되는 언더필을 나타낸다. (도시되지 않은) 다른 보호 층들이 도 2의 패키지에 적용될 수도 있다.
다이(202)는 도 2에 빗금으로 도시되고 218로 표시된 하나 또는 그보다 많은 다이 관통 비아들을 포함한다. 다이 관통 비아들은 능동 면(206)에서부터 배면(208)까지의 전기적 접속을 제공하기 위해 다이(202)를 관통하여(또는 거의 관통하여) 형성되는 비아들이다. 다이(202)가 실리콘 웨이퍼로부터 컷팅되는 실시예들의 경우에는, 흔히 "실리콘 관통 비아"라는 용어가 사용된다. 그러나 실시예들은 실리콘 이외의 물질로 형성된 웨이퍼들을 사용할 수도 있다. 예를 들어, 일부 무선 주파수 애플리케이션들에는 사파이어 웨이퍼들이 사용된다. 따라서 실시예들이 반드시 실리콘 웨이퍼들로부터 컷팅된 다이들로 한정되는 것은 아니므로 이러한 특허증에는 "다이 관통 비아"라는 용어가 사용된다.
다이(220)는 외부 메모리를 포함하며, 여기서 외부 메모리에 대한 회로 컴포넌트들이 다이(220)의 능동 면(224) 위에 집적된다. 다이(220)를 배면(208)에 전기적으로 커플링하고 부착하기 위해 플립 칩 기술이 사용되며, 여기서 한 세트의 전도성 범프들(222)은 다이(220)의 능동 면(224)에서부터 다이 관통 비아들(218)까지의 전기적 접속을 제공한다. 설명의 편의상, 다이 관통 비아들(218)을 전도성 범프들(222)에 전기적으로 접속하기 위한 배면(208) 상의 패드들 및 트레이스(trace)들은 도시되지 않는다. 226으로 표시된 빗금 친 영역은 다이(220)와 배면(208) 사이의 계면에 적용되는 언더필을 나타낸다.
도 2의 점선(228)은 도 1의 점선(106)에 대응하며, 고밀도 고 레이턴시 메모리 블록(108)과 저밀도 저 레이턴시 메모리 블록(110)으로의 외부 메모리의 분리를 나타낸다. 도 2의 점선(228)은 외부 메모리를 외부 메모리의 고밀도 블록과 저밀도 블록들로 분리하는 것을 나타내기 위한 추상적 개념이다. 마찬가지로, 점선(230)은 도 1의 화살표들(136, 138)에 대응하는 상호 접속들을 나타내기 위한 추상적 개념이며, 여기서 점선(230) 왼쪽에 대한 다이 관통 비아들은 고밀도 고 레이턴시 메모리 블록에 접속되고, 점선(230) 오른쪽에 대한 다이 관통 비아들은 저밀도 저 레이턴시 메모리 블록에 접속된다.
일부 실시예들의 경우, 기능 유닛들은 다이 관통 비아들의 사용 없이 외부 메모리에 전기적으로 커플링될 수 있다. 도 3은 이러한 하나의 실시예를 예시하는 (일정 비율에 맞게 그려지지 않은) 평면도이며, 여기서는 면 대 면 적층이 사용된다. 다이(302)는 박스(102) 내의 컴포넌트들이 집적되는 능동 면(308)을 갖고, 다이(320)는 외부 메모리가 집적되는 능동 면(224)을 갖는다. 능동 면(308) 위의 한 세트의 전도성 범프들(310)과 능동 면(224) 위의 한 세트의 전도성 범프들(322)은 다이(302) 상에 집적된 처리 기능 유닛들과 다이(320) 상에 집적된 외부 메모리 간의 전기 통신을 가능하게 한다. 설명의 편의상, 도 3에는 언더필이 예시되지 않는다. 도 3에 예시된 특정 실시예의 경우, 패키지 기판(304)에 다이(302)가 부착되고, 능동 면(308)을 패키지 콘택들(312)에 전기적으로 접속하기 위해 와이어 본딩이 사용된다. 예를 들어, 332로 표시된 이러한 하나의 와이어 본딩이 도 3에 예시된다.
실시예들은 도 1에 예시된 것 이외의 아키텍처들을 이용할 수도 있다. 예를 들어, 도 4는 처리 기능 유닛(404)에 대한 제 2 레벨 캐시(402)는 저밀도 저 레이턴시 메모리 블록(110)에 직접 커플링되는 반면, 처리 기능 유닛(408)은 예를 들어, 버스 또는 패브릭 스위치일 수 있는 상호 접속 기능 유닛(412)을 통해 고밀도 고 레이턴시 메모리 블록(108)에 액세스하는 아키텍처를 나타낸다. 이런 식으로, 처리 기능 유닛(404)은 저밀도 저 레이턴시 메모리 블록(110)에 저장된 데이터 및 명령들에 대한 직접 메모리 액세스를 실행할 수 있다.
일부 실시예들은 서로 다른 레벨들의 캐시를 통해 양쪽 메모리 블록들 모두에 액세스할 수 있는 처리 기능 유닛을 포함할 수 있다. 도 5는 처리 기능 유닛(502)과 함께, 제 1 레벨 캐시(504), 제 2 레벨 캐시(506) 및 제 3 레벨 캐시(508)를 갖는 실시예에 대한 아키텍처를 나타낸다. 제 2 레벨 캐시(506)는 저밀도 저 레이턴시 메모리 블록(110)에 직접 액세스할 수 있다. 제 3 레벨 캐시(508)는 고밀도 고 레이턴시 메모리 블록(108)에 직접 액세스할 수 있다. 단순성을 위해, 메모리 제어기들은 도 4와 도 5에 도시되지 않는다.
처리 유닛들 및 대형 DRAM을 포함하는 시스템들의 경우, 본 명세서에서 설명되는 실시예들은 처리 유닛들과 함께 DRAM을 내장하기 위한 종래의 방법들에 비해 비용 절감들을 달성할 것으로 기대된다. DRAM이 처리 유닛들과 함께 내장되지 않기 때문에, 추가 처리 단계들이 요구되지 않으며, 큰 다이 크기들이 방지될 수 있다. 전기 통신을 위한 패키지 콘택들 또는 다이 관통 비아들을 이용하여, DRAM 칩을 처리 칩 위에 적층함으로써, 복잡한 메모리 인터페이스 회로들이 방지될 수 있고, 비교적 넓은 데이터 대역폭들이 실현될 수 있다.
도 6은 무선 통신 시스템을 나타내는 도면이다. 일부 실시예들에서, 시스템(600)은 다수의 원격 유닛들(620-624) 및 다수의 기지국들(650-652)을 포함한다. 통상의 무선 통신 시스템들은 더욱 많은 원격 유닛들과 기지국들을 가질 수도 있다고 인식될 수 있다. 원격 유닛들(620-624)은 이러한 특허증에서 설명된 바와 같이 제 1 계층 다이 및 제 2 계층 다이를 포함하는 집적 회로 패키지를 갖는 다수의 반도체 디바이스들(630-634)을 포함한다. 도 6은 기지국들(650-652)과 원격 유닛들(620-624)로부터의 순방향 링크 신호(680) 및 원격 유닛들(620-624)로부터 기지국들(650-652)로의 역방향 링크 신호(690)를 보여준다.
다른 실시예들에서는, 도 6에서 원격 유닛(620)은 모바일 전화로서 도시되고, 원격 유닛(622)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(624)은 무선 로컬 루프 시스템의 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 전화들, 핸드헬드 개인 통신 시스템(PCS: hand-held personal communication systems) 유닛들, 휴대용 데이터 유닛들, 예컨대 개인용 데이터 보조기기들, 네비게이션 디바이스들(예를 들어, GPS 가능 디바이스들), 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 예컨대 검침(meter reading) 장비, 또는 데이터나 컴퓨터 명령들을 저장 또는 리트리브(retrieve)하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수 있다. 도 6은 본 개시의 사상들에 따른 원격 유닛들을 예시하지만, 본 개시는 이러한 예시된 유닛들로 한정되는 것은 아니다.
뒤에 청구되는 바와 같은 본 발명의 범위를 벗어나지 않으면서, 개시된 실시예들에 대해 다양한 변형들이 이루어질 수 있다.

Claims (29)

  1. 패키징된 집적 회로로서,
    랜덤 액세스 메모리를 포함하는 제 1 다이 ― 상기 랜덤 액세스 메모리는 제 1 레이턴시를 갖는 제 1 메모리 블록, 및 상기 제 1 레이턴시 미만인 제 2 레이턴시를 갖는 제 2 메모리 블록을 포함함 ―; 및
    능동 면(active side), 및 상기 능동 면을 상기 랜덤 액세스 메모리에 전기적으로 커플링하기 위한 다이 관통 비아(through-die via)들을 포함하는 제 2 다이를 포함하는,
    패키징된 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 블록은 제 1 메모리 밀도를 갖고, 상기 제 2 메모리 블록은 상기 제 1 메모리 밀도 미만인 제 2 메모리 밀도를 갖는,
    패키징된 집적 회로.
  3. 제 2 항에 있어서,
    상기 제 1 메모리 밀도는 128Mb 내지 8Gb의 범위 이내인,
    패키징된 집적 회로.
  4. 제 2 항에 있어서,
    상기 제 2 메모리 밀도는 1Mb 내지 256Mb의 범위 이내인,
    패키징된 집적 회로.
  5. 제 1 항에 있어서,
    상기 제 1 레이턴시는 상기 제 2 레이턴시보다 적어도 2배 더 큰,
    패키징된 집적 회로.
  6. 제 1 항에 있어서,
    상기 제 2 레이턴시는 0 사이클들 및 1 사이클로 구성된 그룹으로부터 선택되는,
    패키징된 집적 회로.
  7. 제 1 항에 있어서,
    상기 랜덤 액세스 메모리는 동적 랜덤 액세스 메모리 및 자기 저항 랜덤 액세스 메모리로 구성된 그룹으로부터 선택되는,
    패키징된 집적 회로.
  8. 패키징된 집적 회로로서,
    랜덤 액세스 메모리를 포함하는 제 1 다이 ― 상기 랜덤 액세스 메모리는 제 1 레이턴시를 갖는 제 1 메모리 블록, 상기 제 1 레이턴시 미만인 제 2 레이턴시를 갖는 제 2 메모리 블록, 상기 제 1 메모리 블록에 전기적으로 커플링된 제 1 세트의 패키지 콘택들, 및 상기 제 2 메모리 블록에 전기적으로 커플링된 제 2 세트의 패키지 콘택들을 포함함 ―; 및
    능동 면, 상기 능동 면과 상기 제 1 세트의 패키지 콘택들에 전기적으로 커플링된 제 3 세트의 패키지 콘택들, 및 상기 능동 면과 상기 제 2 세트의 패키지 콘택들에 전기적으로 커플링된 제 4 세트의 패키지 콘택들을 포함하는 제 2 다이를 포함하는,
    패키징된 집적 회로.
  9. 제 8 항에 있어서,
    상기 제 1 메모리 블록은 제 1 메모리 밀도를 갖고, 상기 제 2 메모리 블록은 상기 제 1 메모리 밀도 미만인 제 2 메모리 밀도를 갖는,
    패키징된 집적 회로.
  10. 제 9 항에 있어서,
    상기 제 1 메모리 밀도는 128Mb 내지 8Gb의 범위 이내인,
    패키징된 집적 회로.
  11. 제 9 항에 있어서,
    상기 제 2 메모리 밀도는 1Mb 내지 256Mb의 범위 이내인,
    패키징된 집적 회로.
  12. 제 8 항에 있어서,
    상기 제 1 레이턴시는 상기 제 2 레이턴시보다 적어도 2배 더 큰,
    패키징된 집적 회로.
  13. 제 8 항에 있어서,
    상기 제 2 레이턴시는 0 사이클들 및 1 사이클로 구성된 그룹으로부터 선택되는,
    패키징된 집적 회로.
  14. 시스템으로서,
    제 1 밀도와 제 1 레이턴시를 갖는 제 1 메모리 블록, 및 상기 제 1 밀도보다 큰 제 2 밀도와 상기 제 1 레이턴시보다 큰 제 2 레이턴시를 갖는 제 2 메모리 블록을 포함하는 제 1 다이; 및
    상기 제 1 다이에 저장된 데이터에 액세스하기 위한 제 1 기능 유닛, 및 상기 제 1 기능 유닛과 통신하는 제 1 캐시를 포함하는 제 2 다이를 포함하며,
    상기 제 1 캐시는 상기 제 1 메모리 블록에 직접 메모리 액세스하는,
    시스템.
  15. 제 14 항에 있어서,
    상기 제 2 다이는 상기 제 1 기능 유닛과 통신하는 제 2 캐시를 더 포함하고,
    상기 제 2 캐시는 상기 제 2 메모리 블록에 직접 메모리 액세스하는,
    시스템.
  16. 제 15 항에 있어서,
    상기 제 2 캐시는 상기 제 1 캐시보다 고레벨 캐시인,
    시스템.
  17. 제 14 항에 있어서,
    상기 제 2 다이는
    제 2 기능 유닛; 및
    상기 제 1 기능 유닛 및 상기 제 2 기능 유닛, 그리고 상기 제 1 메모리 블록 및 상기 제 2 메모리 블록과 통신하는 버스를 더 포함하는,
    시스템.
  18. 제 14 항에 있어서,
    상기 제 2 다이는,
    상기 제 1 기능 유닛 및 상기 제 2 메모리 블록과 통신하는 버스;
    제 2 기능 유닛; 및
    상기 제 2 기능 유닛과 통신하며 상기 제 1 메모리 블록에 직접 메모리 액세스하는 캐시를 더 포함하는,
    시스템.
  19. 제 18 항에 있어서,
    상기 제 2 기능 유닛은 모뎀을 포함하는,
    시스템.
  20. 제 14 항에 있어서,
    상기 제 1 다이는 제 1 세트의 범프(bump)들을 포함하고,
    상기 제 2 다이는 상기 제 1 세트의 범프들과 전기적으로 접촉하는 제 2 세트의 범프들을 포함하는,
    시스템.
  21. 제 14 항에 있어서,
    상기 제 1 다이는 한 세트의 범프들을 포함하고,
    상기 제 2 다이는 상기 한 세트의 범프들과 전기적으로 접촉하는 한 세트의 다이 관통 비아들을 포함하는,
    시스템.
  22. 제 14 항에 있어서,
    셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기기(PDA: personal digital assistant), 고정 위치 데이터 유닛 및 컴퓨터로 구성된 그룹으로부터 선택되는 디바이스를 더 포함하며,
    상기 제 1 다이와 상기 제 2 다이는 상기 디바이스에 집적되는,
    시스템.
  23. 시스템으로서,
    패키징된 집적 회로 ― 상기 패키징된 집적 회로는,
    제 1 레이턴시를 갖는 제 1 메모리 블록 및 상기 제 1 레이턴시 미만인 제 2 레이턴시를 갖는 제 2 메모리 블록을 포함하는 랜덤 액세스 메모리를 포함하는 제 1 다이; 및
    능동 면, 및 상기 능동 면을 상기 랜덤 액세스 메모리에 전기적으로 커플링하기 위한 다이 관통 비아들을 포함하는 제 2 다이를 포함함 ―; 및
    셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기기(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 구성된 그룹으로부터 선택되는 디바이스를 포함하며,
    상기 패키징된 집적 회로는 상기 디바이스에 집적되는,
    시스템.
  24. 제 23 항에 있어서,
    상기 제 1 메모리 블록은 제 1 메모리 밀도를 갖고, 상기 제 2 메모리 블록은 상기 제 1 메모리 밀도 미만인 제 2 메모리 밀도를 갖는,
    시스템.
  25. 패키징된 집적 회로로서,
    랜덤 액세스 메모리를 포함하는 제 1 다이 ― 상기 랜덤 액세스 메모리는 제 1 레이턴시를 갖는 제 1 메모리 블록, 및 상기 제 1 레이턴시 미만인 제 2 레이턴시를 갖는 제 2 메모리 블록을 포함함 ―; 및
    능동 면, 및 상기 능동 면을 상기 랜덤 액세스 메모리에 전기적으로 커플링하기 위한 수단을 포함하는 제 2 다이를 포함하는,
    패키징된 집적 회로.
  26. 제 25 항에 있어서,
    상기 제 1 메모리 블록은 제 1 메모리 밀도를 갖고, 상기 제 2 메모리 블록은 상기 제 1 메모리 밀도 미만인 제 2 메모리 밀도를 갖는,
    패키징된 집적 회로.
  27. 제 25 항에 있어서,
    상기 랜덤 액세스 메모리는 동적 랜덤 액세스 메모리를 포함하는,
    패키징된 집적 회로.
  28. 방법으로서,
    제 2 다이에 형성된 다이 관통 비아들을 통해 상기 제 2 다이로부터의 신호들을 제 1 다이 상에 형성된 랜덤 액세스 메모리로 전송하는 단계를 포함하며,
    상기 랜덤 액세스 메모리는 제 1 레이턴시를 갖는 제 1 메모리 블록, 및 상기 제 1 레이턴시 미만인 제 2 레이턴시를 갖는 제 2 메모리 블록을 포함하고,
    상기 제 2 다이는 능동 면을 포함하며,
    상기 다이 관통 비아들은 상기 능동 면을 상기 랜덤 액세스 메모리에 전기적으로 커플링하는,
    방법.
  29. 제 28 항에 있어서,
    상기 제 1 메모리 블록은 제 1 메모리 밀도를 갖고, 상기 제 2 메모리 블록은 상기 제 1 메모리 밀도 미만인 제 2 메모리 밀도를 갖는,
    방법.
KR1020137007206A 2010-08-24 2011-08-24 저밀도 저 레이턴시 및 고밀도 고 레이턴시 블록들을 가진 와이드 입출력 메모리 KR20130054382A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/862,094 2010-08-24
US12/862,094 US8595429B2 (en) 2010-08-24 2010-08-24 Wide input/output memory with low density, low latency and high density, high latency blocks
PCT/US2011/048885 WO2012027423A2 (en) 2010-08-24 2011-08-24 Wide input output memory with low density, low latency and high density, high latency blocks

Publications (1)

Publication Number Publication Date
KR20130054382A true KR20130054382A (ko) 2013-05-24

Family

ID=44583459

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137007206A KR20130054382A (ko) 2010-08-24 2011-08-24 저밀도 저 레이턴시 및 고밀도 고 레이턴시 블록들을 가진 와이드 입출력 메모리

Country Status (6)

Country Link
US (1) US8595429B2 (ko)
EP (1) EP2609622A2 (ko)
JP (1) JP2013541122A (ko)
KR (1) KR20130054382A (ko)
CN (1) CN103098203A (ko)
WO (1) WO2012027423A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160067577A (ko) * 2014-12-04 2016-06-14 삼성전자주식회사 이미지 프로세서, 상기 이미지 프로세서의 동작 방법, 및 상기 이미지 프로세서를 포함하는 애플리케이션 프로세서

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8287337B2 (en) 2006-01-11 2012-10-16 Hcr Incorporated Cold storage doorway with airflow control system and method
US8858969B2 (en) 2010-09-22 2014-10-14 Z-Medica, Llc Hemostatic compositions, devices, and methods
ES2690826T3 (es) 2012-06-22 2018-11-22 Z-Medica, Llc Dispositivos hemostáticos
KR102149150B1 (ko) * 2013-10-21 2020-08-28 삼성전자주식회사 전자 장치
US20160227369A1 (en) * 2015-01-30 2016-08-04 Qualcomm Incorporated Multi-layer assistance data caching
US9818726B2 (en) * 2015-12-28 2017-11-14 International Business Machines Corporation Chip stack cooling structure
KR102273002B1 (ko) 2016-06-27 2021-07-06 애플 인크. 조합된 높은 밀도, 낮은 대역폭 및 낮은 밀도, 높은 대역폭 메모리들을 갖는 메모리 시스템
US11024385B2 (en) * 2019-05-17 2021-06-01 Sandisk Technologies Llc Parallel memory operations in multi-bonded memory device
DE112019007422T5 (de) 2019-05-31 2022-02-24 Micron Technology, Inc. Speicherkomponente für ein system-on-chip-gerät
US20210081318A1 (en) * 2019-09-17 2021-03-18 Micron Technology, Inc. Flexible provisioning of multi-tier memory
US11397694B2 (en) 2019-09-17 2022-07-26 Micron Technology, Inc. Memory chip connecting a system on a chip and an accelerator chip
US11416422B2 (en) 2019-09-17 2022-08-16 Micron Technology, Inc. Memory chip having an integrated data mover
US11163490B2 (en) 2019-09-17 2021-11-02 Micron Technology, Inc. Programmable engine for data movement

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05108471A (ja) * 1991-10-17 1993-04-30 Matsushita Electric Ind Co Ltd メモリ装置
US5608264A (en) 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US6150724A (en) 1998-03-02 2000-11-21 Motorola, Inc. Multi-chip semiconductor device and method for making the device by using multiple flip chip interfaces
US6141245A (en) 1999-04-30 2000-10-31 International Business Machines Corporation Impedance control using fuses
US6376909B1 (en) 1999-09-02 2002-04-23 Micron Technology, Inc. Mixed-mode stacked integrated circuit with power supply circuit part of the stack
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
KR100437468B1 (ko) * 2002-07-26 2004-06-23 삼성전자주식회사 9의 배수가 되는 데이터 입출력 구조를 반도체 메모리 장치
JP2006302466A (ja) 2005-04-25 2006-11-02 Elpida Memory Inc 半導体記憶装置
KR100609621B1 (ko) * 2005-07-19 2006-08-08 삼성전자주식회사 메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체메모리 장치
JP4989872B2 (ja) 2005-10-13 2012-08-01 ルネサスエレクトロニクス株式会社 半導体記憶装置および演算処理装置
JP4828251B2 (ja) * 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
JP4362135B2 (ja) * 2007-02-13 2009-11-11 富士通株式会社 データ転送装置およびデータ転送方法
US7494846B2 (en) * 2007-03-09 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Design techniques for stacking identical memory dies
US8513791B2 (en) 2007-05-18 2013-08-20 International Business Machines Corporation Compact multi-port CAM cell implemented in 3D vertical integration
US7623365B2 (en) 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
US7816934B2 (en) * 2007-10-16 2010-10-19 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
US8949965B2 (en) * 2007-10-30 2015-02-03 Aruba Networks, Inc. Securely virtualizating network services
US7750459B2 (en) 2008-02-01 2010-07-06 International Business Machines Corporation Integrated module for data processing system
JP2010021306A (ja) * 2008-07-10 2010-01-28 Hitachi Ltd 半導体装置
JP5331427B2 (ja) * 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
JP5160396B2 (ja) * 2008-12-18 2013-03-13 株式会社日立製作所 半導体装置
US8219746B2 (en) * 2009-10-08 2012-07-10 International Business Machines Corporation Memory package utilizing at least two types of memories

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160067577A (ko) * 2014-12-04 2016-06-14 삼성전자주식회사 이미지 프로세서, 상기 이미지 프로세서의 동작 방법, 및 상기 이미지 프로세서를 포함하는 애플리케이션 프로세서

Also Published As

Publication number Publication date
JP2013541122A (ja) 2013-11-07
CN103098203A (zh) 2013-05-08
WO2012027423A2 (en) 2012-03-01
EP2609622A2 (en) 2013-07-03
WO2012027423A3 (en) 2012-04-26
US20120054422A1 (en) 2012-03-01
US8595429B2 (en) 2013-11-26

Similar Documents

Publication Publication Date Title
KR20130054382A (ko) 저밀도 저 레이턴시 및 고밀도 고 레이턴시 블록들을 가진 와이드 입출력 메모리
US11693801B2 (en) Stacked semiconductor device assembly in computer system
JP6445586B2 (ja) 区分された論理素子を有する積層半導体ダイアセンブリおよび関連システムと方法
KR101528656B1 (ko) 적층된 디바이스에서의 신호 전달
US8884416B2 (en) Semiconductor apparatus having through vias configured to isolate power supplied to a memory chip from data signals supplied to the memory chip
US9355976B2 (en) Semiconductor memory chips and stack-type semiconductor packages including the same
US8648429B2 (en) Semiconductor having chip stack, semiconductor system, and method of fabricating the semiconductor apparatus
US7834450B2 (en) Semiconductor package having memory devices stacked on logic device
US20160095221A1 (en) Integration of electronic elements on the backside of a semiconductor die
US11355485B2 (en) Semiconductor die and semiconductor package
JP2005217205A (ja) チップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップ
TWI591773B (zh) 適用於小佔用空間cpu及記憶體主機板設計的bga記憶體封裝中之晶粒堆疊技術
US20230352412A1 (en) Multiple die package using an embedded bridge connecting dies
US9293444B2 (en) Co-support for XFD packaging
CN118103975A (zh) 芯片及电子设备

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee