TWI591773B - 適用於小佔用空間cpu及記憶體主機板設計的bga記憶體封裝中之晶粒堆疊技術 - Google Patents

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TWI591773B
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孫卓文
容 陳
方慶模
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英凡薩斯公司
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Description

適用於小佔用空間CPU及記憶體主機板設計的BGA記憶體封裝中之晶粒堆疊技術
本發明有關於一種微電子封裝，更具體地說，有關於一種多晶片微電子記憶體封裝，例如在單一封裝中包含多個動態隨機讀取記憶體("DRAM")晶片。
微電子元件通常包含一半導體材料薄板，例如矽或砷化鎵，其通常被稱為晶粒或半導體晶片。半導體晶片通常提供作為獨立的且封裝的單元，以形成微電子封裝。在一些設計中，半導體晶片係安裝至基板或晶片載體上，並接著安裝至電路板上，例如印刷電路板。
主動電路係製造於半導體晶片之第一表面上(例如正面或前表面)。為了利於電性連接至主動電路，晶片在相同表面上設有複數個焊接墊。此些焊接墊通常以一整齊陣列設置，其圍繞晶粒之邊緣；或是針對許多記憶體晶片，此些焊接墊係設於晶粒中央。焊接墊通常由一導電金屬製成，例如銅或鋁，其厚度大約為0.5微米(μm)。焊接墊可包含單層或多 層金屬。焊接墊之尺寸將隨晶片之型態而改變，但在一側上的尺寸通常為幾十至幾百微米。
在晶片之任何實體排列中，尺寸為重要的考量因素。晶片需要更緊密的實體排列，以更有效地提升可攜式電子裝置的速度。例如，通常被稱為"智慧型手機"以及"平板電腦"的裝置係整合行動電話與強大資料處理器、記憶體以及輔助裝置的功能，例如全球定位系統接收器、電子相機、以及區網連接、高解析度顯示器以及影像處理晶片。此類裝置可在一口袋型裝置內提供各種功能，例如全網際網路連接、包含高解析度視頻的娛樂功能、導航以及電子銀行等。有複雜功能的可攜式裝置必須將大量的晶片封裝至一小空間內。此外，部分的晶片具有許多輸入以及輸出連接部，通常被稱為"I/O”，這些I/O必須與其它晶片的I/O互連。元件之間的互連不應大幅增加組裝的尺寸。同樣的需求出現在其它應用程式中，例如在資料伺服器內的應用程式，例如使用於網路搜尋引擎的應用程式。例如，結構在複雜功能晶片之間提供許多短互連，可增加搜尋引擎的頻帶寬度以及降低其功率消耗。
有鑒於上述，整合多個晶片有許多好處，特別是記憶體晶片(例如多晶片記憶體封裝內的DRAM)。因此，多晶片記憶體封裝的結構以及功能可進一步地改善。
根據本發明之一態樣，微電子封裝可包含一基板以及一微電子元件，此基板包含一介電元件，此介電元件具有相對的一第一表面以 及一第二表面，此微電子元件具有平行於第一表面延伸的一表面。基板亦可包含在第一表面以及第二表面之間延伸的複數個邊緣，這些邊緣係定義通用的矩形或正方形基板的周邊。基板可更包含複數個接觸部以及端部，這些接觸部係位於第一表面上，端部係位於第一表面或第二表面上。微電子元件可具有與表面接合的複數個邊緣以及在表面上的複數個元件接觸部，這些元件接觸部係透過基板之接觸部電性耦接端部。微電子元件之各邊緣能相對於基板之邊緣呈一斜角定向。
D1‧‧‧方向
D2‧‧‧方向
1‧‧‧微電子元件
2‧‧‧微電子元件
3‧‧‧微電子元件
4‧‧‧微電子元件
5‧‧‧微電子元件
6‧‧‧微電子元件
7‧‧‧微電子元件
8‧‧‧微電子元件
100‧‧‧微電子封裝
101‧‧‧打線接合件
102‧‧‧基板
103‧‧‧黏膠層
104‧‧‧元件接觸部
104a‧‧‧原始中央晶片接觸部
104b‧‧‧元件接觸部
105‧‧‧前表面
106‧‧‧基板接觸部
107‧‧‧後表面
110‧‧‧列
110a‧‧‧連接區
111‧‧‧邊緣
112‧‧‧列
112a‧‧‧連接區
113‧‧‧邊緣
114‧‧‧列
115‧‧‧邊緣
116‧‧‧列
117‧‧‧邊緣
120‧‧‧表面
122‧‧‧表面
124‧‧‧端部
125‧‧‧第一端部
126‧‧‧第二端部
130‧‧‧邊緣
131‧‧‧記憶體通道
132‧‧‧邊緣
133‧‧‧記憶體通道
134‧‧‧邊緣
136‧‧‧邊緣
141‧‧‧接觸部
142‧‧‧接觸部
143‧‧‧接觸部
144‧‧‧接觸部
145‧‧‧接觸部
146‧‧‧接觸部
147‧‧‧接觸部
148‧‧‧接觸部
151‧‧‧接觸部子集合
152‧‧‧接觸部子集合
153‧‧‧接觸部子集合
154‧‧‧接觸部子集合
191‧‧‧邊緣
193‧‧‧邊緣
195‧‧‧邊緣
197‧‧‧邊緣
200‧‧‧微電子封裝
202‧‧‧基板
224‧‧‧端部
225‧‧‧端部
226‧‧‧端部
230‧‧‧邊緣
232‧‧‧邊緣
234‧‧‧邊緣
236‧‧‧邊緣
250‧‧‧微電子封裝
251‧‧‧端部子集合
252‧‧‧端部子集合
253‧‧‧端部子集合
254‧‧‧端部子集合
255‧‧‧最短導線
256‧‧‧最長導線
260‧‧‧處理器
270‧‧‧電路板
271‧‧‧主表面
274‧‧‧面板接觸部
276‧‧‧導電元件
300‧‧‧微電子封裝
302‧‧‧基板
325‧‧‧端部
330‧‧‧邊緣
332‧‧‧邊緣
334‧‧‧邊緣
336‧‧‧邊緣
351‧‧‧端部子集合
351a‧‧‧端部子集合群組
351b‧‧‧端部子集合群組
352‧‧‧端部子集合
353‧‧‧端部子集合
353a‧‧‧端部子集合群組
353b‧‧‧端部子集合群組
354‧‧‧端部子集合
400‧‧‧微電子封裝
402‧‧‧基板
425‧‧‧端部
426‧‧‧端部
430‧‧‧邊緣
432‧‧‧邊緣
434‧‧‧邊緣
436‧‧‧邊緣
451‧‧‧端部子集合
451a‧‧‧端部子集合群組
451b‧‧‧端部子集合群組
452‧‧‧端部子集合
453‧‧‧端部子集合
453a‧‧‧端部子集合群組
453b‧‧‧端部子集合群組
454‧‧‧端部
491a‧‧‧最短導線
491b‧‧‧最長導線
492a‧‧‧最短導線
492b‧‧‧最長導線
493a‧‧‧最短導線
493b‧‧‧最長導線
494a‧‧‧最短導線
494b‧‧‧最長導線
495a‧‧‧最短導線
495b‧‧‧最長導線
496a‧‧‧最短導線
496b‧‧‧最長導線
500‧‧‧微電子封裝
500b‧‧‧微電子封裝
502‧‧‧基板
506‧‧‧基板接觸部
520‧‧‧表面
524‧‧‧端部
525‧‧‧端部
526‧‧‧端部
527‧‧‧頂端部
530‧‧‧邊緣
531‧‧‧記憶體通道
532‧‧‧邊緣
533‧‧‧記憶體通道
534‧‧‧邊緣
535‧‧‧記憶體通道
536‧‧‧邊緣
537‧‧‧記憶體通道
550‧‧‧微電子組件
550a‧‧‧微電子組件
551‧‧‧端部子集合
552‧‧‧端部子集合
553‧‧‧端部子集合
554‧‧‧端部子集合
555‧‧‧端部子集合
556‧‧‧端部子集合
557‧‧‧端部子集合
558‧‧‧端部子集合
560‧‧‧處理器
570‧‧‧電路板
571‧‧‧表面
574‧‧‧接觸部
576‧‧‧導電元件
590‧‧‧密封材料
591‧‧‧頂面
600a‧‧‧微電子組件
600b‧‧‧微電子組件
660‧‧‧處理器
661‧‧‧端部子集合
662‧‧‧端部子集合
692‧‧‧導線
693‧‧‧導線
694‧‧‧導線
700a‧‧‧微電子組件
700b‧‧‧微電子組件
760‧‧‧處理器
761‧‧‧端部子集合
762‧‧‧端部子集合
765‧‧‧邊緣
766‧‧‧邊緣
791‧‧‧導線
792‧‧‧導線
793‧‧‧導線
794‧‧‧導線
796‧‧‧導線
800‧‧‧微電子封裝
830‧‧‧邊緣
832‧‧‧邊緣
834‧‧‧邊緣
836‧‧‧邊緣
900‧‧‧系統
901‧‧‧殼體
902‧‧‧電路板
904‧‧‧導體
906‧‧‧模組或元件
908‧‧‧模組或元件
910‧‧‧螢幕
911‧‧‧透鏡
L1‧‧‧第一維度
DQ‧‧‧資料訊號
CA‧‧‧行位址訊號
DQS‧‧‧資料閃控訊號
CAS‧‧‧行位址閃控訊號
CH‧‧‧通道
DDR‧‧‧記憶體
本發明之上述及其他特徵及優勢將藉由參照附圖詳細說明其例示性實施例而變得更顯而易知，其中：第1A圖以及第1B圖係為根據本發明之一實施例之微電子封裝之俯視平面圖。
第1C圖係為第1A圖與第1B圖之微電子封裝之東邊緣之放大側面立體圖，但省略一部分的打線接合件。
第2A圖係為根據本發明之另一實施例之微電子封裝之俯視平面圖。
第2B圖係為第2A圖之安裝至電路板上的微電子封裝之西南角之放大側面立體圖，但省略一部分的打線接合件。
第2C圖係為根據本發明之另一實施例之微電子封裝之俯視平面圖。
第2D圖係為根據本發明之另一實施例之微電子封裝之俯視平面圖，其係繪示第一微電子元件之一部分的訊號連接。
第2E圖係為第2D圖之微電子封裝之俯視平面圖，其係繪示第二微電子 元件之一部分的訊號連接。
第3A圖係為根據本發明之另一實施例之微電子封裝具有四個微電子元件之俯視平面圖，其係繪示第一微電子元件之一部分的訊號連接。
第3B圖係為第3A圖之微電子封裝之俯視平面圖，其係繪示第二微電子元件之一部分的訊號連接。
第3C圖係為第3A圖之微電子封裝之俯視平面圖，其係繪示第三微電子元件之一部分的訊號連接。
第3D圖係為第3A圖之微電子封裝之俯視平面圖，其係繪示第四微電子元件之一部分的訊號連接。
第3E圖係為第3A圖至第3D圖所示之安裝至電路板上的微電子封裝之西南角之放大側面立體圖，但省略一部分的打線接合件。
第4A圖係繪示第1A圖至第1C圖之微電子封裝在系統中一可能的互連排列以及其與處理器互連之示意圖。
第4B圖係繪示第2A圖之微電子封裝在系統中一可能的互連排列以及其與處理器互連之示意圖。
第5A圖係繪示第1A圖至第1C圖之微電子封裝在系統中另一可能的互連排列以及其與處理器互連之示意圖。
第5B圖係繪示第2B圖之微電子封裝在系統中一可能的互連排列以及其與處理器互連之示意圖。
第6圖係為一微電子元件之俯視平面圖，此微電子元件可包含於第1A圖至第3E圖之微電子封裝。
第7圖係為另一微電子元件之俯視平面圖，此微電子元件可包含於第 1A圖至第3E圖之微電子封裝。
第8圖係為另一微電子元件之俯視平面圖，此微電子元件可包含於第1A圖至第3E圖之微電子封裝。
第9圖係繪示第3A圖至第3E圖之微電子封裝在層疊封裝系統中一可能的互連排列之示意圖。
第10A圖係為根據本發明之另一實施例之微電子封裝具有8個微電子元件之俯視平面圖，但省略微電子元件以及基板之間的訊號連接。
第10B圖係為第10A圖之安裝至電路板上的微電子封裝之西南角之放大側面立體圖，但省略一部分的打線接合件。
第11圖係為根據本發明之一實施例之系統之示意圖。
於此使用，詞彙“與/或”包含一或多個相關條列項目之任何或所有組合。當“至少其一”之敘述前綴於一元件清單前時，係修飾整個清單元件而非修飾清單中之個別元件。
請搭配本發明的各種圖式，本發明係提供各種多晶片微電子封裝配置，在封裝之一表面上可具有常見的封裝球狀引腳(terminal ballout)，係用以將端部與在系統之電路板或其它元件上的一通用介面互連。在此方法中，在電路板或其它元件上的通用介面可標準化，適用於連接所有此類微電子封裝，即使一特定微電子封裝以及另一此類微電子封裝內的半導體記憶體晶片(下文中的“晶片”)數量、晶片型號以及所提供的輸入信號標準(例如位址資訊或指令位址匯流排訊號，以及封裝可支持的記 憶體之行列數)有顯著的不同。
本發明之特定實施例係提供封裝或微電子組件，其中微電子元件(例如半導體晶片或堆疊式半導體晶片)主要用以提供一記憶體儲存陣列功能。在此微電子元件中，用以構成以及互連其他元件以提供記憶體儲存陣列功能的主動元件(例如電晶體)的數量係多於任何其它功能的主動元件的數量。因此，在一示例中，微電子元件，例如DRAM晶片，可具有記憶體儲存陣列功能，其作為主要或唯一的功能。
此外，在另一示例中，此微電子元件可具有混合使用且可整合的多個主動元件，這些主動元件係用以提供記憶體儲存陣列功能，此微電子元件亦可整合其他用以提供另一功能的主動元件，例如處理器功能、訊號處理器功能或圖形處理器功能等等。在此情況下，相較於提供微電子元件之任何其它功能的主動元件，微電子元件仍可具有較多提供記憶體儲存陣列功能的主動元件。
第1A圖至第1C圖係繪示根據本發明之一實施例之微電子封裝100之示意圖。如圖所示，第一微電子元件1以及第二微電子元件2係面朝上堆疊於基板102(例如支撐用的介電元件)上方，支撐用的介電元件例如是捲帶式自動接合(tape automated bonding,TAB)膠帶。在一示例中，基板102基本由介電元件組成，此介電元件在基板之一平面上具有小於百萬分之10攝氏度("ppm/℃")的一熱膨脹係數。在一具體實施例中，基板102基本由介電元件組成，此介電元件在基板之一平面上具有介於大約10ppm/℃以及大約20ppm/℃之間的一熱膨脹係數。
基板102之介電元件可具有相對的第一表面120及第二表面 122以及複數個邊緣130、132、134及136，這些邊緣130、132、134及136係在第一表面120及第二表面122之間延伸，並定義通用的矩形或正方形基板的周邊。
基板102可具有相對的北邊緣130及南邊緣132以及與其相鄰的相對的東邊緣136以及西邊緣134，此東邊緣136以及西邊緣134在北邊緣130及南邊緣132之間延伸。如本文所用，北、南、東以及西方向僅用以方便描述具體的微電子封裝的參考定位以及方向，而非對應於地理方向。
基板102之表面120與122在正交方向D1與D2上可具有第一維度以及第二維度。例如，在第一方向D1上，表面120與122皆可具有在西邊緣134與東邊緣136之間延伸的第一維度L1，而在正交於第一方向的第二方向D2上，表面120與122皆可具有在北邊緣130以及南邊緣132之間延伸的第二維度L2。
微電子元件1與2可具有前表面105、複數個邊緣以及複數個元件接觸部104，此前表面105平行於基板102之第一表面120延伸，複數個邊緣係與前表面相接合，複數個元件接觸部104係在前表面上，並透過基板之接觸部106電性耦接基板之端部124。第一微電子元件1以及第二微電子元件2可堆疊設置於基板102之相同側上。
如第1A圖至第1C圖所示，元件接觸部104係在微電子元件1與2之前表面105上，並線接合在基板102之第一表面120上的對應的基板接觸部106。打線接合件101可延伸至微電子元件1與2之前表面105上方，打線接合件係電性耦接微電子元件之元件接觸部104以及基板接觸部106。
第一微電子元件1可具有前表面105之相對的第一邊緣111及 第二邊緣113，以及在第一邊緣111及第二邊緣113之間延伸的前表面之相對的第三邊緣191及第四邊緣193。第二微電子元件2可具有前表面105之相對的第一邊緣115及第二邊緣117，以及在第一邊緣115及第二邊緣117之間延伸的前表面之相對的第三邊緣195及第四邊緣197。
微電子元件1與2係堆疊設置，以使相對於第一微電子元件1之前表面105的第一微電子元件1之後表面107可鄰設於基板102之第一表面120。第二微電子元件2之後表面107可覆蓋第一微電子元件1之前表面105。
在微電子元件1與2之堆疊配置中，可使第二微電子元件在其水平面上相對第一微電子元件旋轉90度。如第1A圖所示，第二微電子元件2之第一邊緣115與第二邊緣117係分別相對於第一微電子元件1之第一邊緣111與第二邊緣113呈一垂直角度定向。如本文所用，一微電子元件之邊緣相對於另一微電子元件之邊緣呈一"垂直"角度定向，意旨本發明相關技術人員可理解為一微電子元件之邊緣在一般已知製造公差(tolerance)內垂直於另一微電子元件之邊緣。
在一具體實施例中，第二微電子元件2之第一邊緣115與第二邊緣117可分別相對於第一微電子元件1之第一邊緣111與第二邊緣113，呈介於60度以及120度之間的一角度定向。
第一微電子元件1以及第二微電子元件2可堆疊設置，以使第一微電子元件1之第一邊緣111延伸至第二微電子元件2之第三邊緣195外，並使第一微電子元件之第二邊緣113延伸至第二微電子元件之第四邊緣197外。此外，第二微電子元件2之第一邊緣115可延伸至第一微電子元 件1之第三邊緣191外，第二微電子元件之第二邊緣117可延伸至第一微電子元件之第四邊緣193外。
如第1C圖所示，至少一黏膠層103可設於第一微電子元件1之後表面107以及基板102之第一表面120之間，至少一黏膠層可設於第一微電子元件以及第二微電子元件之相對面之間。
第一微電子元件1可透過在至少一第一列110以及第二列112上的元件接觸部104，以電性耦接基板接觸部106。第一微電子元件1之元件接觸部104之第一列110與第二列112可分別沿微電子元件之前表面105以及平行於前表面之相對的第一邊緣111與第二邊緣113延伸。第一微電子元件1之前表面105之第一邊緣111與第二邊緣113可分別朝基板102之南邊緣132以及北邊緣130方向定向。如本文所用，元件接觸部係“相鄰於”微電子元件之一邊緣，意旨元件接觸部係設置與微電子元件之一邊緣相隔一距離，此距離小於微電子元件之第一邊緣與第二邊緣之間的距離的三分之一。
第一微電子元件1之元件接觸部104之第一列110與第二列112可線接合在基板102之第一表面120上的對應的基板接觸部106，並位於基板之南邊緣132與北邊緣130以及第一微電子元件1之前表面105之對應的邊緣111與113之間。
每一微電子元件1與2可具有一記憶體儲存陣列。第一微電子元件1之元件接觸部104之第一列110可以為第一接觸部141，係用以承載第一微電子元件內的電路可用的所有資料資訊，此資料資訊包含資料訊號。第一微電子元件1之元件接觸部104之第二列112可以為第二接觸部 142，係用以承載由第一接觸部141承載之外的資料資訊。
在一示例中，第二接觸部142可用以承載第一微電子元件1內的電路可用的所有位址資訊，以從在第一微電子元件內的一記憶體儲存陣列之所有得到的可定址記憶體位置中決定一可定址記憶體位置。在一具體實施例中，至少一第二接觸部142可用以承載位址資訊，這些資訊控制第一微電子元件1之一操作模式。
具體地說，第二接觸部142可用以承載所有預設的指令訊號以及控制訊號，這些訊號從一外部元件被傳輸至第一微電子元件1，其中指令訊號包含列位址閃控(row address strobe,RAS)、行位址閃控(column address strobe,CAS)以及寫入致能(write-enable,WE)，其中控制訊號包含晶片選擇(Chip Select,CS)、時脈致能(clock enable,CKE)以及晶粒上終端電阻(on die termination,ODT)。時脈信號可供第一微電子元件1作為時脈使用，以取樣位址訊號。
在一示例中，第一接觸部141可設於接觸部104之至少一列110之位置上，此列110相鄰於並平行於第一微電子元件1之第一邊緣111，第二接觸部142可設於接觸部104之至少一列112之位置上，此列112相鄰於並平行於第一微電子元件1之第二邊緣113。
如本文所用，“第一接觸部”係為用以將資料傳輸至一微電子元件內所提供的一記憶體儲存陣列之一可定址儲存位置，或是從微電子元件內所提供的一記憶體儲存陣列之一可定址儲存位置取得資料的接觸部。如本文所用，”第二接觸部”係為用以傳輸位址資訊至一微電子元件，以指定在微電子元件內所提供的一記憶體儲存陣列之一可定址儲存位 置，以及用以傳輸指令資訊，亦即列位址閃控(row address strobe,RAS)、行位址閃控(column address strobe,CAS)以及寫入致能(write-enable,WE)，或用以傳輸控制資料，亦即晶片選擇(Chip Select,CS)、時脈致能(clock enable,CKE)以及晶粒上終端電阻(on die termination,ODT)的接觸部。
如第1A圖所示，所有第一接觸部141可設於第一連接區110a內之位置上，此第一連接區110a相鄰於第一微電子元件1之第一邊緣111，所有第二接觸部142可設於第二連接區112a內之位置上，此第二連接區112a相鄰於第一微電子元件之第二邊緣113。
第二微電子元件2可透過在第一行114以及第二行116上的元件接觸部104電性耦接複數個基板接觸部106。第二微電子元件2之元件接觸部104之第一行114與第二行116可沿第二微電子元件之前表面105延伸，並相鄰於以及平行於前表面之相對的第一邊緣115與第二邊緣117。第二微電子元件2之前表面105之第一邊緣115與第二邊緣117可分別朝基板102之東邊緣136與西邊緣134定向。
第二微電子元件2之元件接觸部104之第一行114與第二行116可線接合在基板102之第一表面120上的對應的基板接觸部106，第一表面120係位於基板之東邊緣136與西邊緣134以及第二微電子元件2之前表面105之對應的邊緣115與邊緣117之間。
第二微電子元件2之元件接觸部104之第一行114可以為第一接觸部143，用以承載第二微電子元件內的電路可用的所有資料資訊，這些資料資訊包含資料訊號。第二微電子元件2之元件接觸部104之第二行116可以為第二接觸部144，用以承載由第一接觸部143承載之外的資料資 訊。
在一示例中，第二接觸部144可用以承載第二微電子元件2內的電路可用的所有位址資訊，以從第二微電子元件內的一記憶體儲存陣列之所有得到的可定址記憶體位置中決定一可定址記憶體位置。在一具體實施例中，至少一第二接觸部144可用以承載位址資訊以及用以控制第二微電子元件2之操作模式的資訊。
具體地說，第二接觸部144可用以承載所有預設的指令訊號以及控制訊號，這些訊號從一外部元件被傳輸至第二微電子元件2，其中指令訊號包含列位址閃控(row address strobe,RAS)、行位址閃控(column address strobe,CAS)以及寫入致能(write-enable,WE)，其中控制訊號包含晶片選擇(Chip Select,CS)、時脈致能(clock enable,CKE)以及晶粒上終端電阻(on die termination,ODT)。時脈信號可供第二微電子元件2作為時脈使用，以取樣位址訊號。
在一示例中，第一接觸部143可設於接觸部104之至少一行114之位置上，此列114相鄰於並平行於第二微電子元件2之第一邊緣115，第二接觸部144可設於接觸部104之至少一列116之位置上，此列116係相鄰於並平行於第二微電子元件之第二邊緣117。
如第1A圖所示，所有第一接觸部143可設於第一連接區114a內之位置上，此第一連接區114a相鄰於第二微電子元件2之第一邊緣115，所有第二接觸部144可設於第二連接區116內之位置上，此第二連接區116相鄰於第二微電子元件之第二邊緣117。
微電子封裝100可具有在基板102之第一表面120或第二表面 122上的端部124，這些端部124透過基板接觸部106，以電性耦接第一微電子元件1以及第二微電子元件2。端部124可包含第一端部125，係用以承載微電子封裝100內的電路可用的所有資料資訊，資料資訊包含資料訊號。端部124可更包含第二端部126，係以承載第一端部125所承載的資料訊息以外的資訊。
在一示例中，第二端部126可用以承載微電子封裝100內的電路可用的所有位址資訊，以從第一微電子元件1以及第二微電子元件2之一記憶體儲存陣列之所有得到的可定址記憶體位置中決定一可定址記憶體位置。在一具體實施例中，至少一第二端部126可用以承載位址資訊，這些資訊控制第一微電子元件1以及第二微電子元件2中至少一個的操作模式。
具體地說，第二端部126可用以承載所有預設的指令訊號以及控制訊號，這些訊號從一外部元件被傳輸至微電子封裝100，其中指令訊號包含列位址閃控(row address strobe,RAS)、行位址閃控(column address strobe,CAS)以及寫入致能(write-enable,WE)，其中控制訊號包含晶片選擇(Chip Select,CS)、時脈致能(clock enable,CKE)以及晶粒上終端電阻(on die termination,ODT)。時脈信號可供第一微電子元件1以及第二微電子元件2中至少一個作為時脈使用，以取樣位址訊號。
請參閱第1A圖，可例如藉由DQ訊號以及對應於個別記憶體通道的資料閃控訊號DQS，以承載傳輸至以及來自微電子封裝100的資料訊號。例如，第一端部125之第一子集合151電性耦接第一微電子元件1，並乘載適用於第一記憶體通道131(第1A圖中的"DQ CH 0")的所有DQ訊 號以及DQ閃控訊號，第一端部125之第一子集合151可鄰設於基板102之南邊緣132，第一端之第二子集合153係電性耦接第二微電子元件2，並乘載所有適用於第二記憶體通道133(第1A圖中的"DQ CH 1")的DQ訊號以及DQ閃控訊號，第一端之第二子集合153可鄰設於基板之東邊緣136。如本文所用，一端部“相鄰於”基板之一邊緣，係意旨端部係設置與基板之一邊緣相隔一距離，此距離小於相對的兩邊緣相隔距離的一半。第一記憶體通道131以及第二記憶體通道133皆可獨立運作。
在一示例中，所有的微電子封裝100之第一端部125可顯露於基板102之南邊緣132與東邊緣136附近，以使第一端部可承載傳輸至或來自微電子封裝的所有資料訊號。
如第1A圖所示，繪示端部124之引腳之一示例，位址資訊係指能夠指定各微電子元件內的一記憶體儲存陣列之一可定址記憶體位置的資訊，端部124之引腳設於第二端部126，此第二端部126鄰設於基板102之北邊緣130與西邊緣134。在一示例中，端部124之引腳可呈具有複數列以及複數行的一區域陣列，設置於基板102之第一表面120以及第二表面122中的至少一表面上。
此位址資訊可以為由指令資訊以及控制資訊共同組成的“指令位址資訊(command address information)”，指令資訊例如寫入致能(write enable)、行位址閃控(column address strobe)以及列位址閃控(row address strobe)，控制資訊例如用於取樣位址資訊的時脈(clock)、晶片選擇(chip select)以及晶粒上終端電阻(on die termination)，此位址資訊可在第1A圖中的第二端部126上被接收，例如，在適用於第一記憶體通道131(第1A 圖之“C/A CH0")的第二端之第一子集合152上，此第一子集合152鄰設於基板102之北邊緣130，例如，在適用於第二記憶體通道133(在第1A圖中之"C/A CH1")的第二端部之第二子集合154上，此第二子集合154鄰設於基板102之西邊緣134。如第1A圖所示，在第二端部126上，所有位址資訊可輸入至封裝，此第二端部126鄰設於基板102之北邊緣130與西邊緣134。
在一示例中，第二端部126可承載微電子封裝100內之電路可用的所有位址資訊，以從第一微電子元件1以及第二微電子元件2之記憶體儲存陣列之所有得到的可定址記憶體位置中決定一可定址記憶體位置。
雖然在一些實施例中，限制第二端部126僅承載位址資訊，但此並非為必要的限制。在一實施例中，第二端部126可用以承載傳輸至微電子封裝100的時脈訊號(clock signal)以及所有指令訊號(command signal)、位址訊號(address signal)及排位址訊號(bank address signal)，指令訊號係為寫入致能(write-enable)、列位址閃控(row address strobe)以及行位址閃控(column address strobe)，時脈信號係為用於取樣承載位址資訊或其倍數的時脈。在一特定示例中，第二端部126可承載所有傳輸至微電子封裝的指令訊號，指令訊號係為寫入致能(write-enable)、列位址閃控(row address strobe)以及行位址閃控(column address strobe)訊號。
在微電子封裝100中，第一微電子元件1係具有元件接觸部104，這些元件接觸部104係朝向基板102之南邊緣132與北邊緣130，並可電性耦接鄰設於南邊緣的端部124。具體地說，第一端部125之第一子集合151鄰設於南邊緣132，並可電性耦接鄰設於第一微電子元件1之第一邊緣111的第一接觸部141。此外，第二端部126之第一子集合152鄰設於北邊緣 130，並可電性耦接鄰設於第一微電子元件1之第二邊緣113的第二接觸部142。
第二端部126之第一子集合152鄰設於北邊緣130，並可用以承載適用於第一微電子元件1的控制資訊，第一端部125之第一子集合151鄰設於南邊緣132，並可根據適用於第一微電子元件1的控制資訊傳輸資料訊號。此外，第二端部126之第一子集合152鄰設於北邊緣130，並可承載適用於第一微電子元件1的位址資訊，第一端部125之第一子集合151鄰設於南邊緣132，並可用以傳輸資料訊號至由位址資訊所指定的第一微電子元件之記憶體儲存陣列位置。
第二微電子元件2係具有元件接觸部104，這些元件接觸部104係朝向基板102之東邊緣136以及西邊緣134，並可電性耦接鄰設於東邊緣以及西邊緣的端部124。具體地說，第一端部125之第二子集合153鄰設於東邊緣136，並可電性耦接鄰設於第二微電子元件2之第一邊緣115的第一接觸部143。此外，第二端部126之第二子集合154鄰設於西邊緣134，並可電性耦接鄰設於第二微電子元件2之第二邊緣117的第二接觸部144。
第二端部126之第二子集合154鄰設於西邊緣134，並可承載適用於第二微電子元件2的控制資訊，第一端部125之第二子集合153鄰設於東邊緣136，並可根據適用於第二微電子元件2的控制資訊傳輸資料訊號。此外，第二端部126之第二子集合154鄰設於西邊緣134，並可承載適用於第二微電子元件2的位址資訊，第一端部125之第二子集合153鄰設於東邊緣136，並可傳輸資料訊號至由位址資訊指定的第二微電子元件之記憶體儲存陣列位置。
第二端部126可分別操控第一微電子元件1以及第二微電子元件2。例如，微電子封裝100可允許由第二微電子元件2獨立操作第一微電子元件1，致使與第一微電子元件1之控制資訊相關的資料訊號可在獨立於與第二微電子元件2之控制資訊相關的資料訊號的時間進行傳輸。
其他的微電子封裝，其具有相似於第1A圖至第1C圖之微電子封裝100的結構，係描述於共同擁有(c-owned)以及共同申請(co-pending)、專利申請號14/075,020、申請日為2013年11月8日的專利文獻中，藉由引用將其內容併入至本發明。
第2A圖以及第2B圖係繪示根據本發明之一實施例之微電子封裝之示意圖。微電子封裝200係為第1A圖至第1C圖之微電子封裝100的變化。微電子封裝200係相似於微電子封裝100，但第一微電子元件1以及第二微電子元件2之邊緣係相對於基板之邊緣呈斜角定向。
此外，第一端部225之第一子集合251(亦即資料資訊端部)以及第二端部226之第一子集合252(亦即指令/位址資訊端部)電性耦接第一微電子元件1，並鄰設於基板之一對相鄰的第一邊緣(南邊緣232以及西邊緣234)，第一端部之第二子集合253以及第二端部之第二子集合254電性耦接第二微電子元件2，並鄰設於基板之一對相鄰的第二邊緣(東邊緣236以及北邊緣230)。
具體地，如第2A圖所示，第一微電子元件1之第一邊緣111與第二邊緣113以及第二微電子元件2之第一邊緣115與第二邊緣117相對於基板202之邊緣130、132、134及136，呈斜角定向。在一具體示例中，第一微電子元件1以及第二微電子元件2之各邊緣可相對於基板202之邊緣 130、132、134及136，呈一斜角定向。如本文所用，"斜角"係定義為介於5度以及85度之間的一角度。
在一實施例中，第一微電子元件1以及第二微電子元件2之各邊緣可相對於基板202之邊緣130、132、134及136，呈介於30度以及60度之間的一角度定向。在第2A圖之一特定示例中，第一微電子元件1以及第二微電子元件2之各邊緣可相對於基板202之各邊緣130、132、134及136，呈近似45度之一角度定向。
如第2A圖所示，第一端部225之第一子集合241電性耦接第一微電子元件1之第一接觸部151，並鄰設於南邊緣232。第二端部226之第一子集合242電性耦接第一微電子元件1之第二接觸部152，並鄰設於西邊緣234，南邊緣以及西邊緣彼此相鄰。
此外，第一端部225之第二子集合253電性耦接第二微電子元件2之第一接觸部153，並鄰設於東邊緣236。第二端部226之第二子集合254電性耦接第二微電子元件2之第二接觸部154，並鄰設於北邊緣230，東邊緣以及北邊緣彼此相鄰。
第2B圖係繪示第2A圖之微電子組件200以及與其互連處理器260，微電子封裝以及處理器皆安裝至一支撐結構上，例如電路板270。在第2B圖之示例中，微電子封裝250以及處理器260可安裝至電路板270之主表面271上。微電子組件250更可具有在電路板270上的一組導體，係用以承載在微電子封裝200以及處理器260之間的位址資訊。微電子封裝200可具有至少部分地覆蓋微電子元件1與2的密封材料290。
微電子封裝200可具有在基板202之第二表面222上的端部 224，端部係與在電路板270之主表面271上的對應的面板接觸部274相接合。微電子封裝200之端部224可包含第一端部225，係用以承載微電子封裝200內的電路可用的所有資料資訊，資料資訊包含資料訊號。端部224更可包含第二端部226，係承載由第一端部225承載之外的資料資訊，例如位址資訊、指令資訊以及控制資訊。處理器260可透過電路板270之導電元件276電性耦接微電子封裝200，這些導電元件276包含面板接觸部274。
旋轉第一微電子元件1以及第二微電子元件2之邊緣，以相對於基板之邊緣形成斜角，並具有第一端部225以及第二端部226耦接鄰設於基板之邊緣的一特定的微電子元件，相對於第1A圖至第1C圖之微電子封裝，第一端部225以及第二端部226可提供具有一些優點的第2A圖之微電子封裝。
例如，第2A圖之配置可允許基板上額外的空間供跡線的繞線在基板接觸部以及對應的端部之間延伸。相較於第1A圖至第1C圖之配置，第2A圖之配置可讓在微電子元件之第一接觸部(例如資料接觸部)以及基板之對應的第一端部(例如資料端部)之間的總導電線長度，能讓最長的以及最短的第一接觸部/端部對之間有較小變化。相較於第1A圖至第1C圖之配置，第2A圖之配置也可允許在微電子元件之第二接觸部(例如指令/位址資訊接觸部)以及對應的基板之第二端部(例如指令/位址資訊端部)之間的總導電線長度，讓最長的以及最短的第二接觸部/端部對之間有較小變化。
相較於第1A圖至第1C圖之配置，在第2A圖之實施例中，旋轉第一微電子元件1以及第二微電子元件2之邊緣，以相對於基板之邊緣 形成斜角，可讓第一接觸部/端部對之間最長以及最短的導電線長度有較小變化。例如，如第2A圖所示，最短導線255以及最長導線256係在第一微電子元件1之資料接觸部141與資料端部251之第一子集合之間延伸，在最短導線255以及最長導線256之間的總導電線長度的一差值可低於第一微電子元件的運作頻率的倒數的2%。在一具體實施例中，最短導線255以及最長導線256係在第一微電子元件1之資料端部251與資料接觸部141之第一子集合之間延伸，在最短導線255以及最長導線256之間的總導電線長度的一差值可低於第一微電子元件的運作頻率的倒數的1%。
此外，相較於第1A圖至第1C圖之配置，在第2A圖之實施例中，在一部分的第二端部以及與其對應耦接的第二接觸部之間的較大距離，可讓最長以及最短的第二接觸部/端部對之間的導電線長度有較小變化。例如，如第2A圖所示，在第二子集合254中的第二端部226以及與其對應耦接的第二微電子元件2之第二接觸部144之間的一幾何距離，可大於微電子封裝200之第一維度L1與第二維度L2中的最小維度的25%。在一具體實施例中，在第二子集合254中的第二端部226以及與其對應耦接的第二微電子元件2之第二接觸部144之間的一幾何距離可大於微電子封裝200之第一維度L1與第二維度L2中的最小維度的40%。
利用第2A圖所繪示之排列，在微電子封裝200內的位址資訊接觸部/端部或資料接觸部/端部之一特別子集合內之資料或位址資訊電性連接之間的較小差異可降低從微電子封裝回傳至在一電路面板(例如2B)上的一指令匯流排上的電感值以及負載。藉由降低在指令位址匯流排上的這些屬性，在微電子封裝上能以更高速或其他可能的速度接收訊號。因 此，例如當使用型號LPDDRx的微電子元件時，上述的封裝排列可提供一特別的性能優點。
第2C圖係繪示根據本發明之一實施例之微電子封裝300之示意圖。微電子封裝300係為第2A圖以及第2B圖所示之微電子封裝200之變化型。微電子封裝300係相似於微電子封裝200，但不同之處在於第一端部325之第一子集合351(亦即資料資訊端部)係電性耦接第一微電子元件1，並分成分別鄰設於基板302之一對相鄰的第一邊緣(分別為南邊緣332以及西邊緣334)的第一群組351a以及第二群組351b，而第一端部325之第二子集合353係電性耦接第二微電子元件2，並分成分別鄰設於基板之一對相鄰的第二邊緣(分別為北邊緣330以及東邊緣336)的第一群組353a以及第二群組353b。
第2D圖以及第2E圖係繪示根據本發明之一實施例之微電子封裝400之示意圖。微電子封裝400係為第2C圖之微電子封裝300之變化型。微電子封裝400係相似於微電子封裝300，但是不同之處在於，如第2D圖所示，第二端部426之第一子集合452(例如指令/位址資訊端部)電性耦接第一微電子元件1，並設置於與基板402之一對相鄰的第一邊緣(分別為南邊緣432與東邊緣436)相鄰的一區域，如第2E圖所示，第二端部之第二子集合電性耦接第二微電子元件2，並設於與基板之相鄰的一對第二邊緣(北邊緣430以及西邊緣434)相鄰的一區域。
類似於微電子封裝300，微電子封裝400係具有第一端部425(例如，資料資訊端部)之第一子集合451與第二子集合453分別電性耦接第一微電子元件1以及第二微電子元件2。第一端部425之第一子集合 451係分成第一群組451a以及第二群組451b，分別鄰設於南邊緣432以及東邊緣436。第一端部425之第二子集合453係分成第一群組453a以及第二群組453b，分別鄰設於北邊緣430以及西邊緣434。
第2C圖以及第2D/2E圖之實施例，可具有許多相同於第2A圖以及第2B圖中所描述之優點。旋轉第一微電子元件1以及第二微電子元件2之邊緣，以相對於基板之邊緣形成斜角，第一端部之各子集合分成遠離基板之多對邊緣設置的多個群組，可讓基板上有額外的空間提供跡線的繞線在基板接觸部以及對應的端部之間延伸。
相對於第1A圖至第1C圖之配置，第2C圖以及第2D/2E圖之實施例之複數個技術特徵也可讓在第一端部或第二端部之一特別群組(451a、451b、452、453a、453b及454)以及微電子元件之對應的第一接觸部或第二接觸部之間的總導電線長度，在最長的以及最短的接觸部/端部有較小變化。
例如，如第2D圖所示，最短導線491a以及最長導線491b係在第一端部之第一子集合之第一群組451a以及第一微電子元件1之對應的第一接觸部141之間延伸，在最短導線491a以及最長導線491b之間的總導電線長度之一差值可低於第一微電子元件1的運作頻率的倒數的2%。同樣地，最短導線492a以及最長導線492b係在第一端部之第一子集合之第二群組451b以及第一微電子元件1之對應的第一接觸部141之間延伸，在最短導線492a以及最長導線492b之間的總導電線長度之一差值可低於第一微電子元件1的運作頻率的倒數的2%。相似地，最短導線493a以及最長導線493b係在第二端部452之第一子集合以及第一微電子元件1之對應的第二接觸部 141之間延伸，在最短導線493a以及最長導線493b之間的總導電線長度之一差值可低於第一微電子元件1的運作頻率的倒數的2%。
如第2E圖所示，最短導線494a以及最長導線494b係在第一端部之第二子集合之第一群組453a以及第二微電子元件2之對應的第一接觸部143之間延伸，在最短導線494a以及最長導線494b之間的總導電線長度之一差值可低於第二微電子元件2的運作頻率的倒數的2%。同樣地，最短導線495a以及最長導線495b係在第一端部之第二子集合之第二群組453b以及對應的第二微電子元件2之第一接觸部143之間延伸，在最短導線495a以及最長導線495b之間的總導電線長度之一差值可低於第二微電子元件2的運作頻率的倒數的2%。相似地，最短導線496a以及最長導線496b係在第二端部454之第二子集合以及第二微電子元件2之對應的第二接觸部144之間延伸，在最短導線496a以及最長導線496b之間的總導電線長度之一差值可低於第二微電子元件2的運作頻率的倒數的2%。
在第2D圖以及第2E圖之實施例中，複數個跡線(trace)係形成導線的一部份並可僅設於二基板繞線層(routing layer)，這些導線連接基板之第一端部或第二端部以及微電子元件之對應的第一接觸部或第二接觸部。例如，在第一端部以及對應的第一接觸部之間延伸的複數條跡線(包含導線491a、491b、492a、492b、494a、494b、495a及495b)係以實線繪示，並可設於一第一基板繞線層上，在第二端部以及對應的第二接觸部之間延伸的複數條跡線(包含導線493a、493b、496a及496b)係以虛線繪示，並可設於一第二基板繞線層上。
雖然在第2A圖至第2E圖中所示之微電子封裝200、300及 400皆具有二微電子元件1與2，但是在其它實施例中，微電子封裝200、300及400可僅具有一單一微電子元件，此單一微電子元件之邊緣係相對於基板之邊緣呈一斜角定向。
在此實施例中，微電子封裝之位址資訊端部可用以承載在微電子封裝內的電路可用的位址資訊，以從在微電子封裝內的一單一微電子元件之一記憶體儲存陣列之所有得到的可定址記憶體位置中決定一可定址記憶體位置。
第3A圖至第3E圖係繪示根據本發明之一實施例之微電子封裝500之示意圖。微電子封裝500係為第2A圖以及第2B圖中所示之微電子封裝200之變化型。微電子封裝500係相似於微電子封裝200，但是如第3A圖至第3D圖所示，第一至第四微電子元件1、2、3及4之元件接觸部係分別電性耦接在西、北、東及南邊緣534、530、536及532上的對應的基板端部之子集合。
如第3A圖所示，第一端部525之第一子集合551係電性耦接第一微電子元件1之第一接觸部141，第二端部526之第一子集合552係電性耦接第一微電子元件之第二接觸部142，第一子集合551以及第一子集合552係設於西邊緣534的鄰近區域。如第3B圖所示，第一端部525之第二子集合553係電性耦接第二微電子元件2之第一接觸部143，第二端部526之第二子集合554係電性耦接第二微電子元件之第二接觸部144，第二子集合553以及第二子集合554係設於北邊緣530的鄰近區域。
如第3C圖所示，第一端部525之第三子集合555係電性耦接第三微電子元件3之第一接觸部145，第二端部526之第三子集合556係電性 耦接第三微電子元件之第二接觸部146，第三子集合555以及第三子集合556係設於東邊緣536的鄰近區域。如第3D圖所示，第一端部525之第四子集合557係電性耦接第四微電子元件4之第一接觸部147，第二端部526之第四子集合558係電性耦接第四微電子元件之第二接觸部148，第四子集合557以及第四子集合558係設於南邊緣532的鄰近區域。
相似於上述之實施例，微電子元件1、2、3及4可具有前表面105，此前表面105係平行於基板502之第一表面520、與前表面相接合的複數個邊緣以及複數個元件接觸部104進行延伸，這些元件接觸部104係位於前表面上，並透過基板506之接觸部電性耦接基板之端部524(包含524、524a及524b)。微電子元件1、2、3及4可堆疊設置於基板502之相同側上。如第3E圖所示，元件接觸部104係位於微電子元件1、2、3及4之前表面105上，並打線接合在基板502之第一表面520上的對應的基板接觸部。打線接合件可在微電子元件1、2、3及4之前表面105上方延伸，打線接合件係電性耦接微電子元件之元件接觸部104以及基板接觸部506。
微電子元件1、2、3及4係交錯堆疊設置，以使奇數微電子元件(亦即1及3)係與偶數的微電子元件(亦即2及4)相隔開或單一堆疊交錯。例如，微電子元件1、2、3及4係堆疊設置，以使相對於第一微電子元件之前表面105的第一微電子元件之後表面107可鄰設於基板502之第一表面520。第二微電子元件2之後表面107可覆蓋第一微電子元件1之前表面105。第三微電子元件3之後表面107可覆蓋第二微電子元件2之前表面105，第四微電子元件4之後表面107可覆蓋第三微電子元件之前表面105。
微電子元件1、2、3及4堆疊設置，以使偶數微電子元件在 水平面上相對於奇數微電子元件旋轉90度。如第3A圖至第3D圖所示，第二微電子元件2以及第四微電子元件4之第一邊緣115與第二邊緣117分別相對於第一微電子元件1以及第三微電子元件3之第一邊緣111與第二邊緣113，呈一垂直角度定向。在一具體實施例中，第二微電子元件2以及第四微電子元件4之第一邊緣與第二邊緣117可分別相對於第一微電子元件1以及第三微電子元件3之第一邊緣111與第二邊緣113，呈介於60度以及120度之間的一角度定向。
傳輸至或來自微電子封裝500的資料訊號可例如由對應於個別的記憶體通道的DQ訊號以及資料閃控訊號DQS承載。例如，第一端部525之第一子集合551電性耦接第一微電子元件1，並承載用於第一記憶體通道531(在第3A圖中的"DQ CH 0")的所有DQ訊號以及DQ閃控訊號，並可鄰設於基板502之西邊緣534。第一端部525之第二子集合553電性耦接第二微電子元件2，並承載用於第二記憶體通道533(在第3B圖中的"DQ CH 1")的所有DQ訊號以及DQ閃控訊號，並可鄰設於基板502之北邊緣530。
第一端部525之第三子集合555係電性耦接第三微電子元件3，並承載用於第三記憶體通道535(在第3A圖中的"DQ CH 0")的所有DQ訊號以及DQ閃控訊號，並可鄰設於基板502之東邊緣536。第一端部525之第四子集合557係電性耦接第四微電子元件4，並承載用於第四記憶體通道537(在第3A圖中的"DQ CH 0")的所有DQ訊號以及DQ閃控訊號，並可鄰設於基板502之南邊緣532。第一、第二、第三及第四記憶體通道531、533、535及537皆可獨立運作。
第3E圖係繪示在微電子組件550內的第3A圖至第3D圖之微 電子組件500以及其互連處理器560，微電子封裝以及處理器皆安裝於一支撐結構上，例如電路板570。在第3E圖之示例中，微電子封裝550以及處理器560可安裝於電路板570之主表面571上。微電子組件550也可具有在電路板570上的一組導體，此組導體係用以承載在微電子封裝500以及處理器560之間的位址資訊。微電子封裝500可具有一密封材料590，此密封材料590係至少部分地覆蓋微電子元件1、2、3及4。
微電子封裝500在基板502之第二表面522上可具有端部524，此端部係與在電路板570之主表面571上的對應的面板接觸部574相接合。微電子封裝500之端部524可包含第一端部525，此第一端部525係用以承載在微電子封裝500內的電路可用的所有資料資訊，此資料資訊包含資料訊號。端部524可更包含第二端部526，此第二端部526係用以承載由第一端部525承載之外的資料資訊，例如位址資訊、指令資訊以及控制資訊。處理器560可透過電路板570之導電元件576以電性耦接微電子封裝500，此導電元件包含面板接觸部574。
第3A圖至第3E圖之實施例可具有相同於第2A圖至第2E圖之實施例所述的優點。旋轉微電子元件1、2、3及4之邊緣，以相對於基板之邊緣形成多個斜角，並設置資料端部之各子集合以及位址端部係電性耦接一特別微電子元件，此特定的微電子元件係相鄰於對應的基板之邊緣，藉此可讓基板上額外的空間供跡線的繞線在基板接觸部以及對應的端部之間延伸。
相對於第1A圖至第1C圖之配置，第3A圖至第3E圖之實施例之此特徵，也可讓在第一端部或第二端部之一特別群組以及微電子元件 之對應的第一接觸部或第二接觸部之間的總導電線長度，在最長的以及最短的接觸部/端部對之間有較小變化。
在第3A圖至第3E圖之實施例中，多條跡線係形成導線之一部分可僅設於二基板繞線層上，此導線連接基板之第一端部或第二端部以及微電子元件之對應的第一接觸部或第二接觸部。例如，在第一端部以及對應的第一接觸部之間延伸的多條跡線係以實線繪示，並可設於第一基板繞線層上，在第二端部以及對應的第二接觸部之間延伸的多條跡線係以虛線繪示，並可設於第二基板繞線層上。
第4A圖係繪示微電子組件600a，其係為第1A圖至第1C圖之微電子封裝100在一系統中一可能的互連排列且其互連處理器660。第一端部(亦即資料資訊端部)之第一子集合151設於基板之南邊緣，並相對於在北邊緣的第二端部(例如位址資訊端部)之第一子集合152，第一端部之第二子集合153設於基板之東邊緣，並相對於在西邊緣的第二端部之第二子集合154。
利用端部配置，導線691的長度遠大於導線692的長度，此導線691係在微電子封裝100之第二端部之第一子集合152以及處理器660之第二端部(例如位址資訊端部)之第一子集合661之間延伸，導線692係在微電子封裝之第二端部之第二子集合以及處理器之第二端部之對應的第二子集合662之間延伸。
第4B圖係繪示微電子組件600b，其係為第2A圖以及第AB圖之微電子封裝200在一系統中一可能的互連排列且其互連處理器660。第一端部之第一子集合251設於基板之南邊緣，並相鄰於在西邊緣的第二端 部之第一子集合252，第一端部之第二子集合253設於基板之東邊緣，並相鄰於在北邊緣的第二端部之第二子集合254。
利用第4B圖之端部配置，導線693的長度非常近似於導線694(相比於第4A圖)，此導線693係在微電子封裝200之第二端部之第一子集合252以及處理器660(例如位址資訊端部)之第二端部之第一子集合661之間延伸，導線694係在微電子封裝之第二端部之第二子集合254以及處理器之第二端部之對應的第二子集合662之間延伸。
利用第4B圖之排列，在微電子封裝200以及處理器660之間的較短位址資訊的電性連接可降低從微電子封裝回傳至在電路板上的一指令位址匯流排上的訊號傳輸時間、電感以及負載，且藉由減少在指令位址匯流排上的上述屬性，在微電子封裝200上能以更高速或其他可能的速度接收訊號。因此，當使用LPDDRx型的微電子元件，本發明之封裝排列係提供一特別的性能優點。
第5A圖係繪示微電子組件700a，其係為第1A圖至第1C圖之微電子封裝100在另一系統中一可能的互連排列，且其互連另一處理器760。如第4圖所示，微電子封裝100之第一端部以及第二端部設於相同位置上。
利用此端部配置，導線791的長度遠大於導線792，此導線791係在微電子封裝100之第二端部之第一子集合152以及處理器760之第二端部(例如位址資訊端部)之第一子集合761之間延伸，導線792係在微電子封裝之第二端部之第二子集合154以及處理器之第二端部之對應的第二子集合762之間延伸。導線793係在第一端部151及153之第一子集合與第二 子集合以及處理器760之對應的第一端部(亦即資料資訊端部)之間延伸，導線793係對應地朝微電子封裝100之南邊緣132以及處理器760之南邊緣765方向壓緊。
第5B圖係繪示微電子組件700b，其係為第2C圖之微電子封裝300在一系統中一可能的互連排列，微電子組件700b係互連於處理器760。第一端部之第一子集合之第一群組351a與第二群組351b係分別設於基板之南邊緣以及西邊緣，並相鄰於在南邊緣的第二端部之第一子集合352，第一端部之第二子集合之第一群組353a與第二群組353b設於基板之北邊緣與東邊緣，並相鄰於在北邊緣的第二端部之第二子集合354。
利用第5B圖之端部配置，導線794的長度非常近似於導線795(相較於第5圖)，此導線794係在微電子封裝300之第二端部之第一子集合352以及處理器760之第二端部(例如位址資訊端部)之第一子集合761之間延伸，導線795係在微電子封裝之第二端部之第二子集合354以及處理器之第二端部之對應的第二子集合762之間延伸。此外，導線796係在第一端部之第一子集合351與第二子集合353以及處理器760之對應的第一端部(亦即資料資訊端部)之間延伸，且在微電子封裝100之北邊緣130與南邊緣132以及處理器之北邊緣765與南邊緣766之間更加向外分散(相較於第5A圖)。
利用第5B圖之排列，在微電子封裝300以及處理器760之間的較短位址資訊電性連接可產生相似於第4B圖所述之優點。此外，適用於導線794、795及796的額外空間可允許微電子組件700b之電路板上具有較少量的繞線層(相較於第5A圖)，微電子封裝300以及處理器760可安裝至 此電路板上，或可允許導線794、795及796的長度較短(相較於第5A圖)。
更進一步，第6圖係繪示在LPDDRx型的微電子元件之前表面105上的元件接觸部104(例如根據LPDDRx，在記憶體微電子元件之前表面上所提供的接觸墊)之一通用的排列，其可使用於第1A圖至第3E圖之微電子封裝中。元件接觸部104之此排列係繪示在第一行110或114上的第二接觸部(例如位址、指令、控制資訊接觸部)相鄰於微電子元件之一邊緣，以及在第二行112或116上的第一接觸部(亦即資料資訊接觸部)相鄰於微電子元件之相對的另一邊緣。
相反地，請參閱第7圖，DDRx微電子元件(可使用於第1A圖至第3E圖之微電子封裝中)通常具有原始中央晶片接觸部104a，作為最初提供在微電子元件之一或二列上沿著或相鄰於微電子元件之一中央'軸'延伸的晶片接觸部。在此情況中，重分配層(RDL)可提供或形成於晶片上，重分配層係從中央隆起部分重新分配至相對的邊緣，從而提供元件接觸部104b用於承載在第一行110或114的位址資訊或指令/控制/位址資訊，此第一行110或114相鄰於微電子元件之一邊緣，以及提供複數個元件接觸部用於承載在第二行112或116的資料訊號，此第二行112或116的相鄰於微電子元件之相對的另一邊緣。
更進一步，第8圖係繪示一些DDRx晶片，例如DDR3或DDR4晶片(可使用於第1A圖至第3E圖之微電子封裝)，重分配層能以下列之方式製作：原始中央晶片接觸部104a設於中間處，承載位址資訊或指令/控制/位址資訊的元件接觸部104b設於第一行110或114上，並相鄰於微電子元件之一邊緣，用於承載資料訊號的元件接觸部設於第二行112或116 上，並相鄰於微電子元件之相對的一邊緣，元件接觸部之第一行與第二行沿著平行於原始中央晶片接觸部之中央軸的邊緣延伸。
第9圖係繪示在微電子組件550a內之上方微電子封裝500(第3A圖至第3E圖)堆疊於下方微電子封裝500b上且互連處理器560之一可能的互連排列之示意圖，這些微電子封裝以及處理器皆安裝至支撐結構上，例如電路板570。在第9圖之示例中，位於下方的微電子封裝500b以及處理器560可安裝至電路板570之主表面571上，位於上方的微電子封裝500可安裝至下方微電子封裝上。微電子組件550a也可具有在支撐結構570上的一組導體，此組導體係用以承載在微電子封裝以及處理器560之間傳輸的位址資訊。
位於下方的微電子封裝500b可具有在基板502之第二表面522上的端部524(底端部)。位於下方的微電子封裝可具有至少部分地覆蓋微電子元件的密封材料590。在一示例中，在密封材料之頂面591上的頂端部527可透過基板接觸部506，以電性耦接位於下方的微電子封裝之微電子元件。在其它實施例中，下方微電子封裝500b可具有顯露於基板502之一表面上或其它位置的頂端部。位於上方的微電子封裝500之端部524可與下方微電子封裝500b之頂端部527相接合。在一示例中，位於上方的微電子封裝500可採用位於下方的微電子封裝500b之形式(具有頂部以及底端部)，以使上方以及下方微電子封裝除了晶片選擇端部之位置外皆相同。
在一具體實施例中，位於上方以及下方的微電子封裝500及500b之多個端部524可包含複數個第一端部，這些第一端部係用以承載在個別的微電子封裝內的電路可用的所有資料資訊，此資料資訊包含資料 訊號。微電子組件550a之電路板570可具有一組導體，此組導體係用以承載在微電子封裝500與500b以及處理器560之間的64位元資料資訊，其中位於上方的微電子封裝之第一端部係用以在每個時脈周期內傳輸32位元資料資訊至此組導體，而位於下方的微電子封裝之第一端部係用以在每個時脈周期內傳輸32位元資料資訊至此組導體。
第10A圖以及第10B圖係繪示根據本發明之一實施例之微電子封裝800之示意圖。微電子封裝800係為第3A圖至第3E圖中所示之微電子封裝300之變化型。微電子封裝800相似於微電子封裝300，但第一、第二、第三及第四微電子元件1、2、3及4之元件接觸部分別電性耦接在西、北、東及南邊緣834、830、836及832的基板端部之對應的子集合，第五、第六、第七及第八微電子元件5、6、7及8之元件接觸部分別電性耦接在西、北、東及南邊緣834、830、836及832的基板端部之相同的對應的子集合。除此之外，這些端部係用以接收控制資訊，亦即晶片選擇(Chip Select,CS)、時脈致能(clock enable,CKE)以及晶粒上終端電阻(on die termination,ODT)的資訊。
具體地說，第一微電子元件1以及第五微電子元件5皆電性耦接在西邊緣834的第一基板端部以及第二基板端部之相同的對應的子集合，第二微電子元件2以及第六微電子元件6皆電性耦接在北邊緣830的第一基板端部以及第二基板端部之相同的對應的子集合，第三微電子元件3以及第七微電子元件7皆電性耦接在東邊緣836的第一基板端部以及第二基板端部之相同的對應的子集合，第四微電子元件4以及第八微電子元件8皆電性耦接在南邊緣832的第一基板端部以及第二基板端部之相同的對應的 子集合。如上所述，各對微電子元件係電性耦接共同的一組第一基板端部以及第二基板端部，並連接個別的控制資訊端部(亦即CS、CKE及ODT)，例如，這些控制資訊端部從多對微電子元件中選用一對微電子元件，用以接收一特別資料、一位址或一指令資訊訊號。
在第10A圖以及第10B圖之實施例中，微電子封裝800可具有二通道以及二級(rank)記憶體儲存裝置。例如，如果微電子元件1至8係用以在每時脈週期內接收兩次32位元資料資訊(例如LPDDRx)，接著微電子元件1及2可包含在一第一級的一第一64位元記憶體通道，微電子元件及3及4可共同包含在此第一級中的一第二64位元記憶體通道，微電子元件5及6可包含在一第二級的一第一64位元記憶體通道，微電子元件7及8可包含在此第二級內的一第二64位元記憶體通道。
請參閱第1A圖至第10A圖與第10B圖之描述，微電子封裝以及微電子組件可使用於各種電子系統之架構，例如第11圖所示之系統900。例如，根據本發明之另一實施例，系統900包含複數個模組或元件906，例如上述的微電子封裝或微電子組件，其與其它的電子元件908、910及911一起使用。
在系統900中，系統可包含電路板、主機板或豎式面板902(riser panel)(例如軟性電路板)，此電路板可包含大量的導體904，在第11圖中僅描述其中之一導體904，其將模組或元件906、908及910彼此互連。此電路板902可傳送訊號至系統900所包含的微電子封裝及/或微電子組件以及將其訊號傳送出。然而，在此僅為舉例說明；可使用任何適用於製作模組或元件906之間的電性連接的結構。
在一具體實施例中，系統900可更包含一處理器，例如半導體晶片908，以使各模組或元件906可用以在一時脈週期內並列傳輸N位元的資料，處理器可用以在一時脈週期內並列傳輸M位元的資料，M係大於或等於N。
在第11圖所述之示例中，元件908係為一半導體晶片，元件910係為一顯示螢幕，但任何其它元件可使用於系統900。當然，雖然在第11圖中僅描述二額外元件908與911，系統900可包含任何數量的此類元件。
模組或元件906以及元件908與911可安裝至以虛線示意性繪示的一通用殼體901上，如果需要的話，彼此可電性互連以形成期望的電路。殼體901可描述為一可攜式殼體型態，例如，行動電話或個人數位助理，螢幕910可顯露於殼體之表面上。在多個實施例中，結構906包含一感光元件，例如影像晶片、透鏡911或其它光學裝置，其可將光導引至結構上。再次，第11圖所示之簡化的系統僅為示例性；其它系統，包含通常被視為固定結構的系統，例如桌上型電腦、路由器以及其相似物，可使用上述之結構製成。
在較佳實施例之詳細說明中所提出之具體實施例僅用以方便說明本發明之技術內容，而非將本發明狹義地限制於上述實施例，在不超出本發明之精神及以下申請專利範圍之情況，所做之種種變化實施，皆屬於本發明之範圍。
D1‧‧‧方向
D2‧‧‧方向
1‧‧‧微電子元件
2‧‧‧微電子元件
100‧‧‧微電子封裝
102‧‧‧基板
105‧‧‧前表面
106‧‧‧基板接觸部
110‧‧‧列
110a‧‧‧連接區
111‧‧‧邊緣
112‧‧‧列
112a‧‧‧連接區
113‧‧‧邊緣
114‧‧‧列
116‧‧‧列
124‧‧‧端部
125‧‧‧第一端部
126‧‧‧第二端部
130‧‧‧邊緣
131‧‧‧記憶體通道
132‧‧‧邊緣
133‧‧‧記憶體通道
134‧‧‧邊緣
136‧‧‧邊緣
141‧‧‧接觸部
142‧‧‧接觸部
143‧‧‧接觸部
144‧‧‧接觸部
151‧‧‧子集合
152‧‧‧子集合
153‧‧‧子集合
154‧‧‧子集合

Claims (19)

  1. 一種微電子封裝，包含：一基板，包含一介電元件、複數個邊緣、複數個接觸部及複數個端部，該介電元件係具有相對的一第一表面以及一第二表面，該複數個邊緣係在該第一表面以及該第二表面之間延伸，並定義該基板之矩形或正方形周圍，該複數個接觸部係位於該第一表面上，該複數個端部係位於該第一表面或該第二表面上；以及一微電子元件，係具有一表面、複數個邊緣以及複數個元件接觸部，該表面係平行延伸於該第一表面，該複數個邊緣係與該表面相接合，該複數元件接觸部係在該表面上透過該基板之該複數個接觸部分別電性耦接該複數個端部；其中該微電子元件之各該邊緣係相對於該基板之該複數個邊緣呈一斜角定向；其中該複數個元件接觸部包含複數個第一接觸部以及複數個第二接觸部，該複數個端部包含複數個第一端部以及複數個第二端部，該複數個第一接觸部以及該複數個第二接觸部係用以承載包含複數個資料訊號的資料資訊，該複數個第二接觸部以及該複數個第二端部係用以承載位址資訊；所有該複數個第一接觸部係位於一第一連接區域內之位置上，並相鄰於該微電子元件之該複數個邊緣之一第一邊緣，所有該複數個第二接觸部係位於一第二連接區內，並相鄰於該微電子元件之該複數個邊緣之一第二邊緣，該第二邊緣相對於該第一邊緣； 該複數個第一接觸部係電性耦接該複數個第一端部，該複數個第二接觸部係電性耦接該複數個第二端部；其中該微電子元件係為一第一微電子元件，該微電子封裝更包含一第二微電子元件，該第二微電子元件係與該第一微電子元件堆疊設置於該第一表面之一相同側上，該第二微電子元件係具有一表面、複數個邊緣以及複數個元件接觸部，該複數個邊緣係與該表面相接合，在該表面上的該複數個元件接觸部係透過該基板之該複數個接觸部以電性耦接該複數個端部；其中該第二微電子元件之該複數個元件接觸部包含複數個第一接觸部及複數個第二接觸部，該複數個第一接觸部係用以承載包含複數個資料訊號(Data Signals)的資料資訊(Data Information)，該複數個第二接觸部係用以承載位址資訊(Address Information)，該複數個第一接觸部係位於該複數個接觸部之至少一列之位置上，並相鄰且平行於該第二微電子元件之該複數個邊緣中的一第一邊緣，該複數個第二接觸部係位於該複數個接觸部之至少一列之位置上，並相鄰且平行於該第二微電子元件之該複數個邊緣中的一第二邊緣，該第二邊緣係相對於該第一邊緣；以及其中該第二微電子元件之該複數個第一接觸部係電性耦接該複數個第一端部，該第二微電子元件之該複數個第二接觸部係電性耦接該複數個第二端部；其中該微電子封裝更包含複數個第三微電子元件及複數個第四微電子元件，其係與該複數個第一微電子元件及該複數個第二微電子元件堆疊於該第一表面之相同側上，該第三微電子元件以及該第四微電子元件係各別具有一表面、複數個邊緣以及複數個元件接觸部，該複數個邊緣係與該表面相 接合，在該表面上的該複數個元件接觸部係透過該基板之該複數個接觸部，電性耦接該複數個端部；以及其中該第三微電子元件及該第四微電子元件各自之該複數個元件接觸部包含複數個第一接觸部以及複數個第二接觸部，該複數個第一接觸部係用以承載包含資料訊號的資料資訊，該複數個第二接觸部係用以承載位址資訊，該複數個第一接觸部係位於相鄰且平行於該微電子元件之該複數個邊緣中的一第一邊緣的該複數個接觸部之至少一列之位置上，該複數個第二接觸部係位於相鄰且平行於該微電子元件之該複數個邊緣中的一第二邊緣的該複數個接觸部之至少一列之位置上，該第二邊緣係相對於該第一邊緣；其中該第三微電子元件以及該第四微電子元件各自之該複數個第一接觸部係電性耦接該複數個第一端部，該第三微電子元件以及該第四微電子元件之該複數個第二接觸部係電性耦接該複數個第二端部；其中該複數個第一端部之第一子集合、第二子集合、第三子集合及第四子集合係分別電性耦接該第一微電子元件、該第二微電子元件、該第三微電子元件以及該第四微電子元件，並分別包含彼此獨立運作的複數個第一記憶體通道、複數個第二記憶體通道、複數個第三記憶體通道以及複數個第四記憶體通道。
  2. 如申請專利範圍第1項所述之微電子封裝，其中該微電子元件之各該邊緣係相對於該基板之各該邊緣，呈介於30度以及60度之間的一角度定向。
  3. 如申請專利範圍第1項所述之微電子封裝，其中該微電子元件之該表面係為一前表面，該微電子元件係具有背向該前表面並面向該基板之該第一表面的一後表面，該複數個元件接觸部係藉由在該前表面上方延伸的複數個打線接合件，電性耦接該基板之該複數個接觸部。
  4. 如申請專利範圍第1項所述之微電子封裝，其中所有該複數個第一端部係電性耦接該複數個第一接觸部，並位於一第三連接區內之位置上且相鄰於該基板之該複數個邊緣之一第一邊緣，所有該複數個第二端部係電性耦接該複數個第二接觸部，並位於一第四連接區內之位置上且相鄰於該基板之該複數個邊緣之一第二邊緣，該第一邊緣相鄰於該第二邊緣。
  5. 如申請專利範圍第1項所述之微電子封裝，其中所有該複數個第一端部係電性耦接該複數個第一接觸部，並位於一第三連接區內之位置上且相鄰於該基板之該複數個邊緣之一第一邊緣，所有該複數個第二端部係電性耦接該複數個第二接觸部，並位於一第四連接區內之位置上且相鄰於該基板之該複數個第一邊緣。
  6. 如申請專利範圍第1項所述之微電子封裝，其中該基板之各表面在正交方向上具有一第一維度(dimension)以及一第二維度，在各該第二端部以及與其耦接的對應的各該第二接觸部之間的一幾何距離係大於該微電子封裝之 該第一維度與該第二維度中之一最小維度的25%。
  7. 如申請專利範圍第1項所述之微電子封裝，其中該複數個第二端部係用以承載微電子封裝內的電路可用的位址資訊，以從該微電子元件之一記憶體儲存陣列之得到的複數個可定址記憶體位置中決定一可定址記憶體位置。
  8. 如申請專利範圍第7項所述之微電子封裝，其中該複數個第二端部係用以承載傳輸至該微電子封裝的所有複數個指令訊號，該複數個指令訊號係為寫入致能(write enable)、列位址閃控(row address strobe)以及行位址閃控(column address strobe)訊號。
  9. 如申請專利範圍第1項所述之微電子封裝，其中在該複數個第一端部以及該複數個第一接觸部之間延伸的一最短導線及一最長導線之間的總導電線長度之一差值，係低於該微電子元件之運作頻率的倒數的2%。
  10. 如申請專利範圍第1項所述之微電子封裝，其中各該微電子元件之該複數個邊緣包含一第三邊緣及一第四邊緣，該第三邊緣係在該第一邊緣及該第二邊緣之間延伸，該第四邊緣係在該第一邊緣及第二邊緣之間延伸，該第三邊緣相對於該第四邊緣；其中該第一微電子元件之該第一邊緣係延伸至該第二微電子元件之該 第三邊緣外，該第一微電子元件之該第二邊緣係延伸至該第二微電子元件之該第四邊緣外。
  11. 如申請專利範圍第1項所述之微電子封裝，其中該第二微電子元件之該表面係為一前表面，該第二微電子元件係具有一後表面，該後表面係背對該前表面並面向該基板之該第一表面，該第二微電子元件之該複數個元件接觸部係透過在該前表面上方延伸的打線接合件，以電性耦接該基板之該複數個接觸部。
  12. 如申請專利範圍第1項所述之微電子封裝，其中該第二微電子元件之各該第一邊緣及各該第二邊緣係分別相對於該第一微電子元件之該複數個第一邊緣及該複數個第二邊緣，且呈介於60度以及120度之間的一角度定向。
  13. 如申請專利範圍第1項所述之微電子封裝，其中該第二微電子元件之各該第一邊緣及各該第二邊緣係分別相對於該第一微電子元件之該複數個第一邊緣以及該複數個第二邊緣，且呈一垂直角度定向。
  14. 如申請專利範圍第1項所述之微電子封裝，其中該複數個第一端部之一第一子集合係電性耦接該第一微電子元件，且該第一子集合包含一第一記憶體通道，該複數個第一端部之一第二子集合係電性耦接該第二微電子元件，且該第二子集合包含一第二記憶體通道，而該第一記憶體通道以及該第二記憶體通道係個別獨立運作。
  15. 如申請專利範圍第1項所述之微電子封裝，其中該複數個第一端部之該第一子集合、該第二子集合、該第三子集合以及該第四子集合係分別鄰設於該基板之該複數個邊緣中的一第一邊緣、一第二邊緣、一第三邊緣以及一第四邊緣。
  16. 如申請專利範圍第1項所述之微電子封裝，其中該複數個端部係為複數個底端部，該微電子封裝更包含一密封材料以及複數個頂端部，該密封材料係至少部分地覆蓋該微電子元件，該複數個頂端部係位於該密封材料之一頂面上，並透過該基板之該複數個接觸部以電性耦接該微電子元件。
  17. 一種微電子組件，包含如申請專利範圍第1項所述之該微電子封裝，該微電子組件更包含一處理器以及具有複數個板接觸部之一電路板，其中該微電子封裝之該複數個端部係與該複數個板接觸部相接合，該處理器係透過該電路板之複數個導電元件電性耦接該微電子封裝。
  18. 一種微電子封裝之系統，包含如申請專利範圍第1項所述之該微電子封裝以及與其電性連接之至少一其它電子元件。
  19. 如申請專利範圍第18項所述之系統，更包含一殼體，該微電子封裝以及該至少一電子元件係安裝至該殼體上。
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