TWI501254B - 用於具有正交窗之多晶粒導線結合總成之短線最小化 - Google Patents

用於具有正交窗之多晶粒導線結合總成之短線最小化 Download PDF

Info

Publication number
TWI501254B
TWI501254B TW101136576A TW101136576A TWI501254B TW I501254 B TWI501254 B TW I501254B TW 101136576 A TW101136576 A TW 101136576A TW 101136576 A TW101136576 A TW 101136576A TW I501254 B TWI501254 B TW I501254B
Authority
TW
Taiwan
Prior art keywords
microelectronic
terminals
terminal
package
microelectronic structure
Prior art date
Application number
TW101136576A
Other languages
English (en)
Other versions
TW201327572A (zh
Inventor
Richard Dewitt Crisp
Wael Zohni
Belgacem Haba
Frank Lambrecht
Original Assignee
Invensas Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/337,575 external-priority patent/US8345441B1/en
Priority claimed from US13/337,565 external-priority patent/US8436457B2/en
Priority claimed from US13/439,317 external-priority patent/US8659140B2/en
Priority claimed from US13/440,280 external-priority patent/US8659141B2/en
Priority claimed from US13/440,515 external-priority patent/US8441111B2/en
Application filed by Invensas Corp filed Critical Invensas Corp
Publication of TW201327572A publication Critical patent/TW201327572A/zh
Application granted granted Critical
Publication of TWI501254B publication Critical patent/TWI501254B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H01L2224/06164—Random array, i.e. array with no symmetry covering only portions of the surface to be connected
    • H01L2224/06165—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

用於具有正交窗之多晶粒導線結合總成之短線最小化
本申請案之標的物係關於微電子結構，例如，併有主動電路元件之結構，諸如(非限制)包括至少一半導體晶片或至少一半導體晶片之部分的結構；以及併有微電子結構之總成。
本申請案係2012年8月27日申請之美國申請案第13/595,486號之接續案，該美國申請案係美國申請案第13/439,317號、第13/439,273號及第13/439,228號；第13/440,212號、第13/440,199號及第13/440,280號；第13/337,565號及第13/337,575號；第13/440,515號；第13/354,772號及第13/354,747號的部分接續案；且係各自在2012年2月17日申請之美國臨時申請案第61/600,483號及第61/600,527號的非臨時申請案並主張美國臨時申請案第61/600,483號及第61/600,527號的申請日期之權利。本申請案亦主張皆於2011年10月3日申請的美國臨時申請案第61/542,488號、第61/542,495號及第61/542,553號之申請日期的權利。所有該等前述申請案之揭示內容以引用之方式併入本文中。
通常將半導體晶片提供為個別已預封裝單元。標準晶片具有扁平矩形本體，其中大的正面具有連接至晶片之內部電路的接點。每一個別晶片通常含於具有連接至晶片之接點之外部端子的封裝中。該等端子(亦即，封裝之外部連 接點)又經組態以電連接至電路面板(諸如，印刷電路板)。在許多習知設計中，晶片封裝佔據顯著大於晶片自身之面積的電路面板之面積。如在本發明中參考具有正面之扁平晶片所使用，「晶片之面積」應理解為指代正面之面積。
在晶片之任何實體配置中，大小為重要考慮因素。隨著攜帶型電子裝置之快速發展，對晶片之更緊密實體配置的需求變得更加強烈。僅藉由實例，通常稱為「智慧型電話」之裝置整合蜂巢式電話與功能強大的資料處理器、記憶體及輔助裝置(諸如，全球定位系統接收器、電子相機及區域網路連接連同高解析度顯示器及相關聯之影像處理晶片)之功能。此等裝置可提供諸如完全網際網路連接性、娛樂(包括全解析度視訊)、導航、電子銀行及其他能力之能力，該等能力全部整合於口袋型裝置中。複雜的攜帶型裝置需要將眾多晶片包裝至小空間中。此外，晶片中之一些具有通常稱為「I/O」的許多輸入及輸出連接件。此等I/O必須與其他晶片之I/O互連。形成互連之組件不應極大地增加總成之大小。類似需要出現於如(例如)資料伺服器(諸如，用於需要效能增加及大小減小之網際網路搜尋引擎中的彼等資料伺服器)中之其他應用中。
諸如含有記憶體儲存陣列之半導體晶片(特定而言，動態隨機存取記憶體晶片(DRAM)及快閃記憶體晶片)的微電子元件通常封裝於單晶片或多晶片封裝及總成中。每一封裝具有用於在封裝中之端子與微電子元件(例如，晶片)之間攜載信號、電力及接地之許多電連接件。電連接件可包 括不同種類之導體，諸如水平導體(例如，跡線、樑式引線等)，其相對於晶片之接點承載表面在水平方向上延伸；諸如導通孔之垂直導體，其相對於晶片之表面在垂直方向上延伸；及導線結合件，其相對於晶片之表面在水平方向及垂直方向兩者上延伸。
習知微電子封裝可併有微電子元件，該微電子元件具有界定記憶體儲存陣列之主動元件。因此，在一些習知微電子元件中，電晶體或其他主動元件在具有或不具有額外元件之情況下構成記憶體儲存陣列。在一些狀況下，微電子元件可經組態以主要提供記憶體儲存陣列功能，亦即，在該狀況下，微電子元件可體現數個主動元件以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動元件的數目。在一些狀況下，微電子元件可為或包括DRAM晶片，或可為或包括此等半導體晶片之堆疊電互連總成。通常，此封裝之所有端子置放成鄰近於封裝基板之一或多個周邊邊緣的行之集合，微電子元件安裝至該封裝基板。舉例而言，在圖1中所見之一習知微電子封裝12中，端子之三個行14可鄰近於封裝基板20之第一周邊邊緣16而安置，且端子之其他三個行18可鄰近於封裝基板20之第二周邊邊緣22而安置。習知封裝中之封裝基板20的中心區24不具有端子之任何行。圖1進一步展示封裝內之半導體晶片11，該半導體晶片11在其面28上具有元件接點26，該等元件接點26經由延伸穿過封裝基板20之中心區24中之孔隙(例如，結合窗)的導線結合件30與封裝12之端子之行 14、18電互連。在一些狀況下，黏接層32可安置於微電子元件11之面28與基板20之間，以加強微電子元件與基板之間的機械連接，其中導線結合件延伸穿過黏接層32中之開口。
依據前述內容，可對端子在微電子封裝上之定位進行某些改良以便改良電效能，尤其在包括此類封裝及此類封裝可安裝至且彼此電互連之電路面板的總成中。
本發明之一態樣提供一種微電子結構，該微電子結構可包括界定一記憶體儲存陣列之複數個主動元件。該微電子結構包括用於接收指定該儲存陣列內之位置之位址資訊的複數個位址輸入端。該結構可具有一第一表面及在該第一表面處曝露之端子。該等端子可包括第一端子，且該結構可經組態以將在該等第一端子處接收到之位址資訊傳送至該等位址輸入端。每一第一端子可具有一信號指派，該信號指派包括待傳送至該等位址輸入端中之一或多者的資訊。該等第一端子安置於垂直於該第一表面之一理論平面的對置之第一側及第二側上，其中安置於該第一側上之該等第一端子之信號指派與安置於該第二側上之該等第一端子之該等信號指派係關於該理論平面對稱。
在此微電子結構之一實例中，該第一側上之每一第一端子之該信號指派為該第二側上之每一第一端子之該信號指派的一鏡像。
在此微電子結構之另一實例中，第一端子之第一集合及 第二集合中之每一者經組態以攜載足以指定該記憶體儲存陣列內之一位置的位址資訊。在此實例中，該微電子結構可進一步包括在該第一表面處曝露之複數個不連接端子。該第一側上之每一第一端子的位置可與該第二側上之一不連接端子的一位置關於該理論平面對稱，且在此狀況下，該第二側上之每一第一端子的位置可與該第一側上之一不連接端子的一位置關於該理論平面對稱。
根據一或多項實例，該第一側及該第二側中之每一者上的該等第一端子可經組態以接收唯一地指定該儲存陣列內之一單一儲存位置所必要的該位址資訊。
根據一或多項實例，該第一側及該第二側中之每一者上的該等第一端子可經組態以接收唯一地指定該儲存陣列內之一單一儲存位置所必要的該位址資訊之大部分。
根據一或多項實例，該等端子可經組態以將該微電子結構電連接至一電路面板之對應接點。
根據一或多項實例，該等端子可經組態以使用一結合金屬將該微電子結構電連接至一電路面板之該等對應接點。
根據一或多項實例，該儲存陣列中之主動元件的數目可大於該結構之其他組件中之主動元件的數目。
根據一或多項實例，該結構可進一步包括一串列存在偵測(SPD)元件，該串列存在偵測(SPD)元件經組態以非揮發性地儲存與該儲存陣列相關之一或多個操作參數。
根據一或多項實例，該結構可進一步包括一串列存在偵測(SPD)元件，該串列存在偵測(SPD)元件經組態以非揮發 性地儲存該儲存陣列之一序號或有缺陷位置中之一或多者。
根據一或多項實例，該微電子結構之該第一表面面向一第一方向，且該結構包括一或多個半導體晶片，該等位址輸入端在該一或多個半導體晶片中之至少一者的一表面處曝露，該結構進一步包括一基板，該基板具有面向該第一方向之一第一表面及面向與該第一方向相反之一第二方向的一第二表面，其中該一或多個半導體晶片覆疊該基板之該第一表面或該第二表面中之至少一者。
根據一或多項實例，該微電子結構之該第一表面面向一第一方向，且該結構包括一基板，該基板具有面向該第一方向之一第一表面及面向與該第一方向相反之一方向的一第二表面，其中該一或多個半導體晶片中之至少一者覆疊該基板之該第一表面。
根據一或多項實例，該理論平面為沿著在一第一方向上延伸之一線與該第一表面相交的一第一理論平面，其中該等端子中之至少一些係安置於一第二理論平面之對置之第一側及第二側上，該第二理論平面垂直於該第一表面且在橫向於該第一方向之一第二方向上沿著一第二線與該第一表面相交，其中安置於該第二理論平面之該第一側上的該至少一些端子之信號指派為安置於該第二理論平面之該第二側上的該至少一些端子之信號指派的一鏡像。
根據一或多項實例，該微電子結構可包括具有複數個第二主動元件之一緩衝器元件，其中該緩衝器元件可經組態 以進行以下操作中之至少一者：再生、部分或完全解碼該位址資訊以供傳送至該至少一些位址輸入端。
根據一或多項實例，該儲存陣列可併入彼此至少部分覆疊之複數個垂直堆疊之半導體晶片中的一或多者中。
根據一或多項實例，該微電子結構可包括具有一第一表面之一基板，該基板及該微電子結構之該等第一表面面向一第一方向，其中該複數個垂直堆疊之半導體晶片覆疊該基板之面向與該第一方向相反之一第二方向的一第二表面。
根據一或多項實例，該微電子結構包括第一半導體晶片及第二半導體晶片，每一半導體晶片具有安置於平行於該第一表面之一單一平面中的一面，其中該等位址輸入端中之至少一些可在該第一半導體晶片之該面處曝露，且該等位址輸入端中之至少一些可在該第二半導體晶片之該面處曝露。
根據一或多項實例，該微電子結構包括一或多個半導體晶片，且包括具有覆疊該一或多個半導體晶片中之至少一者之一面的一表面之一介電層，該介電層之該表面背對該一或多個半導體晶片之該面，該結構包括沿著該介電層延伸之跡線及自該等跡線延伸且與在該至少一半導體晶片之一表面處曝露之位址輸入端電連接的金屬化導通孔，其中該結構可經組態以經由該等跡線及該等金屬化導通孔將在該等端子上接收到之位址資訊耦接至該等位址輸入端。
根據一或多項實例，該微電子結構之該記憶體儲存陣列 可包括第一記憶體儲存陣列及第二記憶體儲存陣列，且該微電子結構可經組態以將在該第一側上之該等第一端子上接收到的位址資訊提供至該第一記憶體儲存陣列且將在該第二側上之該等第一端子上接收到的位址資訊提供至該第二記憶體儲存陣列，以便提供雙陣序記憶體存取(dual rank memory access)。
根據一或多項實例，該微電子結構可經組態以提供單陣序記憶體存取(single rank memory access)。
根據本發明之另一態樣，提供一種微電子總成，該微電子總成可包括：一電路面板，其具有相反面向之第一表面及第二表面以及分別在該第一表面及該第二表面處之第一面板接點及第二面板接點；及 第一微電子結構及第二微電子結構，其具有分別安裝至該等第一面板接點及該等第二面板接點之端子。根據此態樣，每一微電子結構可包括：主動元件，其界定一記憶體儲存陣列；位址輸入端，其用於接收指定該儲存陣列內之位置的位址資訊。該結構可具有一第一表面及在該第一表面處曝露之端子。該等端子可包括第一端子，且該結構可經組態以將在該等第一端子處接收到之位址資訊傳送至該等位址輸入端。在一實例中，每一第一端子可具有一信號指派，該信號指派包括待傳送至該等位址輸入端中之一或多者的資訊。該等第一端子係安置於垂直於該第一表面之一理論平面的對置之第一側及第二側上。安置於該第一側上之該等第一端子之信號指派為安置於該第二側上之該等 第一端子之信號指派的鏡像。
根據一或多項實例，每一微電子結構可包括一或多個半導體晶片，且每一微電子結構之該記憶體儲存陣列可併入該微電子結構之之該一或多個半導體晶片中之至少一者中。每一微電子結構之該等第一端子可包括經組態以攜載控制該各別微電子結構之該至少一半導體晶片之一操作模式的資訊之端子。
根據一或多項實例，該理論平面之該第一側及該第二側中之每一者上的該等第一端子可經組態以攜載傳送至該各別微電子結構之所有命令信號。在一實例中，該等命令信號可包括寫入啟用信號、列位址選通信號及行位址選通信號。
根據一或多項實例，該理論平面之該第一側及該第二側中之每一者上的該等第一端子可經組態以攜載傳送至該各別微電子結構之時脈信號，該等時脈信號包括用於對攜載該位址資訊之信號進行取樣的時脈。
根據一或多項實例，在每一微電子結構上，該理論平面之該第一側及該第二側中之每一者上的該等第一端子可經組態以攜載傳送至此微電子結構之所有記憶體庫位址信號。
根據一或多項實例，該第一微電子結構之該理論平面之該第一側上的該等第一端子可經由該電路面板連接至該第二微電子結構之該理論平面之該第二側上的該等第一端子，且該第一微電子結構之該第二側上的該等第一端子可 與該第二微電子結構之該第一側上之該等第一端子連接至的該等對應第一端子在平行於該電路面板之該第一表面及該第二表面的x及y正交方向上在一球間距內對準。
根據一或多項實例，該第一微電子結構之該第二側上的該等第一端子可與該第二微電子結構之該第一側上之該等第一端子連接至的該等第一端子在平行於該電路面板之該第一表面及該第二表面的x及y正交方向上重合。
根據一或多項實例，該第一微電子結構之該等第一端子中的一者與該第二微電子結構之該等第一端子中的一對應者之間的電連接件中之至少一者的一短線之一長度可小於該等微電子結構中之每一者的該等第一端子之一最小間距的7倍。
根據一或多項實例，該第一微電子結構及該第二微電子結構之該等第一端子之間的穿過該電路面板之該等電連接件中的至少一些可具有大約為該電路面板之一厚度的一電長度。
根據一或多項實例，連接在該電路面板之該第一表面及該第二表面處曝露的一對電耦接之第一面板接點及第二面板接點的導電元件之一總組合長度可小於該等面板接點之一最小間距的7倍。
根據一或多項實例，該電路面板可包括具有複數個導體之一匯流排，該匯流排經組態以攜載傳送至該等微電子結構中之每一者的所有該位址資訊。該等導體可在平行於該電路面板之該第一表面及該第二表面的一第一方向上延 伸。
根據一或多項實例，該等第一端子可安置於該理論平面之該第一側及該第二側中之每一者上的一個別行內。該電路面板可包括用於在以下兩者之間全域投送所有該位址資訊的不超過一個投送層：該電路面板上的該第一微電子結構及該第二微電子結構之該等第一端子電連接所在的一連接位點；與該電路面板上的至少一第三微電子結構之端子電連接所在的一不同連接位點。
根據一或多項實例，該理論平面之該第一側及該第二側中之每一者上的該等第一端子可安置於兩個平行的行內之位置處。該電路面板可包括用於在該電路面板上的該等微電子結構中之一或多者之該等端子電連接所在的各別連接位點之間全域投送所有該位址資訊的不超過兩個投送層。
根據一或多項實例，可存在存在用於在以下兩者之間全域投送所有該位址資的不超過一個投送層：該電路面板上的該第一微電子結構及該第二微電子結構之該等第一端子電連接所在的一連接位點；與該電路面板上的至少一第三微電子封裝之端子電連接所在的一不同連接位點。
鑒於相對於圖1描述之說明性習知微電子封裝12，發明者已認識到可進行可幫助改良併有記憶體儲存陣列晶片之微電子結構及併有此微電子結構之總成的電效能之改良。
可進行特別用於諸如封裝之微電子結構(例如，在提供於諸如圖2至圖4中所展示之總成中時)之改良，其中將封 裝12A安裝至電路面板之一表面且將另一類似封裝12B與封裝12A對置地安裝至電路面板之對置表面上。封裝12A、12B通常在功能上及機械上彼此等效。在功能上及機械上等效之封裝的其他對12C與12D及12E與12F通常亦可安裝至同一電路面板34。電路面板及組裝至電路面板之封裝可形成通常稱為雙列記憶體模組(「DIMM」)之總成的一部分。封裝之每一對置安裝對中的封裝(例如，封裝12A、12B)連接至電路面板之對置表面上的接點，使得每一對中之封裝通常彼此覆疊大於其各別面積之90%。電路面板34內之局域佈線將每一封裝上之端子(例如，標示為「1」及「5」之端子)連接至電路面板上之全域佈線。全域佈線包括用以將一些信號傳導至電路面板34上之連接位點(諸如，連接位點I、II及III)的匯流排36之信號導體。舉例而言，封裝12A、12B藉由耦接至連接位點I之局域佈線電連接至匯流排36，封裝12C、12D藉由耦接至連接位點II之局域佈線電連接至匯流排，且封裝12E、12F藉由耦接至連接位點III之局域佈線電連接至匯流排。
電路面板34使用看似十字交叉或「鞋帶」型樣之局域互連佈線來電互連各別封裝12A、12B之端子，在該型樣中，靠近封裝12A之一邊緣16的標示為「1」之端子經由電路面板34連接至封裝12B之靠近封裝12B之同一邊緣16的標示為「1」之端子。然而，如組裝至電路面板34之封裝12B的邊緣16遠離封裝12A之邊緣16。圖2至圖4進一步展示，靠近封裝12A之邊緣22的標示為「5」之端子經由電路 面板34連接至封裝12B之靠近封裝12B之同一邊緣22的標示為「5」之端子。在總成38中，封裝12A之邊緣22遠離封裝12B之邊緣22。
每一封裝(例如，封裝12A)上之端子至與該封裝對置安裝之封裝(亦即，封裝12B)上之對應端子之間的穿過電路面板之連接件為相當長的。如在圖3中進一步所見，在類似微電子封裝12A、12B之此總成中，當來自匯流排之同一信號待傳輸至每一封裝時，電路面板34可將匯流排36之信號導體與封裝12A之標記為「1」的端子及封裝12B之標記為「1」的對應端子電互連。類似地，電路面板34可將匯流排36之另一信號導體與封裝12A之標記為「2」的端子及封裝12B之標記為「2」的對應端子電互連。相同情形可適用於每一封裝12A、12B之標記為「3」的端子之經由電路面板34之電連接。相同連接配置亦可應用於匯流排之其他信號導體及每一封裝之對應端子。電路面板34上之匯流排36與封裝之各別對中的每一封裝(例如，封裝12A、12B(圖2))之間的在板之連接位點I處的局域佈線可呈無端短線之形式。如下文所論述，在一些狀況下，此局域佈線在相對長時可影響總成38之效能。此外，電路面板34亦需要局域佈線來將其他封裝(該對封裝12C與12D及該對封裝12E與12F)之某些端子電互連至匯流排36之全域佈線，且此佈線亦可以相同方式影響總成之效能。
圖4進一步說明具有經指派以攜載信號之端子「1」、 「2」、「3」、「4」、「5」、「6」、「7」及「8」之各別對的微電子封裝12A、12B之間的互連。如圖4中所見，因為端子之行14、18分別靠近每一封裝12A、12B之邊緣16、22，所以在方向40上橫越電路面板34所需之佈線可為相當長的，該方向40橫向於端子之行14、18延伸的方向42。認識到，微電子元件(諸如，DRAM晶片)之長度在每一側上可在10毫米之範圍內，在圖2至圖4中所見之總成38中之電路面板34中的將同一信號投送至兩個對置安裝之封裝12A、12B之對應端子所需的局域佈線之長度之範圍在一些狀況下可高達5毫米至10毫米，且通常可為約7毫米。
在一些狀況下，連接此等對置安裝之微電子封裝之端子所需的電路面板佈線之長度可能不會嚴重地影響總成之電效能。然而，當由封裝12A、12B上之所連接之成對的端子所攜載之信號為來自用以攜載位址資訊或其他資訊(諸如，可用以對連接至電路面板之複數個封裝的記憶體儲存陣列功能之操作所共有的位址資訊進行取樣之時脈資訊)之匯流排36之信號時，發明者認識到，自匯流排36延伸至每一封裝上之端子的短線之佈線長度可顯著影響效能。當互連佈線相對長時，更嚴重影響出現，該嚴重影響可使所傳輸信號之穩定時間、振鈴效應(ringing)、抖動或符號間干擾增加至不可接受之程度。
在一特定實施例中，用以攜載位址資訊之匯流排36可為命令-位址匯流排36，該命令-位址匯流排36經組態以攜載命令資訊、位址資訊、記憶體庫位址資訊及時脈資訊。在 一特定實施中，命令資訊可作為命令信號在電路面板上之各別信號導體上進行傳輸。位址資訊亦有可能作為位址信號在各別信號導體上進行傳輸，此係因為記憶體庫位址資訊亦有可能作為記憶體庫位址信號在各別信號導體上進行傳輸，且時脈資訊亦有可能作為時脈信號在各別信號導體上進行傳輸。在具有記憶體儲存陣列(諸如，DRAM晶片)之微電子元件的特定實施中，可由匯流排36攜載之命令信號可為寫入啟用信號、列位址選通信號及行位址選通信號，且可由匯流排36攜載之時脈信號可為至少用於對由匯流排36攜載之位址信號進行取樣的時脈信號。
因此，本文中所描述之本發明之某些實施例提供一種微電子封裝，該微電子封裝經組態以便准許在第一及第二此等封裝彼此對置地安裝於電路面板(例如，電路板、模組板或卡，或可撓性電路面板)之對置表面上時減小電路面板上之短線之長度。併有彼此對置地安裝於電路面板上之第一微電子封裝及第二微電子封裝的總成可具有各別封裝之間的顯著減小之短線長度。減小此等總成內之短線長度可(諸如)藉由減小穩定時間、振鈴效應、抖動或符號間干擾連同其他者中之一或多者而改良電效能。此外，亦有可能獲得其他益處，諸如簡化電路面板之結構或降低設計或製造電路面板(或設計電路面板及製造電路面板兩者)之複雜性及成本。
因此，在圖5至圖5A中說明根據本發明之一實施例的微電子結構100。如在圖5中所見，結構100具有第一表面201 及複數個端子(例如，在第一表面處曝露之第一端子104及第二端子106)。如本文中所使用，導電元件「在結構之表面處曝露」的陳述指示，導電元件可用於與自結構外部朝向表面在垂直於表面之方向上移動之理論點接觸。因此，在結構之表面處曝露之端子或其他導電元件可自此表面突出；可與此表面齊平；或可相對於此表面凹進，且經由結構中之孔或凹入部曝露。
微電子結構100在其上可包括主動元件202(例如，諸如電晶體之主動裝置或其他主動元件)，該等主動元件在具有或不具有額外元件之情況下界定記憶體儲存陣列204。在一實例中，主動元件202及藉由該等主動元件界定之記憶體儲存陣列204可併入微電子結構之微電子元件的部分或一或多個微電子元件(例如，一或多個半導體晶片)中，或可併入微電子結構之一或多個微電子封裝或該一或多個微電子封裝之總成中。在無限制情況下，在一實例中，微電子結構100可為(例如)微電子封裝或微電子封裝之部分，其中端子在封裝之第一表面處曝露。在另一實例中，微電子結構可為包括複數個電連接之微電子封裝的總成，或包括電連接之以下各者的結構：微電子元件，半導體晶片，或微電子元件或半導體晶片之部分，或微電子封裝之部分。
在一實例中，記憶體儲存陣列204包含微電子結構之功能部分，該功能部分之作用可有助於微電子結構之另一功能部分。舉例而言，微電子結構可包括邏輯功能部分(例 如，處理器)及記憶體功能部分，且記憶體功能部分可輔助邏輯功能部分之功能或幫助邏輯功能部分之功能起作用。然而，在一特定實例中，微電子結構可經組態以主要提供記憶體儲存陣列功能。在後一狀況下，微電子結構可具有經組態以提供記憶體儲存陣列功能之數個主動元件202(例如，諸如電晶體之主動裝置)，該數目大於結構之其他組件中經組態以提供不同於記憶體儲存陣列功能之功能的主動元件之數目。
微電子結構可具有用於接收指定記憶體儲存陣列204內之位置之位址資訊的複數個位址輸入端206。因此，位址輸入端可為如上文所描述之在微電子元件之表面處曝露的接點。微電子結構經組態以便將在微電子結構之特定端子處接收到之位址資訊傳送至位址輸入端206。舉例而言，微電子結構可將在結構之特定端子上接收到之信號耦接至對應的特定位址輸入端206。在一特定實例中，位址輸入端可在微電子元件101(例如，半導體晶片)之面207處曝露，其中面207面向微電子結構之第一表面201。在另一實例中，位址輸入端206可在微電子元件101之背對第一表面201的面209處曝露。在一實例中，微電子結構可在其中含有佈線，該佈線將端子(例如，「第一端子」104)之集合與結構之對應位址輸入端直接電耦接。如本文中所使用，每一「第一端子」104在微電子結構上具有包括位址輸入端206中之一或多者的信號指派。在另一實例中，如下文進一步描述，微電子結構可包括緩衝器元件，諸如在上面具 有複數個主動元件之半導體晶片，此半導體晶片經組態以進行以下操作中之至少一者：再生或部分或完全解碼在第一端子處接收到之位址或命令資訊中之至少一者，從而藉由微電子結構傳送至位址輸入端。命令資訊可為控制微電子結構內之記憶體儲存陣列或其部分之操作模式的資訊。
微電子結構可進一步包括非揮發性記憶體，該非揮發性記憶體具有其經組態以執行串列存在偵測(「SPD」)功能之至少一部分，以作為微電子結構之「SPD元件」。此SPD元件可含有關於以下各者中之至少一者的操作參數：微電子結構之組織、時序或容量。在一實施例中，SPD元件可併入不同於如下一或多個半導體晶片之半導體晶片中：在該一或多個半導體晶片中提供記憶體儲存陣列且藉由位址輸入端將位址資訊提供至該一或多個半導體晶片。在一實例中，操作參數可關於時序，諸如在藉由微電子結構之電路偵測到列位址選通信號處於啟用狀態之後的延時(下文中，「RAS延時」)之時脈循環數目；或可關於藉由微電子結構之電路偵測到行位址選通信號處於啟用狀態之後的延時之時脈循環數目；或可關於微電子結構之容量，諸如十億位元(「1 Gb」)、二十億位元(「2 Gb」)等；或可關於微電子結構之組織(諸如，「單排」、「雙排」、「4排」或其他結構等)，或其他操作參數，或前述操作參數或其他操作參數之組合。在一實例中，非揮發性記憶體可儲存前述參數中之單一者的資訊，或可儲存操作參數之任何組合的資訊而無限制。在一特定實例中，SPD可含有微電子結構 之記憶體儲存陣列內之已知壞記憶體位置的表，在對記憶體儲存陣列進行讀取或寫入存取期間應避開該等壞記憶體位置。
理論平面132在微電子結構之相反面向之第一邊緣140與第二邊緣141之間的位置處在垂直於第一表面201之方向上延伸穿過微電子結構。理論平面與其他結構之間的關係自下文所提供之實例將變得清楚。如在圖5A中進一步所見，微電子結構100在其上具有安置於理論平面132之對置之第一側及第二側上的複數個第一端子(例如，端子104)。端子可為在第一表面處曝露之導電元件，例如，接點、襯墊、柱桿、接腳、插槽、佈線。在一些狀況下，端子可經組態以(諸如)藉由導電結合材料來電結合至另一元件(例如，電路面板)之對應接點，該導電結合材料在一些狀況下可為諸如焊料、錫或金連同其他者之結合金屬。在此狀況下，端子可包括接合元件，該等接合元件由可熔導電材料(諸如，焊球、金凸塊)、含有金屬及聚合材料之導電基質材料或前述各者中之一或多者的組合組成，該等接合元件附接至端子之金屬元件(例如，襯墊或柱桿)的表面。在其他狀況下，端子可經組態以(諸如)藉由每一組件之對應導電元件之間的壓力或干涉配合而以機械及電方式嚙合另一組件之對應特徵，對應導電元件在一些狀況下可相對於其嚙合之對應導電表面滑動或擦拭。
如在圖5A及圖5B中進一步所見，第一端子104之第一集合安置於理論平面132之第一側上，且第一端子104之第二 (例如，重複)集合安置於理論平面132之與第一側對置的第二側上。微電子結構經組態以將在第一端子處接收到之位址資訊提供至位址輸入端。如本文中在位址資訊或命令位址匯流排資訊或信號及微電子元件或其部分之位址輸入端的情形下所使用，將端子上之位址資訊提供至位址輸入端」的陳述意謂，經由與位址輸入端之電連接或經由緩衝器元件將端子上之位址資訊傳送至位址輸入端，該緩衝器元件可執行以下操作中之至少一者：再生、部分解碼或解碼在端子處接收到之位址資訊。如在圖5A中進一步所見，第一端子104之第一集合之信號指派為第一端子104之第二集合之信號指派的鏡像。
如本文中所使用，當指派至安置於理論平面132之各別對置側上之一對第一端子中的每一端子之信號在功能上等效時，該對第一端子之信號指派彼此為鏡像。在指定位址空間內之位置上具有與另一信號相同之功能的位址信號在功能上等效於該另一位址信號。此情形最佳可見於如下實例中：微電子結構上之一對位址端子(例如，「A2L」(A2_Left)及「A2R」(A2_Right))各自指定用以指定同一位址空間內之位置的位址中之權重為2^2(2的2次冪)之位元。此等端子具有相同信號指派，此係因為信號A2L及A2R中之每一者可用以指定同一位址空間內或等效位址空間內之位址的相同部分。在根據以上情形之一實例中，如下情形係顯而易見的：傳送至封裝之端子A2L及A2R中之一或兩者的位址資訊可傳送至對應位址輸入端，例如，併入微電 子結構100(圖5)中之一或多個微電子元件上的具有相同名稱「A2」之元件接點。因此，在一實例中，指派至具有鏡像信號指派之每一對第一端子的信號(例如，第一端子之第一集合中的信號A2L及第二集合中之信號A2R)有可能源自微電子結構外部之位置處的驅動器電路之相同輸出。另外，在此實例中，雖然在電路面板(經由該電路面板在微電子結構之端子處接收信號A2L及A2R)外部處曝露之面板接點為分離的，但在一些狀況下，該等面板接點可在電路面板之一或多個其他位置處電繫接在一起。因此，在一些狀況下，該對等效信號A2L及A2R在此其他電路面板位置處作為單一信號進行驅動。
在另一實例中，微電子結構可包含多個微電子元件，其中將位址資訊與提供至微電子結構中之微電子元件中之一或多者的位址資訊分離地提供至同一結構之微電子元件中的不同之一或多者。在此狀況下，儘管在理論平面之第一側及第二側中之每一者上的端子之第一集合及第二集合上接收位址資訊，但可僅將在理論平面之第一側上之第一端子處接收到的位址資訊提供至微電子結構之前一或多個微電子元件之位址輸入端。相反地，可僅將在理論平面之與第一側對置之第二側上的第一端子處接收到的位址資訊提供至微電子結構之微電子元件中之接下來的一或多者之位址輸入端。在一實例中，前一或多個微電子元件可位於理論平面之第一側上，且接下來的一或多個微電子元件可位於理論平面之第二側上。在此狀況下，在封裝之具有信號 指派A2L之端子上接收到的位址資訊及在封裝之具有信號指派A2R之端子上的位址資訊可各自傳送至微電子結構100(圖5)之各別第一微電子元件及第二微電子元件之具有相同名稱「A2」的元件接點，信號指派A2R為信號指派A2L之鏡像。
將可安置於各別第一格柵114及第二格柵124中之第一端子之第一集合及第一端子之第二集合中的每一者之信號指派視為關於理論平面132對稱，使得經指派以接收信號A15之第一集合的端子114-1與經指派以接收信號A15之第二集合的對應端子124-1關於理論平面132對稱。理論平面132之對置側上的第一端子之間的相同關係在提供於圖5及申請案中之其他圖中的各種橫截面中來表示。具體而言，此等圖中之記號「A」表示用於接收待傳送至位址輸入端之位址資訊之具有相同信號指派的一對第一端子的位置，此等第一端子安置於每一微電子結構100內之各別鏡像位置處等。
在一些狀況下，理論平面之第一側及第二側中之每一者上的第一端子可經組態以接收唯一地指定儲存陣列內之單一儲存位置所必要之信號中的每一者。在其他狀況下，第一側及第二側中之每一者上的第一端子可經組態以僅接收唯一地指定儲存陣列內之單一儲存位置所必要之信號的大部分。
儘管理論平面132可在相比於與邊緣141之接近程度較接近邊緣140或相比於與邊緣140之接近程度較接近邊緣141 的數個位置處延伸穿過微電子結構，但在一特定實例中且如圖5A中所展示，理論平面可在位於邊緣140、141中間之位置處延伸穿過結構100。
在一特定實例中，如在圖5A中進一步所見，微電子結構之第一表面201面向第一方向214，且微電子結構100包括基板102，該基板102具有面向同一第一方向之第一表面110。基板102之第二表面108可面向與第一方向相反之第二方向216。
在此實例中，在一些狀況下，上面提供有主動元件202中之一些或全部的微電子元件101(諸如，半導體晶片)可具有背對基板102之第二表面108的面209。如在圖5C中之特定實例中進一步所見，併入微電子結構100中之微電子元件101在其正面105處可具有元件接點111、113，該等元件接點111、113電連接至基板102之第二表面108處的各別基板接點121、123。舉例而言，導線結合件112可電連接元件接點111、113與基板接點121、123。或者，其他類型之導體(例如，引線框之部分、可撓性帶狀結合件等)可用以電連接元件接點111、113與各別基板接點121、123，各別基板接點121、123在一些狀況下可連接元件接點111、113與安置於距基板表面108比距微電子元件101之正面105高處的其他導電元件。在一種類型之此微電子元件101中，元件接點111、113中之一些接點中的每一者可經組態以接收供應至微電子元件之位址資訊中的特定位址資訊。在一特定實施例中，此等接點111、113中之每一者可為經組態 以(亦即)經由封裝之佈線(諸如，導線結合件112)且經由第一端子104接收自微電子元件外部供應至微電子元件101之位址資訊的位址輸入端。接點111、113亦可經組態以諸如(非限制)經由導線結合件112及第二端子106自微電子元件外部接收其他資訊或信號。
在此微電子元件101之一特定實例中，存在於元件接點111、113處之位址資訊可相對於藉由各別微電子元件使用之時脈的邊緣(亦即，在不同之第一電壓狀態與第二電壓狀態之間的時脈轉變後即)進行取樣。亦即，每一位址信號可在時脈之較低電壓狀態與較高電壓狀態之間的上升轉變後或在時脈之較高電壓狀態與較低電壓狀態之間的下降轉變後即進行取樣。因此，複數個位址信號可皆在時脈之上升轉變後即進行取樣，或此等位址信號可皆在時脈之下降轉變後即進行取樣，或在另一實例中，元件接點111、113中之一者處的位址信號可在時脈之上升轉變後即進行取樣，且另一外部接點處之位址信號可在時脈之下降轉變後即進行取樣。
在可經組態以主要提供記憶體儲存陣列功能之另一類型之微電子元件101中，可以多工方式使用微電子元件上之位址接點中的一或多者。在此實例中，各別微電子元件101之特定元件接點111、113可接收自外部供應至微電子元件之兩個或兩個以上不同信號。因此，第一位址信號可在不同之第一電壓狀態與第二電壓狀態之間的第一時脈轉變(例如，上升轉變)後即在特定接點111、113處進行取 樣，且不同於第一位址信號之信號可在第一電壓狀態與第二電壓狀態之間的第二時脈轉變(例如，下降轉變)後即在特定接點處進行取樣，該第二轉變與該第一轉變相反。
以此多工方式，兩個不同信號可在各別微電子元件101之同一元件接點111、113處在時脈之同一循環內接收。在一特定狀況下，以此方式多工可允許在各別微電子元件101之同一元件接點111、113處在同一時脈循環中接收第一位址信號及不同信號。在又一實例中，以此方式多工可允許在各別微電子元件101之同一元件接點111、113處在同一時脈循環中接收第一位址信號及第二不同位址信號。
在一些實施例中，基板102可包括薄片狀或板狀介電元件，該介電元件可本質上由聚合材料(例如，樹脂或聚醯亞胺連同其他者)組成。或者，基板可包括具有複合構造之介電元件，諸如，(例如)具有BT樹脂或FR-4構造之玻璃強化環氧樹脂。在一些實例中，該介電元件在介電元件之平面中(亦即，在平行於其第一表面110之方向上)具有高達每攝氏度百萬分之(下文中「ppm/℃」)30的熱膨脹係數。在另一實例中，該基板可包括支撐元件，該支撐元件由具有小於每攝氏度百萬分之12的熱膨脹係數(「CIE」)的材料形成，端子及其他導電結構安置於該支撐元件上。舉例而言，此低CTE元件可本質上由以下各者組成：玻璃、陶瓷或半導體材料或液晶聚合物材料，或此等材料之組合。
如在圖5C中所見，基板接點之第一集合121及第二集合123可在基板之第二表面108處曝露。基板接點之第一集合 121可(諸如)經由在微電子元件之面105上方延伸的導電結構與微電子元件之元件接點132的行111(圖6A)電連接。舉例而言，導電結構可為導線結合件112。在一些狀況下，晶粒附著黏接劑可安置於微電子元件之背面107與基板102之第二表面108之間，該晶粒附著黏接劑可以機械方式加強微電子元件與基板之間的連接。基板接點之第二集合123可與元件接點131之行113(圖6A)電連接。
如在圖6A中進一步所見，微電子元件130之邊緣170可在第一方向142上延伸，且鄰近於邊緣170之接點131的行111可沿著面105在同一第一方向142上延伸。微電子元件130之平行於邊緣170的另一邊緣172在第一方向142上延伸，且接點131之第二行113可鄰近於邊緣172沿著面105在同一第一方向142上延伸。如圖6A中進一步展示，微電子元件上之接點之行可如在行111之狀況下經完全填入，或接點之行可如在行113之狀況下僅在行內之一些位置處具有接點。諸如導線結合件112(圖5C)之導電結構可使接點111、113與在基板之第二表面108處曝露的對應接點121、123電連接。
圖6B說明展示於圖6A中之實施例的變化，其中微電子元件180之接點131安置成鄰近於微電子元件180之各別周邊邊緣170、172、176、178且與該等各別周邊邊緣對準的行或列。邊緣170、172為平行的且在第一方向142上延伸。
圖6C說明展示於圖6A中之實施例的另一變化，其中微 電子元件190之接點安置成鄰近於微電子元件之邊緣170、172的行188及189。然而，在此狀況下，微電子元件190包括在上面具有導電重新分佈層之半導體晶片，且接點131可包括重新分佈接點之行188、189，該等重新分佈接點藉由導電跡線或形成為半導體晶片之接點192、194接觸之金屬化導通孔而連接至半導體晶片之接點192、194(或重新分佈接點可藉由金屬化導通孔及跡線兩者連接至晶片之接點192、194)。在此狀況下，接點192、194在一些狀況下可經由半導體之後段製程(「BEOL」)佈線而與半導體晶片之主動裝置連接，該BEOL佈線可包括導通孔或其他導電結構且在一些狀況下可安置於接點192、194之下。
如在圖6A至圖6C中特定展示，在一些實施例中，微電子元件之接點可配置成單一行(諸如，接點192之行)，或接點可一起配置成複數個行，如針對接點111、113之行所展示。每一行可在該行沿著方向142之每一垂直佈局位置處含有一接點，或如在接點113之行中的一者之狀況下，接點可在行之一或多個位置中缺失。在一特定實施例中，替代如圖6A中所展示之接點之配置，接點可在微電子元件之面105上方配置成區域陣列(圖5C)，亦即，諸如分佈於展示於圖6A中之微電子元件之面105或面105之某一部分上方的區域陣列。在另一實例中，微電子元件之接點可配置成接點之一或多個集合，該一或多個集合鄰近在圖5B中藉由標記微電子元件之邊界的虛線所指示的微電子元件之一或多個周邊邊緣。在一特定實例中，微電子元件可為單一半 導體晶片，且半導體晶片上之接點111或113可為係半導體晶片之接點的「晶片接點」。
在另一實例中，參看圖6C，特定微電子元件190可具有在面105處曝露之晶片接點192的單一行。晶片接點192之行可安置於理論軸線174處或靠近理論軸線174安置且可在平行於軸線174之方向上延伸，該理論軸線174平行於微電子元件之對置之第一邊緣170及第二邊緣172且處於該第一邊緣170與該第二邊緣172中間。舉例而言，該面105可具有分別鄰近微電子元件190之第一邊緣170及第二邊緣172的第一周邊區及第二周邊區，且晶片接點192之行可安置於面105之可見於第一周邊區184與第二周邊區186之間的中心區181中。中心區可安置於藉由平行於第一邊緣170及第二邊緣172之理論邊界182、183界定的區域中。如本文中所使用，微電子元件或半導體晶片之面的「中心區」意謂該面之具有在平行於該面之對置之第一邊緣及第二邊緣的方向上貫穿該面之尺寸而延伸之平行邊界的區域，其中該中心區橫越該面的在對置之第一邊緣與第二邊緣之間的最短尺寸的中間三分之一。因此，第一周邊區橫越該面之在中心區與第一邊緣之間的最短尺寸之三分之一，且第二周邊區橫越中心區與第二邊緣之間的最短尺寸之三分之一。
在一實例中，導線結合件112可自晶片接點192之此行直接延伸至諸如接點121之基板接點或延伸至接點123。或者，一些導線結合件112可自此等晶片接點192延伸至接點 121，且一些導線結合件112可自此等晶片接點192延伸至接點123。
或者，微電子元件可具有晶片接點之一個以上行。舉例而言，圖6C展示具有晶片接點之第一行192及晶片接點之第二行194的微電子元件。晶片接點之行192、194中的每一者可鄰近於(例如，緊密接近)軸線174(亦即，在中心區181內)來安置。在一些狀況下，微電子元件可具有接點之三個或三個以上行。
在展示於圖6C中之特定實例中，微電子元件可具有晶片接點之第一行192及第二行194，且接點111或113可包括重新分佈接點，該等重新分佈接點形成於微電子元件之面105上且(例如)藉由導電元件(諸如，跡線及導通孔)電連接至晶片接點。除非另外指出，否則本文中之實例中之每一者中的微電子元件之「接點」可以此等所描述方式中之任一者來配置。
微電子元件亦可包括可能並未安置於元件接點之行內的額外接點。在一些實例中，額外接點可用於至電源、接地之連接，或用作可用於與探測裝置接觸之接點(諸如，可用於測試)。
如圖5C中所見，例如，封裝100可具有用於以電及機械方式連接封裝100與封裝100外部之組件(諸如，電路面板)的第一端子104及第二端子106。端子104、106可為導電襯墊、柱桿或其他導電結構。在圖5C中所見之實例中，端子在一些狀況下可包括接合元件130，諸如可包括結合金屬 (諸如，焊料、錫、銦、金或共晶材料連同其他者)或其他導電結合材料，且在一些狀況下亦可包括附接至基板之導電結構(諸如，導電襯墊或柱桿)的額外結構(諸如，導電凸塊)。舉例而言，第一端子104及第二端子106可經由基板上之導電結構(諸如，跡線及導通孔)與基板接點121、123電連接。在一特定實例中，第一端子104之第一集合可配置於第一格柵114內之位置處，該第一格柵114在基板102之與第二表面108對置的第一表面110處曝露。第一端子104之第二集合可配置於在基板之第一表面110處曝露的第二格柵124內之位置處，該第二格柵124安置於理論平面132之與第一端子之第一集合對置的一側處。在諸圖中之一些中，儘管第一集合及第二集合展示為延伸超出微電子元件之前表面的外邊界，但情況無需如此。在本發明之某些實施例中，每一集合內之第一端子的集合可經組態以攜載上文所提到之位址資訊，或在一特定實施例中，攜載上文所提到之位址資訊及命令-位址匯流排之某些信號。
舉例而言，當微電子元件101包括或為DRAM半導體晶片時，第一集合及第二集合中之每一者經組態以攜載傳送至微電子封裝100之位址資訊，該位址資訊可由封裝內之電路(例如，列位址及行位址解碼器及記憶體庫選擇電路(若存在))使用以自封裝中之微電子元件內的記憶體儲存陣列之所有可用可定址記憶體位置當中判定一可定址記憶體位置。在一特定實施例中，第一集合及第二集合中之每一者可經組態以攜載藉由微電子封裝100內之此電路使用以 判定此記憶體儲存陣列內之一可定址記憶體位置的所有位址資訊。
在此實施例之變化中，安置於第一格柵114及第二格柵124內之位置處的第一端子可經組態以攜載藉由微電子封裝100內之此電路使用以判定此記憶體儲存陣列內之一可定址記憶體位置的位址資訊之大部分，且接著微電子封裝上之其他端子(諸如，上文所提及之第二端子106中之至少一些)將接著經組態以攜載位址資訊之剩餘部分。在此變化中，在一特定實施例中，第一集合及第二集合中之每一者中的第一端子經組態以攜載藉由微電子封裝100內之此電路使用以判定此記憶體儲存陣列內之可定址記憶體位置的位址資訊之四分之三或四分之三以上。
在一特定實施例中，第一集合及第二集合(例如，格柵114、124)中之每一者中的端子可能並不經組態以攜載晶片選擇資訊，例如，可用於選擇微電子封裝100內之特定晶片以供存取該晶片內之記憶體儲存位置的資訊。在另一實施例中，第一集合及第二集合中之至少一者中的第一端子可實際上攜載晶片選擇資訊。
通常，當微電子封裝100中之微電子元件101為或包括DRAM晶片時，在一實施例中，位址資訊可包括自封裝外部之組件(例如，諸如下文所描述之電路面板154(圖7A)的電路面板)傳送至封裝的所有位址資訊，該位址資訊用於判定微電子封裝內之隨機存取可定址記憶體位置以用於對該可定址記憶體位置進行讀取存取或用於對該可定址記憶 體位置進行讀取存取或寫入存取。
第二端子106中之至少一些可經組態以攜載不同於藉由第一集合及第二集合之第一端子104攜載之位址信號的信號。在特定實例中，第二端子106可攜載以下各者中之一或多者：資料、資料選通信號，或其他信號或參考電位，諸如晶片選擇、重設、電源供應電壓(例如，Vdd、Vddq)及接地(例如，Vss及Vssq)。一些或所有第二端子亦可安置於安置有第一端子之第一集合及第二集合的相同第一格柵114及第二格柵124內之位置處。在此狀況下，安置於第一格柵114及第二格柵124內之位置處的一些端子可經組態以攜載以下各者中之一或多者：資料、資料選通信號，或其他信號或參考電位，諸如晶片選擇、重設、電源供應電壓(例如，Vdd、Vddq)及接地(例如，Vss及Vssq)。安置於第三格柵116及第四格柵126內之位置處的一些端子可經組態以攜載以下各者中之一或多者：資料、資料選通信號，或其他信號或參考電位，諸如晶片選擇、重設、電源供應電壓(例如，Vdd、Vddq)及接地(例如，Vss及Vssq)。
在一特定實施例中，安置於每一微電子封裝之第一格柵114、第二格柵124中之第一端子可經組態以攜載控制微電子元件101之操作模式的資訊。更具體而言，第一端子之第一集合及第二集合中的每一者可經組態以攜載傳送至微電子封裝100之命令信號及/或時脈信號之特定集合中的全部。在一實施例中，第一集合及第二集合中之每一者的第一端子104可經組態以攜載自外部組件(例如，電路面板或 其他裝置)傳送至微電子封裝100之所有命令信號、位址信號、記憶體庫位址信號及時脈信號，其中命令信號包括列位址選通信號、行位址選通信號及寫入啟用信號。
在微電子元件中之一或多者經組態以提供動態記憶體儲存陣列功能(諸如，由動態隨機存取記憶體(「DRAM」)半導體晶片或DRAM晶片之總成提供)之實施例中，命令信號為寫入啟用信號、列位址選通信號及行位址選通信號。諸如ODT(晶粒上終端電阻)、晶片選擇、時脈啟用之其他信號可能或可能不由安置於第一集合及第二集合內(諸如，格柵114、124中)的端子攜載。時脈信號可為藉由微電子元件中之一或多者用於對位址信號進行取樣的時脈。舉例而言，在圖7之微電子封裝中且如在圖5A中進一步展示，第一端子104可經組態以攜載時脈信號CK及CKB、列位址選通RAS、行位址選通CAS及寫入啟用信號WE，以及位址信號A0至A15(包括位址信號A0至A15)及記憶體庫位址信號BA0、BA1及BA2。
在微電子元件中之一或多者經組態以提供動態記憶體儲存陣列功能(諸如，由動態隨機存取記憶體(「DRAM」)半導體晶片或DRAM晶片之總成提供)之實施例中，命令信號可寫入啟用信號、列位址選通信號及行位址選通信號。諸如ODT(晶粒上終端電阻)、晶片選擇、時脈啟用之其他信號可能或可能不由安置於第一集合及第二集合內(諸如，格柵114、124中)的端子攜載。時脈信號可為藉由微電子元件中之一或多者用於對位址信號進行取樣的時脈。舉例 而言，在圖7中所說明之微電子封裝100A中且如在圖5A中進一步展示，第一端子104可經組態以攜載時脈信號CK及CKB、列位址選通RAS、行位址選通CAS及寫入啟用信號WE，以及位址信號A0至A15(包括位址信號A0至A15)及記憶體庫位址信號BA0、BA1及BA2。
在一實施例中，經組態以攜載不同於位址信號之信號的第二端子106中之至少一些可配置於第一格柵114及第二格柵124內之位置處。在一實例中，經組態以攜載不同於命令信號、位址信號及時脈信號之信號的第二端子106中之至少一些可配置於第一格柵114及第二格柵124內之位置處。儘管第二端子106之特定組態展示於諸圖中，但所展示之特定組態僅為了說明性目的且並不意謂為限制性的。舉例而言，第二端子106亦可包括經組態以連接至電源或接地信號之端子。
封裝之第一格柵114及第二格柵124中的第一端子之配置特定地展示於圖5A至圖5C中。在一實例中，每一格柵114、124可包括端子之平行的第一行及第二行136。每一格柵中之端子的行136可鄰近於彼此。或者，儘管在圖5A至圖5C中未展示，但至少一端子可安置於端子之第一行與第二行之間。在另一實例中，諸如在圖5B中所見，格柵可包括端子之一行，端子之該行之行軸線119延伸穿過此行之大部分端子104，亦即，相對於其而居中。然而，在此行中，端子中之一或多者可能並不相對於行軸線119而居中，如在端子104'之狀況下。在此狀況下，將此等一或多 個端子視為特定行之部分，即使此(等)端子可能並不相對於軸線119而居中亦如此，此係因為相比於與任何其他行之軸線之接近程度此等端子更接近彼特定行之軸線119。行軸線119可延伸穿過並不相對於行軸線居中之此等一或多個端子，或在一些狀況下，非居中端子可較遠離行軸線，使得行軸線119可能甚至不穿過該行之非居中端子。在一個行中或甚至在一個以上行中可存在並不關於格柵中之各別行的行軸線居中的一個、若干個或許多端子。
封裝之第一格柵114及第二格柵124中的第一端子之配置特定地展示於圖5A至圖5C中。在一實例中，如圖5B中所展示，每一格柵114、124可包括端子之平行的第一行及第二行136。每一格柵中之端子的行136可鄰近於彼此。或者，儘管在圖5A至圖5C中未展示，但至少一端子可安置於端子之第一行與第二行之間。在另一實例中，諸如在圖5B中所見，格柵可包括端子之行，端子之該行的行軸線119延伸穿過此行之大部分端子104，亦即，相對於其而居中。然而，在此行中，端子中之一或多者可能並不相對於行軸線119而居中，如在端子104'之狀況下。在此狀況下，將此等一或多個端子視為特定行之部分，即使此(等)端子可能並不相對於軸線119而居中亦如此，此係因為相比於與任何其他行之軸線之接近程度此等端子更接近彼特定行之軸線119。行軸線119可延伸穿過並不相對於行軸線居中之此等一或多個端子，或在一些狀況下，非居中端子可較遠離行軸線，使得行軸線119可能甚至不穿過該行之非居 中端子。在一個行中或甚至在一個以上行中可存在並不關於格柵中之各別行的行軸線居中的一個、若干個或許多端子。
如在圖5中提供之以上實例中且亦如在圖5A中所見，第二格柵124中之第一端子的信號指派為第一格柵114中之第一端子之信號指派124的鏡像。換言之，第一格柵及第二格柵中之第一端子的信號指派關於第一格柵114與第二格柵124之間的理論平面或軸線132對稱，該軸線132在此狀況下在第一端子之行136延伸的方向142上延伸。在第二格柵124中之信號指派為第一格柵114中之彼等信號指派的鏡像之情況下，第一格柵114之經指派以攜載信號A15之第一端子114-1在格柵內處於與第二格柵124之經指派以攜載信號A15之對應第一端子124-1相同的相對垂直位置(在方向142上)中。然而，由於第一格柵114含有兩個行136且第一格柵114之經指派以攜載信號A15的端子114-1處於第一格柵114之兩個行136當中的左側行中，因此鏡像配置需要第二格柵124之經指派以攜載信號A15的對應端子124-1處於第二格柵124之兩個行當中的右側行中。此配置之另一結果在於，在第一格柵114及第二格柵124中之每一者中，經指派以攜載信號A9之端子亦在格柵內處於相同的相對垂直位置中。然而，在第一格柵114中，經指派以攜載A9之第一端子114-1處於第一格柵114之兩個行136當中的右側行中，且鏡像配置需要第二格柵124之經指派以攜載信號A9之對應端子124-2處於第二格柵124之兩個行當中的左側行 中。如在圖5A中可見，相同關係適用於第一格柵及第二格柵中之每一者中的每一第一端子，至少適用於經指派以攜載藉由如上文所論述之微電子結構之位址輸入端接收的位址資訊之每一第一端子。
理論平面132(第一端子之信號指派關於其對稱)可位於基板上之各種位置處。可將理論平面132視為軸線，該軸線在一些實施例中可為封裝的位於與基板之對置之第一邊緣140及第二邊緣141等距離處的中心軸線，尤其在第一端之行136在平行於邊緣140、141之方向上延伸且第一格柵及第二格柵安置於關於此中心軸線對稱之位置處時。在一實例中，軸線132可位於相距平行於基板之第一邊緣140及第二邊緣141且與基板之第一邊緣140及第二邊緣141等距離之線不大於端子之任何兩個鄰近行之間的最小間距之3.5倍的距離內。或者，此對稱軸線132可自在邊緣140、141之間等距離之中心軸線在水平方向135上偏移。
在一特定實例中，第一格柵及第二格柵中之端子可位於封裝之中心區中。在一實例中，第一格柵114及第二格柵124中之每一者中的端子之至少一行136可安置於相距平行於基板之第一邊緣140及第二邊緣141且與基板之第一邊緣140及第二邊緣141等距離的線不大於端子之任何兩個鄰近平行的行136之間的最小間距之3.5倍的距離內。
如上文所提及，第二端子106可經組態以攜載不同於上文所提到之位址資訊或不同於上文所提到之命令-位址匯流排之信號的資訊。在一實例中，第二端子106可包括用 於攜載以下各者之端子：至及或自微電子元件之單向或雙向資料信號，及資料選通信號，以及資料遮罩及用以接通或斷開並聯終端至終端電阻器之ODT或「晶粒上終端電阻(on die termination)」信號。在特定實例中，第二端子可攜載諸如晶片選擇、重設、時脈啟用之信號以及諸如電源供應電壓(例如，Vdd、Vddq)或接地(例如，Vss及Vssq)之參考電位。在一些實施例中，經組態以攜載不同於命令-位址匯流排信號之信號之一些或所有端子有可能作為第二端子106安置於封裝上其可合適置放之任何位置中。舉例而言，第二端子106中之一些或全部可配置於基板102上之配置有第一端子104之相同格柵114、124中。第二端子106中之一些或全部可安置於與第一端子104中之一些或全部相同的行或不同的行中。在一些狀況下，一或多個第二端子可與第一端子在其相同格柵或行中穿插。
在一特定實例中，第二端子106中之一些或全部可安置於在基板之第一表面110處曝露之第三區域或格柵116中，且第二端子之另一集合可安置於在第一表面110處曝露之第四區域或格柵126中。在一特定狀況下，以類似於上文針對第一格柵及第二格柵所描述之方式的方式，第三區域或格柵116中之第二端子之信號指派可為第四區域或格柵126中之第二端子之信號指派的鏡像。在一些狀況下，第三格柵116及第四格柵126可在第一及第二格柵延伸之方向134上延伸且可彼此平行。第三格柵及第四格柵亦可平行於第一格柵114及第二格柵124。或者，參看圖5A，安置有 第二端子之格柵127、137可在橫向於或甚至正交於方向142之另一方向135上延伸。在另一實例中，一些第二端子可安置於在圖5A中所展示之格柵116、126、127及137中之每一者中。一些第二端子亦可能或可能不安置於第一格柵114及第二格柵124內之位置處。
又，如圖5A中所展示，格柵127中之第二端子的信號類別指派可關於垂直軸線132對稱，且格柵137中之第二端子的信號類別指派可關於垂直軸線132對稱。如本文中所使用，若信號指派在同一指派類別中，則即使該類別內之數值索引不同，兩個信號類別指派仍可相對於彼此對稱。例示性信號類別指派可包括資料信號、資料選通信號、資料選通互補信號，及資料遮罩信號。在一特定實例中，在格柵127中，具有信號指派DQSH及DQSL之第二端子關於其信號類別指派(其為資料選通)而關於垂直軸線132對稱，即使彼等第二端子具有不同信號指派亦如此。
如在圖5A中進一步展示，資料信號至微電子封裝上之第二端子之空間位置的指派(諸如，對於資料信號DQ0、DQ1......)可(例如)具有關於垂直軸線132的模X對稱性。模X對稱性可幫助保持(諸如)在圖7A及圖7B中所見之總成200或354中之信號完整性，在總成200或354中，一或多對第一封裝與第二封裝彼此對置地安裝至電路面板，且電路面板使每一對置安裝之封裝對中的彼等第一封裝及第二封裝之對應的多對第二端子電連接。當端子之信號指派具有關於軸線之「模X對稱性」時，攜載具有相同的編號「模 X」之信號的端子安置於關於軸線對稱之位置處。因此，在(諸如)圖7A至圖7B中之此總成200或354中，模X對稱性可准許經由電路面板進行電連接，使得第一封裝之端子DQ0可經由電路面板電連接至第二封裝之具有相同的編號模X(x在此狀況下為8)之端子DQ8，使得可在本質上筆直穿通(亦即，垂直於)電路面板之厚度的方向上進行連接。因此，運算8模8之結果為數0，且運算9模8之結果為數1。因此，當信號指派具有模8對稱性時，經組態以攜載諸如DQ1之信號的端子(對於該信號，模1運算產生結果「1」)與經組態以攜載諸如DQ9或DQ17之信號的另一端子(對於該信號，模8運算產生相同結果，亦即，「1」)安置於基板上之關於軸線對稱的位置處。
在一實例中，「X」可為數2n(2的n次冪)，其中n大於或等於2，或X可為8×N，N為2或大於2。因此，在一實例中，X可等於半個位元組(4個位元)、1個位元組(8個位元)、多個位元組(8×N，N為2或大於2)、1個字組(32個位元)或多個字組中的位元之數目。以此方式，在一實例中，當存在如在圖5A中所展示之模8對稱性時，格柵127中之經組態以攜載資料信號DQ0之封裝端子DQ0的信號指派與經組態以攜載資料信號DQ8之另一封裝端子DQ8的信號指派關於垂直軸線132對稱。此外，相同情形適用於關於垂直軸線之格柵137137中之封裝端子DQ0及DQ8的信號指派，且相同情形亦適用於格柵137。在格柵127、137中可見關於封裝端子DQ0至DQ15之信號指派中之每一者的(諸 如)本文中所描述之模8對稱性。
注意到以下情形為重要的，儘管未展示，但模數「X」可為不同於2n(2的n次冪)之數，且可為大於2之任何數。因此，對稱性所基於之模數X可取決於存在於藉以建構或組態封裝之資料大小中的位元之數目。舉例而言，當資料大小為10個位元而非8個位元時，則信號指派可具有模10對稱性。可甚至為如下狀況：當資料大小具有奇數個位元時，模數X可具有此數值。
圖5D說明上文參看圖5所描述之微電子結構100的另一實例。在圖5D之實例中，微電子元件101之面207可覆疊基板102之第一表面110而非如在以上實例中覆疊相反面向之第二表面108。在此狀況下，第一端子104之第一集合114及第二集合124可定位於微電子元件101之區域外部。如在圖5D中進一步所見，包括微電子結構100之接合元件130的第一端子104提供足以容納微電子元件101之高度H2的高度H1，從而准許端子與在電路面板90之表面95處曝露的對應接點92對準及接合。如在圖5E之實例中所展示，第二微電子結構100B可使第一端子104接合至在第一微電子結構100A之第二表面108處曝露的端子之對應集合314、316，以便形成第一微電子結構100A及第二微電子結構100B的堆疊總成。
在另一實例中，如在圖5F中所說明，具有如上文相對於圖5所論述之組織的微電子結構或封裝220展示為垂直地安置於如上文相對於圖5D所描述的微電子結構100上方。微 電子結構220之端子222可如上文在圖5、圖5A中針對端子(例如，微電子結構100之第一端子104及第二端子106)所展示及描述。端子222可與在下方於微電子結構100之第二表面108處曝露的端子314、316對準及接合或以其他方式電互連。
在另一實例中，如在圖5F中所說明，具有如上文相對於圖5所論述之組織的微電子結構或封裝220展示為垂直地安置於如上文相對於圖5D所描述的微電子結構100上方。微電子結構220之端子222可如上文在圖5、圖5A中針對端子(例如，圖5、圖5A中所展示之微電子結構100之第一端子104及第二端子106)所展示及描述。端子222可與在下方於微電子結構100之基板102之第二表面108處曝露的端子314、316對準及接合或以其他方式電互連。
在一實例中，具有(諸如)在圖5A中表示之球位(ball-out)(亦即，端子組態)的微電子結構可用於包括根據行業標準DDR3或DDR4規範操作之微電子元件的微電子結構。
圖5H說明根據在圖5、圖5A及圖5B中說明的本發明之實施例之變化的微電子結構之端子組態。圖5H之變化說明可在安置於微電子結構240之理論平面132之第一側241上的第一端子之第一集合242與安置於理論平面之第二側243上的第一端子之第二集合244之間提供對稱性之另一方式。在此實例中，如在以上實例中，第一端子之第一集合及第二集合中的每一者可經組態以攜載足以指定記憶體儲存陣列內之位置的位址資訊。在一些狀況下，每一集合242、 244可僅攜載指定記憶體儲存陣列內之位置所需之位址資訊的大部分。
在如圖5H中所展示之實例中，在理論平面之每一側上可存在不連接端子之集合，該等端子可能不為將位址資訊傳送至微電子結構中之一或多個記憶體儲存陣列之位址輸入端所需要。如本文中所使用，微電子結構之「不連接端子」意謂無論在此不連接端子處是否存在任何資訊之情況下在任何電路徑(例如，用於將資訊傳導至微電子結構內之任何微電子元件(例如，半導體晶片)的路徑)中皆不連接的端子。因此，即使資訊可存在於不連接端子處，諸如可自微電子結構外部之連接至不連接端子的另一組件耦接至不連接端子，存在於不連接端子上之資訊仍無法在任何路徑上提供至微電子結構內之任何微電子元件。
在此狀況下，第一側上之每一第一端子的位置可與理論平面132之第二側上之不連接端子的位置關於平面132對稱，且第二側上之每一第一端子的位置與第一側上之不連接端子的位置關於理論平面對稱。因此，如在圖5H中所見，平面之第一側241上的第一端子之集合中的每一第一端子之指示為Field0(242)的位置(例如)與安置於平面132之第二側243上的不連接端子之集合中的不連接端子之指示為Field0(NC)的位置關於理論平面132對稱。亦在圖5H中，平面132之第二側243上的第一端子之集合中的每一第一端子之指示為Field1(244)的位置與安置於平面之第一側241上的不連接端子之集合中的不連接端子之指示為 Field1(NC)的位置關於理論平面132對稱。
平面之同一側(例如，第一側241)上的第一端子之集合及不連接端子之集合可安置於任何合適位置處，只要一側上之第一端子與對置側上之不連接端子之間的對稱性之上述要求滿足即可。平面132之一側上的安置第一端子之集合的空間無需為連續的。平面132之一側上的安置不連接端子之集合的空間亦無需為連續的。因此，在理論平面之同一第一側241上的第一端子之集合之指示為Field0(242)的位置及不連接端子之集合之指示為Field1(NC)的位置無需佔據結構之表面的非重疊區域，亦即，第一側241上的第一端子之集合中的第一端子之位置可相對於第一側241上之不連接端子安置於任何合適位置處，包括彼此混合。此外，相同關係亦可適用於平面132之第二側上的第一端子及不連接端子。實際上，在一實例中，平面之一側上的端子中之每一者及不連接端子中之每一者可安置於共同格柵中之任何位置處。
在一實例中，根據圖5H之微電子結構的第二端子之位置可如在圖5H中進一步所見。在此狀況下，第二端子之集合246、248、250及252可如上文相對於圖5、圖5A及圖5B所描述，或如本文中進一步展示及描述。
在一實例中，具有(諸如)在圖5H中表示之球位(亦即，端子組態)的微電子結構可用於包括符合行業標準LPDDR3規範之微電子元件的微電子結構。
圖7A說明如安裝至電路面板154之對置之第一表面150及 第二表面152的第一微電子封裝100A及第二微電子封裝100B的總成200。儘管展示具有特定內部結構之微電子結構，但在一些實例中，每一微電子結構100可如上文參看圖5、圖5A、圖5A至圖5C、圖5D、圖5E、圖5F或圖5G中之任一者所展示及描述，或如本文中以其他方式所展示及描述。每一微電子結構100A可具有微電子結構100B相同之內部結構，微電子結構100B與微電子結構100A對置地安裝，或微電子結構100A可具有與另一微電子結構100B不同之內部結構。電路面板可具有各種類型，諸如用於雙列記憶體模組(「DIMM」)模組中之印刷電路板、待與系統中之其他組件連接的電路板或面板，或主機板連同其他者。第一微電子結構100A及第二微電子結構100B可分別安裝至在電路面板154之第一表面150及第二表面152處曝露的對應接點160、162。
如在圖7A中特定展示，因為每一封裝之第二格柵中之第一端子的信號指派為每一封裝之第一格柵中之第一端子的信號指派之鏡像，所以當封裝100A、100B彼此對置地安裝至電路面板時，第一封裝100A之第一格柵114A中的每一第一端子可與第二封裝100B之第二格柵124B中的具有相同信號指派且該第一端子電連接至的對應第一端子對準。此外，第一封裝100A之第二格柵124A中的每一第一端子可與第一格柵114B中之具有相同信號指派且該第一端子電連接至的對應第一端子對準。
當然，每一對所連接端子之對準可在容限內，使得每一 對所連接端子可在沿著電路面板154之第一表面150的正交之x及y方向上在一球間距內彼此對準。如自圖7A顯見，每一格柵之第一端子可在平行於電路面板之表面350的x及y正交方向上在一球間距之距離內彼此對準，該球間距不大於任一封裝上之端子之任何兩個鄰近平行的行之間的最小間距。在一特定實例中，該等格柵可在x及y方向上彼此對準，使得第一微電子封裝及第二微電子封裝上之第一端子中的至少一些彼此重合。如本文中所使用，當電路面板之對置表面處的封裝之第一端子彼此「重合」時，對準可在慣例製造容限內，或可在平行於第一電路面板表面及第二電路面板表面之x及y正交方向上彼此在小於一球間距之一半的容限內，該球間距係如上文所描述。
在一特定實例中，各別第一封裝100A及第二封裝100B之所對準格柵(例如，第一封裝之第一格柵114A及第二封裝之第二格柵124B)之位置中的至少一半可在沿著電路面板154之第一表面150的正交之x及y方向上彼此對準。
因此，如圖7A中進一步展示，第一封裝100A之格柵114A中的攜載標記為「A」之信號的特定第一端子與第二封裝100B之格柵124B中的攜載同一信號「A」之對應第一端子對準。關於第一封裝100A之格柵124A中的攜載標記為「A」之信號的特定第一端子，相同情形亦適用，該特定第一端子與第二封裝100B之格柵114B中的攜載同一信號「A」之對應第一端子對準。
以此方式，如在圖7A中進一步所見，可顯著減小第一封 裝100A及第二封裝100B的每一對電連接之第一端子之間的穿過電路面板之電連接件的長度，此係因為電連接之第二端子之此等對中的每一者中之端子可彼此覆疊，或至少在一球間距內彼此對準。此等電連接件之長度的減小可減小電路面板及總成中之短線長度，此情形可幫助改良上文所提到之信號的電效能，諸如減小穩定時間、振鈴效應(ringing)、抖動或符號間干擾，該等信號藉由第一端子攜載且傳送至第一封裝及第二封裝兩者中之微電子元件。此外，亦有可能獲得其他益處，諸如簡化電路面板之結構或降低設計或製造電路面板之複雜性及成本。
如在圖7A中進一步展示，當每一封裝100A、100B之第二端子配置於具有上文關於圖5、圖5A至圖5C所描述之特定鏡像配置的第三格柵及第四格柵中時，例如，每一封裝之第三格柵的每一端子可與另一封裝之第四格柵的具有相同信號指派且該端子電連接至的對應第二端子對準。因此，如在圖7A中所見，第一封裝100A之第三格柵116A的每一端子可與第二封裝100B之第四格柵126B中的具有相同信號指派且該端子電連接至的對應第二端子在一球間距內對準。此外，第一封裝100A之格柵126A中的每一端子可與第三格柵116B中的具有相同信號指派且該端子電連接至的對應端子在一球間距內與對準。再次，每一對所連接端子之對準係在容限內，使得每一對所連接端子可在沿著電路面板154之第一表面150的正交之x及y方向上在一球間距內彼此對準。在一特定實施例中，對準可使得封裝 100A、100B之對應所連接端子彼此重合。
因此，如圖7A中進一步展示，第一封裝100A之格柵116A中的攜載標記為「B」之信號的特定第一端子可與第二封裝100B之格柵126B中的攜載同一信號「B」且該第一端子電連接至的對應第一端子在一球間距內對準。關於第一封裝100A之格柵126A中的攜載標記為「B」之信號的特定第一端子，相同情形亦適用，該特定第一端子可與第二封裝100B之格柵116B中的攜載同一信號「B」且該第一端子電連接至的對應第一端子在一球間距內對準。
類似於如上文所描述之第一封裝及第二封裝的對應第一端子104之間的連接，在此實施例中，可顯著減小第一封裝及第二封裝之多對電連接之第二端子106之間的穿過電路面板之電連接件的長度，此係因為電連接之第二端子之此等對中的每一者中之端子可彼此重合，或至少在平行於電路面板表面之正交之x及y方向上在一球間距內彼此對準。此外，當以此方式配置微電子封裝之第二端子(亦即，可經指派以攜載不同於命令-位址匯流排之上文所提到之信號的信號之端子)時，可獲得與上文針對第一封裝與第二封裝之間的連接所描述的減小短線長度及簡化電路面板構造之彼等益處類似的益處。
圖7B進一步說明，各自具有如上文或下文中所描述之構造的兩對微電子封裝100A至100B或較大數目對微電子封裝可以類似於封裝100A、100B之定向與電路面板354(例如，雙列記憶體模組(「DIMM」)板)上之各別面板接點電 互連。因此，圖7B展示三對封裝100A至100B，每一對以如上文所描述之面向彼此的相反定向而與電路面板354電互連。
圖7B說明諸如DIMM(連同其他者)之微電子總成，該微電子總成併有電路面板及彼此對置地安裝至電路面板之對置之第一表面及第二表面的複數個微電子封裝。如在圖7B中所見，上文所提到之位址資訊或(在一些狀況下)命令-位址匯流排信號可在連接位點I、II或III之間於至少一方向143上而在匯流排36(例如，電路面板或電路板354上之位址匯流排或命令-位址匯流排)上進行投送，微電子封裝100A至100B之各別對係在連接位點I、II或III處連接至電路面板之對置側。此匯流排36之信號在稍微不同時間在各別連接位點I、II或III處到達每一對封裝。至少一方向143可橫向或正交於方向142，每一封裝100A或100B內之至少一微電子元件上之複數個接點的至少一行111在該方向142上延伸。以此方式，電路面板354上(亦即，電路面板354上或內)之匯流排36的信號導體在一些狀況下可在方向142上彼此隔開，該方向142平行於連接至電路面板之封裝100A或100B內之微電子元件上之接點的至少一行111。
特定而言，當每一微電子封裝之第一格柵104的端子配置成在此方向142上延伸之一或多個行時，此組態可幫助簡化用以投送匯流排36之信號的電路面板上之一或多個全域投送層之信號導體的繞線。舉例而言，當相對少之第一端子在每一封裝上安置於相同的垂直佈局位置處時，有可 能簡化電路面板上之命令-位址匯流排信號的投送。因此，在展示於圖5C中之實例中，每一封裝之第一格柵114及第二格柵124僅具有安置於相同的垂直佈局位置處的四個端子，諸如第一格柵114及第二格柵124之經組態以接收位址信號A3及A1的端子，如在圖5A中進一步展示。
在一實施例中，微電子總成354可具有可包括半導體晶片之微電子元件358，該半導體晶片經組態以執行傳送至總成354之微電子封裝100A、100B之至少一些信號的緩衝。具有緩衝功能之此微電子元件358可經組態以幫助提供微電子封裝100A及100B中之微電子元件中的每一者相對於微電子總成354外部之組件的阻抗隔離。
在一例示性實施例中，微電子總成354可具有可包括半導體晶片之微電子元件358，該半導體晶片經組態以主要執行諸如固態驅動控制器之邏輯功能，且微電子封裝100A及100B中之微電子元件中的一或多者可各自包括諸如非揮發性快閃記憶體之記憶體儲存元件。微電子元件358可包括專用處理器，該專用處理器經組態以解除諸如系統2500(圖31)之系統的中央處理單元對至及自包括於微電子元件中之記憶體儲存元件的資料傳送之監督。包括固態驅動控制器之此微電子元件354可提供至及自諸如系統2500之系統的主機板(例如，展示於圖31中之電路面板2502)上之資料匯流排的直接記憶體存取。
在具有包括控制器功能及/或緩衝功能之微電子元件358的微電子總成354之此實施例中，可在各別連接位點I、II 或III處在微電子元件358與每一對封裝100A及100B之間投送命令-位址匯流排信號。在展示於圖7B中之特定實例中，延伸越過連接位點I、II或III之命令-位址匯流排36的部分可在方向143上或在橫向於方向143之另一方向上延伸，以到達微電子元件358之接點。在一實施例中，命令-位址匯流排36可在方向143上延伸以到達微電子元件358之接點。
圖8說明根據上文相對於圖5A至圖7A描述之實施例之變化的微電子封裝200，其中微電子元件具有包括第一半導體晶片101A及第二半導體晶片101B之複合結構。類似於第一半導體晶片，第二半導體晶片101B亦在其正面105上具有元件接點111B、113B，該等元件接點111B、113B與基板接點121、123電連接。在一特定實施例中，間隔元件103可安置於第一半導體晶片之正面105與第二半導體晶片之背面107之間，該間隔元件103可在第二半導體晶片101B已與間隔元件103一起堆疊於第一半導體晶片上之後的處理階段促進形成連接至第一半導體晶片101A之導線結合件112。
圖9說明展示於圖8中之實施例的另一變化，其中微電子元件進一步包括安置於基板之第二表面108與第一半導體晶片101A之背面107之間的另一半導體晶片109。半導體晶片109可在其正面125上具有接點129，該等接點129面向對應接點115、117且接合至對應接點115、117。可使用導電接合元件118來進行晶片109與對應基板接點115、117之間 的接合，該等導電接合元件118可包括結合金屬、經沈積導電材料、金屬(例如，諸如銅、鎳或其組合之剛性金屬)柱桿或柱。在一特定實例中，半導體晶片109可為裸晶片，亦即，未封裝晶片。或者，半導體晶片109在其上可包括諸如引線、跡線或導通孔之導電結構連同其他者，或可為經封裝之半導體元件。
當微電子封裝包括諸如在圖8或圖9中所見或如在下文中描述之實例中所見之半導體晶片的垂直堆疊配置時，封裝內之晶片中的一或多者可經組態(例如，設計、建構或設置)以對信號進行緩衝或以其他方式再生在封裝之端子104或106或此等端子兩者處接收到的資訊以供傳送至封裝內之另一半導體晶片。舉例而言，在如圖8中所展示之組態中，鄰近基板之第一半導體晶片101A可對一或多個信號或資訊進行緩衝或以其他方式再生該一或多個信號或資訊以供傳送至第二半導體晶片。在如圖9中所見之組態中，半導體晶片109可對信號進行緩衝或以其他方式再生資訊以供傳送至半導體晶片101A、101B中之一或多者。或者或除以上情形之外，半導體晶片109可再生自半導體晶片101A、101B中之一或多者接收到的信號以供傳送至端子104、106或端子104、106兩者，或可再生在自端子至半導體晶片101A、101B之兩個方向上傳送的信號，或自半導體晶片101A、101B傳送至微電子封裝之端子的信號。
或者或除如上文所描述再生信號之外，在一實例中，此複合微電子元件中之第一晶片可經組態以部分或完全解碼 控制微電子元件之操作模式的資訊。在一特定實例中，此複合微電子元件中之第一半導體晶片可經組態以部分或完全解碼在端子處(諸如，在微電子封裝之第一端子處)接收到的位址資訊或命令資訊中之至少一者。第一晶片可接著輸出此部分或完全解碼之結果以供傳送至一或多個第二半導體晶片101A、101B。
可將在封裝之端子處接收到之信號或資訊投送至基板接點115，且經由接合元件118投送至半導體晶片109。半導體晶片109可接著再生所接收信號或資訊且將所接收信號或資訊傳送至基板接點117。可藉由基板(諸如，經由基板上之導電跡線)將信號或資訊自基板接點117投送至基板接點111、113，在該等基板接點111、113處，接著(諸如)經由導線結合件112將信號或資訊投送至半導體晶片101A、101B。在一特定實例中，半導體晶片109可經組態以對傳送至半導體晶片101A、101B之上文所提到之命令信號、位址信號及時脈信號進行緩衝。
圖10說明根據一特定實例之微電子封裝600，其中微電子元件包括電互連之第一半導體晶片632及複數個第二半導體晶片634的垂直堆疊630，該等晶片各自具有背對基板602之接點承載面631。導線結合件635將半導體晶片632、634上之接點626與基板上之對應接點636電互連。間隔件638可安置於半導體晶片634之鄰近面之間，且間隔件638可安置於半導體晶片632之接點承載面631與半導體晶片634之背面之間。在一些狀況下，黏接層(未圖示)可提供於 每一間隔件與半導體晶片之鄰近於此間隔件的面之間。如圖10中所展示，該一或多個第二半導體晶片634與第一半導體晶片632電互連。舉例而言，如圖10中所見，存在三個垂直堆疊之第二半導體晶片634，其中該等第二半導體晶片634之面631彼此平行。
在圖10中所見之微電子封裝600中，第一半導體晶片632及第二半導體晶片634中之每一者可經組態，使得每一此半導體晶片體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目。舉例而言，第一半導體晶片及第二半導體晶片中之每一者可包括記憶體儲存陣列，及將資料輸入至記憶體儲存陣列及自記憶體儲存陣列輸出資料所需之所有電路。舉例而言，當每一半導體晶片中之記憶體儲存陣列可寫入時，半導體晶片中之每一者可包括：經組態以接收自封裝之端子輸入之外部資料的電路，以及經組態以將自此半導體晶片輸出之資料傳送至封裝之端子的電路。因此，每一第一半導體晶片632及每一第二半導體晶片634可為動態隨機存取記憶體(「DRAM」)晶片，或能夠將資料輸入至此半導體晶片內之記憶體儲存陣列及自此半導體晶片內之記憶體儲存陣列輸出資料且自微電子封裝外部之組件接收此資料及將此資料傳輸至微電子封裝外部之組件的其他記憶體晶片。換言之，在此狀況下，至及自每一DRAM晶片或其他記憶體晶片內之記憶體儲存陣列的信號並不需要藉由微電子封裝內之額外半導體晶片進行緩衝。
或者，在另一實例中，該一或多個第二半導體晶片634可體現數個主動裝置以提供記憶體儲存陣列功能，該數目大於用以提供任何其他功能之主動裝置的數目，但第一半導體晶片632可為不同類型之晶片。在此狀況下，第一半導體晶片632可經組態(例如，設計、建構或設置)以對信號進行緩衝，亦即，再生在端子處接收到之信號以供傳送至一或多個第二半導體晶片634，或再生自第二半導體晶片634中之一或多者接收到之信號以供傳送至端子，或再生在自端子至一或多個第二半導體晶片634及自一或多個半導體晶片至微電子封裝之端子的兩個方向上傳送之信號。
在一特定實例中，第一半導體晶片可經組態以對位址資訊進行緩衝或可經組態以對傳送至一或多個第二半導體晶片之命令信號、位址信號及時脈信號進行緩衝。舉例而言，第一半導體晶片632可為如下緩衝器晶片：體現數個主動裝置以提供記憶體儲存陣列功能，從而在將信號傳送至其他裝置(例如，傳送至一或多個第二半導體晶片634)時提供緩衝功能，該數目大於用以提供任何其他功能之主動裝置的數目。接著，一或多個第二半導體晶片可為功能減少之晶片，其具有記憶體儲存陣列，但其可省略對於DRAM晶片所共有之電路，諸如緩衝器電路、解碼器或預解碼器，或字線驅動器連同其他者。在彼狀況下，第一晶片632可充當堆疊中之「主」晶片且用以控制第二半導體晶片634中之每一者中的操作。在一特定實例中，第二半導體晶片可經組態，使得其不能夠執行緩衝功能，且因此 第一半導體晶片及第二半導體晶片之堆疊配置經組態，使得微電子封裝中所需之緩衝功能可藉由第一半導體晶片執行，且不可藉由堆疊配置中之第二半導體晶片中的任一者執行。類似於上文描述之情形，第一半導體晶片可經組態以部分或完全解碼在第一端子處接收到之資訊，該資訊控制由第一半導體晶片及第二半導體晶片組成之微電子元件的操作模式。或者或除以上情形之外，第一半導體晶片可經組態以部分或完全解碼在第一端子處接收到之位址或命令資訊中的至少一者。在一特定實例中，第二半導體晶片中之一或多者可能不經組態以充分解碼在微電子封裝之第一端子處接收到的資訊，諸如位址資訊、命令資訊或控制微電子元件之操作模式的資訊。
在本文中所描述之實施例中的任一者中，一或多個第二半導體晶片可用以下技術中之一或多者來實施：DRAM、NAND快閃記憶體、RRAM(「電阻性RAM」或「電阻性隨機存取記憶體」)、相變記憶體(「PCM」)、磁阻性隨機存取記憶體(例如，可體現穿隧接面裝置)、自旋轉矩RAM，或內容可定址記憶體連同其他者。
圖11為說明根據另一變化之微電子封裝660之截面圖，且圖12為說明該微電子封裝660之對應平面圖，其中第二半導體晶片634相對於彼此以階梯方式安裝，使得第一半導體晶片632之接點超出在第一半導體晶片632正上方之第二半導體晶片634A之邊緣618而曝露，且彼半導體晶片634A之接點超出在彼第二半導體晶片正上方之第二半導體 晶片634B之邊緣618而曝露。第一晶片及第二晶片與基板之間以及晶片間之電連接可藉由電連接半導體晶片之堆疊內之鄰近晶片的導線結合件635或將晶片直接電連接至封裝基板662之導線結合件637來提供。
圖13說明根據上文相對於圖10所描述之實施例的另一變化之微電子封裝670，其中一或多個第二半導體晶片634之接點之間的連接件可包括跡線或引線640，該等跡線或引線640沿著堆疊半導體晶片之單元630的一或多個邊緣(亦即，沿著此單元630內之半導體晶片634的邊緣)延伸。單元630可安裝且(諸如)藉由結合金屬(例如，焊料、錫、金、銦、共晶物)或導電凸塊或結合金屬及導電凸塊兩者與第一半導體晶片632之接點627電互連，該等導電凸塊在一些狀況下可包括導電柱桿(例如，微柱)。跡線654可沿著第一半導體晶片之面631自接點627延伸至第二接點626，第二接點626又可(諸如)經由導線結合件645與基板602電連接。
第二半導體晶片634之間的電連接件可進一步包括沿著第二半導體晶片634之正面延伸的跡線644。如在圖13中進一步展示，第二半導體晶片之正面642可向上背對基板602或向下面向基板602。
圖14進一步說明微電子封裝680，其中第二半導體晶片634具有接點647，該等接點647面向第一晶片之接點627且(諸如)經由結合金屬(例如，焊料、錫、金、銦、共晶物)或導電凸塊或結合金屬及導電凸塊兩者以覆晶方式接合至 接點627。跡線654可將接點627與第一晶片上之(諸如)經由導線結合件645電連接至基板的其他接點626電連接。
圖15A進一步說明根據一特定實例之微電子封裝690，其中一或多個第二半導體晶片634藉由矽穿孔(「TSV」)650彼此電連接，該等矽穿孔650在第二半導體晶片634中之至少一些之厚度652的方向上(亦即，在垂直於晶片634之面642的方向上)延伸。如在圖15A中所見，在一實例中，TSV 650可(諸如)經由結合金屬(例如，焊料、錫、金、銦、共晶物)或導電凸塊或結合金屬及導電凸塊兩者與第一半導體晶片632之接點627電連接，該等導電凸塊在一些狀況下可包括導電柱桿(例如，微柱)。跡線654可沿著第一半導體晶片之面631自接點627延伸至第二接點626，第二接點626又可經由導線結合件645與基板電連接。
在一實例中，在封裝690之端子處(諸如，在第一端子、第二端子或第一端子及第二端子兩者處)接收到之資訊或信號可經由接合至基板接點636之導線結合件645而由第一半導體晶片632接收，基板接點636又接合至微電子封裝之此等端子。操作為緩衝器元件之第一半導體晶片632可接著再生接收到之資訊或信號，且接著(例如)經由第一晶片632與第二晶片634之間的連接件且經由第二晶片634之堆疊內的TSV 650而將再生之資訊或信號傳送至一或多個第二半導體晶片。在一實例中，第一半導體可進行以下操作中之至少一者：再生或部分或完全解碼位址資訊，以用於將其傳送至微電子結構中之一或多個第二半導體晶片 634。
圖15B說明展示於圖15A中之微電子封裝的變化。不同於展示於圖15A中的封裝，經組態以進行以下操作中之至少一者的半導體晶片664並不位於鄰近基板602之第二表面108之處：再生或部分或完全解碼位址資訊或其他資訊，例如，再生供傳送至封裝中之其他半導體晶片之信號。確切而言，在此狀況下，半導體晶片664可安置於封裝內之覆疊一或多個其他半導體晶片的位置處。舉例而言，如圖15B中所展示，晶片664至少部分覆疊鄰近於基板602之第二表面108安置的半導體晶片662，且晶片664至少部分覆疊安置於半導體晶片662之上的半導體晶片663A、663B及663C。在一實例中，半導體晶片662以及663A、663B及663C可包括記憶體儲存陣列。如在上文所描述之實例中，此等晶片662以及663A、663B及663C可各自併有經組態以對待寫入至此晶片之資料或正自此晶片讀取之資料或待寫入至此晶片之資料及正自此晶片讀取之資料兩者進行緩衝(例如，臨時儲存)的電路。或者，晶片662以及663A、663B及663C在功能上受限制更多，且可能需要與至少一其他晶片一起使用，該至少一其他晶片經組態以臨時儲存待寫入至此晶片之資料或正自此晶片讀取之資料或待寫入至此晶片之資料及正自此晶片讀取之資料兩者。
半導體晶片664可經由導電結構(例如，導線結合件665)電連接至微電子封裝之端子(例如，連接至第一端子604之集合及第二端子606之集合)，該導電結構至少部分覆疊半 導體晶片663A之正面631且連接至在基板之第二表面108處曝露的接點636。導電結構(例如，導線結合件665)可經由晶片663A上之接點638且經由導體(未圖示)電連接至半導體晶片664，該等導體沿著晶片663A之面631或沿著晶片664之對立面641延伸或該等導體沿著晶片663A、664兩者之面631、641延伸。如上文所指示，半導體晶片664可經組態以進行以下操作中之至少一者：再生或至少部分解碼其經由導電結構(例如，導線結合件665)接收之信號或資訊，且在此狀況下，半導體晶片664可經組態以將再生或至少部分解碼之信號或資訊傳送至封裝內之其他晶片(諸如，傳送至晶片662以及663A、663B及663C)。
如在圖15B中進一步所見，半導體晶片662、663A、663B及663C可藉由複數個矽穿孔672、674及676電連接至半導體晶片664及彼此電連接，該等矽穿孔672、674及676可延伸穿過此等晶片中之一者、兩者或三者或三者以上。每一此矽穿孔可與封裝內之佈線(例如，半導體晶片662、663A、663B及663C以及664中之兩者或兩者以上的導電襯墊或跡線)電連接。在一特定實例(未圖示)中，矽穿孔可延伸穿過所有半導體晶片662、663A、663B及663C之厚度，但每一矽穿孔可能並不與其延伸穿過之每一此半導體晶片電連接。
如在圖15B中進一步所見，可包括複數個鰭片671之散熱片或熱散播器668可(諸如)經由導熱材料(諸如，熱黏劑、導熱脂或焊料連同其他者)而熱耦接至半導體晶片664之面 (例如，半導體晶片664之背面633)。
展示於圖15B中之微電子總成695可經組態以操作為能夠進行以下操作之記憶體模組：經由第一端子及第二端子每循環將指定數目個資料位元傳送至微電子封裝上或傳送離開微電子封裝，第一端子及第二端子係為此提供於基板上。舉例而言，微電子總成可經組態以將數個資料位元(諸如，32個資料位元、64個資料位元或96個資料位元連同其他可能組態)傳送至可與端子604、606電連接之外部組件(諸如，電路面板)或自該外部組件傳送該數個資料位元。在另一實例中，當傳送至封裝及自封裝傳送之位元包括錯誤校正碼位元時，每循環傳送至封裝或自封裝傳送之位元的數目可為36個位元、72個位元或108個位元。不同於此處特定描述之彼等資料寬度的其他資料寬度為可能的。
圖16至圖18說明根據本發明之另一實施例的另一微電子結構1400，其中該微電子結構可包括第一微電子元件1401及第二微電子元件1403，該等微電子元件具有在平行於封裝之第一表面1410的方向1435上彼此隔開的邊緣。微電子結構內之微電子元件可具有任何定向或與端子之電互連，諸如上文關於前述描述及諸圖中之任一者所展示及描述的定向或電互連，惟在展示於圖16至圖18之實例中在微電子結構內現存在至少兩個微電子元件1401、1403除外。
如在圖16中所見，封裝上之第一端子安置成在理論平面1432之對置側上之位置處的第一集合及第二集合，其中第 一端子之每一集合中的第一端子可安置於各別側上之格柵1414、1424內的位置處。第一集合及第二集合中之每一者中的第一端子可具有為在理論平面之與其對置之側上的第一端子之信號指派之鏡像的信號指派，如上文所描述。如在上述實施例中，在一些實例中，第一端子之集合1414、1424可安置於平行之第一格柵及第二格柵中，每一格柵經組態以攜載供位址輸入端接收之用於指定微電子結構之記憶體儲存陣列內之位置的上文所提到之位址資訊。如在上述實施例中，第一端子之每一集合可經組態以攜載足以唯一地指定記憶體儲存陣列內之儲存位置的位址資訊。
在一特定實施例中，每一格柵中之第一端子可經組態以攜載傳送至微電子封裝之命令-位址匯流排信號(亦即，命令信號、位址信號、記憶體庫位址信號及時脈信號)之群組中的全部，其中命令信號包括寫入啟用信號、列位址選通信號及行位址選通信號，且時脈信號可用於對位址信號進行取樣。格柵1414、1424中之端子與封裝1400內之微電子元件1401、1403的對應接點電連接，且每一格柵經建構以將命令-位址匯流排之所有上文所提到之信號傳導至封裝內之微電子元件。此外，如在圖16中特定展示且如下文進一步描述，第一格柵1414中之端子的信號指派為第二格柵1424中之端子之信號指派的鏡像。
在第一集合及第二集合中提供第一端子之重複集合(例如，平行格柵，其中一格柵中之信號指派為另一格柵中之信號指派的鏡像)可幫助減小彼此對置地安裝至電路面板 之第一微電子封裝及第二微電子封裝之總成中的短線之長度。當第一微電子封裝及第二微電子封裝電連接至電路面板之對置安裝表面(其中電路面板使該等封裝電互連)時，第一微電子結構或封裝之第一端子中的每一者可與第二微電子結構封裝之第二鏡像集合之該第一端子電連接至的對應第一端子在一球間距內對準。此外，第二微電子結構或封裝之第一集合或格柵之第一端子中的每一者可因此與第一微電子結構或封裝之第二鏡像集合或格柵的該第一端子電連接至的對應第一端子在一球間距內對準。結果，第一結構或封裝之每一第一端子可與第二結構或封裝之對應第一端子電連接，其中對置電路面板表面上之每一對端子的安裝位置在平行於電路面板之表面中之一者的正交之x及y方向上彼此在一球間距內。在一些狀況下，對置電路面板表面上之每一對所連接端子的安裝位置可甚至彼此重合。因此，可顯著減小第一封裝及第二封裝的多對電連接之第一端子之間的穿過電路面板之電連接件的長度，此係因為電連接之第一端子之此等對中的每一者中之端子可彼此重合，或以其他方式在沿著第一電路面板表面之x及y正交方向上在一球間距內彼此對準。
在具有此構造之總成中，亦可簡化電路面板構造，此係因為每一對電連接之第一端子之間的繞線可主要在垂直方向上，亦即，在穿過電路面板之厚度的方向上。亦即，電路面板上之導通孔連接件可為電連接安裝至電路面板之對置表面之封裝的每一對對應第一端子所需的全部。
微電子結構1400之另一特徵可參看圖16至圖20以及在圖21至圖30中描繪之結構中的每一者來理解，圖21至圖30中描繪之結構具有在平行於微電子結構之第一表面1410的方向上彼此隔開的至少第一微電子元件1401及第二微電子元件1403(圖17)。在此狀況下，記憶體儲存陣列可包含第一記憶體儲存陣列及第二記憶體儲存陣列。在此微電子結構1400中，如自圖19可理解，結構1400A可經組態以將其第一端子之第一集合(例如，格柵1414A)上的位址資訊提供至結構中之具有第一記憶體儲存陣列之第一微電子元件1401A的位址輸入端，而不經組態以將第一端子之第一集合(例如，格柵1414A)上的位址資訊提供至結構中之具有第二記憶體儲存陣列之第二微電子元件1403A的位址輸入端。類似地，結構1400A可經組態以將其第一端子之第二集合(例如，格柵1424A)上的位址資訊提供至結構中之第二微電子元件1403A的位址輸入端，而不經組態以將第一端子之第二集合(例如，格柵1424A)上的位址資訊提供至第一微電子元件1401A。
此概念亦可實施於包括較大數目個微電子元件之微電子結構中。因此，微電子結構1400A可經組態以將在其第一端子之第一集合(例如，格柵1414A)上接收到的位址資訊提供至微電子結構中之兩個或兩個以上微電子元件的位址輸入端，而不將在第一端子之第二集合上接收到的位址資訊提供至彼等兩個或兩個以上微電子元件。相反，該結構可經組態以將在其第一端子之第一集合(例如，格柵 1414A)上接收到的位址資訊提供至微電子結構中之兩個或兩個以上微電子元件的位址輸入端，而不將在第一端子之第二集合上接收到的位址資訊提供至彼等兩個或兩個以上微電子元件。
此外，微電子結構內的第一端子之第一集合及第二集合經組態以至少將位址資訊分別傳送至第一微電子元件及第二微電子元件中之每一者的此組織可促進微電子結構在其中提供一個以上排之記憶體存取。具體而言，微電子結構經由第一端子之第一集合及第二集合接收不同位址資訊可促進自單一微電子結構之雙陣序記憶體存取。在一個此實例中，在無限制情況下，併有各自具有16位元寬之資料路徑之四個微電子元件的單一微電子結構可提供雙排32位元記憶體存取。以此方式，微電子結構可經組態以提供雙陣序記憶體存取，例如，第一記憶體通道及第二記憶體通道中之每一者可具有N位元之資料寬度的雙通道記憶體存取，其中在無限制情況下，N位元可具有諸如16位元、32位元或64位元之記憶體通道之典型資料匯流排寬度(通常無錯誤偵測或校正位元)，或可具有18位元、36位元或72位元之寬度(通常用於具有錯誤偵測或校正位元之匯流排)。
或者，當第一端子之第一集合及第二集合中的每一者經組態以將同一位址資訊分別傳送至第一微電子元件及第二微電子元件中之每一者時，微電子結構在此狀況下可提供具有相對寬之資料路徑的單陣序記憶體存取。具體而言， 微電子結構經由第一端子之第一集合及第二集合中的每一者接收同一位址資訊可促進單陣序記憶體存取，其具有可為如上文所描述之雙排存取微電子結構之資料路徑的寬度之兩倍的資料路徑。在一個此實例中，在無限制情況下，併有各自具有16位元寬之資料路徑之四個微電子元件的單一微電子結構可提供單排64位元寬之記憶體存取。因此，在一實例中，參看圖16至圖20或參看圖21至圖30中之一或多者所描述的微電子結構1400中之任一者中的至少兩個微電子元件中的每一者有可能一起用以提供單陣序記憶體存取。在此狀況下，資料匯流排寬度可大於具有雙陣序記憶體存取之微電子結構中的資料匯流排寬度。在此狀況下，具有2N位元之資料匯流排寬度的記憶體通道(與雙排狀況之N位元相比較)可存取微電子結構中之提供記憶體儲存陣列功能的微電子元件中之每一者內的位置。此外，藉由微電子結構提供之單陣序記憶體存取可具有2N位元之資料匯流排寬度，例如，32、64或128位元(無錯誤偵測)，可具有2N位元之資料匯流排寬度，例如，32、64或128位元(無錯誤偵測)，或可具有2N位元之資料匯流排寬度，例如，36、72或144位元(無錯誤偵測)。
此外，當根據本文中之原理來建構附接至電路面板之微電子封裝時，亦可減小電路面板上之在各別對微電子封裝連接所在之連接位點之間沿著電路面板在匯流排36(圖7B)上投送上文所提到之位址資訊所需的佈線之全域投送層的數目。具體而言，沿著電路面板投送此等信號所需之全域 投送層之數目在一些狀況下可減小至兩個或兩個以下投送層。然而，在電路面板上，可存在攜載不同於匯流排36上的上文所提到之位址資訊或信號之信號的較大數目個全域投送層。
微電子封裝亦具有不同於第一端子之第二端子，此等端子通常經組態以攜載不同於上文所提到之命令-位址匯流排信號之信號。在一實例中，第二端子可包括用於攜載以下各者之端子：至及或自微電子元件之單向或雙向資料信號，及資料選通信號，以及資料遮罩及用以接通或斷開並聯終端至終端電阻器之ODT或「晶粒上終端電阻(on die termination)」信號。諸如晶片選擇、重設、電源供應電壓(例如，Vdd、Vddq)及接地(例如，Vss及Vssq)之信號或參考電位亦可由第二端子攜載；該等信號或參考電位中無一者需要由第一端子攜載。在一些實施例中，經組態以攜載不同於命令-位址匯流排信號之信號的一些或所有端子有可能作為第二端子安置於封裝上之任何位置中。
或者，在一些實施例中，經組態以攜載不同於命令-位址匯流排信號之信號的一些或所有端子亦有可能安置於封裝上之第一端子的第一格柵中及第二鏡像格柵內。以此方式，如上文所描述，有可能減小提供於電路面板上此等對應第一端子之間的電連接件之短線長度。
在其他實施例中，經組態以攜載不同於命令-位址匯流排信號之信號的端子中之一些或全部可配置為封裝表面上之第三格柵中的第二端子之集合，且第二端子之另一集合 可配置於同一封裝表面上之第四格柵中，其中第三格柵中之第二端子的信號指派為第四格柵中之第二端子之信號指派的鏡像。以此方式，類似於如上文所描述之第一封裝及第二封裝之對應第一端子之間的連接，可顯著減小第一封裝及第二封裝的多對電連接之第二端子之間的穿過電路面板之電連接件的長度，此係因為電連接之第二端子的此等對中之每一者中的端子可彼此重合，或以其他方式在一球間距內彼此對準。此外，當以此方式配置微電子封裝之第二端子時，可獲得與上文針對第一封裝與第二封裝之間的連接所描述的減小短線長度及簡化電路面板構造之彼等益處類似的益處。
參看圖17，第一微電子元件1401及第二微電子元件1403可各自包括藉由其中之主動元件界定的記憶體儲存陣列，且具有用於接收指定儲存陣列內之位置之位址資訊的位址輸入端。在一特定實例中，微電子元件1401、1403中之每一者可經組態(亦即，建構)以主要提供記憶體儲存陣列功能，此係因為第一微電子元件1401及第二微電子元件1403中之每一者具有經組態以提供記憶體儲存陣列功能之數個主動裝置(諸如，電晶體)，該數目大於用以提供任何其他功能之主動裝置的數目(如上文所指示)。
在圖17中所展示之特定實例中，第一微電子元件1401及第二微電子元件1403可具有在微電子元件之背對基板1402的面1431處且與在基板之第二表面1408處曝露之對應基板接點1446電連接的元件接點1436，如在圖17中所見。然 而，微電子元件可經不同定向，微電子元件在一些狀況下可面向下使得元件接點1436可面向基板1402之第二表面1408，如在圖5G之上述實例中且如亦在共同擁有之美國申請案13/439,317中(特別是在該申請案之圖6以及後續圖中)可見，該申請案之揭示內容以引用之方式併入本文中。
如在圖16至圖18中所見，例如，封裝1400可具有用於以電及機械方式連接封裝1400與封裝1400外部之組件(諸如，電路面板)的第一端子1414、1424及第二端子106。端子可為導電襯墊、柱桿或其他導電結構。在圖17中所見之實例中，可包括結合金屬(諸如，焊料、錫、銦、金或共晶材料連同其他者)或其他導電結合材料之接合元件1430可附接至端子之第一格柵1404及第二格柵1406。舉例而言，第一端子1404及第二端子1406可經由基板上之導電結構(諸如，跡線及導通孔)與基板接點1446電連接。
封裝之第一格柵1414及第二格柵1424中之第一端子的配置可如圖16中特定展示。在一實例中，每一格柵1414、1424可包括端子之平行的第一行及第二行1438。每一格柵中之端子的行1438可鄰近於彼此。或者，儘管在圖16中未展示，但至少一端子可安置於端子之第一行與第二行之間。如圖16中所見，第二格柵1424中之第一端子之信號指派為第一格柵1414中之第一端子之信號指派1424的鏡像。換言之，第一格柵及第二格柵中之第一端子的信號指派關於軸面1432對稱，該軸面在與基板之表面1410正交的方向上延伸且沿著在第一格柵1414與第二格柵1424之間居中的 線與表面1410相交，軸面1432在此狀況下在第一端子之行1438延伸的方向1434上延伸。在第二格柵1424中之信號指派為第一格柵1414中之彼等信號指派的鏡像之情況下，第一格柵1414之經指派以攜載信號CK(時脈)之第一端子1404在格柵內處於與第二格柵1414之經指派以攜載信號CK之對應第一端子1404相同的相對垂直位置(在方向1434上)中。然而，由於第一格柵1414含有兩個行1438且第一格柵1414之經指派以攜載信號CK的端子處於第一格柵之兩個行1438中的左側行中。鏡像信號指派需要第二格柵1424之經指派以攜載信號CK的對應端子處於第二格柵之兩個行中的右側行1438中。此配置之另一結果在於，在第一格柵1414及第二格柵1424中之每一者中，經指派以攜載信號WE之端子亦在格柵內處於相同的相對垂直位置中。然而，在第一格柵1414中，經指派以攜載WE之端子處於第一格柵之兩個行1438當中的右側行中，且鏡像配置需要第二格柵1424之經指派以攜載信號WE之對應端子處於第二格柵1424之兩個行當中的左側行1438中。如在圖16中可見，相同關係適用於第一格柵及第二格柵中之每一者中的每一第一端子，至少適用於經指派以攜載如上文所論述之命令-位址匯流排信號之每一第一端子。
理論平面(亦即，「軸面」)1432(第一端子之信號指派關於其對稱)可位於基板上之各種位置處。在一特定實施例中，該軸面可沿著表面上的位於與基板之對置之第一邊緣1440及第二邊緣1442等距離處的線與基板之表面1410相 交，特別是在第一端子之行1438在平行於邊緣1440、1442之方向上延伸且第一格柵及第二格柵安置於關於此中心軸線對稱的位置處時。
在一特定實例中，第一格柵1414之第一端子1404可與第一微電子元件1401電連接，且第二格柵1424之第一端子1404可與第二微電子元件1403電連接。在此狀況下，第一格柵1414之第一端子1404亦可能不與第二微電子元件1403電連接，且封裝1400之第二格柵1424之第一端子1404亦可能不與第一微電子元件1401電連接。在又一實例中，第一格柵及第二格柵1414中之每一者的第一端子1404可與第一微電子元件1401及第二微電子元件1403中之每一者電連接。
如上文所提及，第二端子1406可經組態以攜載不同於命令-位址匯流排之上文所提到之位址資訊或信號的資訊或信號。在一實例中，第二端子1406可包括用於攜載以下各者之端子：至及或自微電子元件之單向或雙向資料信號，及資料選通信號，以及資料遮罩及藉由晶片使用以接通或斷開並聯終端至終端電阻器之ODT或「晶粒上終端電阻(on die termination)」信號。諸如晶片選擇、重設、時脈啟用之信號以及諸如電源供應電壓(例如，Vdd、Vddq)或接地(例如，Vss及Vssq)之參考電位可在藉由第一端子1404或第二端子1406攜載之信號中。然而，此等信號或參考電位中無一者需要由第一端子1404攜載。如圖16至圖18中進一步展示，第二端子1406(僅在圖17中查看到，添加至圖 16、圖18)可安置於在基板之第一表面1410處曝露的第三格柵1416之位置處，且第二端子之另一集合可安置於在第一表面1410處曝露之第四格柵1426中。在特定狀況下，以類似於上文針對第一格柵及第二格柵所描述之方式的方式，第三格柵1416中之第二端子之信號指派可為第四格柵1426中之第二端子之信號指派的鏡像。第三格柵1416及第四格柵1426可在第一格柵及第二格柵延伸且可彼此平行之方向1434上延伸。第三格柵及第四格柵亦可平行於第一格柵1414及第二格柵1424。或者，第三格柵1416及第四格柵1426中之每一者可在與方向1434正交之另一方向1435上延伸。
如圖17中所展示，囊封劑1448可覆疊基板之第二表面1408，且可與其中之微電子元件1401、1403接觸。在一些狀況下，囊封劑可覆疊微電子元件1401、1403之背對基板1402的表面1431。
在另一變化中，微電子結構之第一微電子元件及第二微電子元件可替代地如共同擁有之美國申請案13/337,565(「'565申請案」)及13/440,515(「'515申請案」)中所展示而配置，該等申請案之揭示內容以引用之方式併入本文中。舉例而言，封裝之基板可包括可為結合窗之多個孔隙，其中封裝中之微電子元件之面上的接點可面向基板之第二表面1408，如在'565及'515申請案之圖7A至圖7B及圖10B中所見，且微電子元件之接點承載正面可覆疊另一微電子元件之背面，其中微電子元件中之每一者可併有 記憶體儲存陣列之主動元件。如在'565或'515申請案中所展示及描述，此等實施例中之微電子元件可與微電子結構(例如，封裝)之端子電互聯。
在另一變化中，微電子結構可包括可配置於其中之三個微電子元件，如'565或'515申請案之圖8A至圖8B或圖11中所展示。
圖19說明如安裝至電路面板1464之對置之第一表面1460及第二表面1462的第一微電子封裝1400A及第二微電子封裝1400B之總成1450，每一微電子封裝係如上文參看圖16至圖18所描述之微電子封裝1400。電路面板可具有各種類型，諸如用於雙列記憶體模組(「DIMM」)模組中之印刷電路板、待與系統中之其他組件連接的電路板或面板，或主機板連同其他者。第一微電子封裝1400A及第二微電子封裝1400B可安裝至在電路面板1464之第一表面1460及第二表面1462處曝露的對應接點1470、1472。
如在圖16中特定展示，因為每一封裝之第二格柵1424中之第一端子的信號指派為每一封裝之第一格柵1414中之第一端子的信號指派之鏡像，所以當封裝1400A、1400B彼此對置地安裝至電路面板(如在圖19中)時，第一封裝1400A之第一格柵1414A中的每一第一端子與第二封裝1400B之第二格柵1424B中之具有相同信號指派且該第一端子電連接至的對應第一端子對準。此外，第一封裝1400A之第二格柵1424A中的每一第一端子與第一格柵1414B中之具有相同信號指派且該第一端子電連接至的對 應第一端子對準。當然，每一對所連接端子之對準係在容限內，使得每一對所連接端子可在沿著電路面板1464之第一表面1460的正交之x及y方向上在一球間距內彼此對準。
因此，如圖19中進一步展示，第一封裝1400A之格柵1414A中的攜載標記為「A」之信號的特定第一端子與第二封裝1400B之格柵1424B中的攜載同一信號「A」之對應第一端子對準。關於第一封裝1400A之格柵1424A中的攜載標記為「A」之信號的特定第一端子，相同情形亦適用，該特定第一端子與第二封裝1400B之格柵1414B中的攜載同一信號「A」之對應第一端子對準。
以此方式，如在圖19中進一步所見，可顯著減小第一封裝1400A及第二封裝1400B的每一對電連接之端子之間的穿過電路面板之電連接件的長度，此係因為電連接之第二端子的此等對中之每一者中的端子可彼此覆疊，或至少在一球間距內彼此對準。減小此等電連接件之長度可減小電路面板及總成中之短線長度，此情形可幫助改良由第一端子攜載且傳送至第一封裝及第二封裝兩者中之微電子元件的上文所提及之信號的電效能，諸如減小穩定時間、振鈴效應、抖動或符號間干擾連同其他者。此外，亦有可能獲得其他益處，諸如簡化電路面板之結構或降低設計或製造電路面板之複雜性及成本。
如圖19中進一步展示，當每一封裝1400A、1400B之第二端子配置於具有上文關於圖16至圖18所描述之特定鏡像配置的第三格柵及第四格柵中時，每一封裝之第一格柵的 每一第二端子可與另一封裝之第二格柵之具有相同信號指派且該第二端子電連接至的對應第二端子對準。因此，如在圖19中所見，第一封裝1400A之第三格柵1416A中之每一第二端子1406與第二封裝1400B之第四格柵1426B中之具有相同信號指派且該第二端子電連接至的對應第二端子對準。此外，第一封裝1400A之第四格柵1426A中之每一第二端子與第三格柵1416B中之具有相同信號指派且該第二端子電連接至的對應第二端子對準。再次，每一對所連接端子之對準係在容限內，使得每一對所連接端子可在沿著電路面板1464之第一表面1460的正交之x及y方向上在一球間距內彼此對準。
因此，如圖19中進一步展示，第一封裝1400A之格柵1416A中的攜載標記為「B」之信號的特定第一端子與第二封裝1400B之格柵1426B中的攜載同一信號「B」且該第一端子電連接至的對應第一端子對準。關於第一封裝1400A之格柵1426A中的攜載標記為「B」之信號的特定第一端子，相同情形亦適用，該特定第一端子與第二封裝1400B之格柵1416B中的攜載同一信號「B」且該第一端子電連接至的對應第一端子對準。
類似於如上文所描述之第一封裝及第二封裝之對應第一端子1404之間的連接，在此實施例中，可顯著減小第一封裝及第二封裝的多對電連接之第二端子1406之間的穿過電路面板之電連接件的長度，此係因為電連接之第二端子的此等對中之每一者中的端子可彼此覆疊，或至少在平行於 電路面板表面之正交之x及y方向上在一球間距內彼此對準。此外，當以此方式配置微電子封裝之第二端子(亦即，可經指派以攜載不同於命令-位址匯流排之上文所提及之信號的信號之端子)時，可獲得與上文針對第一封裝與第二封裝之間的連接所描述的減小短線長度及簡化電路面板構造之彼等益處類似的益處。
圖20說明封裝1480之各別第一格柵1474、1484及第二格柵1476、1486內之端子的特定配置，其說明每一格柵中之鄰近行1438、1439中之相同的相對垂直位置處之端子可安置於在封裝之垂直佈局方向1434上彼此偏移之位置處的交錯配置。
圖21說明微電子封裝上之平行的第一格柵1478及第二格柵1488中之第一端子的特定配置，其中每一格柵包括端子之三個鄰近行。如上文所提及，在一些實施例中，不同於上文所提到之命令-位址匯流排信號之信號有可能指派至亦攜載上文所提到之命令-位址匯流排信號的相同格柵內之端子。亦可提供其他配置，其中具有如上文所描述之鏡像信號指派的一對格柵1478、1488中之每一者具有端子之四個行而非兩個或三個行。
在展示於圖16至圖18中之實施例的另一變化中，經配置以攜載上文所提到之命令-位址匯流排信號的第一端子有可能提供於端子之第一及第二個別行中，其中每一各別的個別行含有經組態以攜載所有上文所提到之命令位址匯流排信號的第一端子之集合。第一端子可經進一步配置，使 得第一行及第二行中之信號指派彼此為鏡像，此係因為該等信號指派關於在第一行及第二行延伸之同一方向上延伸的軸線對稱。以此方式，第一行中之第一端子的信號指派與處於封裝上之第二行中之相同的相對垂直位置處的第一端子之信號指派相同。
圖22說明根據又一變化之微電子封裝1490，其中微電子元件1401、1403為半導體晶片之垂直堆疊總成。因此，如在圖22中所見，微電子元件1401、1403中之一或多者可包括第一半導體晶片1451，該半導體晶片1451具有背對基板1402之接點承載面1431及該面1431上之接點1436，該等接點1436導線結合至基板1402上之基板接點，如上文相對於圖16至圖18所描述。在一實例中，此微電子元件之第二半導體晶片1453可具有接點1455，該等接點1455面向第一半導體晶片1451之對應接點1445且(諸如)經由導電凸塊(例如，結合金屬)接合至對應接點1445，如上文所描述。
在其他變化中，封裝1490中之微電子元件1401、1403中的一或多者可如上文參看圖10、圖11至圖12、圖13、圖14或圖15所描述來建構。
在又一變化中，微電子結構可包括具有接點之三個微電子元件，該等接點在微電子元件之面上且朝向基板之第二表面面向下定向，該等接點藉由基板中之孔隙(例如，結合窗)曝露，如(例如)相對於'515及'565申請案之圖8A至圖8B及圖11所展示及描述或如(例如)相對於共同擁有之美國申請案13/354,747(「'747申請案」)的圖9A及圖15A所展示 及描述，'747申請案之揭示內容以引用之方式併入本文中。
圖23說明根據圖16至圖18之上述實施例之變化的微電子結構1500，在該微電子結構1500中併有第一微電子元件1501、第二微電子元件1503、第三微電子元件1505及第四微電子元件1507。封裝進一步描繪第一端子之四個集合1514、1524、1534、1544(例如，四個格柵)，該四個集合經指派以攜載上文所提到之位址資訊，且對於第一端子之該等集合，第一端子之一些集合之信號指派為第一端子之其他集合之信號指派的鏡像。在一特定實例中，第一端子可經指派以攜載命令-位址匯流排之信號。如在上述實例中，第一端子之每一集合或格柵可與微電子元件中之僅一者電連接，或可連接至微電子元件中之兩者或兩者以上。圖23說明展示第一端子之格柵1514、1524、1534及1544之封裝1500之一可能配置及第二端子之格柵1516、1526、1536及1546之一可能配置。
如在圖23中所展示，如上文相對於圖6B、圖6C、圖6D及圖7A所描述，微電子元件中之每一者通常具有兩個「長」平行邊緣1510，該兩個邊緣1510在與微電子元件上之接點的一或多個行延伸之方向相同的方向上延伸。在一實例中，此等「長」邊緣可各自長於每一微電子元件之兩個短平行邊緣1512。在另一實例中，此等「長」邊緣1510可僅在與接點之一或多個行相同的方向上延伸，而實際上短於同一微電子元件之「短」邊緣1512。對下文描述之封 裝中之每一者中的微電子元件之「長」及「短」邊緣的參考併有此等定義。
如在圖23中進一步所見，在此特定變化中，格柵1524、1534中之兩者可接近封裝之使微電子元件1503、1505分離之中心線1530而安置，而其他格柵1514、1544可靠近封裝之周邊邊緣1550、1552而安置。
圖24為說明根據展示於圖23中之實施例之變化的封裝1560之平面圖，其中封裝上之第一端子之格柵的位置已變化。在此狀況下，檢視封裝1560與圖23之封裝1500之間的差異，封裝1560內之格柵1534的位置與第二端子之格柵1536的位置互換，使得格柵1536現安置於第一端子之格柵1524、1534之間。此外，封裝1560內之格柵1544之位置與第二端子之格柵1546的位置互換，使得格柵1546現安置於第一端子之格柵1534、1544之間。
圖25為說明根據展示於圖23中之實施例之另一變化的封裝1570之平面圖，其中第一端子之格柵的位置已變化。在此狀況下，檢視封裝1570與圖23之封裝1500之間的差異，封裝1570內之第一端子之格柵1524的位置與第二端子之格柵1526的位置互換，使得格柵1524現安置於格柵1514、1526之間且鄰近於格柵1514、1526。此外，相對於圖23中所展示之位置，封裝1570內之格柵1534之位置與第二端子之格柵1536之位置互換，使得格柵1534現安置於格柵1536、1544之間且鄰近於格柵1536、1544。
圖26為說明根據圖16至圖18之上述實施例之另一變化的 封裝1600之平面圖，其中第一微電子元件1601、第二微電子元件1603、第三微電子元件1605及第四微電子元件1607在基板上配置成矩陣，其中每一微電子元件具有在第一方向1620上延伸之平行的第一邊緣1610，及在平行於基板之第二表面1408(圖17)且橫向於第一方向(諸如，與第一方向1620正交)的第二方向1622上延伸之平行的第二邊緣1612。第一邊緣1610在此等邊緣表示各別微電子元件之長度的尺寸時可為「長邊緣」，且第二邊緣1612在此等邊緣表示各別微電子元件之短於長度之尺寸時可為「短邊緣」。或者，第二邊緣1612在此等邊緣表示各別微電子元件之長度的尺寸時可為「長邊緣」，且第一邊緣1610在此等邊緣表示各別微電子元件之短於長度之尺寸時可為「短邊緣」。
如在圖26中所見，可配置該等微電子元件，其中微電子元件1601、1603之第一邊緣1610彼此鄰近且平行。微電子元件1605、1607之第一邊緣1610亦可彼此鄰近且平行。微電子元件亦經配置，使得微電子元件1601之一第二邊緣1612鄰近且平行於另一微電子元件1607之第二邊緣1612,且微電子元件1603之一第二邊緣1612鄰近且平行於另一微電子元件1605之一第二邊緣1612。在一些狀況下，微電子元件1601之第一邊緣1610中之每一者可與微電子元件1607之第一邊緣1610共線。同樣地，在一些狀況下，微電子元件1603之第一邊緣1610中之每一者可與微電子元件1605之第一邊緣1610共線。
可覆疊各別微電子元件1601、1603、1605、1607之部分且與該等部分電連接的第二端子之格柵1651、1653、1655、1657可具有以任何合適配置來安置的端子，不存在將此等第二端子置放於如下格柵中之要求：格柵1651、1653、1655或1657中之任一者中之信號指派為其他格柵1651、1653、1655或1657中之任一者中的端子之信號指派的鏡像。
在一特定實例中，格柵1651、1653、1655或1657中之任一者中的第二端子之信號指派可為格柵1651、1653、1655或1657中之一或兩個其他者中的第二端子之信號指派的鏡像，此係因為格柵中之任一者之信號指派可相對於另一格柵之信號指派在平行於微電子結構之第一表面1602的垂直佈局方向上關於垂直軸線1680對稱。或者或除以上情形之外，格柵中之任一者之信號指派可相對於另一格柵之信號指派關於水平軸線1682對稱。
舉例而言，如圖26中所展示，格柵1651之信號指派相對於格柵1653之信號指派關於平行於微電子結構之第一表面1602的垂直軸線1680對稱，其中垂直軸線1680在垂直佈局方向1620上延伸，該垂直軸線1680在所展示之實例中處於格柵1651與格柵1653之間。又，格柵1651之信號指派相對於格柵1657之信號指派關於水平軸線1682對稱，其中水平軸線1682可在平行於微電子結構之第一表面1602的水平佈局方向1622上延伸，水平軸線1682在所展示之實例中處於格柵1651與格柵1657之間。在一替代配置中，格柵1651及 1657中之每一者可在水平軸線1682之兩側延伸至基板表面之部分，且上文所描述之關係可以其他方式存在。類似地，此配置對於格柵1653及1655可存在。
在展示於圖26中之特定實例中，格柵1651及1657之信號指派相對於各別格柵1653及1655之信號指派關於第一理論平面1680(亦即，垂直軸線)對稱。又，格柵1651及1653之信號指派相對於各別格柵1657及1655之信號指派關於水平軸線對稱。水平軸線1682為垂直於微電子結構之第一表面1602的第二理論平面。水平軸線橫向於第一理論平面1680延伸之另一方向，該方向平行於該結構之第一表面。
圖27為說明根據上述實施例(圖23)之另一變化之微電子封裝1700的平面圖，其中第一微電子元件1701及第二微電子元件1703之第一邊緣1710在平行於端子承載基板表面1704之第一周邊邊緣1740的第一方向1720上延伸，且其中微電子元件1701、1703之第二邊緣1712在平行於基板之端子承載表面1704的第二方向1722上延伸。封裝1700進一步包括第三微電子元件1705及第四微電子元件1707。然而，第三微電子元件1705及第四微電子元件1707之第一邊緣1730在第二方向1722上延伸，且第三微電子元件1705及第四微電子元件1707之第二邊緣1732在第一方向1720上延伸。如在圖27中進一步所見，經組態以攜載上文所提到之命令-位址匯流排信號的第一端子之第一格柵1714及第二格柵1724可提供於基板表面之遠離基板之第一周邊邊緣1740及第二周邊邊緣1742的中心區中，其中第二格柵1724 中之信號指派為第一格柵1714中之信號指派的鏡像，如上文所描述。在如圖27中所展示之一實例中，第一端子之第一格柵1714及第二格柵1724可安置於第一微電子元件1701及第二微電子元件1703之鄰近第一邊緣1710之間，且可覆疊第三微電子元件1705及第四微電子元件1707之部分。第二端子之格柵1751、1753、1755、1757可至少部分覆疊格柵中之第二端子電連接至的各別微電子元件1701、1703、1705、1707。如在圖27中所見，格柵1753中之第二端子之信號指派可為格柵1751中之第二端子之信號指派的鏡像。當具有類似組態之兩個封裝1700彼此對置地安裝於電路面板之對置表面上時，格柵1714、1724及格柵1751、1753中之端子的鏡像信號指派可准許達成電路面板中之短線長度的上述減小。
可覆疊微電子元件1705、1707之部分且與該等部分電連接的第二端子之格柵1755、1757可具有以任何合適配置來安置的端子，不存在將此等第二端子置放於如下格柵中之要求：格柵1755中之一者中之信號指派為另一格柵1757中之端子之信號指派的鏡像。然而，在一特定實例中，格柵1755中之第二端子之信號指派可為另一格柵1757中之第二端子之信號指派的鏡像，此係因為信號指派可關於格柵1755與格柵1758之間的在方向1722上延伸之軸線1735對稱。在此狀況下，對於格柵1755、1757中之此等第二端子，可存在關於在圖27之水平方向上延伸之軸線1735的對稱性。
此外，此組態可提供於可視情況提供第一端子之格柵之間或第二端子之其他格柵1751、1753之間的信號指派對稱性的微電子封裝中。如在圖17中進一步說明，端子之集合(例如，格柵1755、1757)中之端子可具有如上文參看圖5A所描述之信號類別對稱性或模X之對稱性中的一或多者。
圖27進一步說明可提供一或多個緩衝器元件1750作為安置於微電子結構或封裝1700之在第一微電子元件1701、第二微電子元件1703、第三微電子元件1705及第四微電子元件1707之鄰近邊緣1730、1710之間的中心區中的微電子元件。每一此緩衝器元件可用以提供封裝之端子(特定而言，對於在封裝之第一端子處接收到的上文所提到之命令位址匯流排信號)與封裝中之微電子元件中之一或多者之間的信號隔離。一或多個緩衝器元件再生在第一端子處接收到或在第二端子處接收到之信號，且將再生之信號傳送至封裝中之微電子元件中的一或多者。
或者或除以上情形之外，基板1702的在微電子元件之鄰近邊緣1710、1730之間的區域可准許在封裝上或封裝中提供一或多個去耦電容器，該一或多個去耦電容器連接至封裝之內部電源供應器或接地匯流排。
圖28說明在圖27中所見之實施例的變化，其中第一格柵1714及第二格柵1724之位置可變化，以便至少覆疊第一微電子元件1701及第二微電子元件1703之部分。在此狀況下，第三微電子元件1705及第四微電子元件1707之位置亦可改變，使得第三微電子元件1705及第四微電子元件1707 之第一邊緣1730的部分可移動遠離封裝之中心。在此狀況下，第三微電子元件及第四微電子元件之第一邊緣1730平行於第一微電子元件及第二微電子元件之第二邊緣1712的部分且在方向1720上與第一微電子元件及第二微電子元件之第二邊緣1712的部分隔開。結果，在封裝中心之可用於連接一或多個緩衝器元件或去耦電容器或其他裝置的區域1760之量可大於展示於圖27中之區域之量。圖28亦說明第二端子之集合的信號指派可展現關於在平行於基板之第一邊緣1736及第二邊緣1738之第一方向1720上延伸的軸線(未圖示)之對稱性的配置，該等第二端子可安置於鄰近邊緣1736、1738之格柵內之位置處。或者或除以上情形之外，第二端子之集合的信號指派可展現關於在橫向於第一方向1720之第二方向1722(例如，可平行於基板之第三邊緣1737及第四邊緣1739)上延伸之軸線(未圖示)的對稱性，該等第二端子可安置於鄰近第三邊緣1737及第四邊緣1739之格柵內。
圖29說明根據上述實施例(圖28)之變化的微電子封裝1800。在此變化中，微電子元件1801、1803、1805、1807配置成針輪狀組態，其中微電子元件1801、1803之第一邊緣1810在與微電子元件1805、1807之第二邊緣1830相同的方向1820上延伸。此外，微電子元件1805、1807之第一邊緣1830在與微電子元件1801、1803之第二邊緣1812相同的方向1822上延伸。微電子元件1801之第一邊緣1810中之一者的部分與微電子元件1807之鄰近第二邊緣1832之部分隔 開且平行。類似地，微電子元件1805之第一邊緣1830中之一者的部分與微電子元件1801之鄰近第二邊緣1812的部分隔開且平行。對於以下各者，此等關係可在封裝內重複：微電子元件1803之第一邊緣1810中之一者的部分與微電子元件1805之第二邊緣1832中之一者的部分，以及微電子元件1807之第一邊緣1830中之一者的部分與微電子元件1803之第二邊緣1812中之一者的部分。
此外，進一步可見，存在垂直於基板之平面1840，該平面1840含有微電子元件1801之第一邊緣1810中之一者且與另一微電子元件1805之第一邊緣1830相交。類似地，存在垂直於基板之平面1842，該平面1842含有微電子元件1805之第一邊緣1830中之一者且與另一微電子元件1803之第一邊緣1810相交。觀察圖29可見，含有微電子元件1807之第一邊緣中之一者的類似平面將與微電子元件1801之第一邊緣相交，且含有微電子元件1803之第一邊緣中之一者的類似平面將與微電子元件1807之第一邊緣相交。封裝可經建構，使得含有一微電子元件之第一邊緣的平面與封裝內之至多一個其他微電子元件之第一邊緣相交。
圖29進一步說明具有鏡像信號指派之第一端子之集合(例如，格柵1814、1824)可各自部分或完全覆疊封裝1800中之微電子元件中的一或多者。含有第一端子之格柵及含有第二端子之格柵內的信號指派可如上文相對於圖27或圖28所描述。此外，基板之中心區域1850可容納如上文相對於圖27至圖28所描述之一或多個緩衝器元件或去耦電容器 或緩衝器元件及去耦電容器兩者，該中心區安置於微電子元件之鄰近邊緣1810、1832之間且微電子元件之面中無一者安置於其上。
圖30說明根據上文關於圖25描述之微電子封裝1570之變化的微電子封裝，該微電子封裝包括在基板1902上彼此隔開之三個微電子元件1901A、1902B及1902C而非四個微電子元件。如在圖25中所見之實施例中的第一格柵1514及第二格柵1524以及第三格柵1534及第四格柵1544之狀況，封裝1900之第一格柵1914中之第一端子的信號指派可為第二格柵1924中之第一端子之信號指派的鏡像。此外，相同情形亦適用於封裝1900之第三格柵1934中之第一端子的信號指派，該等信號指派可為第四格柵1944中之第一端子之信號指派的鏡像。此外，如圖30中所見，在一特定實例中，第一格柵1914可覆疊第一微電子元件1901A，而第二格柵1924可覆疊第二微電子元件1901B。如在圖30中進一步所見，第三格柵1934可覆疊第三微電子元件1901C。如在圖30中所見，第四格柵1944可覆疊基板1902之表面的超出第三微電子元件1901C之邊緣1942的部分。或者，儘管未圖示，但第四格柵1944亦可覆疊第三微電子元件1901C。
上文參看圖23至圖30說明及論述之實例中的每一者中可實施有微電子元件，該等微電子元件在其面向微電子結構之第一表面所面向的同一方向或可背對微電子結構之第一表面所面向的方向的面上具有接點。因此，在特定實例中，微電子結構可如在共同擁有之美國申請案13/439,317 之圖13至圖20中之任一者的實例中所展示及描述，該案之揭示內容以引用之方式併入本文中。
儘管在圖23至圖30中描述之實例提及覆疊基板之微電子元件，但可在適當狀況下省略基板，如在微電子元件一起配置於模製單元(例如，晶圓層級單元)內時，其中介電層可形成於微電子元件之接點承載面上或上方以用於在上面支撐跡線及電互連件。
在其他實例中，微電子結構(其中具有多個堆疊之微電子元件)可為如參看共同擁有之美國申請案13/439,317之圖21至25所展示及/或描述的單一或多堆疊實施，該申請案之揭示內容以引用之方式併入本文中。
在另外其他實例中，微電子結構(其中具有四個微電子元件)可如在'515或'565申請案之圖9A至圖9B、圖9C、圖9D、圖9F、圖9G、圖9H、圖12B、圖12C或圖12D所展示及描述，或可如在'747申請案之圖7A至圖7B、圖8、圖11A、圖11B、圖11C、圖11D、圖12、圖13B、圖14B或圖14C所展示及描述。
上文參看以上圖5至圖30描述之微電子封裝及微電子總成可用於多種電子系統(諸如，展示於圖31中之系統2500)之構造中。舉例而言，根據本發明之另一實施例的系統2500包括複數個模組或組件2506(諸如，如上文所描述之微電子封裝及/或微電子總成)連同其他電子組件2508、2510及2511。
在所展示之例示性系統2500中，系統可包括電路面板、 主機板或豎式面板(riser panel)2502(諸如，可撓性印刷電路板)，且電路面板可包括將模組或組件2506、2508、2510彼此互連之眾多導體2504，在圖31中僅描繪該等導體2504中之一者。此電路面板2502可將信號輸送至包括於系統2500中之微電子封裝及/或微電子總成中之每一者且自包括於系統2500中之微電子封裝及/或微電子總成中之每一者輸送信號。然而，此情形僅為例示性的；可使用用於在模組或組件2506之間形成電連接之任何合適結構。
在一特定實施例中，系統2500亦可包括諸如半導體晶片2508之處理器，使得每一模組或組件2506可經組態以在一時脈循環中並行傳送數目N個資料位元，且該處理器可經組態以在一時脈循環中並行傳送數目M個資料位元，M大於或等於N。
在一實例中，系統2500可包括經組態以在一時脈循環中並行傳送32個資料位元之處理器晶片2508，且系統亦可包括四個模組2506，諸如參看圖5A至圖5C所描述之微電子封裝100，每一模組2506經組態以在一時脈循環中並行傳送8個資料位元(亦即，每一模組2506可包括第一微電子元件及第二微電子元件，該兩個微電子元件中之每一者經組態以在一時脈循環中並行傳送4個資料位元)。
在另一實例中，系統2500可包括經組態以在一時脈循環中並行傳送64個資料位元之處理器晶片2508，且系統亦可包括四個模組2506，諸如參看圖23至圖29中之任一者所描述之微電子封裝，每一模組2506經組態以在一時脈循環中 並行傳送16個資料位元(亦即，每一模組2506可包括四個微電子元件，該四個微電子元件中之每一者經組態以在一時脈循環中並行傳送4個資料位元)。
在圖31中所描繪之實例中，組件2508為半導體晶片，且組件2510為顯示螢幕，但任何其他組件可用於系統2500中。當然，儘管為了說明清楚起見而在圖31中僅描繪兩個額外組件2508及2511，但系統2500可包括任何數目個此類組件。
模組或組件2506以及組件2508及2511可安裝於以虛線示意性地描繪之共同外殼2501中，且可在必要時彼此電互連以形成所要電路。將外殼2501描繪為可用於(例如)蜂巢式電話或個人數位助理中之類型的攜帶型外殼，且螢幕2510可在該外殼之表面處曝露。在結構2506包括諸如成像晶片之感光元件的實施例中，亦可提供透鏡2511或其他光學裝置以用於將光導引至結構。再次，展示於圖31中之簡化系統僅為例示性的；可使用上文所論述之結構來製造包括通常視為固定結構之系統的其他系統，諸如桌上型電腦、路由器及其類似者。
在不脫離本發明之範疇或精神的情況下，可以不同於如上文特定描述之方式的方式來組合本發明之上述實施例的各種特徵。本發明意欲涵蓋如上文所描述之本發明之實施例的所有此等組合及變化。
11‧‧‧半導體晶片/微電子元件
12‧‧‧微電子封裝
12A‧‧‧微電子封裝
12B‧‧‧微電子封裝
12C‧‧‧封裝
12D‧‧‧封裝
12E‧‧‧封裝
12F‧‧‧封裝
14‧‧‧端子之行
16‧‧‧第一周邊邊緣
18‧‧‧端子之行
20‧‧‧封裝基板
22‧‧‧第二周邊邊緣
24‧‧‧中心區
26‧‧‧元件接點
28‧‧‧微電子元件之面
30‧‧‧導線結合件
32‧‧‧黏接層
34‧‧‧電路面板
36‧‧‧命令-位址匯流排
38‧‧‧總成
40‧‧‧方向
42‧‧‧方向
90‧‧‧電路面板
92‧‧‧接點
95‧‧‧電路面板之表面
100‧‧‧微電子結構
100A‧‧‧第一微電子結構
100B‧‧‧第二微電子結構
101‧‧‧微電子元件
101A‧‧‧第一半導體晶片
101B‧‧‧第二半導體晶片
102‧‧‧基板
103‧‧‧間隔元件
104‧‧‧第一端子
104'‧‧‧端子
105‧‧‧微電子元件之正面
106‧‧‧第二端子
107‧‧‧微電子元件之背面
108‧‧‧基板之第二表面
109‧‧‧半導體晶片
110‧‧‧基板之第一表面
111‧‧‧元件接點/接點之行/基板接點
111B‧‧‧元件接點
112‧‧‧導線結合件
113‧‧‧元件接點/元件接點之行/基板接點
113B‧‧‧元件接點
114‧‧‧第一格柵
114A‧‧‧第一格柵
114B‧‧‧第一格柵
114-1‧‧‧第一端子
115‧‧‧基板接點
116‧‧‧第三區域或格柵
116A‧‧‧第三格柵
116B‧‧‧第三格柵
117‧‧‧基板接點
118‧‧‧導電接合元件
119‧‧‧行軸線
121‧‧‧基板接點
123‧‧‧基板接點
124‧‧‧第二格柵
124A‧‧‧第二格柵
124B‧‧‧第二格柵
124-1‧‧‧第一端子
125‧‧‧半導體晶片之正面
126‧‧‧第四區域或格柵
126A‧‧‧格柵
126B‧‧‧第四格柵
127‧‧‧格柵
129‧‧‧接點
130‧‧‧接合元件/微電子元件
131‧‧‧元件接點
132‧‧‧理論平面/垂直軸線
135‧‧‧水平方向
136‧‧‧端子之行
137‧‧‧格柵
140‧‧‧基板之第一邊緣
141‧‧‧基板之第二邊緣
142‧‧‧方向
143‧‧‧方向
150‧‧‧電路面板之第一表面
152‧‧‧電路面板之第二表面
154‧‧‧電路面板
160‧‧‧接點
162‧‧‧接點
170‧‧‧微電子元件之第一邊緣/微電子元件之周邊邊緣
172‧‧‧微電子元件之第二邊緣/微電子元件之周邊邊緣
174‧‧‧理論軸線
176‧‧‧微電子元件之周邊邊緣
178‧‧‧微電子元件之周邊邊緣
180‧‧‧微電子元件
181‧‧‧中心區
182‧‧‧理論邊界
184‧‧‧第一周邊區
186‧‧‧第二周邊區
188‧‧‧重新分佈接點之行
189‧‧‧重新分佈接點之行
190‧‧‧微電子元件
192‧‧‧晶片接點/晶片接點之行
194‧‧‧晶片接點/晶片接點之行
200‧‧‧總成/微電子封裝
201‧‧‧微電子結構之第一表面
202‧‧‧主動元件
204‧‧‧記憶體儲存陣列
206‧‧‧位址輸入端
207‧‧‧微電子元件之面
209‧‧‧微電子元件之面
214‧‧‧第一方向
216‧‧‧第二方向
220‧‧‧微電子結構/封裝
222‧‧‧端子
241‧‧‧理論平面之第一側
242‧‧‧第一端子之第一集合
243‧‧‧理論平面之第二側
244‧‧‧第一端子之第二集合
246‧‧‧第二端子之集合
248‧‧‧第二端子之集合
250‧‧‧第二端子之集合
252‧‧‧第二端子之集合
314‧‧‧端子之集合/端子
316‧‧‧端子之集合/端子
354‧‧‧電路面板或電路板
358‧‧‧微電子元件
600‧‧‧微電子封裝
602‧‧‧基板
604‧‧‧第一端子
606‧‧‧第二端子
618‧‧‧第二半導體晶片之邊緣
626‧‧‧第二接點
627‧‧‧接點
630‧‧‧垂直堆疊/半導體晶片之單元
631‧‧‧接點承載面/正面
632‧‧‧第一半導體晶片
634‧‧‧第二半導體晶片
634A‧‧‧第二半導體晶片
634B‧‧‧第二半導體晶片
635‧‧‧導線結合件
636‧‧‧基板接點
637‧‧‧導線結合件
638‧‧‧接點/間隔件
640‧‧‧跡線/引線
641‧‧‧晶片之對立面
642‧‧‧第二半導體晶片之正面
644‧‧‧跡線
645‧‧‧導線結合件
647‧‧‧接點
650‧‧‧矽穿孔
652‧‧‧厚度
654‧‧‧跡線
660‧‧‧微電子封裝
662‧‧‧封裝基板
663A‧‧‧半導體晶片
663B‧‧‧半導體晶片
663C‧‧‧半導體晶片
664‧‧‧半導體晶片
665‧‧‧導線結合件
668‧‧‧散熱片/熱散播器
669‧‧‧導熱材料
670‧‧‧微電子封裝
671‧‧‧鰭片
672‧‧‧矽穿孔
674‧‧‧矽穿孔
676‧‧‧矽穿孔
680‧‧‧微電子封裝
690‧‧‧微電子封裝
695‧‧‧微電子總成
1400‧‧‧微電子結構/封裝
1400A‧‧‧第一微電子封裝
1400B‧‧‧第二微電子封裝
1401‧‧‧第一微電子元件
1401A‧‧‧第一微電子元件
1402‧‧‧基板
1403‧‧‧第二微電子元件
1403A‧‧‧第二微電子元件
1404‧‧‧第一端子
1406‧‧‧第一端子
1408‧‧‧基板之第二表面
1410‧‧‧基板之第一表面
1414‧‧‧第一格柵
1414A‧‧‧第一格柵
1414B‧‧‧第一格柵
1416‧‧‧第三格柵
1416A‧‧‧第三格柵
1416B‧‧‧第三格柵
1424‧‧‧第二格柵
1424A‧‧‧第二格柵
1424B‧‧‧第二格柵
1426‧‧‧第四格柵
1426A‧‧‧第四格柵
1426B‧‧‧第四格柵
1430‧‧‧接合元件
1431‧‧‧接點承載面/微電子元件之表面
1432‧‧‧理論平面/軸面
1434‧‧‧方向
1435‧‧‧方向
1436‧‧‧元件接點
1438‧‧‧端子之行
1439‧‧‧端子之行
1440‧‧‧基板之第一邊緣
1442‧‧‧基板之第一邊緣
1445‧‧‧接點
1446‧‧‧基板接點
1448‧‧‧囊封劑
1450‧‧‧總成
1451‧‧‧第一半導體晶片
1453‧‧‧第二半導體晶片
1455‧‧‧接點
1460‧‧‧電路面板之第一表面
1462‧‧‧電路面板之第二表面
1464‧‧‧電路面板
1470‧‧‧接點
1472‧‧‧接點
1474‧‧‧第一格柵
1476‧‧‧第二格柵
1478‧‧‧第一格柵
1480‧‧‧封裝
1484‧‧‧第一格柵
1486‧‧‧第二格柵
1488‧‧‧第二格柵
1490‧‧‧微電子封裝
1500‧‧‧微電子結構/封裝
1501‧‧‧第一微電子元件
1503‧‧‧第二微電子元件
1505‧‧‧第三微電子元件
1507‧‧‧第四微電子元件
1510‧‧‧長平行邊緣
1512‧‧‧短平行邊緣
1514‧‧‧第一端子之集合/第一格柵
1516‧‧‧第二端子之格柵
1524‧‧‧第一端子之集合/第二格柵
1526‧‧‧第二端子之格柵
1530‧‧‧中心線
1534‧‧‧第一端子之集合/第三格柵
1536‧‧‧第二端子之格柵
1544‧‧‧第一端子之集合/第四格柵
1546‧‧‧第二端子之格柵
1550‧‧‧周邊邊緣
1552‧‧‧周邊邊緣
1560‧‧‧封裝
1570‧‧‧微電子封裝
1600‧‧‧封裝
1601‧‧‧第一微電子元件
1602‧‧‧微電子結構之第一表面
1603‧‧‧第二微電子元件
1605‧‧‧第三微電子元件
1607‧‧‧第四微電子元件
1610‧‧‧微電子元件之第一邊緣
1612‧‧‧微電子元件之第二邊緣
1620‧‧‧第一方向/垂直佈局方向
1622‧‧‧第二方向/水平佈局方向
1651‧‧‧第二端子之格柵
1653‧‧‧第二端子之格柵
1655‧‧‧第二端子之格柵
1657‧‧‧第二端子之格柵
1680‧‧‧垂直軸線/第一理論平面
1682‧‧‧水平軸線/第二理論平面
1700‧‧‧微電子結構或封裝
1701‧‧‧第一微電子元件
1702‧‧‧基板
1703‧‧‧第二微電子元件
1704‧‧‧端子承載基板表面
1705‧‧‧第三微電子元件
1707‧‧‧第四微電子元件
1710‧‧‧第一邊緣
1712‧‧‧第二邊緣
1714‧‧‧第一格柵
1720‧‧‧第一方向
1722‧‧‧第二方向
1724‧‧‧第二格柵
1730‧‧‧第一邊緣
1732‧‧‧第二邊緣
1735‧‧‧軸線
1736‧‧‧第一邊緣
1737‧‧‧第三邊緣
1738‧‧‧第二邊緣
1739‧‧‧第四邊緣
1740‧‧‧第一周邊邊緣
1742‧‧‧第二周邊邊緣
1750‧‧‧緩衝器元件
1751‧‧‧第二端子之格柵
1753‧‧‧第二端子之格柵
1755‧‧‧第二端子之格柵
1757‧‧‧第二端子之格柵
1760‧‧‧區域
1800‧‧‧微電子封裝
1801‧‧‧微電子元件
1803‧‧‧微電子元件
1805‧‧‧微電子元件
1807‧‧‧微電子元件
1810‧‧‧第一邊緣
1812‧‧‧第二邊緣
1814‧‧‧第一端子之格柵
1820‧‧‧方向
1822‧‧‧方向
1824‧‧‧第一端子格柵
1830‧‧‧第二邊緣
1832‧‧‧第二邊緣
1840‧‧‧平面
1842‧‧‧平面
1850‧‧‧中心區域
1900‧‧‧封裝
1901A‧‧‧第一微電子元件
1901B‧‧‧第二微電子元件
1901C‧‧‧第三微電子元件
1902‧‧‧基板
1914‧‧‧第一格柵
1924‧‧‧第二格柵
1934‧‧‧第三格柵
1942‧‧‧邊緣
1944‧‧‧第四格柵
2500‧‧‧系統
2501‧‧‧外殼
2502‧‧‧電路面板
2504‧‧‧導體
2506‧‧‧模組或組件
2508‧‧‧電子組件/半導體晶片/處理器晶片
2510‧‧‧電子組件/螢幕
2511‧‧‧透鏡
I‧‧‧連接位點
II‧‧‧連接位點
III‧‧‧連接位點
圖1為說明習知微電子封裝之截面圖。
圖2為說明本文中提及之微電子總成的示意性透視圖。
圖3為說明本文中提及之微電子總成的截面圖。
圖4為說明如在圖3中所見之總成中的一對微電子封裝之間的電互連之示意圖。
圖5為說明根據本發明之一實施例的微電子結構之截面圖。
圖5A為說明根據本發明之一實施例的微電子結構上之端子的配置之平面圖。
圖5B為說明(諸如)在圖5A中所見之封裝上的端子之可能配置的另一平面圖。
圖5C為說明根據本發明之一實施例的微電子封裝之截面圖。
圖5D為說明根據本發明之一實施例的微電子結構之截面圖。
圖5E為說明根據本發明之一實施例的堆疊微電子結構之截面圖。
圖5F為說明根據本發明之一實施例的堆疊微電子結構之截面圖。
圖5G為說明根據本發明之一實施例的微電子結構之截面圖。
圖5H為說明根據本發明之一實施例的微電子結構上之端子的配置之平面圖。
圖6A、圖6B及圖6C為說明根據本發明之一實施例的併入封裝中之微電子元件上的元件接點之各種配置的平面 圖。
圖7A為說明根據本發明之一實施例的微電子總成之截面圖。
圖7B為說明根據本發明之一實施例的微電子總成之示意性透視圖。
圖8為說明根據本發明之一實施例的微電子封裝之截面圖。
圖9為說明根據本發明之一實施例的微電子封裝之截面圖。
圖10為說明根據本發明之一實施例的微電子封裝之截面圖。
圖11為說明根據本發明之一實施例的微電子封裝之截面圖。
圖12為說明根據本發明之一實施例的微電子封裝之平面圖。
圖13為說明根據本發明之一實施例的微電子封裝之截面圖。
圖14為說明根據本發明之一實施例的微電子封裝之截面圖。
圖15A為說明根據本發明之一實施例的微電子封裝之截面圖。
圖15B為說明根據本發明之一實施例的微電子封裝之截面圖。
圖16為說明根據本發明之一實施例的微電子封裝之平面 圖。
圖17為進一步說明如在圖16中所見之微電子封裝的截面圖。
圖18為進一步說明如在圖16中所見之根據本發明之一實施例的微電子封裝之平面圖。
圖19為說明併有(諸如)在圖16中所見之第一微電子封裝及第二微電子封裝的微電子總成之截面圖。
圖20及圖21說明如在圖16中所見之根據本發明之一實施例的微電子封裝中之替代端子配置。
圖22為說明根據在圖16中所見的本發明之實施例之變化的微電子封裝之截面圖。
圖23為說明根據本發明之一實施例的微電子封裝之平面圖。
圖24為說明根據本發明之一實施例的微電子封裝之平面圖。
圖25為說明根據本發明之一實施例的微電子封裝之平面圖。
圖26為說明根據本發明之一實施例的微電子封裝之平面圖。
圖27為說明根據本發明之一實施例的微電子封裝之平面圖。
圖28為說明根據本發明之一實施例的微電子封裝之平面圖。
圖29為說明根據本發明之一實施例的微電子封裝之平面 圖。
圖30為說明根據本發明之一實施例的微電子封裝之平面圖。
圖31為說明根據本發明之一實施例的系統之示意性截面圖。
100‧‧‧微電子結構
101‧‧‧微電子元件
102‧‧‧基板
104‧‧‧第一端子
106‧‧‧第二端子
108‧‧‧基板之第二表面
110‧‧‧基板之第一表面
132‧‧‧理論平面/垂直軸線
140‧‧‧基板之第一邊緣
141‧‧‧基板之第二邊緣
201‧‧‧微電子結構之第一表面
202‧‧‧主動元件
204‧‧‧記憶體儲存陣列
206‧‧‧位址輸入端
207‧‧‧微電子元件之面
209‧‧‧微電子元件之面
214‧‧‧第一方向
216‧‧‧第二方向

Claims (30)

  1. 一種微電子結構，其包含：主動元件，其界定一記憶體儲存陣列；及位址輸入端，其用於接收指定該儲存陣列內之位置的位址資訊，該結構具有一第一表面及在該第一表面處曝露之端子，該等端子包括第一端子，且該結構經組態以將在該等第一端子處接收到之位址資訊提供至該等位址輸入端，該等第一端子中之至少一些中的每一者具有一信號指派，該信號指派包括待傳送至該等位址輸入端中之一或多者之資訊，該等第一端子安置於垂直於該第一表面之一理論平面的對置之第一側及第二側上，其中安置於該第一側上之該等第一端子之信號指派與安置於該第二側上之該等第一端子之該等信號指派關於該理論平面對稱。
  2. 如請求項1之微電子結構，其中該第一側上之每一第一端子之該信號指派為該第二側上之每一第一端子之該信號指派的一鏡像。
  3. 如請求項1之微電子結構，其中第一端子之第一集合及第二集合中之每一者經組態以攜載足以指定該記憶體儲存陣列內之一位置的位址資訊，且該微電子結構進一步包括在該第一表面處曝露之複數個不連接端子，其中該第一側上之每一第一端子的位置與該第二側上之一不連接端子的一位置關於該理論平面對稱，且該第二側上之 每一第一端子的位置與該第一側上之一不連接端子的一位置關於該理論平面對稱。
  4. 如請求項1之微電子結構，其中該第一側及該第二側中之每一者上的該等第一端子經組態以接收唯一地指定該儲存陣列內之一單一儲存位置所必要的該位址資訊。
  5. 如請求項1之微電子結構，其中該第一側及該第二側中之每一者上的該等第一端子經組態以接收唯一地指定該儲存陣列內之一單一儲存位置所必要的該位址資訊之大部分。
  6. 如請求項1之微電子結構，其中該等端子經組態以將該微電子結構電連接至一電路面板之對應接點。
  7. 如請求項1之微電子結構，其進一步包含一串列存在偵測(SPD)元件，該串列存在偵測(SPD)元件經組態以非揮發性地儲存與該儲存陣列相關之一或多個操作參數。
  8. 如請求項1之微電子結構，其中該微電子結構之該第一表面面向一第一方向，且該結構包括一或多個半導體晶片，該等位址輸入端係在該一或多個半導體晶片中之至少一者的一表面處曝露，該結構進一步包括一基板，該基板具有面向該第一方向之一第一表面及面向與該第一方向相反之一方向的一第二表面，其中該一或多個半導體晶片覆疊該基板之該第一表面或該第二表面中的至少一者。
  9. 如請求項8之微電子結構，其進一步包含串列存在偵測(SPD)元件，該串列存在偵測(SPD)元件經組態以非揮發 性地儲存該儲存陣列之一序號或有缺陷位置中之一或多者。
  10. 如請求項1之微電子結構，其中該微電子結構之該第一表面面向一第一方向，且該結構包括一基板，該基板具有面向該第一方向之一第一表面及面向與該第一方向相反之一方向的一第二表面，其中該一或多個半導體晶片中之至少一者覆疊該基板之該第一表面。
  11. 如請求項1之微電子結構，其中該理論平面為沿著在一第一方向上延伸之一線與該第一表面相交的一第一理論平面，其中該等端子包括安置於一第二理論平面之對置之第一側及第二側上的複數個第二端子，該第二理論平面垂直於該第一表面且在橫向於該第一方向之一第二方向上沿著一第二線與該第一表面相交，其中安置於該第二理論平面之該第一側上的該等第二端子之信號指派為安置於該第二理論平面之該第二側上的該等第二端子之信號指派的一鏡像。
  12. 如請求項1之微電子結構，其進一步包含具有複數個第二主動元件之一緩衝器元件，其中該緩衝器元件經組態以進行以下操作中之至少一者：再生、部分或完全解碼該位址資訊以供傳送至該至少一些位址輸入端。
  13. 如請求項1之微電子結構，其中該儲存陣列係併入彼此至少部分覆疊之複數個垂直堆疊之半導體晶片中的一或多者中。
  14. 如請求項13之微電子結構，其中該微電子結構包括具有 一第一表面之一基板，該基板及該微電子結構之該等第一表面面向一第一方向，其中該複數個垂直堆疊之半導體晶片覆疊該基板之面向與該第一方向相反之一第二方向的一第二表面。
  15. 如請求項1之微電子結構，其中該微電子結構包括第一半導體晶片及第二半導體晶片，每一半導體晶片具有安置於平行於該第一表面之一單一平面中的一面，其中該等位址輸入端中之至少一些係在該第一半導體晶片之該面處曝露，且該等位址輸入端中之至少一些係在該第二半導體晶片之該面處曝露。
  16. 如請求項11之微電子結構，其中該微電子結構包括一或多個半導體晶片且包括具有覆疊該一或多個半導體晶片中之至少一者之一面的一表面之一介電層，該介電層之該表面背對該一或多個半導體晶片之該面，該結構包括沿著該介電層延伸之跡線及自該等跡線延伸且與在該至少一半導體晶片之一表面處曝露之位址輸入端電連接的金屬化導通孔，其中該結構經組態以經由該等跡線及該等金屬化導通孔將在該等端子上接收到之位址資訊耦接至該等位址輸入端。
  17. 如請求項1之微電子結構，其中該記憶體儲存陣列包括第一記憶體儲存陣列及第二記憶體儲存陣列，該微電子結構經組態以將在該第一側上之該等第一端子上接收到的位址資訊提供至該第一記憶體儲存陣列且將在該第二側上之該等第一端子上接收到的位址資訊提供至該第二 記憶體儲存陣列，以提供雙陣序記憶體存取。
  18. 如請求項1之微電子結構，其中該微電子結構經組態以提供單陣序記憶體存取。
  19. 一種微電子總成，其包含：一電路面板，其具有相反面向之第一表面及第二表面以及分別在該第一表面及該第二表面處之第一面板接點及第二面板接點；及第一微電子結構及第二微電子結構，其具有分別安裝至該等第一面板接點及該等第二面板接點之端子，每一微電子結構包括：主動元件，其界定一記憶體儲存陣列；及位址輸入端，其用於接收指定該儲存陣列內之位置的位址資訊，該結構具有一第一表面及在該第一表面處曝露之端子，該等端子包括第一端子，且該結構經組態以將在該等第一端子處接收到之位址資訊傳送至該等位址輸入端，該等第一端子中之至少一些中的每一者具有一信號指派，該信號指派包括待傳送至該等位址輸入端中之一或多者之資訊，該等第一端子安置於垂直於該第一表面之一理論平面的對置之第一側及第二側上，其中安置於該第一側上之該等第一端子之信號指派與安置於該第二側上之該等第一端子之該等信號指派關於該理論平面對稱。
  20. 如請求項19之微電子總成，其中每一微電子結構包括一 或多個半導體晶片，且每一微電子結構之該記憶體儲存陣列係併入該微電子結構之該一或多個半導體晶片中之至少一者中，其中每一微電子結構之該等第一端子包括經組態以攜載控制該各別微電子結構之該至少一半導體晶片之一操作模式的資訊之端子。
  21. 如請求項19之微電子總成，其中每一微電子結構之該第一側上的每一第一端子之該信號指派為每一微電子結構之該第二側上的每一第一端子之該信號指派的一鏡像。
  22. 如請求項19之微電子總成，其中該第一微電子結構之該理論平面之該第一側上的該等第一端子係經由該電路面板連接至該第二微電子結構之該理論平面之該第二側上的該等第一端子，該第一微電子結構之該第二側上的該等第一端子與該第二微電子結構之該第一側上之該等第一端子連接至的該等對應第一端子在平行於該電路面板之該第一表面及該第二表面的x及y正交方向上在一球間距內對準。
  23. 如請求項22之微電子總成，其中該第一微電子結構之該第二側上的該等第一端子與該第二微電子結構之該第一側上之該等第一端子連接至的該等第一端子在平行於該電路面板之該第一表面及該第二表面的x及y正交方向上重合。
  24. 如請求項19之微電子總成，其中該第一微電子結構之該等第一端子中的一者與該第二微電子結構之該等第一端子中的一對應者之間的電連接件中之至少一者的一短線 之一長度小於該等微電子結構中之每一者的該等第一端子之一最小間距的7倍。
  25. 如請求項19之微電子總成，其中該第一微電子結構及該第二微電子結構之該等第一端子之間的穿過該電路面板之該等電連接件中的至少一些具有大致為該電路面板之一厚度的一電長度。
  26. 如請求項19之微電子總成，其中連接在該電路面板之該第一表面及該第二表面處曝露的一對電耦接之第一面板接點及第二面板接點的導電元件之總組合長度小於該等面板接點之一最小間距的7倍。
  27. 如請求項19之微電子總成，其中該電路面板包括具有複數個導體之一匯流排，該匯流排經組態以攜載傳送至該等微電子結構中之每一者之所有該位址資訊，該等導體在平行於該電路面板之該第一表面及該第二表面的一第一方向上延伸。
  28. 如請求項19之微電子總成，其中該等第一端子係安置於該理論平面之該第一側及該第二側中之每一者上的一個別行內，且其中該電路面板包括用於在以下兩者之間全域投送所有該位址資訊的不超過一個投送層：該電路面板上的該第一微電子結構及該第二微電子結構之該等第一端子電連接所在的一連接位點；與該電路面板上的至少一第三微電子結構之端子電連接所在的一不同連接位點。
  29. 如請求項19之微電子總成，其中該理論平面之該第一側 及該第二側中之每一者上的該等第一端子係安置於兩個平行的行內之位置處，且其中該電路面板包括用於在該電路面板上的該等微電子結構中之一或多者之該等端子電連接所在的各別連接位點之間全域投送所有該位址資訊的不超過兩個投送層。
  30. 如請求項29之微電子總成，其中存在用於在以下兩者之間全域投送所有該位址資的不超過一個投送層：該電路面板上的該第一微電子結構及該第二微電子結構之該等第一端子電連接所在的一連接位點；與該電路面板上的至少一第三微電子封裝之端子電連接所在的一不同連接位點。
TW101136576A 2011-10-03 2012-10-03 用於具有正交窗之多晶粒導線結合總成之短線最小化 TWI501254B (zh)

Applications Claiming Priority (17)

Application Number Priority Date Filing Date Title
US201161542553P 2011-10-03 2011-10-03
US201161542495P 2011-10-03 2011-10-03
US201161542488P 2011-10-03 2011-10-03
US13/337,575 US8345441B1 (en) 2011-10-03 2011-12-27 Stub minimization for multi-die wirebond assemblies with parallel windows
US13/337,565 US8436457B2 (en) 2011-10-03 2011-12-27 Stub minimization for multi-die wirebond assemblies with parallel windows
US13/354,772 US8278764B1 (en) 2011-10-03 2012-01-20 Stub minimization for multi-die wirebond assemblies with orthogonal windows
US13/354,747 US8254155B1 (en) 2011-10-03 2012-01-20 Stub minimization for multi-die wirebond assemblies with orthogonal windows
US201261600483P 2012-02-17 2012-02-17
US201261600527P 2012-02-17 2012-02-17
US13/439,317 US8659140B2 (en) 2011-10-03 2012-04-04 Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US13/439,273 US8436477B2 (en) 2011-10-03 2012-04-04 Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US13/439,228 US8659139B2 (en) 2011-10-03 2012-04-04 Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US13/440,280 US8659141B2 (en) 2011-10-03 2012-04-05 Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US13/440,212 US8513813B2 (en) 2011-10-03 2012-04-05 Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US13/440,515 US8441111B2 (en) 2011-10-03 2012-04-05 Stub minimization for multi-die wirebond assemblies with parallel windows
US13/440,199 US8653646B2 (en) 2011-10-03 2012-04-05 Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US201213595486A 2012-08-27 2012-08-27

Publications (2)

Publication Number Publication Date
TW201327572A TW201327572A (zh) 2013-07-01
TWI501254B true TWI501254B (zh) 2015-09-21

Family

ID=48044046

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101136576A TWI501254B (zh) 2011-10-03 2012-10-03 用於具有正交窗之多晶粒導線結合總成之短線最小化

Country Status (6)

Country Link
US (3) US8670261B2 (zh)
EP (1) EP2769409A1 (zh)
JP (1) JP5947904B2 (zh)
KR (1) KR20140085497A (zh)
TW (1) TWI501254B (zh)
WO (1) WO2013052080A1 (zh)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
WO2013052372A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8917532B2 (en) * 2011-10-03 2014-12-23 Invensas Corporation Stub minimization with terminal grids offset from center of package
WO2013052080A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9123555B2 (en) * 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
KR102354986B1 (ko) * 2015-07-08 2022-01-24 삼성전자주식회사 솔리드 스테이트 드라이브
US9490195B1 (en) * 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
JP6543129B2 (ja) 2015-07-29 2019-07-10 ルネサスエレクトロニクス株式会社 電子装置
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
WO2017095401A1 (en) * 2015-12-02 2017-06-08 Intel Corporation Die stack with cascade and vertical connections
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9984992B2 (en) * 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10217721B2 (en) * 2017-05-05 2019-02-26 Apple Inc. Dual-sided memory module with channels aligned in opposition
KR20220023087A (ko) * 2020-08-20 2022-03-02 에스케이하이닉스 주식회사 복수의 단위 캐패시터들을 가진 디커플링 소자를 포함하는 저장 장치
US12112113B2 (en) 2021-03-05 2024-10-08 Apple Inc. Complementary die-to-die interface
US12007895B2 (en) 2021-08-23 2024-06-11 Apple Inc. Scalable system on a chip
US20230378390A1 (en) * 2022-05-23 2023-11-23 Semiconductor Components Industries, Llc Optoelectronic device having a modular package

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020027019A1 (en) * 2000-09-05 2002-03-07 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US20070120245A1 (en) * 2005-11-28 2007-05-31 Yasuhiro Yoshikawa Semiconductor device
US20100052111A1 (en) * 2008-08-26 2010-03-04 Kabushiki Kaisha Toshiba Stacked-chip device
US7692931B2 (en) * 2006-07-17 2010-04-06 Micron Technology, Inc. Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US20100102428A1 (en) * 2008-10-28 2010-04-29 Samsung Electronics Co., Ltd Semiconductor package
US7763964B2 (en) * 2007-02-20 2010-07-27 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor module using the same
US20100244278A1 (en) * 2009-03-27 2010-09-30 Chipmos Technologies Inc. Stacked multichip package
US20110042824A1 (en) * 2009-08-20 2011-02-24 Fujitsu Limited Multi-chip module and method of manufacturing the same
US7989940B2 (en) * 2003-12-19 2011-08-02 Tessera, Inc. System and method for increasing the number of IO-s on a ball grid package by wire bond stacking of same size packages through apertures
US20110193226A1 (en) * 2010-02-08 2011-08-11 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing

Family Cites Families (243)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3670208A (en) 1970-07-13 1972-06-13 Logic Dynamics Inc Microelectronic package, buss strip and printed circuit base assembly
US5163024A (en) 1983-12-30 1992-11-10 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing serial shift registers selected by column address
US4747081A (en) 1983-12-30 1988-05-24 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing serial shift registers selected by column address
US5210639A (en) 1983-12-30 1993-05-11 Texas Instruments, Inc. Dual-port memory with inhibited random access during transfer cycles with serial access
JPH0115997Y2 (zh) 1984-11-27 1989-05-11
JPS63232389A (ja) 1987-03-20 1988-09-28 株式会社日立製作所 面実装パツケ−ジの配線方式
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5369552A (en) 1992-07-14 1994-11-29 Ncr Corporation Multi-chip module with multiple compartments
US5731633A (en) 1992-09-16 1998-03-24 Gary W. Hamilton Thin multichip module
JPH07147386A (ja) * 1993-09-29 1995-06-06 Toshiba Micro Electron Kk 半導体装置とその製造方法およびそれに用いる器具
JPH0823149A (ja) 1994-05-06 1996-01-23 Seiko Epson Corp 半導体装置及びその製造方法
US6177636B1 (en) 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
SE509201C2 (sv) 1994-07-20 1998-12-14 Sandvik Ab Aluminiumoxidbelagt verktyg
JP3487524B2 (ja) 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5929517A (en) 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
WO1996038031A2 (en) 1995-05-26 1996-11-28 Rambus, Inc. Chip socket assembly and chip file assembly for semiconductor chips
JP3869045B2 (ja) 1995-11-09 2007-01-17 株式会社日立製作所 半導体記憶装置
US5696031A (en) 1996-11-20 1997-12-09 Micron Technology, Inc. Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
TW312044B (en) 1996-02-23 1997-08-01 Mitsubishi Electric Corp The semiconductor package
JPH09237800A (ja) 1996-02-29 1997-09-09 Toshiba Corp 半導体装置
US6460245B1 (en) 1996-03-07 2002-10-08 Tessera, Inc. Method of fabricating semiconductor chip assemblies
JP2891665B2 (ja) 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
US20040061220A1 (en) 1996-03-22 2004-04-01 Chuichi Miyazaki Semiconductor device and manufacturing method thereof
WO1997044859A1 (en) 1996-05-24 1997-11-27 Tessera, Inc. Connectors for microelectronic elements
US6130116A (en) 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
US6323436B1 (en) 1997-04-08 2001-11-27 International Business Machines Corporation High density printed wiring board possessing controlled coefficient of thermal expansion with thin film redistribution layer
JP3335575B2 (ja) 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
JPH1143503A (ja) 1997-07-25 1999-02-16 Nippon Mektron Ltd 変性アクリル系ゴムの製造法
JPH1187640A (ja) * 1997-09-09 1999-03-30 Hitachi Ltd 半導体装置および電子装置
US6525414B2 (en) 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
US5899705A (en) 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
US6343019B1 (en) 1997-12-22 2002-01-29 Micron Technology, Inc. Apparatus and method of stacking die on a substrate
US6742098B1 (en) 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
US6261867B1 (en) 1998-03-13 2001-07-17 Stratedge Corporation Method of making a package for microelectronic devices using iron oxide as a bonding agent
US6197665B1 (en) 1998-04-15 2001-03-06 Tessera, Inc. Lamination machine and method to laminate a coverlay to a microelectronic package
US5949700A (en) 1998-05-26 1999-09-07 International Business Machines Corporation Five square vertical dynamic random access memory cell
US6297960B1 (en) 1998-06-30 2001-10-02 Micron Technology, Inc. Heat sink with alignment and retaining features
JP3420703B2 (ja) 1998-07-16 2003-06-30 株式会社東芝 半導体装置の製造方法
JP3179420B2 (ja) 1998-11-10 2001-06-25 日本電気株式会社 半導体装置
JP3490314B2 (ja) 1998-12-24 2004-01-26 シャープ株式会社 マルチチップ型半導体装置
US6461895B1 (en) 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6815251B1 (en) 1999-02-01 2004-11-09 Micron Technology, Inc. High density modularity for IC's
US6856013B1 (en) 1999-02-19 2005-02-15 Micron Technology, Inc. Integrated circuit packages, ball-grid array integrated circuit packages and methods of packaging an integrated circuit
JP3914651B2 (ja) 1999-02-26 2007-05-16 エルピーダメモリ株式会社 メモリモジュールおよびその製造方法
JP2000315776A (ja) 1999-05-06 2000-11-14 Hitachi Ltd 半導体装置
US6376769B1 (en) 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
JP2000340737A (ja) 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体パッケージとその実装体
KR100393095B1 (ko) 1999-06-12 2003-07-31 앰코 테크놀로지 코리아 주식회사 반도체패키지와 그 제조방법
US6252264B1 (en) 1999-07-30 2001-06-26 International Business Machines Corporation Integrated circuit chip with features that facilitate a multi-chip module having a number of the chips
JP2001053243A (ja) 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
SG83742A1 (en) 1999-08-17 2001-10-16 Micron Technology Inc Multi-chip module with extension
US6255899B1 (en) 1999-09-01 2001-07-03 International Business Machines Corporation Method and apparatus for increasing interchip communications rates
US6307769B1 (en) 1999-09-02 2001-10-23 Micron Technology, Inc. Semiconductor devices having mirrored terminal arrangements, devices including same, and methods of testing such semiconductor devices
JP2001203318A (ja) 1999-12-17 2001-07-27 Texas Instr Inc <Ti> 複数のフリップチップを備えた半導体アセンブリ
US6710446B2 (en) 1999-12-30 2004-03-23 Renesas Technology Corporation Semiconductor device comprising stress relaxation layers and method for manufacturing the same
JP3768761B2 (ja) 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
JP2001223324A (ja) 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
KR100408616B1 (ko) 2000-03-21 2003-12-03 미쓰비시덴키 가부시키가이샤 반도체 장치, 전자 기기의 제조 방법, 전자 기기 및 휴대정보 단말
US6518794B2 (en) 2000-04-24 2003-02-11 International Business Machines Corporation AC drive cross point adjust method and apparatus
US6384473B1 (en) 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
TW445608B (en) 2000-05-19 2001-07-11 Siliconware Precision Industries Co Ltd Semiconductor package and manufacturing method thereof of lead frame without flashing
JP2001339043A (ja) 2000-05-30 2001-12-07 Mitsubishi Electric Corp 半導体装置及びそれを用いた半導体モジュール
US6462423B1 (en) 2000-08-31 2002-10-08 Micron Technology, Inc. Flip-chip with matched lines and ground plane
JP2002076252A (ja) 2000-08-31 2002-03-15 Nec Kyushu Ltd 半導体装置
US6577004B1 (en) 2000-08-31 2003-06-10 Micron Technology, Inc. Solder ball landpad design to improve laminate performance
US6980184B1 (en) 2000-09-27 2005-12-27 Alien Technology Corporation Display devices and integrated circuits
JP2002118199A (ja) 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置
US6658530B1 (en) 2000-10-12 2003-12-02 Sun Microsystems, Inc. High-performance memory module
DE10055001A1 (de) 2000-11-07 2002-05-16 Infineon Technologies Ag Speicheranordnung mit einem zentralen Anschlussfeld
JP4608763B2 (ja) 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
US6628528B2 (en) 2000-11-30 2003-09-30 Theodore Zale Schoenborn Current sharing in memory packages
US20020122902A1 (en) 2000-11-30 2002-09-05 Tetsuji Ueda Blank for an optical member as well as vessel and method of producing the same
US6798044B2 (en) 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6528408B2 (en) 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
DE10126310B4 (de) 2001-05-30 2006-05-18 Infineon Technologies Ag Leiterplattenvorrichtung, deren Verwendung und Halbleiterspeichervorrichtung
KR100415281B1 (ko) 2001-06-29 2004-01-16 삼성전자주식회사 양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지
JP5004385B2 (ja) * 2001-08-03 2012-08-22 ルネサスエレクトロニクス株式会社 半導体メモリチップとそれを用いた半導体メモリ装置
DE10139085A1 (de) 2001-08-16 2003-05-22 Infineon Technologies Ag Leiterplattensystem, Verfahren zum Betreiben eines Leiterplattensystems, Leiterplatteneinrichtung und deren Verwendung, und Halbleitervorrichtung und deren Verwendung
JP2005506690A (ja) 2001-10-09 2005-03-03 テッセラ，インコーポレイテッド 積層パッケージ
US6977440B2 (en) 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
US6831301B2 (en) 2001-10-15 2004-12-14 Micron Technology, Inc. Method and system for electrically coupling a chip to chip package
KR100454123B1 (ko) 2001-12-06 2004-10-26 삼성전자주식회사 반도체 집적 회로 장치 및 그것을 구비한 모듈
SG118103A1 (en) 2001-12-12 2006-01-27 Micron Technology Inc BOC BGA package for die with I-shaped bond pad layout
US6692987B2 (en) 2001-12-12 2004-02-17 Micron Technology, Inc. BOC BGA package for die with I-shaped bond pad layout
US6686819B2 (en) 2002-02-01 2004-02-03 Intel Corporation Dual referenced microstrip
US6982485B1 (en) 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
US6740821B1 (en) 2002-03-01 2004-05-25 Micron Technology, Inc. Selectively configurable circuit board
JP2003264256A (ja) 2002-03-08 2003-09-19 Hitachi Ltd 半導体装置
TW567593B (en) 2002-03-21 2003-12-21 Nanya Technology Corp Packaging method of memory and apparatus of the same
US7109588B2 (en) 2002-04-04 2006-09-19 Micron Technology, Inc. Method and apparatus for attaching microelectronic substrates and support members
KR100460063B1 (ko) 2002-05-03 2004-12-04 주식회사 하이닉스반도체 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
JP2004063767A (ja) 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
DE10234951B4 (de) 2002-07-31 2009-01-02 Qimonda Ag Verfahren zur Herstellung von Halbleiterschaltungsmodulen
US6765288B2 (en) 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
US7294928B2 (en) 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
JP4221238B2 (ja) 2002-09-26 2009-02-12 エルピーダメモリ株式会社 メモリモジュール
JP2004128155A (ja) 2002-10-01 2004-04-22 Renesas Technology Corp 半導体パッケージ
JP3742051B2 (ja) 2002-10-31 2006-02-01 エルピーダメモリ株式会社 メモリモジュール、メモリチップ、及びメモリシステム
TWI221664B (en) 2002-11-07 2004-10-01 Via Tech Inc Structure of chip package and process thereof
US7550842B2 (en) 2002-12-12 2009-06-23 Formfactor, Inc. Integrated circuit assembly
DE10259221B4 (de) 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP2004221215A (ja) 2003-01-14 2004-08-05 Renesas Technology Corp 半導体装置
US6876088B2 (en) 2003-01-16 2005-04-05 International Business Machines Corporation Flex-based IC package construction employing a balanced lamination
US6961259B2 (en) 2003-01-23 2005-11-01 Micron Technology, Inc. Apparatus and methods for optically-coupled memory systems
US6879028B2 (en) 2003-02-21 2005-04-12 Freescale Semiconductor, Inc. Multi-die semiconductor package
JP4072505B2 (ja) 2003-02-28 2008-04-09 エルピーダメモリ株式会社 積層型半導体パッケージ
TW200419752A (en) 2003-03-18 2004-10-01 United Test Ct Inc Semiconductor package with heat sink
US7102217B2 (en) 2003-04-09 2006-09-05 Micron Technology, Inc. Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same
JP3940694B2 (ja) 2003-04-18 2007-07-04 株式会社東芝 半導体装置及びその製造方法
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4046026B2 (ja) 2003-06-27 2008-02-13 株式会社日立製作所 半導体装置
US7145226B2 (en) 2003-06-30 2006-12-05 Intel Corporation Scalable microelectronic package using conductive risers
US7183643B2 (en) 2003-11-04 2007-02-27 Tessera, Inc. Stacked packages and systems incorporating the same
TWI358776B (en) 2003-11-08 2012-02-21 Chippac Inc Flip chip interconnection pad layout
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
US7262507B2 (en) 2003-12-26 2007-08-28 Nec Electronics Corporation Semiconductor-mounted device and method for producing same
US7181584B2 (en) 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
JP4119866B2 (ja) 2004-05-12 2008-07-16 富士通株式会社 半導体装置
JP4647243B2 (ja) 2004-05-24 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
JP4543755B2 (ja) 2004-05-31 2010-09-15 パナソニック株式会社 半導体集積回路
KR20050119414A (ko) 2004-06-16 2005-12-21 삼성전자주식회사 에지 패드형 반도체 칩의 스택 패키지 및 그 제조방법
US7260691B2 (en) 2004-06-30 2007-08-21 Intel Corporation Apparatus and method for initialization of a double-sided DIMM having at least one pair of mirrored pins
JP4865197B2 (ja) 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4058642B2 (ja) 2004-08-23 2008-03-12 セイコーエプソン株式会社 半導体装置
US6943057B1 (en) 2004-08-31 2005-09-13 Stats Chippac Ltd. Multichip module package and fabrication method
US7324352B2 (en) 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
DE102004049356B4 (de) 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US20060081983A1 (en) 2004-10-14 2006-04-20 Giles Humpston Wafer level microelectronic packaging with double isolation
US20060087013A1 (en) 2004-10-21 2006-04-27 Etron Technology, Inc. Stacked multiple integrated circuit die package assembly
TWI256092B (en) 2004-12-02 2006-06-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
JP2006172122A (ja) 2004-12-15 2006-06-29 Toshiba Corp カード状記憶装置
JP4674850B2 (ja) 2005-02-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置
KR100615606B1 (ko) 2005-03-15 2006-08-25 삼성전자주식회사 메모리 모듈 및 이 모듈의 신호 라인 배치 방법
JP4707446B2 (ja) 2005-04-26 2011-06-22 富士通セミコンダクター株式会社 半導体装置
KR101070913B1 (ko) 2005-05-19 2011-10-06 삼성테크윈 주식회사 반도체 칩 적층 패키지
US7414312B2 (en) 2005-05-24 2008-08-19 Kingston Technology Corp. Memory-module board layout for use with memory chips of different data widths
US7402911B2 (en) 2005-06-28 2008-07-22 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
US7414917B2 (en) 2005-07-29 2008-08-19 Infineon Technologies Re-driving CAwD and rD signal lines
KR20080049807A (ko) 2005-10-03 2008-06-04 로무 가부시키가이샤 반도체 장치
US7372169B2 (en) 2005-10-11 2008-05-13 Via Technologies, Inc. Arrangement of conductive pads on grid array package and on circuit board
TWI279897B (en) 2005-12-23 2007-04-21 Phoenix Prec Technology Corp Embedded semiconductor chip structure and method for fabricating the same
US20080185705A1 (en) 2005-12-23 2008-08-07 Tessera, Inc. Microelectronic packages and methods therefor
US20070187836A1 (en) 2006-02-15 2007-08-16 Texas Instruments Incorporated Package on package design a combination of laminate and tape substrate, with back-to-back die combination
KR20070088177A (ko) 2006-02-24 2007-08-29 삼성테크윈 주식회사 반도체 패키지 및 그 제조 방법
US7368319B2 (en) 2006-03-17 2008-05-06 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US20070241441A1 (en) 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
JP5026736B2 (ja) 2006-05-15 2012-09-19 パナソニックヘルスケア株式会社 冷凍装置
US7535110B2 (en) 2006-06-15 2009-05-19 Marvell World Trade Ltd. Stack die packages
JP2007013146A (ja) * 2006-06-26 2007-01-18 Renesas Technology Corp 半導体集積回路装置
JP4362784B2 (ja) * 2006-07-06 2009-11-11 エルピーダメモリ株式会社 半導体装置
US7793043B2 (en) 2006-08-24 2010-09-07 Hewlett-Packard Development Company, L.P. Buffered memory architecture
DE102006042775B3 (de) 2006-09-12 2008-03-27 Qimonda Ag Schaltungsmodul und Verfahren zur Herstellung eines Schaltungsmoduls
JP4791924B2 (ja) 2006-09-22 2011-10-12 株式会社東芝 半導体記憶装置
US7472477B2 (en) 2006-10-12 2009-01-06 International Business Machines Corporation Method for manufacturing a socket that compensates for differing coefficients of thermal expansion
US20080088030A1 (en) 2006-10-16 2008-04-17 Formfactor, Inc. Attaching and interconnecting dies to a substrate
US7719121B2 (en) 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
JP4389228B2 (ja) 2006-11-29 2009-12-24 エルピーダメモリ株式会社 メモリモジュール
US7692278B2 (en) 2006-12-20 2010-04-06 Intel Corporation Stacked-die packages with silicon vias and surface activated bonding
US7518226B2 (en) 2007-02-06 2009-04-14 Stats Chippac Ltd. Integrated circuit packaging system with interposer
JP2008198841A (ja) 2007-02-14 2008-08-28 Elpida Memory Inc 半導体装置
KR101257912B1 (ko) 2007-02-14 2013-04-24 삼성전자주식회사 반도체 메모리 장치와 이 장치의 단자 배치 방법, 및 이장치를 구비한 메모리 모듈과 이 모듈의 기판의 단자 및라인 배치 방법
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
JP4913640B2 (ja) 2007-03-19 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
US7644216B2 (en) 2007-04-16 2010-01-05 International Business Machines Corporation System and method for providing an adapter for re-use of legacy DIMMS in a fully buffered memory environment
TW200842998A (en) 2007-04-18 2008-11-01 Siliconware Precision Industries Co Ltd Semiconductor device and manufacturing method thereof
US7696629B2 (en) 2007-04-30 2010-04-13 Chipmos Technology Inc. Chip-stacked package structure
SG148054A1 (en) 2007-05-17 2008-12-31 Micron Technology Inc Semiconductor packages and method for fabricating semiconductor packages with discrete components
TWI335055B (en) 2007-06-29 2010-12-21 Chipmos Technologies Inc Chip-stacked package structure
US7906853B2 (en) 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
KR20090043898A (ko) 2007-10-30 2009-05-07 삼성전자주식회사 스택 패키지 및 그 제조 방법, 및 스택 패키지를 포함하는카드 및 시스템
US10074553B2 (en) 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US9460951B2 (en) 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
JP5497266B2 (ja) 2008-01-31 2014-05-21 ピーエスフォー ルクスコ エスエイアールエル 半導体モジュール、基板および配線方法
JP5207868B2 (ja) 2008-02-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
TWM338433U (en) 2008-02-14 2008-08-11 Orient Semiconductor Elect Ltd Multi-chip package structure
JP2009200101A (ja) 2008-02-19 2009-09-03 Liquid Design Systems:Kk 半導体チップ及び半導体装置
US8228679B2 (en) 2008-04-02 2012-07-24 Spansion Llc Connections for electronic devices on double-sided circuit board
TWI362732B (en) 2008-04-07 2012-04-21 Nanya Technology Corp Multi-chip stack package
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US7855445B2 (en) 2008-04-29 2010-12-21 Silicon Laboratories, Inc. Circuit device including rotated stacked die
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
US7838975B2 (en) 2008-05-27 2010-11-23 Mediatek Inc. Flip-chip package with fan-out WLCSP
US7745920B2 (en) 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US8276269B2 (en) 2008-06-20 2012-10-02 Intel Corporation Dual epoxy dielectric and photosensitive solder mask coatings, and processes of making same
KR101479461B1 (ko) 2008-10-14 2015-01-06 삼성전자주식회사 적층 패키지 및 이의 제조 방법
JP5056718B2 (ja) 2008-10-16 2012-10-24 株式会社デンソー 電子装置の製造方法
JP2010147070A (ja) 2008-12-16 2010-07-01 Elpida Memory Inc 半導体装置
US7839163B2 (en) 2009-01-22 2010-11-23 International Business Machines Corporation Programmable through silicon via
TWM363079U (en) 2009-03-24 2009-08-11 Xintec Inc Semiconductor device and layout structure for array package
TWM398313U (en) 2009-03-27 2011-02-11 Molex Inc Microelectronic component support with reinforced structure
CN102396030B (zh) 2009-04-17 2014-10-29 惠普公司 用于降低大的存储器覆盖区背景下的迹线长度和电容的方法和系统
KR101601847B1 (ko) 2009-05-21 2016-03-09 삼성전자주식회사 반도체 패키지
JP2010278318A (ja) 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
JP2010282510A (ja) 2009-06-05 2010-12-16 Elpida Memory Inc メモリモジュール
JP5593053B2 (ja) 2009-10-09 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
TWI390645B (zh) 2009-10-22 2013-03-21 Powertech Technology Inc 背對背晶片組堆疊的封裝方法與構造
US8304286B2 (en) 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
US8508954B2 (en) 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
JP2011155203A (ja) 2010-01-28 2011-08-11 Elpida Memory Inc 半導体装置
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
TWI533412B (zh) 2010-08-13 2016-05-11 金龍國際公司 半導體元件封裝結構及其形成方法
DE112011102705A5 (de) 2010-08-13 2013-05-29 Tesa Se Verfahren zur Kapselung einer elektronischen Anordnung
US8378478B2 (en) 2010-11-24 2013-02-19 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and vias connected to the central contacts
JP4979097B2 (ja) 2010-12-06 2012-07-18 ルネサスエレクトロニクス株式会社 マルチチップモジュール
KR101061531B1 (ko) 2010-12-17 2011-09-01 테세라 리써치 엘엘씨 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
KR101118711B1 (ko) 2010-12-17 2012-03-12 테세라, 인코포레이티드 중앙 콘택을 구비한 적층형 마이크로전자 조립체
US9143140B2 (en) 2011-02-15 2015-09-22 Cavium, Inc. Multi-function delay locked loop
US8466544B2 (en) 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
US9171792B2 (en) 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8890304B2 (en) 2011-06-08 2014-11-18 Tessera, Inc. Fan-out microelectronic unit WLP having interconnects comprising a matrix of a high melting point, a low melting point and a polymer material
US9117811B2 (en) 2011-06-13 2015-08-25 Tessera, Inc. Flip chip assembly and process with sintering material on metal bumps
KR20130005465A (ko) 2011-07-06 2013-01-16 삼성전자주식회사 반도체 스택 패키지 장치
US8421237B2 (en) 2011-07-07 2013-04-16 Cisco Technology, Inc. Stacked memory layers having multiple orientations and through-layer interconnects
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8345441B1 (en) 2011-10-03 2013-01-01 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
WO2013052080A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8917532B2 (en) 2011-10-03 2014-12-23 Invensas Corporation Stub minimization with terminal grids offset from center of package
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
WO2013052372A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
TWM426922U (en) 2011-11-08 2012-04-11 Wistron Neweb Corp Memory card connector
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8902680B2 (en) 2013-01-23 2014-12-02 Micron Technology, Inc. Identifying stacked dice
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020027019A1 (en) * 2000-09-05 2002-03-07 Seiko Epson Corporation Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
US7989940B2 (en) * 2003-12-19 2011-08-02 Tessera, Inc. System and method for increasing the number of IO-s on a ball grid package by wire bond stacking of same size packages through apertures
US20070120245A1 (en) * 2005-11-28 2007-05-31 Yasuhiro Yoshikawa Semiconductor device
US7692931B2 (en) * 2006-07-17 2010-04-06 Micron Technology, Inc. Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US7763964B2 (en) * 2007-02-20 2010-07-27 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor module using the same
US20100052111A1 (en) * 2008-08-26 2010-03-04 Kabushiki Kaisha Toshiba Stacked-chip device
US20100102428A1 (en) * 2008-10-28 2010-04-29 Samsung Electronics Co., Ltd Semiconductor package
US20100244278A1 (en) * 2009-03-27 2010-09-30 Chipmos Technologies Inc. Stacked multichip package
US20110042824A1 (en) * 2009-08-20 2011-02-24 Fujitsu Limited Multi-chip module and method of manufacturing the same
US20110193226A1 (en) * 2010-02-08 2011-08-11 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing

Also Published As

Publication number Publication date
US20160093339A1 (en) 2016-03-31
EP2769409A1 (en) 2014-08-27
KR20140085497A (ko) 2014-07-07
JP5947904B2 (ja) 2016-07-06
TW201327572A (zh) 2013-07-01
US20130286707A1 (en) 2013-10-31
US8670261B2 (en) 2014-03-11
US9224431B2 (en) 2015-12-29
JP2014529201A (ja) 2014-10-30
US9530458B2 (en) 2016-12-27
WO2013052080A1 (en) 2013-04-11
US20140185354A1 (en) 2014-07-03

Similar Documents

Publication Publication Date Title
TWI501254B (zh) 用於具有正交窗之多晶粒導線結合總成之短線最小化
US10643977B2 (en) Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows
TWI520284B (zh) 在無引線接合至封裝基板之總成中使用複製信號端子組以最小化短線
TWI580007B (zh) 用於不具窗口之引線結合總成之使用複製端子組之短線最小化
TWI491015B (zh) 用於無窗之導線接合總成之短線最小化

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees