JP3742051B2 - メモリモジュール、メモリチップ、及びメモリシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、コマンドアドレス信号用レジスタとそれぞれがコマンドアドレス信号端子にアクティブ終端回路を有する複数のメモリチップを一つのメモリ群に構成した偶数のランクとを搭載して前記レジスタ及びメモリチップ相互間を内部で配線接続するメモリモジュール及びこれを用いたメモリシステムに関し、特に、T型分岐構造でのスタブにおける反射を抑え、高速に適するメモリモジュール及びこれを用いたメモリシステムに関する。
【0002】
【従来の技術】
従来、この種のメモリモジュールには、メモリチップとしてDRAM(ダイナミックランダムアクセスメモリ)を搭載した、例えば図25に示されるものがある。図25は、現在のDDR−SDRAM(ダブルデータレート・シンクロナスDRAM)を用いたメモリモジュール1におけるコマンドアドレス(以後、CAと略称する)配線の形状(トポロジ)を示すものである。
【0003】
メモリモジュール1では、4つ及び5つそれぞれのDRAM2の2群と1つのコマンドアドレスレジスタ(以後、CARと略称する)3とがパッケージ基板に実装され、両者を「T」型分岐構造で接続されている。DRAM2はパッケージ基板の表裏に共通に重なって実装される。
【0004】
このような配線形状は全体の配線長を短縮して配線の締める面積を縮小しようとするものである。しかし、この配線形状では分岐配線(スタブ)が長いため、反射の時定数が大きい。このため、この配線形状で高速信号を扱う場合、図26に示されるように、波形が多重反射により大きく乱れてしまう。
【0005】
【特許文献1】
特開2001―270518号公報
【0006】
【発明が解決しようとする課題】
上述した従来のメモリモジュールでは、高速信号に対して波形の乱れが大きいという問題点がある。
【0007】
その理由は、実装されるメモリチップであるDRAMの数を二分して「T」型分岐構造で接続される配線形状を有するためである。すなわち、このような配線形状では、分岐配線長を長くしているので、反射の時定数が大きく、多重反射による乱れが大きいからである。
【0008】
本発明の課題は、このような問題点を解決し、高速信号に対して波形の乱れを抑えることができるメモリモジュール、メモリチップ、及びメモリシステムを提供することである。
【0009】
【課題を解決するための手段】
本発明によるメモリモジュール,メモリチップ、及びメモリシステムは、コマンドアドレス信号用レジスタと、コマンドアドレス信号端子にアクティブ終端回路を有する複数のメモリチップとを搭載し、前記レジスタ及びメモリチップ相互間を配線接続するメモリモジュールの同じ面内で隣接する二つのメモリチップとそれらの裏側に配置された二つのメモリチップから成る四つのメモリチップ,並びにこれを用いたメモリシステムに関する。
【0010】
本発明によるメモリモジュールは、表裏対向した二つのメモリチップから成る第1のグループと、第1のグループの二つのメモリチップに隣接する二つのメモリチップから成る第2のグループとの二つのグループに分けて、前記レジスタからメモリチップへ接続されるコマンドアドレス信号配線を前記第1のグループのメモリ側と第2のグループのメモリ側とに分岐した「T」型分岐構造と成し、前記レジスタから前記四つのメモリチップへコマンドアドレス信号を伝送する場合は第1及び第2のグループのうちのアクセスしない方のグループに属するメモリチップの信号端子のアクティブ終端回路を活性化させている。他の信号配線も同様な構成を有している。
【0011】
このような「T」型分岐構造では、表裏面及び隣接するような接近した位置のメモリチップのみをペアとする配線形状を有しているので分岐配線長が短い。また、アクティブ終端する個所を「T」型分岐構造で配線接続された二つのメモリ群のうち、信号を受信しない側のランクのメモリ群におけるメモリチップで終端しているので信号を受信する側のランクのメモリチップは配線が開放端になっている。この結果、信号を受信するランクのメモリチップにおける開放端では反射が起こっても時定数が短いので、波形を大きく乱すことはなく、むしろ適度な反射によって信号波形の立ち上がり/立下りが鋭くなって良好な波形が得られる。
【0012】
また、他の信号に対する配線は下記のようになっている。すなわち、上記メモリモジュールにおけるデータ信号配線は、前記組を成すランクそれぞれのメモリ群同士を接続する「T」型分岐構造を成し、一組のメモリ群同士では一方のランクのメモリチップのみのコマンドアドレス信号端子をアクティブ終端している。また、コマンドアドレス用アクティブ終端制御信号は、それぞれの前記メモリ群に対応するモジュール端子と接続配線されている。また、前記レジスタは偶数で組構成され、クロック信号配線は、前記レジスタ及びメモリチップそれぞれに接続されると共に、前記組を成すレジスタ同士及び組を成すランクそれぞれのメモリ群同士を接続する「T」型分岐構造を成し、一組の接続配線同士では一方のみのクロック信号端子をアクティブ終端している。
【0013】
上述したとは別の実施の形態では、メモリモジュールは、隣接し接続が「T」型分岐構造を成す少なくとも一組のメモリ群それぞれにおける一つのメモリチップを、二つのメモリチップを積層した積層メモリチップに形成し、当該メモリ群それぞれでは、積層メモリチップ以外の一つのメモリチップにおける前記コマンドアドレス信号端子をアクティブ終端している。また、このランクは、それぞれが表裏面で二つの前記メモリチップを有する合計八つで四組のメモリ群に構成されており、かつ前記メモリチップは、そのうちの二つが積層メモリチップの合計18個であり、誤り検出訂正機能を備えている。また、積層メモリチップは、一枚のプリント基板の両面にメモリチップを貼り付けた構造を有し、コマンドアドレス信号配線は一つの配線で両面のメモリチップのパッドに接続されており、データ信号配線は、一つの配線で片面のメモリチップのパッドに接続されており、かつ積層メモリチップの信号線を電源層及びグランド層で挟んで形成されるストリップラインを備えている。
【0014】
また、クロック信号配線は、前記組を成すメモリ群同士を接続する「T」型分岐構造を成し、一組のメモリ群同士では一方のメモリ群のメモリチップのみで終端している。
【0015】
また、前記メモリチップは、コマンドアドレス用アクティブ終端制御信号端子に高電位側電源と低電位側電源とのそれぞれに抵抗及びスイッチが直列接続されたセンタータップ型アクティブ終端回路と、コマンドアドレス用アクティブ終端制御信号をラッチする回路と、コマンドアドレス用アクティブ終端が「オン」の間、前記コマンドアドレス用アクティブ終端制御信号がラッチされた際にはコマンドアドレス用アクティブ終端制御信号のためのアクティブ終端回路の高電位側電源と低電位側電源とに接続されたスイッチの少なくとも一つを「オフ」する回路とを有している。
【0016】
また、本発明によるメモリシステムは、マザーボード上に、二つの上述したメモリモジュールとこれらメモリモジュールにに搭載されるメモリチップと接続してメモリ機能を制御するメモリコントローラとを備え、各メモリモジュールと前記メモリコントローラとの信号はそれぞれ独立して接続されている。ここで、メモリコントローラと二つのメモリモジュールとの間の信号配線は、メモリコントローラに近い方のメモリモジュールとの間の配線を内層配線としかつメモリコントローラから遠い方のメモリモジュールとの間の配線を表層配線としている。
【0017】
また、本発明によるメモリシステムは、マザーボード上に、二つの上述したメモリモジュールと、これらメモリモジュールに搭載されるメモリチップと接続してメモリ機能を制御するメモリコントローラとを備え、各メモリモジュールと前記メモリコントローラとの信号のうち、少なくともコマンドアドレス信号及びクロック信号のうちの一方は「T」分岐構造である。
【0018】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図面は明細書の記載に対して理解を助けるため簡略化されており、主要となる部分のみを取上げている。
【0019】
図1は本発明の実施の一形態を示すブロック配線図である。図1に示されたメモリモジュール10では、同時にアクセスされるデバイス群としてランク11−1,11−2が形成されている。このデバイス群は、16個のメモリチップであるDRAM(ダイナミックランダムアクセスメモリ)12である。2個のDRAM12それぞれは、メモリ群を構成しており、モジュール基板の表裏面に配置実装されて共通に配線されている。従って、8個のDRAM12のみが図示されている。また、メモリ群としてのDRAM12は、隣接しあうメモリ群をペアとすると共に、隣接するメモリ群は互いに異なるランクに構成する。
【0020】
すなわち、上記構成では、表裏面二つのDRAM12が一つのメモリ群を形成し、メモリ群を二つのランク11−1,11−2に構成して、隣接するメモリ群で異なるランクに所属するとしている。しかし、DRAMそれぞれが相互に表裏面及び隣接などして近傍に配置され、隣接する二つのメモリ群を一組として、一つのメモリ群に二つもしくは三つ、または二つのメモリ群に四つまたは五つのDRAMを配置することもできる。
【0021】
DRAM12は、CA(コマンドアドレス)信号用端子、DQ(データ)信号用端子、ODT_CA(CA用アクティブ終端制御)信号用端子、及びWCLK(クロック)信号用端子を有し、CA信号用端子にはアクティブ終端回路が備えられている。
【0022】
メモリモジュール10では更に、4個のコマンドアドレス信号用レジスタ(以後、CARと略称する)13がDRAM12を二分する位置に搭載されている。また、DRAM12同様、CAR13はモジュール基板の表裏面に配置実装されて共通に配線されている。従って、2個のCAR13のみが図示されている。CAR13は二つのCA信号用入力端子、一つのCA信号用出力端子、及びWCLK信号用端子を有している。
【0023】
次に図1を参照して各信号線の配線接続について説明する。
【0024】
DRAM12からCAR13へのCA信号配線は、隣接する二つのメモリ群であるDRAM12をペアにして「T」型分岐構造と成し、この一組のメモリ群同士で例えば一方のランク11−1が稼働する場合には、ランク11−2に属するメモリ群のDRAM12のみのCA信号用端子が「オン」となりアクティブ終端する。
【0025】
このような「T」型分岐構造が隣接するDRAM12間で分岐までの最短線長の分岐配線(スタブ)を可能にする。この分岐点は、更に隣接するペアのメモリ群における分岐点とCAR13までの配線線長をほぼ同一にするように決定されるので、高速信号においても波形の大きな乱れを生じることはない。
【0026】
DQ信号配線は、隣接するDRAM12同士をペアとする「T」型分岐構造であり、稼働DRAM12の隣接DRAM12でアクティブ終端される。
【0027】
ODT_CA信号配線は、各DRAM12毎に、対応するモジュール端子から一対一で接続されている。
【0028】
また、WCLK信号配線は、各DRAM12毎及び各CAR13毎に用意されており具体的に図示されている。すなわち、それぞれのWCLK信号配線は、DQ信号配線と同様に隣接DRAM12又はCAR13同士をペアとする「T」型分岐構造である。しかし、隣接するDRAM12及びCAR13それぞれで、一方は開放され他方で常時終端される二つの配線を有している。
【0029】
すなわち、CAR13からランク−1のDRAM12にCA信号を伝送する場合、ランク−2のDRAM12のCA用アクティブ終端回路を「オン」にする。また逆に、ランク−2のDRAMにCA信号を伝送する場合にはランク−1の片面のみのDRAM12でCA用アクティブ終端回路を「オン」にする。
【0030】
DRAMのアクティブ終端の実効的な終端抵抗値は接続されている信号配線の特性インピーダンスの値と同じである。
【0031】
図2には、アクティブ終端の回路例が示されている。
【0032】
図2(A)のVTTタイプは並列接続されたパストランジスタ22,23を介して抵抗Rtermと終端電源が接続されているものである。終端電圧が電圧VDDQの「1/2」の場合はこの電圧源に接続する必要がある。無論、適宜「VTT=VDDQ」の電圧でも構わない。
【0033】
図2(B)のセンタータップタイプは、直列接続されたトランジスタ22,23及び二つの抵抗2×Rtermのセンタータップから終端電圧が接続されるものである。終端電圧がVDDQの「1/2」の場合でも新たな電圧源を用意して接続する必要がないが、消費電力が大きくなる。
【0034】
なお、CAR13の入力側では、終端抵抗が挿入されている。
【0035】
次に、図3及び図4に図1を併せ参照してメモリシステムの構造について説明する。
【0036】
図示されるメモリシステムの構造では、マザーボード30上に二つのメモリモジュール10とメモリコントローラ31とが搭載されている。メモリコントローラ31と各メモリモジュール10との間の信号はそれぞれの端子間で一対一に配線接続されている。メモリモジュール10の端子はDRAM12及びCAR13から配線されるコネクタ32に設けられる。
【0037】
メモリコントローラ31と各コネクタ32との間の配線をほぼ等しい長さにするため、近い方のメモリモジュール10(1)との配線はマザーボード30上の表層配線であり、遠いほうのメモリモジュール10(2)との配線は内層配線である。ちなみに、グランドは表層配線と内層配線との中間にグランド層として設け、電源層は裏面に設けられている。
【0038】
次に、図5に図4を併せ参照して図4における主要動作について説明する。
【0039】
最初に、ランク−1のDRAM12にCA信号を伝送する場合、まず、メモリコントローラ31からCAR13へCA信号、及びランク−2のDRAM12に対してODT_CA信号それぞれを、WCLK信号に同期して一つのコマンドにつき二つのクロックサイクルの期間にわたって出力する。この同期は、センターアラインド(データバリッドの期間の中心にクロックエッジを与えること)により行われる。この結果、CAR13にCA信号が入力され、ランク−2のDRAM12のアクティブ終端が「オン」になる。
【0040】
次に、CAR13がCA信号をDRAM12へ出力し、ランク−1のDRAM12はCA信号をWCLK信号の矢印で示される偶数エッジで受信する。こうして、最後のCA信号を出力した半サイクル後に上記ODT_CA信号を「オフ」にする。
【0041】
また、DQ信号についてはランク−1のDRAM12にこれを書き込む場合には、ランク−2のDRAM12のDQ用アクティブ終端を「オン」にする。逆にランク−2のDRAM12にDQ信号を伝送する場合にはランク−1のDRAMのアクティブ終端を片面のみ「オン」にする。この制御はCAレジスタから行われる。読み出しの場合は従来のDDR−SDRAMと同様にDQストローブ信号に同期して伝送してもよいし、メモリコントローラが入力タイミング最適化機能を備えていれば、DQストローブは無くてもよい。
【0042】
次に、図6の構成図及び図7のシミュレーション波形図を併せ参照して本発明により改善された波形について説明する。
【0043】
本発明による「T」型分岐は隣接するDRAM12間で形成されているので、分岐配線長は10数mmと比較的短い。このため、信号を受信するランク−1のDRAM12における開放端では反射が起こっても時定数が短いので、波形を大きく乱すことはなく、むしろ適度な反射によって良好な波形が得られる。
【0044】
すなわち、アクティブ終端する個所を「T」型分岐構造で配線接続されたDRAM12のうち、信号を受信しない側のランク−2のDRAM12で終端する場合、信号を受信する側のランク−1のDRAM12は配線が開放端になっているので、信号反射が起こり、信号波形の立ち上がり/立下りが鋭くなって波形の改善が実現している。
【0045】
ちなみに、図8及び図9に、信号を受信する側のランク−1のDRAM12も終端した場合について構成図と波形図とを示す。この場合、終端した個所は直接到達する信号に加えて反射した信号が遅れて到達するため、信号の立ち上がり及び立下りが鈍くなってしまうことが判る。
【0046】
また、図10の構成図による図11のシミュレーション波形図に示されるように、信号を受信するDRAM12の側で終端する場合も、終端した個所は直接到達する信号に加えて反射した信号が遅れて到達するため、信号の立ち上がり及び立下りが鈍くなってしまう。
【0047】
上記説明では、DRAMとCARとの間におけるCA信号の配線を例示しているが、DRAMとCAレジスタ以外との間の信号に対する配線であってもよいことは勿論である。例えばクロック信号については、CAレジスタに代わりPLL(位相同期ループ)回路が適用可能である。
【0048】
上記説明では、図示されたブロック構成図を参照しているが、機能ブロックの入替えなどの変更は上記機能を満たす限り自由であり、上記説明が本発明を限定するものではなく、更に、メモリモジュールの全般に適用可能なものである。
【0049】
【実施例】
次に、図12から図17までを参照して上述とは異なる実施の形態について説明する。
【0050】
この実施の形態では、図12に示されるように、18個のDRAM12が使用される。二つの追加されたDRAM12は二つのランク11−1,11−2それぞれで隣接するペアのDRAM12にそれぞれ積層され、積層(スタック)DRAMを形成している。この構成では、図13に示されるように、メモリ群を構成する相手の通常のDRAM12でアクティブ終端する。また、図14に示されるように、この構成におけるシミュレーション波形は、図7と比較すると少々鋭さを欠いているが、図9又は図11ほどの波形の鈍化はない。
【0051】
また、図15では、積層DRAM50における信号配線を形成する実施の形態が示されている。積層DRAM50は、1枚のプリント基板51の両面にメモリチップのDRAM52,53を貼り付けた構造である。信号配線はボール端子57から一つの配線で両面のDRAM52,53それぞれのパッド54,55にピアホール56を介して接続されている。
【0052】
図15(A)では、信号層が、両面のDRAM52,53それぞれのパッド54,55に接続されている。電圧VDDQ層及びVSSQ層それぞれはプリント基板51の両面それぞれに形成される。なお、このように積層DRAMの信号線を電源層とグランド層とで挟むとストリップラインが形成されるので信号に載るノイズが低減される。
【0053】
図15(B)では、信号層が、両面のDRAM52,53それぞれのパッド54,55に接続され、DRAM52,53の一方、例えばDRAM53の側で外部接続される。電圧VDDQ層及びVSSQ層のそれぞれはプリント基板51の内層に形成される。また、このように、電源層とグランド層とを隣接させることにより、電源とグランドとの間のループインダクタンスが小さくなり電源及びグランドにおけるノイズが低減される。
【0054】
図16は、積層DRAM50のCA信号を取出す配線について示している。図15(A)に示されるように、積層DRAM50のCA信号をパッケージ基板51の内層からモジュール基板61に取出すと共に、パッケージ基板62の内層から積層DRAM50の裏面に設けられるDRAM63のCA信号をモジュール基板61に取出している。すなわち、CA信号配線は一つの配線で両面のDRAM50,63に接続されている。また、積層DRAMが接続されているCA信号配線は負荷が重くなり、遅延時間が少し大きくなるので、他の構造のCA信号配線より、少し短くして他のCA信号とタイミングを合わせるとよい。
【0055】
図17は、積層DRAM50のDQ信号を取出す配線について示している。積層DRAM50と裏面のDRAM63との配置は図16と同一である。しかし、DQ信号はDRAM52,53,63それぞれのパッドから単独に取出される。すなわち、DQ信号配線は1つの配線で片面のDRAMのパッドに接続されていることになる。
【0056】
次に、図18を参照して図12とは異なるECC付きの18個のDRAMを使用する実施の形態について説明する。
【0057】
図示されるように、メモリモジュール70でのランク71の構成は、モジュール基板の表裏面それぞれに9個ずつ通常のDRAM72が搭載される。搭載されるDRAM72の5番目に当たる中央のDRAM72のみ、表裏面それぞれがランク−1及びランク−2それぞれに対応している。ここで、1番から9番までと表面側「A」と裏面側「B」としてDRAMにこれらを付与することとする。
【0058】
従って、DRAM1A、1B、3A、3B、5B、6A、6B、8A、及び8Bをランク−1とする。また、DRAM2A、2B、4A、4B、5A、7A、7B、9A、及び9Bをランク−2とする。中央部分のペアは、ランク−1のDRAM5B、6A、及び6Bとランク−2のDRAM7A、7Bとであり、また、ランク−1のDRAM3A、3Bとランク−2のDRAM4A、4B、及び5Aとである。これらは、上述と同様に「T」型分岐を構成する。
【0059】
勿論、CAR73からランク−1のDRAM72にCA信号を伝送する場合、ランク−2のDRAM72のCA用アクティブ終端を「オン」にする。逆に、ランク−2のDRAM72にCA信号を伝送する場合にはランク−1のDRAM72の片面のみのCA用アクティブ終端を「オン」にする。またこの例を実施する場合、図示されるようにCAR73をDRAM72の下に配置するとよい。この場合、メモリモジュール70のCA信号端子からの「T」型分岐が大きくなるので、配線インピーダンス整合用の抵抗R(=Zm−Z0/2)を挿入する。ここで「Zm」はマザーボード配線の特性インピーダンスであり、更に「Z0」はメモリモジュール配線の特性インピーダンスである。これによりCAR73とDRAM72との間の配線長が短くでき、かつ信号伝播時間が短くなるので、より高速クロック化に対応することもできる。
【0060】
次に、図19を参照して図12及び図18とは異なるECC付きの18個のDRAMを使用する実施の形態について説明する。
【0061】
図示されるように、メモリモジュール80でのランク81の構成は、上記図18と同様、モジュール基板の表裏面それぞれに9個ずつ通常のDRAM82が搭載される。9個のDRAM82は隣接する3個ずつのメモリ群を隣接するランク−1,−2に属するものとする。また、3個のうちの中央に位置するDRAM82は、表裏面それぞれがランク−1及びランク−2それぞれに対応させる。ここで、1番から9番までと表面側を「A」とし裏面側を「B」としてDRAMにこれらを付与することとする。
【0062】
従って、図示されるCA信号配線は、DRAM1A〜3A,1B〜3BからCAR83−1に接続され、かつ、DRAM7A〜9A,7B〜9BからCAR83−2に接続される。また、DRAM4A〜6A,4B〜6BからのCA信号配線は、CAR83−1又はCAR83−2に接続される。勿論、適宜、CAR83−1,83−2の両者に接続してもよい。この構成においては、三つのDRAM82で構成されるランク81のペアグループそれぞれの配線形状を同一にして配線長のばらつきを抑えることができるので、ペアグループ間の波形のばらつきが低減される。
【0063】
次に、図20を参照してECC付きで9個のDRAMを使用する実施の形態について説明する。
【0064】
図示されるように、メモリモジュール90でのランク91の構成は、上記図12において、モジュール基板の表裏面のランク−1部分のみに積層DRAM93を含む9個の通常DRAM92が搭載され、ランク−2の部分ではペアになるDRAMの代わりに固定抵抗Rfを備えて終端回路としている。CAR94の配置及び信号の配線は図12と同一でよい。
【0065】
次に、図21を参照してクロック信号の配線に関する実施の形態について説明する。すなわち、上述したように、CAレジスタの代わりに、各DRAMに接続されるクロック信号をPLL101からとってもよい。その際には、クロック信号配線は隣接DRAM間をペアとする「T」型分岐配線で構成し、それぞれ、信号を受信しない方のDRAMで終端することになる。
【0066】
次に、メモリシステムにおけるタイミングマージンについて検証する。
【0067】
上述したように、メモリコントローラからメモリコントローラに近い側のメモリモジュールへの信号配線は内層配線が用いられ、メモリコントローラから遠い側のメモリモジュールへの信号配線は表層配線が用いられる。
【0068】
本発明のメモリシステムでは二つのメモリモジュールへ同時にアクセスする。そこで、メモリコントローラから距離の違う二つのメモリモジュールへ同じ信号伝播時間を有する配線を用いてアクセスすると読み出しの際にメモリコントローラへの信号入力タイミングに差が出る。従って、タイミングマージンを削減してしまうこととなる。
【0069】
ところが一般に表層配線での信号伝播時間は6ns/m程度であり、一方、内層配線での信号伝播時間は7ns/m程度である。すなわち、内層配線の方が表層配線より信号伝播時間が大きい。また、メモリコントローラからメモリコントローラに近い側のメモリモジュールへの信号配線は100mm程度、メモリコントローラからメモリコントローラに遠い側のメモリモジュールへの信号配線は120mm程度である。従って、メモリコントローラからメモリコントローラに近い側のメモリモジュールへの信号配線は内層配線が用い、メモリコントローラからメモリコントローラに遠い側のメモリモジュールへの信号配線は表層配線が用いられている。この結果、メモリコントローラと2つのメモリモジュールとの間における信号伝播時間がほぼ同じにでき、読み出しの際のメモリコントローラにおける入力タイミングマージンの削減を小さくできる。
【0070】
次に、図22を参照して図4に示したとは異なるメモリシステムの構造について説明する。メモリコントローラ113と二つのメモリモジュール110(1)及びメモリモジュール110(2)それぞれのCARとの間におけるCA信号配線を「T」型分岐で構成してもよい。このような構成によりメモリコントローラ113のピン数又は配線数が少なくなるので、コスト低減が可能となる。
【0071】
次に、図23及び図24を併せ参照してODT_CA信号の伝搬回路について説明する。
【0072】
図示されるように、メモリコントローラ130から受けるODT_CA(CA用アクティブ終端制御)信号は、メモリモジュール120内のDRAM121内でラッチ回路122に接続する。ラッチ回路122の出力信号をODT_CA用アクティブ終端制御信号とする。最初、ODT_CA信号がレベルLからレベルHに遷移している間、終端回路123はグランドに終端する。次いで、ODT_CA信号がレベルHに達した際に終端回路123は電圧VDDQに終端する。次いで、ODT_CA信号がレベルHからレベルLに遷移している間も、終端回路123は電圧VDDQに終端し、ODT_CA信号がレベルLに達した際に終端回路123はグランドに終端する。
【0073】
また、信号反射によるノイズを低減するために、メモリコントローラ130のODT_CA信号出力回路131の出力抵抗RonはODT_CA信号配線の特性インピーダンスZ0と整合させ、抵抗値「Ron=Z0」として出力端の終端も併せて実施する。
【0074】
このように、ODT_CA信号を信号レベルに応じて電源電圧レベルH又はグランドレベルLにラッチし、レベルHにラッチされた場合にはグランド側,またレベルLにラッチされた場合には電源電圧レベル側それぞれのODT_CA用アクティブ終端124を「オフ」するのでODT_CA用アクティブ終端124には電流が流れず、DRAM121の消費電力を削減することができる。
【0075】
上記説明では、信号をシングルエンド信号として記述したが、差動信号であってもよい。
【0076】
【発明の効果】
以上説明したように本発明のメモリモジュールによれば、高速信号での書込み読み出しに対しても波形の乱れを抑圧でき、確実にメモリの機能を達成できるという効果を得ることができる。
【0077】
その理由は、本発明によるメモリモジュールでは、一つは表裏面または隣接するような接近した位置のDRAMをメモリ群に形成し、更に隣接するメモリ群のDRAMをペアとする「T」型分岐構造によりCARなどの内部デバイスと接続する配線形状を有しているので、分岐配線長が短い。また他の一つは、ペアを形成する二つのランクの受信側を開放端とし、受信しない側でアクティブ終端しているので反射を小さく抑えている。この結果、反射による波形への影響を極めて少なくできるからである。
【図面の簡単な説明】
【図1】本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図2】(A)は本発明に適用可能なVTTタイプのアクティブ終端回路の一形態を示す図、また(B)は本発明に適用可能なセンタータップタイプのアクティブ終端回路の一形態を示す図である。
【図3】本発明のメモリシステムに対応する構造の実施の一形態を説明する図である。
【図4】本発明のメモリシステムにおける信号配線の実施の一形態を示す図である。
【図5】本発明のメモリモジュールにおける動作の実施の一形態を説明するタイムチャートである。
【図6】本発明のメモリモジュールに対応する「T」型分岐構造の実施の一形態を示す模式図である。
【図7】図6の計測点におけるシミュレーション波形の一形態を示す図である。
【図8】図6において全てのDRAMでアクティブ終端した場合の実施の一形態を示す模式図である。
【図9】図8の計測点におけるシミュレーション波形の一形態を示す図である。
【図10】図6においてアクティブ終端を信号受信側のDRAMに移動した場合の実施の一形態を示す模式図である。
【図11】図10の計測点におけるシミュレーション波形の一形態を示す図である。
【図12】図1において二つのDRAMを積層化し18個搭載とした場合のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図13】図12に示す本発明のメモリモジュールに対応する「T」型分岐構造の実施の一形態を示す模式図である。
【図14】図13の計測点におけるシミュレーション波形の一形態を示す図である。
【図15】図12の積層DRAMのパッケージ基板における信号線の配線形状の一形態を示す図である。
【図16】図12におけるCA信号線の配線形状の一形態を示す図である。
【図17】図12におけるDQ信号線の配線形状の一形態を示す図である。
【図18】図12とは異なる18個のDRAMを搭載した場合の本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図19】図12または図18とは異なる18個のDRAMを搭載した場合の本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図20】図1,12,18、または図19とは異なる本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図21】本発明のメモリモジュールにおけるクロック信号線の配線に対する実施の一形態を示す図である。
【図22】図4とは異なる本発明のメモリシステムにおけるブロック配線の実施の一形態を示す図である。
【図23】本発明のメモリシステムにおけるCA用アクティブ終端制御回路の実施の一形態を示す図である。
【図24】図23に示される本発明のメモリモジュールにおける動作の実施の一形態を説明するタイムチャートである。
【図25】従来のメモリモジュールにおけるブロック配線の一例を示す図である。
【図26】図25におけるシミュレーション波形の一例を示す図である。
【符号の説明】
10、40、70、80、90、100、110、120 メモリモジュール
11、71、81、91 ランク
12、52、53、63、72、82、92、121 DRAM
13、73、83、94、125 CAR(コマンドアドレスレジスタ)
14、15、112 終端抵抗
30 マザーボード
31、113、130 メモリコントローラ
32 コネクタ
41、50、93 積層DRAM
51 プリント基板
54、55 パッド
56 ピアホール
61 モジュール基板
62 パッケージ基板
64 応力緩衝材もしくは熱伝導材
101、111 PLL(位相同期ループ)
122 ラッチ回路
123 終端回路
124 ODT_CA用アクティブ終端
131 ODT_CA信号出力回路
Claims (13)
- コマンドアドレス信号用レジスタと、コマンドアドレス信号端子にアクティブ終端回路を有する複数のメモリチップとを搭載し、前記レジスタ及びメモリチップ相互間を配線接続するメモリモジュールの同じ面内で隣接する二つのメモリチップとそれらの裏側に配置された二つのメモリチップから成る四つのメモリチップにおいて、表裏対向した二つのメモリチップから成る第1のグループと、第1のグループの二つのメモリチップに隣接する二つのメモリチップから成る第2のグループとの二つのグループに分けて、前記レジスタからメモリチップへ接続されるコマンドアドレス信号配線を前記第1のグループのメモリ側と第2のグループのメモリ側とに分岐した「T」型分岐構造と成し、前記レジスタから前記四つのメモリチップへコマンドアドレス信号を伝送する場合は第1及び第2のグループのうちのアクセスしない方のグループに属するメモリチップの信号端子のアクティブ終端回路を活性化させることを特徴とするメモリモジュール。
- 請求項1において、データ信号配線は、前記組を成すランクそれぞれのメモリ群同士を接続する「T」型分岐構造を成し、一組のメモリ群同士ではアクセスしない方のランクのメモリチップのみのデータ信号端子をアクティブ終端することを特徴とするメモリモジュール。
- 請求項1において、コマンドアドレス用アクティブ終端制御信号は、それぞれの前記メモリ群に対応するモジュール端子と接続配線されることを特徴とするメモリモジュール。
- 請求項1において、前記レジスタは偶数で組構成され、クロック信号配線は、前記レジスタ及びメモリチップそれぞれに接続されると共に、前記組を成すレジスタ同士及び組を成すランクそれぞれのメモリ群同士を接続する「T」型分岐構造を成し、一組の接続配線同士では一方のみのクロック信号端子をアクティブ終端することを特徴とするメモリモジュール。
- 請求項1から請求項4までのうちの一つにおいて、隣接して接続が「T」型分岐構造を成す少なくとも一組のメモリ群それぞれにおける一つのメモリチップを、二つのメモリチップを積層した積層メモリチップに形成し、当該メモリ群それぞれでは、積層メモリチップ以外の一つのメモリチップにおける前記コマンドアドレス信号端子をアクティブ終端することを特徴とするメモリモジュール。
- 請求項5において、前記ランクは、それぞれが表裏面で二つの前記メモリチップを有する合計八つで四組のメモリ群に構成されており、かつ前記メモリチップは、そのうちの二つが積層メモリチップの合計18個であり、誤り検出訂正機能を備えることを特徴とするメモリモジュール。
- 請求項5において、前記積層メモリチップは、一枚のプリント基板の両面にメモリチップを貼り付けた構造を有し、コマンドアドレス信号配線は一つの配線で両面のメモリチップのパッドに接続されており、データ信号配線は、一つの配線で片面のメモリチップのパッドに接続されており、かつ積層メモリチップの信号線を電源層及びグランド層で挟んで形成されるストリップラインを備えることを特徴とするメモリモジュール。
- 請求項1から請求項7までのうちの一つにおいて、前記レジスタは前記メモリチップの下位に配置され、かつメモリモジュールのコマンドアドレス信号端子に接続する「T」型分岐構造に挿入される配線インピーダンス整合用抵抗を備えることを特徴とするメモリモジュール。
- 請求項1において、クロック信号配線は、前記組を成すメモリ群同士を接続する「T」型分岐構造を成し、一組のメモリ群同士では一方のメモリ群のメモリチップのみで終端することを特徴とするメモリモジュール。
- 請求項1において、前記メモリチップは、コマンドアドレス用アクティブ終端制御信号端子に高電位側電源と低電位側電源とのそれぞれに抵抗及びスイッチが直列接続されたセンタータップ型アクティブ終端回路と、コマンドアドレス用アクティブ終端制御信号をラッチする回路と、コマンドアドレス用アクティブ終端が「オン」の間、前記コマンドアドレス用アクティブ終端制御信号がラッチされた際にはコマンドアドレス用アクティブ終端制御信号のためのアクティブ終端回路の高電位側電源と低電位側電源とに接続されたスイッチの少なくとも一つを「オフ」する回路とを有することを特徴とするメモリモジュール。
- マザーボード上に、二つの、前記請求項1から請求項10までのうちの一つに記載されるメモリモジュールと、これらメモリモジュールにに搭載されるメモリチップと接続してメモリ機能を制御するメモリコントローラとを備え、各メモリモジュールと前記メモリコントローラとの信号はそれぞれ独立して接続されることを特徴とするメモリシステム。
- 請求項11において、メモリコントローラと二つのメモリモジュールとの間の信号配線は、メモリコントローラに近い方のメモリモジュールとの間の配線を内層配線とし、かつメモリコントローラから遠い方のメモリモジュールとの間の配線を表層配線とすることを特徴とするメモリシステム。
- マザーボード上に、二つの、前記請求項1から請求項10までのうちの一つに記載されるメモリモジュールと、これらメモリモジュールに搭載されるメモリチップと接続してメモリ機能を制御するメモリコントローラとを備え、各メモリモジュールと前記メモリコントローラとの信号のうち、少なくともコマンドアドレス信号及びクロック信号のうちの一方は「T」分岐構造であることを特徴とするメモリシステム。
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