JP6200236B2 - 電子装置 - Google Patents

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Description

本発明は、一の半導体部品に複数の他の半導体部品をフライバイ形態で接続する実装技術に関し、例えば、実装基板上でマイクロコンピュータに複数のＤＤＲ３−ＳＤＲＡＭ（Double Data Rate3−SDRAM）をフライバイ形態で実装したマザーボード又はシステムボードなどと称される電子装置に適用して有効な技術に関する。
夫々半導体部品としてのマイクロコンピュータ等のコントロールデバイス及び複数のメモリデバイスを有する電子装置において、メモリアクセスに伴うコマンド・アドレス及びコントロール系などの信号の品質向上について記載された文献の例として以下がある。
特許文献１には、実装基板にマイクロコンピュータと複数個のメモリデバイスとを実装するとき、データ系配線をコマンド・アドレス系配線よりも短くすることについて記載がある。データ系配線はメモリデバイスの間の空き領域を利用して敷設される。コマンド・アドレス系配線は実装基板の側方を迂回する。これによって、データ及びデータストローブ系統の配線の配線インピーダンスを下げることができ、且つ、当該配線の短配線化を実現することができる。
特許文献２には、マイクロコンピュータで複数のＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate SDRAM)）を制御する場合に、クロック配線を少なくするためにクロック配線を複数のＤＤＲ−ＳＤＲＡＭに共有させるとき、信号負荷の相違によるコマンド・アドレス信号とクロック信号との位相を容易に整合させるための対策について記載がある。ここでは、クロック信号のサイクル開始位相よりも早いタイミングでコマンド・アドレス信号を出力可能にする。
特許文献３には、複数のＤＩＭＭ（(Dual Inline Memory Module）が搭載されたシステムボードにおいてＤＩＭＭ内の配線構造としてT分岐構造もあればフライバイ構造もあり、その違いをメモリコントローラによるレベリング制御のようなタイミング制御だけでは対処できない場合の対策について記載される。ここでは、レベリング制御対象とされるイネーブル信号などのコントロール系信号に対して、その伝播経路から分岐してグランドプレーンに至る経路に容量素子を介在させる。この容量素子はコントロール系信号の高調波成分に対してショート経路として機能することによって、コントロール系信号の信号品質を向上させることができる。
特開２００６−２３７３８５号公報 特開２００９−２２３８５４号公報 特開２０１２−８９２０号公報
本願発明者は、メモリデバイス（メモリチップを含む半導体部品）と、このメモリデバイスを制御するコントロールデバイス（上記メモリチップを制御するコントロールチップを含む半導体装置）などを混載したモジュール品（電子装置）について検討した。
これまでのメモリデバイス（またはこのメモリデバイス内に搭載されるメモリチップ）は、その１個（１枚）あたりの記憶容量（集積度）が例えば５１２Ｍｂ（メガビット）と小さかった（低かった）。そのため、モジュール品の記憶容量を例えば１６Ｇｂ（ギガビット）と大容量化する場合には、５１２Ｍｂのメモリデバイス（または、５１２Ｍｂのメモリチップを１枚含むメモリデバイス）を３２個使用（搭載）しなければならない。
ここで、この多数のメモリデバイスをモジュール品のマザーボードに直接実装すると、マザーボードの外形サイズが大きくなり、モジュール品の小型化を実現することが困難となる。
そこで、特許文献３の図１１にも例示されるように、モジュール品のマザーボードとは異なるインタポーザ（配線基板）に複数のメモリデバイスを搭載した、所謂ＤＩＭＭを用意し、マザーボードに設けられたコネクタにこのＤＩＭＭのインタポーザを挿入（接続）するモジュール品が採用されていた。
しかし、近年では、メモリデバイス（メモリチップ）１個（１枚）当たりの記憶容量が増えた。そのため、これまでと同じ容量（例えば１６Ｇｂ）のモジュール品を製造する際、使用するメモリデバイスの数を低減できるようになった。
また、近年では、電子装置の低コスト化の要求もある。
そのため、本願発明者は、上記のインタポーザを使用せず、コントロールデバイスが実装される実装基板に直接、複数のメモリデバイスを搭載することについて検討したところ、以下の課題を見出した。
先ず、高速で動作するメモリデバイスと、このメモリデバイスを制御するコントロールデバイスを混載したモジュール品では、Ｔ分岐構造の配線トポロジよりも、フライバイ構造の配線トポロジを採用した方が、配線負荷が低減され、信号の波形品質の劣化を抑制する。さらには、高速動作を実現する上で好ましい。
しかし、この高速で動作する各メモリデバイスと、この各メモリチップを制御するコントロールデバイスとを、フライバイ接続形態（フライバイトポロジ）で接続すると、図２１に示すように、信号の波形が乱れることがわかった。
なお、この原因は、コントロールデバイスと各メモリデバイスとを電気的に接続する主配線からそれぞれ分岐した分岐配線の長さが長くなったためであり、分岐配線上での不所望な信号反射による影響を無視することができなくなるからである。
上記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、クロック信号に同期動作する複数の第１半導体部品とそれらを制御する第２半導体部品とが実装される実装基板に、前記第２半導体部品と複数個の前記第１半導体部品とを電気的に接続する信号経路として、複数個の主配線と、夫々の主配線における複数の分岐点で夫々分岐した分岐配線とを設け、第１半導体部品とは重ならずに離間した位置にある前記分岐点に関しては、そこから対応する第１半導体部品に至る分岐配線の途中にチップ抵抗を直列に接続する。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、フライバイトポロジによる主配線の分岐配線に挿入されたチップ抵抗は、主配線から分岐した経路が長くても分岐配線上での不所望な信号反射による影響を緩和することがきる。
図１は電子装置の一例として配線を透視した上面を例示する説明図である。 図２は電子装置の一例として配線を透視した下面を例示する説明図である。 図３は配線を透視しない場合の上面を例示する説明図である。 図４は配線を透視しない場合の下面を例示する説明図である。 図５は実装基板の縦断面構造を例示する概略断面図である。 図６は電子装置におけるコマンド・アドレス信号経路ＣＡＬの１ビットの信号経路の縦断面構造を概略的に示す断面図である。 図７は分岐点ＰＳＢｃａｆを持つコマンド・アドレス信号経路のフライバイトポロジの詳細を例示する説明図である。 図８はクロック信号経路のフライバイトポロジの詳細を例示する説明図である。 図９は第１ランクのコントロール信号経路のフライバイトポロジの詳細を例示する説明図である。 図１０はデータ系信号経路のＴ分岐トポロジの詳細を例示する説明図である。 図１１は実装基板３の表面に形成された半導体部品の搭載領域が例示される説明図である。 図１２は実装基板３の裏面に形成された半導体部品の搭載領域が例示される説明図である。 図１３はメモリデバイスの搭載領域の近傍として図１１のＡの部分の詳細を例示する説明図である。 図１４はコントロールデバイスの外部端子の配列状態を例示する平面図である。 図１５はコントロールデバイスの断面構造の詳細として図１４のＩ−Ｉ’断面を例示する断面図である。 図１６はコントロールデバイスの組立工程における基材準備工程の組立状態を例示する断面図である。 図１７はチップマウント（ダイボンド）工程における基材準備工程の組立状態を例示する断面図である。 図１８はワイヤボンディング工程における基材準備工程の組立状態を例示する断面図である。 図１９はモールド工程における基材準備工程の組立状態を例示する断面図である。 図２０はボールマウント工程における基材準備工程の組立状態を例示する断面図である。 図２１は分岐配線が不所望に長くなった場合におけるコマンド・アドレス信号波形を示す波形図である。
１．実施の形態の概要
先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕＜フライバイトポロジによる主配線の分岐配線にチップ抵抗挿入＞
電子装置（１）は、実装基板（３）と、第１半導体部品（１１）と、第２半導体部品（１７）と、第３半導体部品（２）とを含む。第１半導体部品はクロック信号に同期して動作する第１半導体チップ（１１＿ＣＨＰ）を有し、前記実装基板の第１半導体部品搭載領域（２１）に搭載される。第２半導体部品はクロック信号に同期して動作する第２半導体チップを有し、前記第１半導体部品搭載領域の隣に位置する前記実装基板の第２半導体部品搭載領域（２７）に搭載される。第３半導体部品は、前記第１半導体チップ及び第２半導体チップをそれぞれ制御する第３半導体チップ（２＿ＣＨＰ）を有し、前記第１及び第２半導体部品搭載領域の隣に位置する前記実装基板の第３半導体部品搭載領域（２０）に搭載される。前記第３半導体部品は、前記実装基板に設けられた主配線（ＣＡＬｍｎ）、及び前記主配線の第１分岐点（ＰＳＢｃａｆ＿１）及び第２分岐点（ＰＳＢｃａｆ＿４）において前記主配線からそれぞれ分岐した第１分岐配線（ＣＡＬｓｂ＿１）及び第２分岐配線（ＣＡＬｓｂ＿７）を介して、前記第１半導体部品及び第２半導体部品とそれぞれ電気的に接続されている。前記第１分岐点及び第２分岐点は、前記実装基板のうち、前記第１半導体部品搭載領域及び第２半導体部品搭載領域の外にそれぞれ配置されている。前記第１分岐配線及び第２分岐配線上には、第１チップ抵抗（ＲＳ＿ＣＡ）及び第２チップ抵抗（ＲＳ＿ＣＡ）がそれぞれ直列に実装されている。
これによれば、フライバイトポロジによる主配線の第１分岐配線及び第２分岐配線の夫々に直列に実装されたチップ抵抗は、主配線から分岐した経路が長くても当該分岐配線上での不所望な信号反射による影響を緩和することがきる。したがって、第３半導体デバイスが実装される実装基板に直接、複数の第１及び第２半導体デバイスをフライバイトポロジで搭載することによって、第３半導体デバイスによる第１及び第２半導体デバイスの高速アクセスを実現しようとするとき、フライバイトポロジによるインタフェース信号の波形品質の劣化を抑制することができる。
〔２〕＜メモリデバイス、コントロールデバイス＞
項１記載の電子装置において、前記第１半導体部品及び第２半導体部品はクロック信号に同期動作される第１メモリデバイス及び第２メモリデバイスであり、前記第３半導体部品は前記第１メモリデバイス及び第２メモリデバイスを制御するコントロールデバイスである。
これによれば、コントロールデバイスが実装される実装基板に直接、複数の第１及び第２メモリデバイスをフライバイトポロジで搭載することによって、コントロールデバイスによる第１及び第２メモリデバイスの高速アクセスを実現しようとするとき、フライバイトポロジによるインタフェース信号の波形品質の劣化を抑制することができる。例えば第１及び第２メモリデバイスがJEDEC（Joint Electron Device Engineering Councils）標準に準拠したDDR3-SDRAMのような半導体メモリデバイスであるとすると、そのコマンド・アドレス端子はデバイスの一縁辺側に集約されている関係で、その全てのコマンド・アドレス端子に接続するコマンド・アドレス分岐配線の分岐点を当該コマンド・アドレス端子の近傍でそのメモリデバイスに重ねて配置することができなくなる場合が多いと考えられる。更に、コマンド・アドレス信号のサイクル期間を既定するクロック信号や、メモリデバイスの活性化制御などに用いるコントロール系信号は、コマンド・アドレス信号の全ビットの有効性に関係する信号と位置付けられるから、そのような信号に対してはフライバイトポロジに際して対応する分岐配線が極力長くならないように考慮することが効率的であると考えられる。その意味で、コマンド・アドレス信号に対して全部又は一部の分岐配線が長くなることを許容し、それによる不都合をチップ抵抗にて解消することは、メモリデバイスに対する高速アクセス性能を確実に向上させるのに好適である。
〔３〕＜コマンド・アドレス主配線、コマンド・アドレス分岐配線＞
項２記載の電子装置において、前記主配線はコマンド・アドレス信号主配線であり、前記分岐配線はコマンド・アドレス信号分岐配線である。
これによれば、コマンド・アドレス信号の配線経路に対して、コマンド・アドレス信号分岐配線が長くなってもそれにおけるコマンド・アドレス信号の反射による影響を緩和することができ、コマンド・アドレス信号の波形劣化を抑制することができる。
〔４〕＜フライバイ形態でメモリデバイスを接続するクロック信号配線＞
項３記載の電子装置において、前記実装基板に設けられたクロック信号主配線（ＣＫＬｍｎ）と、前記クロック信号主配線の第１及び第２分岐点（ＰＳＢｃｋ＿１，ＰＳＢｃｋ＿４））において前記クロック信号主配線からそれぞれ分岐したクロック信号分岐配線（ＣＫＬｓｂ＿１，ＣＫＬｓｂ＿７））とを介して、前記コントロールデバイスから前記第１メモリデバイス及び第２メモリデバイスにクロック信号が供給される。
これによれば、クロック信号の配線経路におけるクロック信号分岐配線が長くならなければそれにおける信号反射による影響は無視できる程度であるからチップ抵抗の挿入を要しない。逆に、クロック信号主配線の第１及び第２分岐点が半導体メモリデバイスと重ならない領域に離間する場合には、コマンド・アドレス信号と同様に当該分岐点に係るクロック信号分岐配線の途中にチップ抵抗を直列に介在させればよい。
〔５〕＜クロック信号のサイクル単位同期でコマンド・アドレス信号を出力＞
項４記載の電子装置において、前記コントロールデバイスは、前記クロック信号主配線に出力するクロック信号のサイクル単位で前記コマンド・アドレス信号主配線にコマンド・アドレス信号を出力する。
これによれば、コマンド・アドレス信号の信号波形の劣化が抑制されているので、コマンド・アドレス信号の確定期間をクロック信号に複数サイクルに伸ばすことを要せず、メモリデバイスの高速アクセスに好適である。
〔６〕＜フライバイ形態でメモリデバイスを接続するコントロール信号配線＞
項４記載の電子装置において、前記実装基板に設けられたコントロール信号主配線（ＣＮＴＬｍｎ）と、前記コントロール信号主配線の第１及び第２分岐点（ＰＳＢｃｎｔ＿１，ＰＳＢｃｎｔ＿４）において前記コントロール信号主配線からそれぞれ分岐したコントロール信号分岐配線（ＣＮＴＬｓｂ＿１，ＣＮＴＬｓｂ＿７）とを介して、前記コントロールデバイスから前記第１メモリデバイス及び第２メモリデバイスにコントロール信号が供給される。
これによれば、コントロール信号の配線経路におけるコントロール信号分岐配線が長くならなければそれにおける信号反射による影響は無視できる程度であるからチップ抵抗の挿入を要しない。逆に、コントロール信号主配線の第１及び第２分岐点が半導体メモリデバイスと重ならない領域に離間する場合には、コマンド・アドレス信号と同様に当該分岐点に係るコントロール信号分岐配線の途中にチップ抵抗を直列に介在させればよい。
〔７〕＜個別的にメモリデバイスを接続するデータ系配線＞
項５に記載の電子装置において、前記実装基板は前記コントロールデバイスを前記第１メモリデバイスに接続する第１データ系配線（ＤＴＬｍｎ，ＤＴＬｓｂ＿１）と、前記コントロールデバイスを前記第２メモリデバイスに接続する第２データ系配線とを含む。前記コントロールデバイスは、前記コントロール信号によって活性化された前記第１メモリデバイス及び第２メモリデバイスとの間でデータの入力又は出力を行う。
これによれば、第１メモリデバイス及び第２メモリデバイスにはコマンド・アドレス信号及びクロック信号は位相差を持って入力される。それを供給する経路はフライバイトポロジを有するからである。データ系配線は第１メモリデバイスと第２メモリデバイスに夫々個別接続されるので、コントロールデバイスから第１メモリデバイスと第２メモリデバイスへのデータ系信号の出力タイミングにはコマンド・アドレス信号及びクロック信号が持つ位相差が形成されることになる。第１メモリデバイスと第２メモリデバイスがリードデータを出力する場合も同じである。したがって、その位相差に従ってデータ出力タイミングがずれることにより、出力バッファの出力動作に伴う電源ノイズが過大になるのを抑制することができる。
〔８〕＜”コントロールデバイスと初段分岐点間の距離 < 分岐点間最大距離”の許容＞
項１に記載の電子装置において、前記第１分岐点（ＰＳＢｃａｆ＿１）から最も離れた分岐点である前記第２分岐点（ＰＳＢｃａｆ＿４）までの配線長は、前記コントロールデバイスから前記第１分岐点までの配線長よりも長い。例えば、複数のＤＩＭＭを用いた場合、コントロールデバイスから各ＤＩＭＭにデータ信号を供給するための配線は、主にフライバイ形態で接続される。そのため、信号品質を確保する上では、この配線（主配線）に接続された複数のＤＩＭＭのうち、最もコントロールデバイスの近くに接続されたＤＩＭＭへの分岐点から、コントロールデバイスから最も離れたＤＩＭＭとの接続点までの配線長を、できるだけ短くしておく必要がある。
これに対し、本実施の形態では、複数のメモリデバイスをＤＩＭＭで構成するのではなく、直接、実装基板に搭載（実装）している。そして、上記のように、コントロールデバイスと、第１メモリデバイスおよびこの第１メモリデバイスの搭載面と同じ面に搭載された第２メモリデバイスとを、それぞれ個別で接続している。そのため、例えばコマンド・アドレス信号を参照すると、第１分岐点（ＰＳＢｃａｆ＿１）から最も離れた分岐点である第２分岐点（ＰＳＢｃａｆ＿４）までの配線長が、コントロールデバイスから第１分岐点までの配線長より長くなっているが、上記のように、データ信号用の配線は各メモリデバイスと個別に接続しているため、このデータ信号に関する信号品質への影響は低い。
〔９〕＜フライバイトポロジによる主配線の分岐配線にチップ抵抗挿入＞
電子装置（１）は、実装基板（３）と、ｉ×ｊ（ｉは２以上の整数、ｊは正の整数であって、ｊ≦ｉ）個の第１半導体部品（１１〜１８）と、第２半導体部品（２）とを含む。ｉ×ｊ個の第１半導体部品は、クロック信号に同期して動作する第１半導体チップ（１１＿ＣＨＰ、…）をそれぞれが有し、前記実装基板のｉ×ｊ個のデバイス搭載領域（２１〜２８）に個別に搭載される。第２半導体部品は、前記ｉ×ｊ個の第１半導体部品（メモリデバイス）を制御する第２半導体チップ（２＿ＣＨＰ）を有し、前記実装基板上の前記デバイス搭載領域の隣の領域（２０）に搭載される。前記実装基板は、前記第２半導体部品とｉ×ｊ個の前記第１半導体部品とを電気的に接続する複数の第１信号経路として、複数個の第１信号主配線（ＣＡＬｍｎ）と、夫々の前記第１信号主配線（コマンド・アドレス信号配線）のｉ個の分岐点（ＰＳＢｃａｆ＿１，２，３，４）で夫々分岐した第１信号分岐配線（ＣＡＬｓｂ＿１，３，５，７、ＣＡＬｓｂ＿２，４，６，８）とを含む。前記ｉ個の分岐点の全部又は一部は、前記実装基板のうち、前記デバイス搭載領域外にそれぞれ配置されている。前記全部又は一部の分岐点から分岐された第１信号分岐配線の途中にはチップ抵抗（ＲＳ＿ＣＡ）が直列に接続されている。
これによれば、フライバイトポロジによる第１信号主配線から分岐された全部又は一部の第１信号分岐配線の夫々に直列に実装されたチップ抵抗は、第１信号主配線から分岐した経路が長くても当該第１信号分岐配線上での不所望な信号反射による影響を緩和することがきる。したがって、第２半導体デバイスが実装される実装基板に直接、複数の第１半導体デバイスをフライバイトポロジで搭載することによって、第２半導体デバイスによる第１半導体デバイスの高速アクセスを実現しようとするとき、フライバイトポロジによるインタフェース信号の波形品質の劣化を抑制することができる。
〔１０〕＜メモリデバイス、コントロールデバイス＞
項９記載の電子装置において、前記第１半導体部品はクロック信号に同期動作されるメモリデバイスである。前記第２半導体部品は前記メモリデバイスを制御可能なコントロールデバイスである。
これによれば、コントロールデバイスが実装される実装基板に直接、ｉ×ｊ個のメモリデバイスをフライバイトポロジで搭載することによって、コントロールデバイスによるｉ×ｊ個のメモリデバイスの高速アクセスを実現しようとするとき、フライバイトポロジによるインタフェース信号の波形品質の劣化を抑制することができる。ｉ×ｊ個のメモリデバイスがJEDEC標準に準拠したDDR3-SDRAMのような半導体メモリデバイスであるとすると、そのコマンド・アドレス端子はデバイスの一縁辺側に集約されている関係で、その全てのコマンド・アドレス端子に接続するコマンド・アドレス分岐配線の分岐点を当該コマンド・アドレス端子の近傍でそのメモリデバイスに重ねて配置することができなくなる場合が多いと考えられる。更に、コマンド・アドレス信号のサイクル期間を既定するクロック信号や、メモリデバイスの活性化制御などに用いるコントロール系信号は、コマンド・アドレス信号の全ビットの有効性に関係する信号と位置付けられるから、そのような信号に対してはフライバイトポロジに際して対応する分岐配線が極力長くならないように考慮することが効率的であると考えられる。その意味で、コマンド・アドレス信号に対して全部又は一部の分岐配線が長くなることを許容し、それによる不都合をチップ抵抗にて解消することは、メモリデバイスに対する高速アクセス性能を確実に向上させるのに好適である。
〔１１〕＜コマンド・アドレス主配線、コマンド・アドレス分岐配線＞
項１０記載の電子装置において、前記第１信号主配線はコマンド・アドレス信号主配線であり、前記第１信号分岐配線はコマンド・アドレス信号分岐配線である。
これによれば、コマンド・アドレス信号の配線経路に対して、コマンド・アドレス信号分岐配線が長くなってもそれにおけるコマンド・アドレス信号の反射による影響を緩和することができ、コマンド・アドレス信号の波形劣化を抑制することができる。
〔１２〕＜ｉ×ｊ個のメモリデバイスをｊランクのメモリモジュールとして制御＞
項１１に記載の電子装置において、前記コントロールデバイスは、前記ｉ×ｊ個のメモリデバイスをｉ個単位のｊランクのメモリモジュールとして制御する。
これによれば、ｉ×ｊ個のメモリデバイスをｉ個単位のｊランクのメモリモジュールとして制御可能なフライバイトポロジにおいても、インタフェース信号の波形品質の劣化を抑制することができる。
〔１３〕＜フライバイ形態でメモリデバイスを接続するクロック信号配線＞
項１２に記載の電子装置において、前記実装基板は、前記コントロールデバイスとｉ×ｊ個の前記メモリデバイスとを電気的に接続する複数の第２信号経路として、クロック信号主配線（ＣＫＬｍｎ）と、前記クロック信号主配線のｉ個の分岐点（ＰＳＢｃｋ＿１，２，３，４）で夫々分岐したクロック信号分岐配線（ＣＫＬｓｂ＿１，３，５，７、ＣＫＬｓｂ２，４，６，８）とを含む。
これによれば、クロック信号の配線経路におけるクロック信号分岐配線が長くならなければそれにおける信号反射による影響は無視できる程度であるからチップ抵抗の挿入を要しない。逆に、クロック信号主配線の分岐点が半導体メモリデバイスと重ならない領域に離間する場合には、コマンド・アドレス信号と同様に当該分岐点に係るクロック信号分岐配線の途中にチップ抵抗を直列に介在させればよい。
〔１４〕＜クロック信号のサイクル単位同期でコマンド・アドレス信号を出力＞
項１３記載の電子装置において、前記コントロールデバイスは、前記クロック信号主配線に出力するクロック信号のサイクル単位で前記コマンド・アドレス信号主配線にコマンド・アドレス信号を出力する。
これによれば、コマンド・アドアドレス信号の信号波形の劣化が抑制されているので、コマンド・アドアドレス信号の確定期間をクロック信号に複数サイクルに伸ばすことを要せず、メモリデバイスの高速アクセスに好適である。
〔１５〕＜フライバイ形態でメモリデバイスを接続するコントロール信号配線＞
項１３に記載の電子装置において、前記実装基板は、前記コントロールデバイスとｉ×ｊ個の前記メモリデバイスとを電気的に接続する複数の第３信号経路として、同一ランクに属するｉ個のメモリデバイスの集合単位で前記実装基板に設けられたコントロール信号主配線（ＣＮＴＬｍｎ）と、前記コントロール信号主配線のｉ個のコントロール信号分岐点（ＰＳＢｃｎｔ＿１，２，３，４）で夫々分岐したコントロール信号分岐配線（ＣＮＴＬｓｂ＿１，３，５，７、ＣＮＴＬｓｂ＿２，４，６，８）とを含む。前記コントロールデバイスは、同一ランクに属する前記ｉ個のメモリデバイスの集合単位で前記コントロール信号主配線にコントロール信号を出力する。
これによれば、コントロール信号の配線経路におけるコントロール信号分岐配線が長くならなければそれにおける信号反射による影響は無視できる程度であるからチップ抵抗の挿入を要しない。逆に、コントロール信号主配線の分岐点が半導体メモリデバイスと重ならない領域に離間する場合には、コマンド・アドレス信号と同様に当該分岐点に係るコントロール信号分岐配線の途中にチップ抵抗を直列に介在させればよい。
〔１６〕＜個別的にメモリデバイスを接続するデータ系配線＞
項１５に記載の電子装置において、前記実装基板は、前記コントロールデバイスとｉ×ｊ個の前記メモリデバイスとを電気的に接続する複数の第４信号経路として、同一ランク内ではメモリデバイス毎に個別であって且つｊランクのランク間では対応するメモリデバイス毎に共通化して設けられたデータ系信号主配線（ＤＴＬｍｎ）と、前記データ系信号主配線データ系信号分岐点で分岐したｊ個のデータ系信号分岐配線（ＤＴＬｓｂ＿１，ＤＴＬｓｂ＿２）とを含む。前記コントロールデバイスは、前記コントロール信号によって活性化されたランクのメモリデバイスとの間でデータの入力又は出力を行う。
これによれば、同一ランク内の複数個のメモリデバイスにはコマンド・アドレス信号及びクロック信号は位相差を持って入力される。それを供給する経路はフライバイトポロジを有するからである。データ系配線は同一ランク内のメモリデバイスに夫々個別接続されるので、コントロールデバイスから同一ランク内のメモリデバイスへのデータ系信号の出力タイミングにはコマンド・アドレス信号及びクロック信号が持つ位相差が形成されることになる。同一ランク内のメモリデバイスがリードデータを出力する場合も同じである。したがって、その位相差に従ってデータ出力タイミングがずれることにより、出力バッファの出力動作に伴う電源ノイズが過大になるのを抑制することができる。
２．実施の形態の詳細
実施の形態について更に詳述する。
≪電子装置（電子機器、モジュール品）≫
電子装置の一例として、図１は配線を透視した場合のマザーボードの上面（表面）図、図２は配線を透視した場合のマザーボードの下面（裏面）図、図３は配線を透視しない場合の上面（表面）図、図４は配線を透視しない場合の下面（裏面）図である。
同図に示される電子装置１はプリンタ、イメージスキャナ、又は携帯情報端末装置などの電子機器に搭載されてその動作制御に用いられるコントロールボード若しくはマザーボードなどと称される装置である。同図において電子装置１は制御対象機器に応じた制御機能を実現するためのシステムオンチップのマイクロコンピュータ等のコントロールデバイス（ＳＯＣ）２と、コントロールデバイス２のワーク領域若しくはデータの一次記憶領域などに用いられる「ｉ（２以上の整数）×ｊ（正の整数であってｊ≦ｉ）」個、例えば８個のメモリデバイス（ＤＲＡＭ１〜ＤＲＡＭ８）１１〜１８などが実装基板３に実装されて成る。詳細は後述するが、ｊはランク数、ｉは同一ランクで動作するメモリデバイスの数である。以下の説明では、特に制限されないが、８個のメモリデバイス（ＤＲＡＭ１〜ＤＲＡＭ８）１１〜１８は、２ランクのメモリモジュールとして動作される。すなわち、本実施の形態では、「ｉ（２以上の整数）×ｊ（正の整数であってｊ≦ｉ、かつ、ｊ＝２）」個である。そのため、メモリデバイス１１，１３，１５，１７はコントロールデバイス２と共に実装基板３の上面に実装されて一方のランクを構成し、メモリデバイス１２，１４，１６，１８は実装基板３の下面に実装されて他方のランクを構成する。
図示は省略するが実装基板３にはその他の半導体部品が実装されて良いことは言うまでもない。
コントロールデバイス２は、特に制限されないが、中央処理装置と共にメモリコントローラやその他の周辺回路などが内部バスに接続されて構成され、中央処理装置がプログラムにしたがって命令を実行することによって機器制御を行う。メモリコントローラは、特に制限されないが、ＤＤＲ３−ＳＤＲＡＭやＤＤＲ２−ＳＤＲＡＭに対するメモリインタフェース制御機能を備える。特に制限されないが、ここでは、メモリデバイス１１〜１８はＤＤＲ３−ＳＤＲＡＭの半導体チップを搭載して構成されるものとする。中央処理装置などによるアクセス対象がメモリデバイス１１〜１８であるとき、メモリコントローラは内部バスから供給されるアクセスアドレスにしたがってメモリデバイス１１〜１８をＤＤＲ３−ＳＤＲＡＭの仕様にしたがってアクセスするために必要なタイミングでインタフェース信号を生成して、メモリデバイス１１〜１８を制御する。
コントロールデバイス２とメモリデバイス１１〜１８との接続は実装基板３に複数層で形成された配線などによって構成される信号経路によって接続される。信号経路としては、前記コントロールデバイス２からメモリデバイス１１〜１８にクロック信号（ＣＫ）を供給するクロック信号経路ＣＫＬを有する。コントロールデバイス２からメモリデバイス１１〜１８にコマンド（ＣＭＤ）・アドレス（ＡＤＲ）信号を供給するコマンド・アドレス信号経路ＣＡＬを有する。マイクロコンピュータ２とメモリデバイス１１〜１８との間でデータ信号（ＤＱ）及びデータストローブ信号（ＤＱＳ）などのデータ系信号を伝送するデータ系信号経路ＤＴＬを有する。コントロールデバイス２からメモリデバイス１１〜１８にチップ選択信号（ＣＳ）、クロックイネーブル信号（ＣＫＥ）及びオンダイターミネーション信号（ＯＤＴ）などのコントロール信号を供給するためのコントロール信号経路ＣＮＴＬを有する。
ここで、アドレス信号（ＡＤＲ）はアクセス対象とするメモリセルを指定するための複数ビットの信号とされる。バンク・アドレス信号はアクセスするメモリバンクを指定するアドレス情報とされる。データ系信号としてデータ信号（ＤＱ）はアクセスされるデータである。データストローブ信号（ＤＱＳ）はデータの読み出し動作（および書き込み動作）におけるデータ確定タイミングなどを示すタイミング信号である。データ系信号にはその他に、書き込み動作時に、デバイスへのデータ書き込み可否を制御するデータ・マスク信号（ＤＭ）がある。
クロック信号（ＣＫ）はメモリ動作の基準となるタイミングを決定する信号であり、例えば、差動クロック信号である。コマンド（ＣＭＤ）はローアドレスストローブ信号（ＲＡＳ）、カラムアドレスストローブ信号（ＣＡＳ）、及びライトイネーブル信号（ＷＥ）などのストローブ信号のレベルの組み合わせに応じてコマンドを指示する。クロック信号（ＣＫ）はクロックイネーブル信号（ＣＫＥ）のアサートによって有意とされ、ＤＤＲ３−ＳＤＲＡＭはクロック信号（ＣＫ）の立ち上がりと立下りの夫々のタイミングに同期して外部へのデータの読出し及び書き込みが可能にされる。また、アドレス信号（ＡＤＲ）はクロック信号（ＣＫ）のサイクル単位で確定される。ＤＤＲ３−ＳＤＲＡＭに対するコマンド入力はチップセレクト信号（ＣＳ）がイネーブルレベルのときに有効とされ、コマンド（ＣＭＤ）は信号ＲＡＳ、ＣＡＳ、ＷＥのレベルの組み合わせ等によって指示される
コマンドにはローアドレス系のアクティブコマンド（ＡＣＴ）、カラムアドレス系コマンドとしてのリードコマンド（ＲＤ）及びライトコマンド（ＷＲ）等がある。アクティブコマンドはローアドレスを指示してローアドレス系をアクティブにするためのコマンドである。リードコマンドは、ローアドレス系がアクティブにされた後にカラムアドレスを指示してカラム系をリード動作させるコマンドである。ライトコマンドはローアドレス系がアクティブにされた後にカラムアドレスを指示してカラム系をライト動作させるコマンドである。ライトコマンド及びリードコマンドで指示されるカラム系動作はバーストアクセス動作とされ、カラムアドレスで指示されたアドレスを基点にバースト数分のデータを連続的にリード又はライトする。ＤＤＲ３−ＳＤＲＡＭはバースト数８を基本とする。ライトコマンド及びリードコマンドで指示されるカラム系動作によって最初の読出しデータが確定し、或いは最初に書き込みデータを入力可能になるまでには、カラム系回路の動作が所定の状態に到達するのを待たなければならない。リード動作におけるそのような遅延時間をリードレイテンシ、ライト動作におけるそのような遅延時間をライトレイテンシと称し、回路構成上クロック信号（ＣＫ）の複数周期分の時間として決められる。オンダイターミネーション信号（ＯＤＴ）はＤＤＲ３−ＳＤＲＡＭが内蔵するデータ系配線の終端に配置された終端抵抗を有効にするか否かを指示する信号であり、ＤＱ，ＤＱＳなどのデータ系信号のチップ内配線に対してだけ有意とされる。
コントロールデバイス２は８個のメモリデバイス１１〜１８を、実装基板３の表面に実装されているメモリデバイス１１、１３、１５及び１７の第１ブロック（第１ランク）と、実装基板３の裏面に実装されているメモリデバイス１２、１４、１６及び１８の第２ブロック（第２ランク）とに分けて、ブロック単位でデータの入出力を行う。要するに、コントロールデバイス２は８個のメモリデバイス１１〜１８を２ランク（ｊ＝２）のメモリモジュールとして制御する。特に制限されないが、メモリデバイス１１〜１８は、夫々８ビット（１バイト）単位でデータの入出力を行い、コントロールデバイス２は４個のメモリデバイスを一単位として（ｉ＝４）、ランク毎に３２ビット単位でデータの入出力を行う。
データ系信号経路ＤＴＬによるコントロールデバイス２と８個のメモリデバイス１１〜１８との接続形態はランク単位での個別接続とされる。即ち、コントロールデバイス２のメモリ用データ端子の第１ワードＣＴｄｗ１がメモリデバイス１１とメモリデバイス１２の対応端子ＭＴｄ１、ＭＴｄ２に途中の分岐点ＰＳＢｄでＴ分岐されて接続される。同様に、コントロールデバイス２のメモリ用データ端子の第２ワードＣＴｄｗ２がメモリデバイス１３とメモリデバイス１４の対応端子ＭＴｄ３、ＭＴｄ４に途中の分岐点ＰＳＢｄでＴ分岐されて接続され、コントロールデバイス２のメモリ用データ端子の第３ワードＣＴｄｗ３がメモリデバイス１５とメモリデバイス１６の対応端子ＭＴｄ５、ＭＴｄ６に途中の分岐点ＰＳＢｄでＴ分岐されて接続される。同じく、コントロールデバイス２のメモリ用データ端子の第４ワードＣＴｄｗ４がメモリデバイス１７とメモリデバイス１８の対応端子ＭＴｄ７、ＭＴｄ８に途中の分岐点ＰＳＢｄでＴ分岐されて接続される。
クロック信号経路ＣＫＬによるコントロールデバイス２と８個のメモリデバイス１１〜１８との接続形態は１分岐点ＰＳＢｃｋに２個のメモリデバイスの対応端子を共通接続したフライバイトポロジとされる。即ち、コントロールデバイス２のクロック出力端子ＣＴｃｋに接続するクロック信号経路ＣＫＬの上流から最初の分岐点ＰＳＢｃｋにメモリデバイス１１，１２のクロック入力端子ＭＴｃｋが接続され、次の分岐点ＰＳＢｃｋにメモリデバイス１３，１４のクロック入力端子ＭＴｃｋが接続され、次の分岐点ＰＳＢｃｋにメモリデバイス１５，１６のクロック入力端子ＭＴｃｋが接続され、最後の分岐点ＰＳＢｃｋにメモリデバイス１７，１８のクロック入力端子ＭＴｃｋが接続される。
コマンド・アドレス信号経路ＣＡＬによるコントロールデバイス２と８個のメモリデバイス１１〜１８との接続形態は１分岐点ＰＳＢｃａｎ又はＰＳＢｃａｆに２個のメモリデバイスの対応端子を共通接続したフライバイトポロジとされる。即ち、コントロールデバイス２のコマンド・アドレス出力端子ＣＴｃａに接続するコマンド・アドレス信号経路ＣＡＬの上流から最初の分岐点ＰＳＢｃａｎ又はＰＳＢｃａｆにメモリデバイス１１，１２のコマンド・アドレス入力端子ＭＴｃａが接続される。次の分岐点ＰＳＢｃａｎ又はＰＳＢｃａｆにメモリデバイス１３，１４のコマンド・アドレス入力端子ＭＴｃａが接続される。次の分岐点ＰＳＢｃａｎ又はＰＳＢｃａｆにメモリデバイス１５，１６のコマンド・アドレス入力端子ＭＴｃａが接続される。最後の分岐点ＰＳＢｃａｎ又はＰＳＢｃａｆにメモリデバイス１７，１８のコマンド・アドレス入力端子ＭＴｃａが接続される。
コントロール信号経路ＣＮＴＬによるコントロールデバイス２と８個のメモリデバイス１１〜１８との接続形態はランク単位でメモリデバイスの対応端子を共通接続したフライバイトポロジとされる。即ち、コントロールデバイス２の第１ランク用のコントロール出力端子ＣＴｃｎｔに接続するコントロール信号経路ＣＮＴＬには順次上流側からその分岐点ＰＳＢｃｎｔにメモリデバイス１１，１３，１５，１７のコントロール入力端子ＭＴｃｎｔが接続される。一方、コントロールデバイス２の第２ランク用のコントロール出力端子ＣＴｃｎｔに接続するコントロール信号経路ＣＮＴＬには順次上流側からその分岐点ＰＳＢｃｎｔにメモリデバイス１２，１４，１６，１８のコントロール信号入力端子ＭＴｃｎｔが接続される。
実装基板３上において、上記差動のクロック信号経路ＣＫＬの終端には差動終端抵抗ＲＤ＿ＣＫが実装され、同じくコマンド・アドレス信号経路ＣＡＬの終端には終端抵抗ＲＴ＿ＣＡが実装され、コントロール信号経路ＣＮＴＬの終端には終端抵抗ＲＴ＿ＣＮＴが実装される。データ系信号経路ＤＴＬについてはメモリデバイス１１〜１８のオンダイターミネーション機能を用いることによって外付けの終端抵抗は実装されていない。差動終端抵抗ＲＤ＿ＣＫ、終端抵抗ＲＴ＿ＣＮＴ、及び終端抵抗ＲＴ＿ＣＡには夫々チップ抵抗が用いられる。
実装基板３上において、コマンド・アドレス信号経路ＣＡＬの一部の分岐点ＰＳＢｃａｎはメモリデバイス１１〜１８と表裏方向において重なる位置に配置されている。一方、コマンド・アドレス信号経路ＣＡＬのその他の分岐点ＰＳＢｃａｆはメモリデバイス１１〜１８と表裏方向において重ならずに離間した位置に配置されている。分岐点ＰＳＢｃａｆがメモリデバイス１１〜１８から離れた位置に形成されている場合には、当該分岐点ＰＳＢｃａｆからメモリデバイス１１〜１８の対応端子に至るまでの分岐経路が長くなる。フライバイトポロジにおいて分岐点はインピーダンスの状態に不連続を発生させ、信号を劣化させる負荷となるから、信号の歪みを最小限に抑えるには分岐経路を極力短くすることが望ましい。当該分岐点ＰＳＢｃａｆからメモリデバイス１１〜１８の対応端子に至るまでの分岐経路の如く経路長が他に比べて長い場合には当該分岐経路の途中にスタブ抵抗ＲＳ＿ＣＡが実装されている。スタブ抵抗ＲＳ＿ＣＡにはチップ抵抗が用いられている。ここでは分岐経路が長いか短いかの判断として、フライバイトポロジの分岐点がメモリデバイスとその表裏方向に重なっていない場合には長いとものとして、スタブ抵抗ＲＳ＿ＣＡを介在させる。
図５には実装基板３の縦断面構造が例示される。同図に例示されるように実装基板３は８層基板とされ、Ｌ１〜Ｌ８の８層の配線層を有する。Ｃｏｒｅはコア層。ＰＰは接着剤の役割を果たすプリプレグ層、ＳＲは表面保護層である。Ｌ１、Ｌ３、Ｌ６、Ｌ８が信号配線に利用され、Ｌ２、Ｌ４，Ｌ７はグランドパターン等に利用され、Ｌ５は電源パターン等に利用される。ＴＨは配線を層間で接続するために利用される貫通スルーホールの一例を示す。
図６には電子装置１におけるコマンド・アドレス信号経路ＣＡＬの１ビットの信号経路の縦断面構造が概略的に示される。同図において、コマンド・アドレス信号経路ＣＡＬの１ビットの信号経路は、コントロールデバイス２のコマンド・アドレス出力端子ＣＴｃａからＬ１層配線とＬ３層配線を介して終端抵抗ＲＴ＿ＣＡに至るコマンド・アドレス信号主配線ＣＡＬｍｎと、コマンド・アドレス信号主配線ＣＡＬｍｎの分岐点ＰＳＢｃａｆから夫々のメモリデバイス１１〜１８のコマンド・アドレス入力端子ＭＴｃａに至る分岐配線ＣＡＬｓｂとによってフライバイトポロジが形成されている。ここで、分岐点ＰＳＢｃａｆは、例えば図５における貫通するーホールＴＨとＬ３層配線との接続部分が該当する。したがって、分岐点ＰＳＢｃａｆは貫通スルーホールＴＨを形成するドリル径（例えば０．３ｍｍ）に応ずる比較的大きな面積を必要とする。尚、図６において２＿ＣＨＰはコントロールデバイス２に含まれる半導体集積回路チップとしてのコントローラチップである。１１＿ＣＨＰ〜１８＿ＣＨＰはメモリデバイス１１〜１８に含まれる半導体集積回路チップとしてのメモリチップ（ＤＤＲ３−ＳＤＲＡＭチップ）である。
図７には分岐点ＰＳＢｃａｆを持つコマンド・アドレス信号経路のフライバイトポロジの詳細が例示される。ここでは図５の８層基板を用いた場合を一例とする。コマンド・アドレス信号主配線ＣＡＬｍｎは、コントロールデバイス２側より、Ｌ１層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、及びＬ８層配線から成る。コマンド・アドレス信号主配線ＣＡＬｍｎの途中には分岐点ＰＳＢｃａｆ＿１、ＰＳＢｃａｆ＿２、ＰＳＢｃａｆ＿３、ＰＳＢｃａｆ＿４が形成され、分岐点ＰＳＢｃａｆ＿１からメモリデバイス１１、１２に至るコマンド・アドレス信号分岐配線ＣＡＬｓｂ＿１、ＣＡＬｓｂ＿２が形成される。分岐点ＰＳＢｃａｆ＿２からメモリデバイス１３、１４に至るコマンド・アドレス信号分岐配線ＣＡＬｓｂ＿３、ＣＡＬｓｂ＿４が形成される。分岐点ＰＳＢｃａｆ＿３からメモリデバイス１５、１６に至るコマンド・アドレス信号分岐配線ＣＡＬｓｂ＿５、ＣＡＬｓｂ＿６が形成される。分岐点ＰＳＢｃａｆ＿４からメモリデバイス１７、１８に至るコマンド・アドレス信号分岐配線ＣＡＬｓｂ＿７、ＣＡＬｓｂ＿８が形成される。
コマンド・アドレス信号分岐配線ＣＡＬｓｂ＿１、ＣＡＬｓｂ＿３、ＣＡＬｓｂ＿５、ＣＡＬｓｂ＿７にはＬ１層配線が用いられ、夫々の途中にはスタブ抵抗ＲＳ＿ＣＡが直列に実装されている。
コマンド・アドレス信号分岐配線ＣＡＬｓｂ＿２、ＣＡＬｓｂ＿４、ＣＡＬｓｂ＿６、ＣＡＬｓｂ＿８にはＬ８層配線が用いられ、夫々の途中にはスタブ抵抗ＲＳ＿ＣＡが直列に実装されている。
尚、分岐点ＰＳＢｃａｆを持たないコマンド・アドレス信号経路のフライバイトポロジの詳細は図示を省略するが、図７に対してスタブ抵抗ＲＳ＿ＣＡが配置されていない。図１に例示されたとおり分岐点ＰＳＢｃａｎは対応するメモリデバイスと表裏方向に重なった位置に配置され、そこから分岐される分岐配線は不所望に長くならないからである。
図８にはクロック信号経路のフライバイトポロジの詳細が例示される。同図には差動のクロック信号経路の反転又は非反転の一方の経路を示しており、他方は図示を省略してある。ここでは図５の８層基板を用いた場合を一例とする。クロック信号主配線ＣＫＬｍｎは、コントロールデバイス２側より、Ｌ１層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、及びＬ８層配線から成る。クロック信号主配線ＣＫＬｍｎの途中には分岐点ＰＳＢｃｋ＿１、ＰＳＢｃｋ＿２、ＰＳＢｃｋ＿３、ＰＳＢｃｋ＿４が形成され、分岐点ＰＳＢｃｋ＿１からメモリデバイス１１、１２に至るクロック信号分岐配線ＣＫＬｓｂ＿１、ＣＫＬｓｂ＿２が形成される。分岐点ＰＳＢｃｋ＿２からメモリデバイス１３、１４に至るクロック信号分岐配線ＣＫＬｓｂ＿３、ＣＡＬｓｂ＿４が形成される。分岐点ＰＳＢｃｋ＿３からメモリデバイス１５、１６に至るクロック信号分岐配線ＣＫＬｓｂ＿５、ＣＫＬｓｂ＿６が形成される。分岐点ＰＳＢｃｋ＿４からメモリデバイス１７、１８に至るクロック信号分岐配線ＣＫＬｓｂ＿７、ＣＫＬｓｂ＿８が形成される。
クロック信号分岐配線ＣＫＬｓｂ＿１、ＣＫＬｓｂ＿３、ＣＫＬｓｂ＿５、ＣＫＬｓｂ＿７にはＬ１層配線が用いられ、夫々の途中にはスタブ抵抗は介在されていない。クロック信号分岐配線ＣＫＬｓｂ＿２、ＣＫＬｓｂ＿４、ＣＫＬｓｂ＿６、ＣＫＬｓｂ＿８にはＬ８層配線が用いられ、夫々の途中にはスタブ抵抗は介在されていない。図１に例示されたとおり分岐点ＰＳＢｃｋは対応するメモリデバイスと表裏方向に重なった位置に配置され、そこから分岐される分岐配線は不所望に長くならないからである。
図９には第１ランクのコントロール信号経路のフライバイトポロジの詳細が例示される。コントロール信号経路はランク毎に個別され、これによってランク毎の４個のメモリデバイスを単位にメモリ制御が可能にされる。ここでは図５の８層基板を用いた場合を一例とする。コントロール信号主配線ＣＮＴＬｍｎは、コントロールデバイス２側より、Ｌ１層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、Ｌ３層配線、スルーホールＴＨ、及びＬ８層配線から成る。コントロール信号主配線ＣＮＴＬｍｎの途中には分岐点ＰＳＢｃｎｔ＿１、ＰＳＢｃｎｔ＿２、ＰＳＢｃｎｔ＿３、ＰＳＢｃｎｔ＿４が形成され、分岐点ＰＳＢｃｎｔ＿１からメモリデバイス１１に至るコントロール信号分岐配線ＣＮＴＬｓｂ＿１が形成される。分岐点ＰＳＢｃｎｔ＿２からメモリデバイス１３に至るコントロール信号分岐配線ＣＮＴＬｓｂ＿３が形成される。分岐点ＰＳＢｃｎｔ＿３からメモリデバイス１５に至るコントロール信号分岐配線ＣＮＴＬｓｂ＿５が形成される。分岐点ＰＳＢｃｎｔ＿４からメモリデバイス１７に至るコントロール信号分岐配線ＣＮＴＬｓｂ＿７が形成される。
コントロール信号分岐配線ＣＮＴＬｓｂ＿１、ＣＮＴＬｓｂ＿３、ＣＮＴＬｓｂ＿５、ＣＮＴＬｓｂ＿７にはＬ１層配線が用いられ、夫々の途中にはスタブ抵抗は介在されていない。図１に例示されたとおり分岐点ＰＳＢｃｎｔは対応するメモリデバイスと表裏方向に重なった位置に配置され、そこから分岐される分岐配線は不所望に長くならないからである。
尚、第２ランクのコントロール信号経路のフライバイトポロジの詳細は図９とほぼ同様でり、コントロール信号分岐配線ＣＮＴＬｓｂ＿２、ＣＮＴＬｓｂ＿４、ＣＮＴＬｓｂ＿６、ＣＮＴＬｓｂ＿８にはＬ８層配線が用いられる点が相違するだけであるから、その詳細については図示を省略する。
図１０にはデータ系信号経路のＴ分岐トポロジの詳細が例示される。データ系信号経路は、メモリデバイス１１とメモリデバイス１２のペア、メモリデバイス１３とメモリデバイス１４のペア、メモリデバイス１５とメモリデバイス１６のペア、そしてメモリデバイス１７とメモリデバイス１８のペアで、各ペア毎に個別化される。メモリデバイス１１とメモリデバイス１２のペアに着目した図１０に従えば、データ系信号経路については、同一ランク内ではメモリデバイス毎に個別であって且つ２（ｊ＝２）ランクのランク間では対応するメモリデバイス毎に共通化して設けられたデータ系信号主配線ＤＴＬｍｎと、前記データ系信号主配線ＤＴＬｍｎからデータ系信号分岐点ＰＳＢｄで分岐した２（ｊ＝２）個のデータ系信号分岐配線ＤＴＬｓｂ＿１、ＤＴＬｓｂ＿２とを含む。その他のメモリデバイスのペアについても同様である。
図１０についても図５の８層基板を用いた場合を一例とする。データ系信号主配線ＤＴＬｍｎは、コントロールデバイス２側より、Ｌ１層配線、スルーホールＴＨ、Ｌ３層配線、及びスルーホールＴＨから成る。データ系信号主配線ＤＴＬｍｎの途中には分岐点ＰＳＢｄが形成され、分岐点ＰＳＢｄからメモリデバイス１１に至るデータ系信号分岐配線ＤＴＬｓｂ＿１がスルーホールＴＨ及びＬ１層配線で形成される。分岐点ＰＳＢｄからメモリデバイス１２に至るデータ系信号分岐配線ＤＴＬｓｂ＿２がスルーホールＴＨ及びＬ８層配線で形成される。メモリデバイス１１〜１８はそのデータ系端子についてオンダイターミネーション機能を有しているので、ここでは終端抵抗もスタブ抵抗も必要としない。
図１１には実装基板３の表面に形成された半導体部品の搭載領域が例示される。図１２には実装基板３の裏面に形成された半導体部品の搭載領域が例示される。
図において２０はコントロールデバイス２の搭載領域、２１〜２８はメモリデバイス１１〜１８の搭載領域である。コントロールデバイス２の搭載領域２０にはコントロールデバイス２のメモリ用データ端子ＣＴｄｗ１〜ＣＴｄｗ４、クロック出力端子ＣＴｃｋ、コマンド・アドレス信号出力端子ＣＴｃａ、コントロール信号出力端子ＣＴｃｎｔなどの外部端子（例えば半田バンプ電極）が搭載される電極パッド（電極ランド）３０が表面に形成されている。
メモリデバイス１１〜１８の搭載領域２１〜２８には、メモリデバイス１１〜１８のデータ系端子ＭＴｄ１〜ＭＴｄ８、クロック入力端子ＭＴｃｋ、コマンド・アドレス入力端子ＭＴｃａ、コントロール信号入力端子ＭＴｃｎｔなどの外部端子（例えば半田バンプ電極）が搭載される電極パッド（電極ランド）３１が表面に形成されている。
尚、図１及び図２においてコントロールデバイス２の外部端子とメモリデバイス１１〜１８の外部端子はその一部を図示してあり、残りは図示を省略してあるが、コントロールデバイス２については、図１１のコントロールデバイス２の搭載領域の電極パッド３０の配置と同様に、コントロールデバイス２の外周から同心円状に複数列で配置されている。また、メモリデバイス１１〜１８の外部端子についても、その搭載領域２１〜２８の電極パッド３１の配置と同様に裏面の複数列で配置されている。
図１３にはメモリデバイスの搭載領域の近傍として図１１のＡの部分の詳細が例示される。図において一重の○印は電極パッド３１であり、二重の○印はスルーホールＴＨである。スルーホールＴＨはドリル孔４０の周囲に導電材４１が流し込まれて配線経路を構成する。３１＿ｃａｎは分岐点ＰＳＢｃａｎに接続する電極パッド、３１＿ｃａｆは分岐点ＰＳＢｃａｆに接続する電極パッドである。電極パッド３１＿ｃａｆから分岐点ＰＳＢｃａｆまでの距離は、電極パッド３１＿ｃａｎから分岐点ＰＳＢｃａｎまでの距離に比べて長くされるから、電極パッド３１＿ｃａｆを分岐点ＰＳＢｃａｆに接続するコマンド・アドレス信号分岐配線ＣＡＬｓｂ＿３の途中には、電極パッド５０を介してスタブ抵抗ＲＳ＿ＣＡが直列に実装されている。特に図示はしないが、他のメモリデバイス１１，１２、１４〜１８についても同様である。
ここで、半導体部品としてのコントロールデバイス２及びメモリデバイス１１〜１８は図６にも図示するように半導体集積回路のチップ（半導体チップ）がパッケージングされて構成される。コントロールデバイス２はマイクロコンピュータチップのようなコントローラチップ２＿ＣＨＰを有し、コントローラチップ２＿ＣＨＰがパッケージされ、コントローラチップ２＿ＣＨＰの電極がパッケージの外部端子に接続されてコントロールデバイス２が形成される。メモリデバイス１１〜１８の夫々は、ＤＤＲ３−ＳＤＲＡＭチップ１１＿ＣＨＰ〜１８＿ＣＨＰが個別にパッケージングされ、ＤＤＲ３−ＳＤＲＡＭチップ１１＿ＣＨＰ〜１８＿ＣＨＰの電極がパッケージの外部端子に接続されてメモリデバイス１１〜１８が形成される。
以上の説明を基に、本実施の形態の電子装置（電子機器、モジュール品）の構成を換言すると、以下の通りである。
すなわち、図１〜４、６に示すように、電子装置（電子機器、モジュール品）１は、実装基板（マザーボード、モジュール基板）３と、この実装基板２の上面（表面）に搭載されたメモリデバイス（半導体部品、半導体装置、ＤＲＡＭ）１１、１２、１３、１４、１５、１６、１７、１８と、この実装基板２の上面（表面）に搭載され、かつ、メモリデバイス１１〜１８を制御するコントロールデバイス（半導体部品、半導体装置、ロジックデバイス、ＳＯＣ）２と、を含んでいる。
また、実装基板３は、上面（表面）と、上面とは反対側の下面（裏面）と、を有している。そして、図１１に示すように、実装基板３は、上面のメモリデバイス搭載領域（半導体部品搭載領域）２１に設けられた複数のランド（電極パッド）３１を有している。また、図１２に示すように、実装基板３は、実装基板３の厚さ方向において上記メモリデバイス搭載領域２１と重なる下面のメモリデバイス搭載領域（半導体部品搭載領域）２２に設けられた複数のランド（電極パッド）３１を有している。また、図１１に示すように、実装基板３は、上記メモリデバイス搭載領域２１の隣に位置する上面のメモリデバイス搭載領域（半導体部品搭載領域）２３に設けられた複数のランド（電極パッド）３１を有している。また、図１２に示すように、実装基板３は、実装基板３の厚さ方向において上記メモリデバイス搭載領域２３と重なり、かつ、上記メモリデバイス搭載領域２２の隣に位置する下面のメモリデバイス搭載領域（半導体部品搭載領域）２４に設けられた複数のランド（電極パッド）３１を有している。また、図１１に示すように、実装基板３は、上記メモリデバイス搭載領域２３の隣に位置する上面のメモリデバイス搭載領域（半導体部品搭載領域）２５に設けられた複数のランド（電極パッド）３１を有している。また、図１２に示すように、実装基板３は、実装基板３の厚さ方向において上記メモリデバイス搭載領域２５と重なり、かつ、上記メモリデバイス搭載領域２４の隣に位置する下面のメモリデバイス搭載領域（半導体部品搭載領域）２６に設けられた複数のランド（電極パッド）３１を有している。また、図１１に示すように、実装基板３は、上記メモリデバイス搭載領域２５の隣に位置する上面のメモリデバイス搭載領域（半導体部品搭載領域）２７に設けられた複数のランド（電極パッド）３１を有している。また、図１２に示すように、実装基板３は、実装基板３の厚さ方向において上記メモリデバイス搭載領域２７と重なり、かつ、上記メモリデバイス搭載領域２６の隣に位置する下面のメモリデバイス搭載領域（半導体部品搭載領域）２８に設けられた複数のランド（電極パッド）３１を有している。また、図１１に示すように、実装基板３は、上記メモリデバイス搭載領域２１、２３、２５、２７の隣に位置する上面のコントロールデバイス搭載領域（半導体部品搭載領域、ロジックデバイス搭載領域）２０に設けられた複数のランド（電極パッド）３０を有している。
また、メモリデバイス１１は、図１、図３、図６および図１１に示すように、インタポーザ（配線基板）２１ａと、上記インタポーザ２１ａ上に搭載され、クロック信号に同期して動作する図示しないメモリチップ（半導体チップ）と、上記メモリチップを封止する封止体（樹脂）２１ｂと、メモリチップと電気的に接続された複数の半田ボール（外部端子）２１ｃと、を有する。そして、メモリデバイス１１は、実装基板３の上面の上記メモリデバイス搭載領域２１に搭載され、かつ、上記複数の半田ボール２１ｃが上記メモリデバイス搭載領域２１に設けられた上記複数のランド３１とそれぞれ電気的に接続されている。
また、メモリデバイス１２は、図２、図４、図６および図１１に示すように、インタポーザ（配線基板）２２ａと、上記インタポーザ２２ａ上に搭載され、クロック信号に同期して動作する図示しないメモリチップ（半導体チップ）と、上記メモリチップを封止する封止体（樹脂）２２ｂと、メモリチップと電気的に接続された複数の半田ボール（外部端子）２２ｃと、を有する。そして、メモリデバイス１２は、実装基板３の上面の上記メモリデバイス搭載領域２２に搭載され、かつ、上記複数の半田ボール２２ｃが上記メモリデバイス搭載領域２２に設けられた上記複数のランド３１とそれぞれ電気的に接続されている。
また、メモリデバイス１３は、図１、図３、図６および図１１に示すように、インタポーザ（配線基板）２３ａと、上記インタポーザ２３ａ上に搭載され、クロック信号に同期して動作する図示しないメモリチップ（半導体チップ）と、上記メモリチップを封止する封止体（樹脂）２３ｂと、メモリチップと電気的に接続された複数の半田ボール（外部端子）２３ｃと、を有する。そして、メモリデバイス１３は、実装基板３の上面の上記メモリデバイス搭載領域２３に搭載され、かつ、上記複数の半田ボール２３ｃが上記メモリデバイス搭載領域２３に設けられた上記複数のランド３１とそれぞれ電気的に接続されている。
また、メモリデバイス１４は、図２、図４、図６および図１１に示すように、インタポーザ（配線基板）２４ａと、上記インタポーザ２４ａ上に搭載され、クロック信号に同期して動作する図示しないメモリチップ（半導体チップ）と、上記メモリチップを封止する封止体（樹脂）２４ｂと、メモリチップと電気的に接続された複数の半田ボール（外部端子）２４ｃと、を有する。そして、メモリデバイス１４は、実装基板３の上面の上記メモリデバイス搭載領域２４に搭載され、かつ、上記複数の半田ボール２４ｃが上記メモリデバイス搭載領域２４に設けられた上記複数のランド３１とそれぞれ電気的に接続されている。
また、メモリデバイス１５は、図１、図３、図６および図１１に示すように、インタポーザ（配線基板）２５ａと、上記インタポーザ２５ａ上に搭載され、クロック信号に同期して動作する図示しないメモリチップ（半導体チップ）と、上記メモリチップを封止する封止体（樹脂）２５ｂと、メモリチップと電気的に接続された複数の半田ボール（外部端子）２５ｃと、を有する。そして、メモリデバイス１５は、実装基板３の上面の上記メモリデバイス搭載領域２５に搭載され、かつ、上記複数の半田ボール２５ｃが上記メモリデバイス搭載領域２５に設けられた上記複数のランド３１とそれぞれ電気的に接続されている。
また、メモリデバイス１６は、図２、図４、図６および図１１に示すように、インタポーザ（配線基板）２６ａと、上記インタポーザ２６ａ上に搭載され、クロック信号に同期して動作する図示しないメモリチップ（半導体チップ）と、上記メモリチップを封止する封止体（樹脂）２６ｂと、メモリチップと電気的に接続された複数の半田ボール（外部端子）２６ｃと、を有する。そして、メモリデバイス１６は、実装基板３の上面の上記メモリデバイス搭載領域２６に搭載され、かつ、上記複数の半田ボール２６ｃが上記メモリデバイス搭載領域２６に設けられた上記複数のランド３１とそれぞれ電気的に接続されている。
また、メモリデバイス１７は、図１、図３、図６および図１１に示すように、インタポーザ（配線基板）２７ａと、上記インタポーザ２７ａ上に搭載され、クロック信号に同期して動作する図示しないメモリチップ（半導体チップ）と、上記メモリチップを封止する封止体（樹脂）２７ｂと、メモリチップと電気的に接続された複数の半田ボール（外部端子）２７ｃと、を有する。そして、メモリデバイス１７は、実装基板３の上面の上記メモリデバイス搭載領域２７に搭載され、かつ、上記複数の半田ボール２７ｃが上記メモリデバイス搭載領域２７に設けられた上記複数のランド３１とそれぞれ電気的に接続されている。
また、メモリデバイス１８は、図２、図４、図６および図１１に示すように、インタポーザ（配線基板）２８ａと、上記インタポーザ２８ａ上に搭載され、クロック信号に同期して動作する図示しないメモリチップ（半導体チップ）と、上記メモリチップを封止する封止体（樹脂）２８ｂと、メモリチップと電気的に接続された複数の半田ボール（外部端子）２８ｃと、を有する。そして、メモリデバイス１８は、実装基板３の上面の上記メモリデバイス搭載領域２８に搭載され、かつ、上記複数の半田ボール２８ｃが上記メモリデバイス搭載領域２８に設けられた上記複数のランド３１とそれぞれ電気的に接続されている。
また、コントロールデバイス２は、図１、図３、図６、図１１および図１５に示すように、インタポーザ（配線基板）１００と、上記インタポーザ１００上に搭載され、メモリデバイス１１〜１８を制御するコントロールチップ（半導体チップ、ロジックチップ）２＿ＣＨＰと、上記コントロールチップ２＿ＣＨＰを封止する封止体（樹脂）１０６と、コントロールチップ２＿ＣＨＰと電気的に接続された複数の半田ボール（外部端子）１０７と、を有する。そして、コントロールデバイス２は、実装基板３の上面の上記コントロールデバイス搭載領域２０に搭載され、かつ、上記複数の半田ボール１０７が上記コントロールデバイス搭載領域２０に設けられた上記複数のランド３０とそれぞれ電気的に接続されている。
そして、上記複数のランド３０のうちのコマンド・アドレス信号用パッド（コントロールデバイス２のコマンド・アドレス出力端子ＣＴｃａが接続されるパッド）は、図１、図２および図６に示すように、上記実装基板３に設けられた複数の配線のうちのコマンド・アドレス信号用主配線（主配線）ＣＡＬｍｎと、上記コマンド・アドレス信号用主配線ＣＡＬｍｎの分岐点ＰＳＢｃａｎ、ＰＳＢｃａｆにおいて上記コマンド・アドレス信号用主配線ＣＡＬｍｎから分岐したコマンド・アドレス分岐配線（スタブ配線）ＣＡＬｓｂを介して、メモリデバイス搭載領域２１〜２８に設けられた複数のランド３１のうちのコマンド・アドレス信号用パッド（メモリデバイス１１〜１８のコマンド・アドレス入力端子ＭＴｃａが接続されるパッド）３１＿ｃａｎ、３１＿ｃａｆと電気的に接続されている。
ここで、分岐点ＰＳＢｃａｎは、図１３に示すように、実装基板３のうち、各半導体部品搭載領域（コントロールデバイス搭載領域２０、メモリデバイス搭載領域２１〜２８）内、すなわち、各半導体部品（コントロールデバイス２、メモリデバイス１１〜１８）と重なる位置に配置されている。一方、分岐点ＰＳＢｃａｆは、図１３に示すように、実装基板３のうち、各半導体部品搭載領域（コントロールデバイス搭載領域２０、メモリデバイス搭載領域２１〜２８）外、すなわち、各半導体部品（コントロールデバイス２、メモリデバイス１１〜１８）と重ならない位置に配置されている。
また、コマンド・アドレス信号の伝達（伝送）は、上記コマンド・アドレス信号用主配線ＣＡＬｍｎを介してコントロールデバイス２から各メモリデバイス１１〜１８に向かって、一方向に行われる。なお、クロック信号およびコントロール信号の伝達についても、コマンド・アドレス信号の伝達と同様である。一方、データ信号の伝達については、コントロールデバイス２から各メモリデバイス１１〜１８に向かって、さらには、各メモリデバイス１１〜１８からコントロールデバイス２に向かって、双方向に行われる。
また、各メモリデバイス１１〜１８と電気的に接続される各コマンド・アドレス信号用パッド（メモリデバイス１１〜１８のコマンド・アドレス入力端子ＭＴｃａが接続されるパッド）３１＿ｃａｎ、３１＿ｃａｆは、コマンド・アドレス信号用主配線ＣＡＬｍｎにフライバイ形態でそれぞれ接続されている。
そして、各コマンド・アドレス分岐配線（スタブ配線）ＣＡＬｓｂには、チップ抵抗ＲＳ＿ＣＡが直列接続（実装）されている。
≪コントロールデバイス（半導体部品、半導体装置、ロジックデバイス、ＳＯＣ）≫
次に、本実施の形態で使用するコントロールデバイス２の構成について、以下に説明する。
図１４はコントロールデバイス２の下面（実装面）図、図１５は図１４に示すＩ−Ｉ´断面線に沿った断面図である。
図１５に示すように、コントロールデバイス２は、インタポーザ（配線基板）１００と、インタポーザ１００の上面（チップ搭載面）に搭載されたコントロールチップ（半導体チップ、ロジックチップ）２＿ＣＨＰと、コントロールチップ２の主面（素子形成面）上に形成されたボンディングパッド（電極）１０３とインタポーザ１００の上面に形成されたボンディングリード（電極）１０１とを電気的に接続するワイヤ（導電性部材）１０５と、コントロールチップ２および導電性部材１０５を封止する封止体（樹脂）１０６と、インタポーザ１００の上面とは反対側の下面（実装面）に形成され、かつ、ボンディングリード１０１と図示しない内層配線を介して電気的に接続されたバンプランド（電極パッド）１０２と、バンプランド１０２の表面に接合された半田ボール（外部端子）１０７と、を含んでいる。
また、図１４に示すように、インタポーザ１００の下面に形成された複数のバンプランド１０２（または複数の半田ボール１０７）は、平面視において、インタポーザ１００の下面における各辺に沿って、かつ、複数列に亘って配置されている。
なお、メモリデバイス１１〜１８の構成に関する説明については省略するが、コントロールデバイス２の構成と同じ構成を採用してもよい。
≪コントロールデバイスの製造方法≫
次に、本実施の形態のコントロールデバイス２の製造方法について、以下に説明する。
図１６〜図２０にはコントロールデバイス２の組立工程に応じた状態が例示される。コントロールデバイス２の製造工程は、主に、基材準備工程、チップマウント（ダイボンド）工程、ワイヤボンディング工程、モールド工程、及びボールマウント工程から成る。
１．基材準備
基材準備工程（図１６）では、母材を準備する。本実施の形態で使用する母材は、特に制限されないが、所謂、多数個取り基板ではなく、配線基板１００とされ、平面形状が四角形から成り、ボンディングリード１０１及びバンプランド１０２が上下面それぞれに形成される。
２．ダイボンド
チップマウント（ダイボンド）工程において配線基板１００のデバイス領域にマイクロコンピュータチップのようなコントローラチップ２＿ＣＨＰが搭載される（図１７参照）。上記したコントローラチップ２＿ＣＨＰを配線基板１００のデバイス領域における上面（チップ搭載面）上に、接着材（ダイボンド材）を介して搭載する。詳細に説明すると、コントローラチップ２＿ＣＨＰの裏面（背面）が配線基板１００の上面と対向するように、接着材（ダイボンド材）を介して配線基板１００の上面に搭載する。このとき、配線基板１００の上面に形成された複数のボンディングリード１０１がコントローラチップ２＿ＣＨＰから露出するように搭載する。尚、ここで用いる接着材は、例えばフィルム状の接着材であり、絶縁性を有する。これは、ペースト状（流動性を有する）の接着材（流動性を有する接着材）であってもよい。
３．ワイヤボンド
ワイヤボンディング工程では、図１８のようにコントローラチップ２＿ＣＨＰの複数の電極パッド１０３を対応するボンディングリード１０１に、導電性部材であるワイヤ１０５を介してそれぞれ電気的に接続する。
尚、導電性部材として、ワイヤを介してコントローラチップ２のボンディングパッドと配線基板１００のボンディングパッド（ボンディングフィンガ）とを電気的に接続したが、突起電極を介してコントローラチップ２の電極パッド（ボンディングパッド）と配線基板の電極パッド（ボンディングフィンガ）とを電気的に接続してもよい。
４．モールド
モールド工程では、配線基板１００の周縁部が露出するように、成型金型に形成された１つキャビティで１つのコントローラチップ２を覆う、所謂、個片モールド方式により封止体１０６を形成する（図１９参照）。封止体１０６には、例えばエポキシ系の熱硬化性樹脂を用いることができる。
尚、配線基板として、複数のデバイス形成領域を有する多数個取り基板を用い、更に、成型金型に形成された１つキャビティで複数のデバイス領域を纏めて覆い、一括してモールドする、所謂、一括モールド方式により封止体を形成してもよいことは言うまでもない。
５．ボールマウント
ボールマウント工程では、封止体１０６で封止された配線基板１００を図示しない成形金型から取り出した後、各デバイス領域における下面に形成されたバンプランド１０２に、外部端子となる半田ボール（半田材）１０７を形成（接続）する（図２０参照）。尚、半田ボール１０７は、例えば錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）の合金からなる、所謂、鉛フリー半田材を使用している。尚、前記鉛フリー半田材とは、ＲｏＨＳ（Restriction of Hazardous Substances）指令に基づいて、鉛（Ｐｂ）の含有率が１０００ｐｐｍ（０．１ｗｔ％）以下のものを言う。尚、錫（Ｓｎ）を含有する半田材を使用した場合には、銅（Ｃｕ）が拡散しやすいことから、本実施の形態は、前記鉛フリー半田材に限らず、鉛（Ｐｂ）を含有する半田材を使用した場合にも適用することができるが、環境汚染対策を考慮した場合は、本実施の形態のように、鉛フリー半田材を使用することが好ましい。
尚、メモリデバイス１１〜１８の組立工程もコントロールデバイス２の組立とほぼ同じ工程から成るため、その説明は省略する。
≪モジュール品（電子装置）の製造方法≫
上記組立工程を経て得られたコントロールデバイス２及びメモリデバイス１１〜１８などの半導体部品を実装基板３に実装する部品マウント工程において、主な半導体部品の搭載順は、実装基板３の第１面（表面）にコントロールデバイス２を先に実装してから、複数のメモリデバイス１１，１３，１５，１７を搭載し、その後に、実装基板３の第２面（裏面）に複数のメモリデバイス１２，１４，１６，１８を搭載すればよい。或いはその逆に、実装基板３の第２面（裏面）に複数のメモリデバイス１２，１４，１６，１８を搭載し、その後に、実装基板３の第１面（表面）にコントロールデバイス２を先に実装してから、複数のメモリデバイス１１，１３，１５，１７を搭載してもよい。終端抵抗やスタブ抵抗はコントロールデバイス２及びメモリデバイス１１〜１８の搭載順に合わせて実装すればよい。
上記実施の形態によれば以下の作用効果を得る。
〔１〕コマンド・アドレス信号経路のフライバイトポロジによるコマンド・アドレス信号主配線ＣＡＬｍｎから分岐するコマンド・アドレス信号分岐配線ＣＡＬｓｂにチップ抵抗ＲＳ＿ＣＡを挿入した。これによれば、フライバイトポロジによるコマンド・アドレス信号主配線ＣＡＬｍｎから分岐するコマンド・アドレス信号分岐配線ＣＡＬｓｂにチップ抵抗ＲＳ＿ＣＡは、コマンド・アドレス信号分岐配線ＣＡＬｓｂが長くても当該分岐配線上での不所望な信号反射による影響を緩和することがきる。したがって、コントロールデバイス２が実装される実装基板３に直接、複数のメモリデバイス１１〜１８をフライバイトポロジで搭載することによって、コントロールデバイス２によるメモリデバイス１１〜１８の高速アクセスを実現しようとするとき、フライバイトポロジによるインタフェース信号の波形品質の劣化を抑制することができる。更に詳しくは、コントロールデバイス２が実装される実装基板３に直接、各ランクｉ個で合計ｊランクを構成するｉ×ｊ（例えば４×２）個のメモリデバイス１１〜１８をフライバイトポロジで搭載することによって、コントロールデバイス２による８個のメモリデバイス１１〜１８の高速アクセスを実現しようとするとき、フライバイトポロジによるインタフェース信号の波形品質の劣化を抑制することができる。例えば図２１にはコントロールデバイス２に近い位置のコマンド・アドレス信号分岐配線の信号波形と、コントロールデバイス２から遠い位置のコマンド・アドレス信号分岐配線の信号波形とを、チップ抵抗ＲＳ＿ＣＡを設けた場合（実線の信号波形）と設けない場合（破線の信号波形）で区別して例示してある。図からも明らかなように、何れの場合にもチップ抵抗ＲＳ＿ＣＡを設けた場合には反射による影響を抑えることができる。
また、ｉ×ｊ個のメモリデバイスは、例えばJEDEC標準に準拠したDDR3-SDRAMのような半導体メモリデバイスであるとすると、デバイスの中央部にコントロール信号端子、その一方側にデータ系端子、その他方側にコマンド・アドレス信号端子が配置されるという、外部端子のマッピングが標準化されている。そうすると、そのコマンド・アドレス端子は当該メモリデバイスの一縁辺側に集約されている関係で、その全てのコマンド・アドレス端子に接続するコマンド・アドレス信号分岐配線ＣＡＬｓｂの分岐点ＰＳＢｃａｎ，ＰＳＢｃａｆを当該コマンド・アドレス端子の近傍でそのメモリデバイスに重ねて配置することができなくなる場合が多いと考えられる。更に、コマンド・アドレス信号のサイクル期間を既定するクロック信号（ＣＫ）や、メモリデバイスの活性化制御などに用いるコントロール系信号（ＣＳ）は、コマンド・アドレス信号の全ビットの有効性に関係する信号と位置付けられるから、そのような信号に対してはフライバイトポロジに際して対応する分岐配線ＣＡＬｓｂが極力長くならないように考慮することが効率的であると考えられる。その意味で、コマンド・アドレス信号に対して全部又は一部のコマンド・アドレス信号分岐配線ＣＡＬｓｂが長くなることを許容し、それによる不都合をチップ抵抗ＲＳ＿ＣＡにて解消することで、メモリデバイスに対する高速アクセス性能を確実に向上させるのに資することができる。
更に、スタブ配線の長さが長くなる別の理由もある。即ち、電子装置の小型化という観点より実装基板が小型可される傾向にあり、そうするとメモリデバイスには大容量メモリが使用され、しかもメモリデバイスを実装基板の片面だけでなく、両面に直接実装されるようになる。このような事情の下でコントロールデバイスとメモリデバイスとの間のインタフェース信号の波形品質を改善して高速動作に対応しようとする場合に、コントロールデバイスとメモリデバイスとの間の配線トポロジとしてＴ分岐構造の配線トポロジではなく、フライバイ構造の配線トポロジの採用が有望視される。しかしながら、そうすると、主配線から分岐するスタブ配線の長さ（分岐点（スルーホール）から各メモリチップの外部端子までの距離）が長くなった。この要因は、ビルドアップ基板のような多層配線構造の実装基板はその厚さが、ＤＩＭＭに使用するようなインタポーザの厚さよりも大きいため、実装基板に形成するスルーホールの径が大きくなり、メモリデバイスの外部端子の近傍に全てのスルーホールを配置（形成）できないことにある。具体的には、実装基板の厚さは、ＤＩＭＭで使用していたインタポーザに比べて大きいため（例えば1.6mm）、実装基板に貫通孔（スルーホール）を形成する際に使用するドリルの径（例えば0.3mm）についても、ＤＩＭＭのインタポーザに対して使用してドリルの径（例えば0.1mm）よりも大きいものを使用せざるを得ない。この結果、形成された各貫通孔の径は大きくなり、全ての貫通孔を半導体部品搭載領域内に配置しきれなくなった。これにより、半導体部品搭載領域外に設けられた貫通孔の内部に形成された貫通配線（スルーホール配線）に繋がる分岐配線（スタブ配線）の長さが長いものが生じ、信号品質を劣化させる原因になることが想定された。このように、長くなる分岐配線ＣＡＬｓｂに対してスタブ抵抗を介在させることによって当該分岐配線上での信号波形の劣化を抑制することができる。
〔２〕フライバイ形態でメモリデバイスに接続するクロック信号配線については分岐点がメモリデバイスの搭載領域から離れず、その分岐配線は不所望に長くならないので、それにおける信号反射による影響は無視できる程度であるからチップ抵抗の挿入を要しない。逆に、クロック信号主配線の分岐点がメモリデバイスと重ならない領域に離間する場合には、コマンド・アドレス信号と同様に当該分岐点に係るクロック信号分岐配線の途中にチップ抵抗を直列に介在させればよい。
〔３〕コマンド・アドアドレス信号の信号波形の劣化が抑制されているので、コマンド・アドアドレス信号の確定期間をクロック信号に複数サイクルに伸ばすことを要せず、クロック信号のサイクル単位同期でコマンド・アドレス信号を出力することができ、この点でも、メモリデバイスの高速アクセスに好適である。
〔４〕フライバイ形態でメモリデバイスに接続するコントロール信号配線については分岐点がメモリデバイスの搭載領域から離れず、その分岐配線は不所望に長くならないので、それにおける信号反射による影響は無視できる程度であるからチップ抵抗の挿入を要しない。逆に、コントロール信号主配線の分岐点がメモリデバイスと重ならない領域に離間する場合には、コマンド・アドレス信号と同様に当該分岐点に係るコントロール信号分岐配線の途中にチップ抵抗を直列に介在させればよい。
〔５〕データ系配線については、同一ランク内ではメモリデバイス毎に個別であって且つ２ランクのランク間では対応するメモリデバイス毎に共通化して設けられたデータ系信号主配線ＤＴＬｍｎと、データ系信号主配線のデータ系信号分岐点（データ系信号経路の分岐点）ＰＳＢｄで分岐した２個のデータ系信号分岐配線ＤＴＬｓｂとを含む。このとき、コントロールデバイス２は、チップセレクト信号ＣＳによって活性化されたランクのメモリデバイスとの間でデータの入力又は出力を行うことによって、ランク単位でメモリデバイスと個別にデータの入出力を行うことができる。同一ランク内の複数個のメモリデバイスにはコマンド・アドレス信号及びクロック信号は位相差を持って入力される。それを供給する経路はフライバイトポロジを有するからである。データ系配線は同一ランク内のメモリデバイスに夫々個別接続されるので、コントロールデバイス２から同一ランク内のメモリデバイスへのデータ系信号の出力タイミングにはコマンド・アドレス信号及びクロック信号が持つ位相差が形成されることになる。同一ランク内のメモリデバイスがリードデータを出力する場合も同じである。したがって、その位相差に従ってデータ出力タイミングがずれることにより、出力バッファの出力動作に伴う電源ノイズが過大になるのを抑制することができる。
〔６〕図１に例示されるようにフライバイトポロジにおいて、分岐点ＰＳＢｃａｆの間の最大距離、例えばコントロールデバイス２の近端側（メモリデバイス１１側）の分岐点ＰＳＢｃａｆと、コントロールデバイス２の遠端側（メモリデバイス１７側）の分岐点とＰＳＢｃａｆとの距離が、コントロールデバイス２と初段分岐点ＰＳＢｃａｆとの間の距離よりも長くされる。ＤＩＭＭのようなソケット利用の搭載形式ではなくメモリデバイス１１〜１８を平面的に重ねて実装基板３に直接実装する実装形態だからである。そのような実装形態によるフライバイトポロジ故にコマンド・アドレス信号の配線長に上記の如き関係があっても、その分岐配線が長くなることによる不都合はスタブ抵抗によって解消されている。
≪変形例≫
本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
（変形例１）
例えば、上記実施の形態では、各半導体部品を組み立てた後、実装基板上に搭載することについて説明したが、各半導体部品は、予め完成したものを準備しておいてもよい。
（変形例２）
また、上記実施の形態では、多層配線構造の実装基板のうち、主に３層目の配線層（内部配線層）においてコマンド・アドレス信号用配線を引き回すことについて説明したが、内部配線層であれば、３層目に限らず、例えば６層目の配線層において各メモリデバイスの近傍まで引き回してもよい。
（変形例３）
また、フライバイトポロジで実装基板に搭載するメモリデバイスはＤＤＲ３−ＳＤＲＡＭに限定されず、その他の構成を有するメモリ、更にはその他の半導体部品であってもよい。
（変形例４）
また、コントロールデバイスはマイクロコンピュータに限定されず、適宜のシステムオンチップのデータ処理デバイス、或いはメモリコントロールデバイスなどであってもよい。
（変形例５）
ｉ×ｊこのメモリデバイスは２ランクの８個のメモリデバイスに限定されない。ランク数と１ランク当たりのメモリデバイス数はコントロールデバイスのメモリコントロール機能に応じて適宜変更可能である。
（変形例６）
分岐配線にスタブ抵抗としてチップ抵抗を挿入する信号線の種類はアドレス・コマンド信号線に限定されない。フライバイトポロジの分岐点が半導体部品と表裏で重なる位置から離れることになる分岐点を持つ信号線であれば、その信号の種類は問わない。
（変形例７）
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
１ 電子装置（電子機器、モジュール品）
２ コントロールデバイス（半導体部品、半導体装置、ロジックデバイス、ＳＯＣ）
２＿ＣＨＰ コントロールチップ（半導体チップ、ロジックチップ）
３ 実装基板（マザーボード、モジュール基板）
１１ メモリデバイス（半導体部品、半導体装置、ＤＲＡＭ１）
１２ メモリデバイス（半導体部品、半導体装置、ＤＲＡＭ２）
１３ メモリデバイス（半導体部品、半導体装置、ＤＲＡＭ３）
１４ メモリデバイス（半導体部品、半導体装置、ＤＲＡＭ４）
１５ メモリデバイス（半導体部品、半導体装置、ＤＲＡＭ５）
１６ メモリデバイス（半導体部品、半導体装置、ＤＲＡＭ６）
１７ メモリデバイス（半導体部品、半導体装置、ＤＲＡＭ７）
１８ メモリデバイス（半導体部品、半導体装置、ＤＲＡＭ８）
１１＿ＣＨＰ〜１８＿ＣＨＰ メモリチップ（半導体チップ）
ＣＫＬ クロック信号経路
ＣＡＬ コマンド・アドレス信号経路
ＤＴＬ データ系信号経路
ＣＮＴＬ コントロール信号経路
ＣＴｄｗ１〜ＣＴｄｗ４ メモリ用データ端子
ＣＴｃｋ クロック出力端子
ＣＴｃａ コマンド・アドレス出力端子
ＣＴｃｎｔ コントロール出力端子
ＭＴｄ１ データ端子
ＭＴｄ２ データ端子
ＭＴｄ３ データ端子
ＭＴｄ４ データ端子
ＭＴｄ５ データ端子
ＭＴｄ６ データ端子
ＭＴｄ７ データ端子
ＭＴｄ８ データ端子
ＭＴｃｋ クロック入力端子
ＭＴｃａ コマンド・アドレス入力端子
ＭＴｃｎｔ コントロール入力端子
ＰＳＢｄ データ系信号経路の分岐点
ＰＳＢｃｋ クロック信号経路の分岐点
ＰＳＢｃａｎ メモリデバイスに表裏方向に重なるコマンド・アドレス信号経路の分岐点
ＰＳＢｃａｆ メモリデバイスに表裏方向に重ならないコマンド・アドレス信号経路の分岐点
ＰＳＢｃｎｔ コントロール信号経路の分岐点
ＲＤ＿ＣＫ クロック信号経路の差動終端抵抗
ＲＴ＿ＣＡ コマンド・アドレス信号経路の終端抵抗
ＲＴ＿ＣＮＴコントロール信号経路の終端抵抗
ＲＳ＿ＣＡ スタブ抵抗
ＣＡＬｍｎ コマンド・アドレス信号主配線（主配線）
ＰＳＢｃａｆ（ＰＳＢｃａｆ＿１〜ＰＳＢｃａｆ＿４） 分岐点
ＣＡＬｓｂ（ＣＡＬｓｂ＿１〜ＣＡＬｓｂ＿８） コマンド・アドレス分岐配線（スタブ配線）
ＣＫＬｍｎ クロック信号主配線
ＰＳＢｃｋ＿１〜ＰＳＢｃｋ＿４クロック信号主配線ＣＫＬｍｎの分岐点
ＣＫＬｓｂ＿１〜ＣＫＬｓｂ＿８ クロック信号分岐配線
ＣＮＴＬｍｎ コントロール信号主配線
ＰＳＢｃｎｔ＿１〜ＰＳＢｃｎｔ＿４ コントロール信号主配線の分岐点
ＣＮＴＬｓｂ＿１〜ＣＮＴＬｓｂ＿８ コントロール信号分岐配線
２０ コントロールデバイス搭載領域
２１ メモリデバイス搭載領域（半導体部品搭載領域）
２１ａ インタポーザ（配線基板）
２１ｂ 封止体（樹脂）
２１ｃ 半田ボール（外部端子）
２２ メモリデバイス搭載領域（半導体部品搭載領域）
２２ａ インタポーザ（配線基板）
２２ｂ 封止体（樹脂）
２２ｃ 半田ボール（外部端子）
２３ メモリデバイス搭載領域（半導体部品搭載領域）
２３ａ インタポーザ（配線基板）
２３ｂ 封止体（樹脂）
２３ｃ 半田ボール（外部端子）
２４ メモリデバイス搭載領域（半導体部品搭載領域）
２４ａ インタポーザ（配線基板）
２４ｂ 封止体（樹脂）
２４ｃ 半田ボール（外部端子）
２５ メモリデバイス搭載領域（半導体部品搭載領域）
２５ａ インタポーザ（配線基板）
２５ｂ 封止体（樹脂）
２５ｃ 半田ボール（外部端子）
２６ メモリデバイス搭載領域（半導体部品搭載領域）
２６ａ インタポーザ（配線基板）
２６ｂ 封止体（樹脂）
２６ｃ 半田ボール（外部端子）
２７ メモリデバイス搭載領域（半導体部品搭載領域）
２７ａ インタポーザ（配線基板）
２７ｂ 封止体（樹脂）
２７ｃ 半田ボール（外部端子）
２８ メモリデバイス搭載領域（半導体部品搭載領域）
２８ａ インタポーザ（配線基板）
２８ｂ 封止体（樹脂）
２８ｃ 半田ボール（外部端子）
３０ ランド（電極パッド）
３１ ランド（電極パッド）
３１＿ｃａｎ コマンド・アドレス信号用パッド
３１＿ｃａｆ コマンド・アドレス信号用パッド
１００ インタポーザ（配線基板）
１０１ ボンディングリード（電極）
１０２ バンプランド（電極パッド）
１０３ ボンディングパッド（電極）
１０４ ワイヤ（導電性部材）
１０６ 封止体（樹脂）
１０７ 半田ボール（外部端子）

Claims (5)

  1. 上面、前記上面のコントロールデバイス搭載領域に設けられたクロック出力用パッド、前記コントロールデバイス搭載領域に設けられたコマンド・アドレス出力用パッド、前記クロック出力用パッドに接続されたクロック信号主配線、前記コマンド・アドレス出力用パッドに接続されたコマンド・アドレス信号主配線、前記クロック信号主配線の第１分岐点において前記クロック信号主配線から分岐した第１クロック信号分岐配線、前記クロック信号主配線の前記第１分岐点よりも前記クロック信号主配線の下流側に位置する第２分岐点において前記クロック信号主配線から分岐した第２クロック信号分岐配線、前記コマンド・アドレス信号主配線の第１分岐点において前記コマンド・アドレス信号主配線から分岐した第１コマンド・アドレス信号分岐配線、前記コマンド・アドレス信号主配線の前記第１分岐点よりも前記コマンド・アドレス信号主配線の下流側に位置する第２分岐点において前記コマンド・アドレス信号主配線から分岐した第２コマンド・アドレス信号分岐配線、前記上面の第１メモリデバイス搭載領域に設けられ、かつ、前記第１クロック信号分岐配線が接続された第１クロック入力用パッド、前記第１メモリデバイス搭載領域に設けられ、かつ、前記第１コマンド・アドレス信号分岐配線が接続された第１コマンド・アドレス入力用パッド、前記上面の第２メモリデバイス搭載領域に設けられ、かつ、前記第２クロック信号分岐配線が接続された第２クロック入力用パッド、及び前記第２メモリデバイス搭載領域に設けられ、かつ、前記第２コマンド・アドレス信号分岐配線が接続された第２コマンド・アドレス入力用パッド、を有する実装基板と、
    第１半導体チップ、第１クロック入力用端子、及び第１コマンド・アドレス入力用端子を有し、他の基板を介さずに前記実装基板の前記第１メモリデバイス搭載領域に搭載され、かつ、前記第１クロック入力用端子及び前記第１コマンド・アドレス入力用端子が前記第１クロック入力用パッド及び前記第１コマンド・アドレス入力用パッドにそれぞれ接続された第１メモリデバイスと、
    第２半導体チップ、第２クロック入力用端子、及び第２コマンド・アドレス入力用端子を有し、他の基板を介さずに前記実装基板の前記第２メモリデバイス搭載領域に搭載され、かつ、前記第２クロック入力用端子及び前記第２コマンド・アドレス入力用端子が前記第２クロック入力用パッド及び前記第２コマンド・アドレス入力用パッドにそれぞれ接続された第２メモリデバイスと、
    前記第１半導体チップ及び前記第２半導体チップのそれぞれを制御する第３半導体チップ、クロック出力用端子、及びコマンド・アドレス出力用端子を有し、他の基板を介さずに前記実装基板の前記コントロールデバイス搭載領域に搭載され、かつ、前記クロック出力用端子及び前記コマンド・アドレス出力用端子が前記クロック出力用パッド及び前記コマンド・アドレス出力用パッドにそれぞれ接続されたコントロールデバイスと、
    を含み、
    前記コマンド・アドレス出力用端子を介して前記コントロールデバイスから前記コマンド・アドレス信号主配線に出力されるコマンド・アドレス信号の確定期間は、前記クロック出力用端子を介して前記コントロールデバイスから前記クロック信号主配線に出力されるクロック信号の１サイクル分に相当し、
    前記第１半導体チップ及び前記第２半導体チップのそれぞれは、前記コントロールデバイスから出力される前記クロック信号に同期して動作し、
    前記クロック信号主配線の前記第１分岐点及び前記クロック信号主配線の前記第２分岐点は、平面視において、前記第１メモリデバイス搭載領域の内側及び前記第２メモリデバイス搭載領域の内側に、それぞれ配置されており、
    前記コマンド・アドレス信号主配線の前記第１分岐点及び前記コマンド・アドレス信号主配線の前記第２分岐点は、平面視において、前記第１メモリデバイス搭載領域の外側及び前記第２メモリデバイス搭載領域の外側に、それぞれ配置されており、
    前記第１コマンド・アドレス信号分岐配線の経路長及び前記第２コマンド・アドレス信号分岐配線の経路長は、前記第１クロック信号分岐配線の経路長及び前記第２クロック信号分岐配線の経路長よりも、それぞれ長く、
    前記第１コマンド・アドレス信号分岐配線の経路上及び前記第２コマンド・アドレス信号分岐配線の経路上には、第１チップ抵抗及び第２チップ抵抗が、それぞれ直列に実装されており、
    前記第１チップ抵抗及び前記第２チップ抵抗は、前記第１メモリデバイス及び前記第２メモリデバイスと重ならない位置に、それぞれ配置されている、電子装置。
  2. 前記実装基板に設けられたコントロール信号主配線と、前記コントロール信号主配線の第１分岐点及び前記コントロール信号主配線の第２分岐点において前記コントロール信号主配線からそれぞれ分岐した第１コントロール信号分岐配線及び第２コントロール信号分岐配線を介して、前記コントロールデバイスから前記第１メモリデバイス及び第２メモリデバイスにコントロール信号がそれぞれ供給される、請求項１に記載の電子装置。
  3. 前記実装基板は前記コントロールデバイスを前記第１メモリデバイスに接続する第１データ系配線と、前記コントロールデバイスを前記第２メモリデバイスに接続する第２データ系配線とを含み、
    前記コントロールデバイスは、前記コントロール信号によって活性化された前記第１メモリデバイス及び第２メモリデバイスとの間でデータの入力又は出力を行う、請求項２に記載の電子装置。
  4. 前記コマンド・アドレス信号主配線の前記第１分岐点から前記コマンド・アドレス信号主配線の前記第２分岐点までの配線長は、前記コマンド・アドレス出力用パッドから前記コマンド・アドレス信号主配線の前記第１分岐点までの配線長よりも長い、請求項１に記載の電子装置。
  5. 前記第１チップ抵抗及び前記第２チップ抵抗は、前記実装基板の前記上面のうち、前記実装基板の前記上面に搭載された前記第１メモリデバイス及び前記第２メモリデバイスと重ならない位置に、それぞれ配置されている、請求項１に記載の電子装置。
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