CN104346281A - 电子装置 - Google Patents

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Abstract

本发明涉及一种电子装置。即便从飞越拓扑的主布线分支出的分支路径的长度很长时，也能减轻分支布线中不期望的信号反射效果。在上面设置有与时钟信号同步操作的多个第一半导体组件和用于控制第一半导体组件的第二半导体组件的安装基板上，作为将第二半导体组件与第一半导体组件电连接的信号路径，设置有多个主布线和在各个主布线的多个分支点处分支出的分支布线。在从与第一半导体组件不相重叠并且位于远离第一半导体组件的位置的分支点到达对应的第一半导体组件的分支布线的中途，串联连接有芯片电阻器。

Description

电子装置
相关申请的交叉应用
包括说明书、附图和摘要的于2013年8月9日提交的日本专利申请No.2013-166537的公开通过引用被整体包含在此。
技术领域
本发明涉及以飞越模式(fly-by mode)将一个半导体组件与多个其它半导体组件连接的安装技术，并且例如，涉及在应用于被称为母板、系统板等的电子装置时有效的技术，在该技术中，在安装基板上方，以飞越模式将多个DDR3-SDRAM(双倍数据速率3-SDRAM)安装在微计算机上。
背景技术
存在下面的文献的示例，这些文献描述与电子装置中的存储器访问关联的命令/地址、控制系统等的信号的质量改进，所述电子装置具有诸如是半导体组件的微计算机和诸如是半导体组件的多个存储器装置的控制装置。
日本专利特开No.2006-237385描述了当微计算机和多个存储器装置被安装在安装基板上时使得数据系统布线比命令/地址系统布线短。通过使用存储器装置之间的空余空间放置数据系统布线。命令/地址系统布线绕过安装基板的侧面。由此，可以减小数据和数据选通系统的布线阻抗并且实现缩短布线。
日本专利特开No.2009-223854描述了容易对准在微计算机控制多个DDR-SDRAM的情况下并且当为了减少时钟布线使DDR-SDRAM共用时钟布线时由于信号负载的差异而导致命令/地址信号和时钟信号之间的相位差的措施。这里，可以在时钟信号的周期起始相位之前输出命令/地址信号。
日本专利特开No.2012-8920描述了针对以下情况的措施：其中安装多个DIMM(双列直插式存储器模块)的系统板安装具有T结结构和飞越结构作为DIMM中的布线结构并且不能只通过时序控制(诸如，存储器控制器进行的调平控制)来处理结构之间的差异。这里，电容元件被插入从诸如使能信号的控制系统信号的传播路径分支出的路径中，对控制系统信号执行调平控制并且控制系统信号达到地平面。电容元件用作控制系统信号的谐波分量的短路路径，并且因此电容元件可以增强控制系统信号的信号质量。
发明内容
本申请的发明人已经研究出一种模块产品(电子装置)，在其上混合和安装有存储器装置(包括存储器芯片的半导体组件)和用于控制该存储器装置(包括控制以上存储器芯片的控制芯片的半导体器件)的控制装置。
现有的存储器装置(或安装在存储器装置上的存储器芯片)具有每装置(每单元)例如512Mb(兆位)的小(低)存储容量(集成度)。因此，在将模块产品的存储容量增大至(例如)16Gb(十亿位)的情况下，需要使用(安装)32个512Mb的存储器装置(或32个包括512Mb的一个存储器芯片的存储器装置)。
这里，如果大量的上述存储器装置直接安装在模块产品的母板上，则母板的尺寸增大并且难以实现模块产品的尺寸减小。
因此，如图11中所示，在日本专利特开No.2012-8920中，制备了一种所谓的DIMM，在该DIMM中，多个存储器装置安装在与模块产品的母板不同的插入物(布线基板)上并且采用其中DIMM的插入物被插入(连接到)设置在母板上的连接器的模块产品。
然而，近年来，每个存储器装置(存储器芯片)的存储容量已经增加。因此，当制造与之前容量(例如，16Gb)相同容量的模块产品时，可以减少要使用的存储器装置的数量。
此外，近年来，需要降低电子装置的成本。
因此，本发明的发明人已经研究了以下情况：在不使用插入物的情况下，将多个存储器装置直接安装在上面安装有控制装置的安装基板上并且已经发现下述的问题。
首先，在其上混合和安装以高速操作的存储器装置和控制存储器装置的控制装置的模块产品中，与当采用T结结构的布线拓扑时相比，当采用飞越结构的布线拓扑时，进一步减小布线负载并且进一步抑制信号波形质量的劣化。此外，飞越结构的布线拓扑在实现高速操作方面是优选的。
然而，当高速操纵的存储器装置中的每个和控制存储器装置中的每个的控制装置以飞越连接模式(飞越拓扑)连接时，已知的是，信号波形如图21中所示地分布。
同时，这样的原因是因为，从主布线分支并且将控制装置与存储器装置电连接的分支布线的长度变长并且分支布线中不期望的信号反射效果不能被忽略。
根据本说明书的描述和附图，本发明的以上和其它问题和新特征将变得清楚。
解决问题的手段
下面简要说明本申请中公开的实施例之中的典型实施例的概况。
在上面有与时钟信号同步操作的多个第一半导体组件和控制第一半导体组件的第二半导体组件的安装基板上，设置有多个主布线和在各个主布线的多个分支点处分支出的分支布线，来作为将第二半导体组件与第一半导体组件电连接的信号路径。芯片电阻器被串联连接在从没有与第一半导体组件重叠并且位于远离第一半导体组件的分支点到达对应的第一半导体组件的分支布线的中途。
本发明的效果
下面简要说明通过本申请中公开的实施例之中的典型实施例获得的效果。
即，通过飞越拓扑插入主布线的分支布线中的芯片电阻器可以减轻分支布线中不期望的信号反射效果，即使从主布线分支出的路径的长度长。
附图说明
图1是示出作为电子装置示例的通过其看到布线的上表面的说明性示图；
图2是示出作为电子装置示例的通过其看到布线的下表面的说明性示图；
图3是示出通过上表面看不到布线时的上表面的说明性示图；
图4是示出通过下表面看不到布线时的下表面的说明性示图；
图5是示出安装基板的垂直截面结构的示意性截面图；
图6是示意性示出电子装置中的命令/地址信号路径CAL的一位信号路径的垂直截面结构的截面图；
图7是示出具有分支点PSBcaf的命令/地址信号路径的飞越拓扑的细节的说明性示图；
图8是示出时钟信号路径的飞越拓扑的细节的说明性示图；
图9是示出第一列(rank)控制信号路径的飞越拓扑的细节的说明性示图；
图10是示出数据系统信号路径的T结拓扑的细节的说明性示图；
图11是示出形成在安装基板3的前表面上的半导体组件的安装区域的说明性示图；
图12是示出形成在安装基板3的后表面上的半导体组件的安装区域的说明性示图；
图13是示出在存储器装置的安装区域附近的图11中的部分A的细节的说明性示图；
图14是示出控制装置的外部端子的布置状态的平面图；
图15是示出作为控制装置的截面结构细节的图14中的I-I'截面的截面图；
图16是示出控制装置的组装过程中的基体材料制备过程的组装状态的截面图；
图17是示出芯片安装(裸片键合)过程中的基体材料制备过程的组装状态的截面图；
图18是示出引线键合过程中的基体材料制备过程的组装状态的截面图；
图19是示出成型过程中的基体材料制备过程的组装状态的截面图；
图20是示出焊球安装过程中的基体材料制备过程的组装状态的截面图；
图21是示出当分支布线变得不利地长时的命令/地址信号波形的波形图。
具体实施方式
1.实施例的概述
首先，将描述本申请中公开的实施例的概述。在实施例的概述中的以圆括号引用的附图中的附图标记只示出通过附图标记表示的组件的概念中包括的组件。
[1]通过飞越拓扑将芯片电阻器插入主布线的分支布线中
电子装置(1)包括安装基板(3)、第一半导体组件(11)、第二半导体组件(17)和第三半导体组件(2)。第一半导体组件具有与时钟信号同步操作的第一半导体芯片(11_CHP)，并且被安装在安装基板的第一半导体组件安装区域(21)上。第二半导体组件具有与时钟信号同步操作的第二半导体芯片并且被安装在安装基板的第二半导体组件安装区域(27)上，其靠近第一半导体组件安装区域。第三半导体组件具有控制第一半导体芯片和第二半导体芯片的第三半导体芯片(2_CHP)并且被安装在安装基板的第三半导体组件安装区域(20)上，其靠近第一半导体组件安装区域和第二半导体组件安装区域。第三半导体组件通过设置在安装基板上的主布线(CALmn)以及第一分支布线(CALsb_1)和第二分支布线(CALsb_7)分别地电连接到第一半导体组件和第二半导体组件，该第一分支布线(CALsb_1)是在主布线的第一分支点(PSBcaf_1)处从主布线分支出的，第二分支布线(CALsb_7)是在主布线的第二分支点(PSBcaf_4)处从主布线分支出的。第一分支点和第二分支点分别布置在第一半导体组件安装区域和第二半导体组件安装区域的外部。第一芯片电阻器(RS_CA)和第二芯片电阻器(RS_CA)分别串联连接到第一分支布线和第二分支布线。
因此，通过飞越拓扑与主布线的第一分支布线和第二分支布线中的每个串联连接的芯片电阻器可以减轻分支布线中不期望的信号反射效果，即使从主布线分支出的路径的长度长。因此，当尝试通过用飞越拓扑将第一半导体器件和第二半导体器件直接安装在上面安装有第三半导体器件的安装基板上来实现从第三半导体器件到第一半导体器件和第二半导体器件的高速访问时，可以抑制由于飞越拓扑导致的接口信号的波形质量劣化。
[2]存储器装置、控制装置
在部分[1]中描述的电子装置中，第一半导体组件和第二半导体组件是与时钟信号同步操作的第一存储器装置和第二存储器装置，并且第三半导体器件是控制第一存储器装置和第二存储器装置的控制装置。
据此，当尝试通过飞越拓扑将第一存储器装置和第二存储器装置直接安装在上面安装有控制装置的安装基板上来实现从控制装置到第一存储器装置和第二存储器装置的高速访问时，可以抑制由于飞越拓扑导致的接口信号的波形质量劣化。例如，如果第一存储器装置和第二存储器装置是按照JEDEC(美国电子器件工程联合委员会)标准的半导体存储装置(诸如，DDR3-SRRAM)，则存储器装置的命令/地址端子聚集在装置一侧，因此，可以认为，与命令/地址端子连接的命令/地址信号分支布线的所有分支点常常不能被布置成在命令/地址端子附近与存储器装置重叠。此外，定义命令/地址信号的周期的时钟信号和用于存储器装置的激活控制的控制系统信号被设置为与命令/地址信号的所有位的效用相关的信号，因此认为在飞越拓扑中，考虑尽可能多地缩短对应于这种信号的分支布线是有效的。从这个意义上来看，优选地，允许对应于命令/地址信号的信号分支布线中的全部或部分长并且通过芯片电阻器解决由此造成的缺点，以便可靠地增强对存储器装置的高速访问性能。
[3]命令/地址主布线、命令/地址分支布线
在部分[2]中描述的电子装置中，主布线是命令/地址信号主布线并且分支布线是命令/地址信号分支布线。
据此，即使命令/地址信号分支布线相对于命令/地址信号的布线路径是长的时，也可以减轻命令/地址信号的布线路径中的命令/地址信号的反射效果，因此，可以抑制命令/地址信号的波形劣化。
[4]以飞越模式连接存储器装置的时钟信号布线
在部分[3]中描述的电子装置中，通过设置在安装基板上的时钟信号主布线(CKLmn)和在时钟信号主布线的第一分支点(PSBck_1)和第二分支点(PSBck_4)处分别从时钟信号主布线分支出的时钟信号分支布线(CKLsb_1，CKLsb_7)从控制装置向第一存储器装置和第二存储器装置供应时钟信号。
据此，只要时钟信号的布线路径中的时钟信号分支布线没有变长，布线路径中的信号反射效果就是可忽略的水平，因此不必插入芯片电阻器。相反地，当以与命令/地址信号相同的方式，时钟信号主布线的第一分支点和第二分支点位于没有重叠半导体存储器装置的区域中时，芯片电阻器可以被插入连接到分支点的时钟信号分支布线的中途是足够的。
[5]与时钟信号的周期同步的命令/地址信号的输出
在部分[4]中描述的电子装置中，在将时钟信号输出到时钟信号主布线的各个周期内，控制装置向命令/地址信号主布线输出命令/地址信号。
据此，抑制命令/地址信号的波形质量的劣化，因此，不需要将命令/地址信号的确定周期延长至时钟信号的多个周期，这适合于对存储器装置的高速访问。
[6]以飞越模式连接存储器装置的控制信号布线
在部分[4]中描述的电子装置中，经由设置在安装基板上的控制信号主布线(CNTLmn)和在控制信号主布线的第一分支点(PSBcnt_1)和第二分支点(PSBcnt_4)处分别从控制信号主布线分支出的控制信号分支布线(CNTLsb_1，CNTLsb_7)从控制装置向第一存储器装置和第二存储器装置供应时钟信号。
据此，只要控制信号的布线路径中的控制信号分支布线没有变长，布线路径中的信号反射效果就是可忽略的水平，因此不必插入芯片电阻器。相反地，当以与命令/地址信号相同的方式，控制信号主布线的第一分支点和第二分支点位于没有重叠半导体存储器装置的区域中时，芯片电阻器可以被插入连接到分支点的控制信号分支布线的中途是足够的。
[7]单独连接存储器装置的数据系统布线
在部分[5]中描述的电子装置中，安装基板包括将控制装置连接到第一存储器装置的第一数据系统布线(DTLmn，DTLsb_1)和将控制装置连接到第二存储器装置的第二数据系统布线。控制装置执行通过控制信号激活的第一存储器装置和第二存储器装置之间的数据输入或输出。
据此，以与第一存储器装置和第二存储器装置不同的相位输入命令/地址信号和时钟信号。这是因为，供应这些信号的路径具有飞越拓扑。数据系统布线单独连接到第一存储器装置和第二存储器装置中的每个，因此，在数据系统信号从控制装置输出到第一存储器装置和第二存储器装置的时序，形成命令/地址信号和时钟信号中包括的相位差。对于其中第一存储器装置和第二存储器装置输出读取的数据的情况，同样适用。因此，数据输出时序根据相位差发生偏差，因此可以防止因输出缓冲器的输出操作造成的电源噪声太大。
[8]允许“控制装置和第一级分支点之间的距离<分支点之间的最大距离”
在部分[1]中描述的电子装置中，从第一分支点(PSBcaf_1)到离第一分支点最远的第二分支点(PSBcaf_4)的布线长度比从控制装置到第一分支点的布线长度长。例如，当使用多个DIMM时，以飞越模式主要连接将数据信号从控制装置供应到各个DIMM的布线。因此，为了确保信号质量，必须尽可能多地缩短从连接到这条布线(主布线)的多个DIMM之中的最靠近控制装置连接的DIMM的分支点到最远离控制装置的DIMM的分支点的布线长度。
相比于此，在本实施例中，多个存储器装置不是由DIMM构成的，而是被直接放置(安装)在安装基板上。另外，如上所述，控制装置和第一存储器装置和第二存储器装置中的每个彼此单独连接，该第二存储器装置安装在与第一存储器装置的安装表面相同的安装表面上。因此，例如，当参考命令/地址信号时，从第一分支点(PSBcaf_1)到离第一分支点最远的第二分支点(PSBcaf_4)的布线长度比从控制装置到第一分支点的布线长度长。然而，如上所述，用于数据信号的布线单独连接到各个存储器装置，因此数据信号对信号质量的作用低。
[9]通过飞越拓扑将芯片电阻器插入主布线的分支布线中
电子装置(1)包括安装基板(3)、i×j(i是大于或等于2的整数，j是正整数，并且j<＝i)个第一半导体组件(11至18)和第二半导体组件(2)。i×j个第一半导体组件中的每个具有与时钟信号同步操作的第一半导体芯片(11_CHP,·)，并且被单独安装在安装基板的i×j个装置安装区域(21至28)上。第二半导体组件包括控制i×j个第一半导体组件(存储器装置)的第二半导体芯片(2_CHP)并且被安装在临近安装基板中的装置安装区域的区域上。安装基板包括多个第一信号主布线(CALmn)和在第一信号主布线(命令/地址信号布线)中的每个的i个分支点(PSBcaf_1、2、3和4)处分支出的第一信号分支布线(CALsb_1、3、5和7、CALsb_2、4、6和8)，作为将第二半导体组件与i×j个第一半导体组件电连接的多个第一信号路径。i个分支点中的全部或部分布置在安装基板中的装置安装区域外部。芯片电阻器(RS_CA)串联连接在从分支点中的全部或部分分支出的第一信号分支布线的中途。
据此，与从飞越拓扑的第一信号主布线分支出的第一信号分支布线中的全部或部分中的每个串联连接的芯片电阻器可以减轻第一信号分支布线中不期望的信号反射效果，即使从第一信号主布线分支出的路径的长度长。因此，当尝试通过飞越拓扑将第一半导体器件直接安装在上面安装有第二半导体器件的安装基板上来实现从第二半导体器件到第一半导体器件的高速访问时，可以抑制由于飞越拓扑导致的接口信号的波形质量劣化。
[10]存储器装置、控制装置
在部分[9]中描述的电子装置中，第一半导体组件是与时钟信号同步操作的存储器装置。第二半导体组件是可以控制存储器装置的控制装置。
据此，当尝试通过飞越拓扑将i×j个存储器装置直接安装在上面安装有控制装置的安装基板上来实现从控制装置到i×j个存储器装置的高速访问时，可以抑制由于飞越拓扑导致的接口信号的波形质量劣化。如果i×j个存储器装置是根据JEDEC标准的半导体存储器装置(诸如，DDR3-SRRAM)，则存储器装置的命令/地址端子聚集在装置一侧，因此，可以认为，与命令/地址端子连接的命令/地址信号分支布线的所有分支点常常不能被布置成在命令/地址端子附近与存储器装置重叠。此外，定义命令/地址信号的周期的时钟信号和用于存储器装置的激活控制的控制系统信号被设置为与命令/地址信号的所有位的效用相关的信号，因此认为在飞越拓扑中，考虑尽可能多地缩短对应于这种信号的分支布线是有用的。从这个意义上来看，优选地，允许对应于命令/地址信号的信号分支布线中的全部或全部长并且通过芯片电阻器解决由此造成的缺点，以可靠地增强对存储器装置的高速访问性能。
[11]命令/地址主布线、命令/地址分支布线
在部分[10]中描述的电子装置中，第一信号主布线是命令/地址信号主布线并且第一信号分支布线是命令/地址信号分支布线。
据此，即使命令/地址信号分支布线相对于命令/地址信号的布线路径是长的时，也可以减轻命令/地址信号的布线路径中的命令/地址信号的反射效果，因此，可以抑制命令/地址信号的波形劣化。
[12]控制i×j个存储器装置作为j列的存储器模块
在部分[11]中描述的电子装置中，控制装置控制i×j个存储器装置作为以i个模块为单元的j列的存储器模块。
据此，可以抑制甚至在飞越拓扑中的接口信号的波形质量的劣化，所述飞越拓扑可以控制i×j个存储器装置作为以i个模块为单元的j列的存储器模块。
[13]以飞越模式连接存储器装置的时钟信号布线
在部分[12]中描述的电子装置中，安装基板包括时钟信号主布线(CALmn)和在时钟信号主布线的i个分支点(PSBcaf_1、2、3和4)处分支出的时钟信号分支布线(CKLsb_1、3、5和7、CKLsb_2、4、6和8)，作为将控制装置与i×j个存储器装置电连接的多个第二信号路径。
据此，只要时钟信号的布线路径中的时钟信号分支布线没有变长，布线路径中的信号反射效果就是可忽略的水平，因此不必插入芯片电阻器。相反地，当以与命令/地址信号相同的方式，时钟信号主布线的分支点位于没有重叠半导体存储器装置的区域中时，芯片电阻器可以被插入连接到分支点的时钟信号分支布线的中途是足够的。
[14]与时钟信号的周期同步的命令/地址信号的输出
在部分[13]中描述的电子装置中，在将时钟信号输出到时钟信号主布线的各个周期，控制装置向命令/地址信号主布线输出命令/地址信号。
据此，抑制命令/地址信号的波形质量的劣化，因此，不需要将命令/地址信号的确定周期延伸到时钟信号的多个周期，这适合对存储器装置的高速访问。
[15]以飞越模式连接存储器装置的控制信号布线
在部分[13]中描述的电子装置中，安装基板包括用于属于同一列的i个存储器装置的各个集合的、设置在安装基板上的控制信号主布线(CNTLmn)和在控制信号主布线的i个控制信号分支点(PSBcnt_1、2、3和4)处分支出的控制信号分支布线(CNTLsb_1、3、5和7、CNTLsb_2、4、6和8)，作为将控制装置与i×j个存储器装置电连接的多个第三信号路径。控制装置将控制信号输出到用于属于同一列的i个存储器装置的各个集合的控制信号主布线。
据此，只要控制信号的布线路径中的控制信号分支布线没有变长，布线路径中的信号反射效果就是可忽略的水平，因此不必插入芯片电阻器。相反地，当以与命令/地址信号相同的方式，控制信号主布线的分支点位于没有重叠半导体存储器装置的区域中时，芯片电阻器可以被插入连接到分支点的时钟信号分支布线的中途是足够的。
[16]单独连接存储器装置的数据系统布线
在部分[15]中描述的电子装置中，安装基板包括数据系统信号主布线(DTLmn)和在数据系统信号分支点处从数据系统信号主布线分支出的j个数据系统信号分支布线(DTLsb_1,DTLsb_2)作为将控制装置与i×j个存储器装置电连接的多个第四信号路径，对于同一列中的各个存储器装置，数据系统信号主布线是单独的，而对于j列之间的各个对应存储器装置，数据系统信号主布线是公共设置的。控制装置执行在控制装置和通过控制信号激活的列中的存储器装置之间的数据输入或输出。
据此，以与同一列中的多个存储器装置的不同的相位输入命令/地址信号和时钟信号。这是因为，供应这些信号的路径具有飞越拓扑。数据系统布线单独连接到同一列中的存储器装置中的每个，因此，在数据系统信号从控制装置输出到同一列中的存储器装置的时序，形成命令/地址信号和时钟信号中包括的相位差。对于其中同一列中的存储器装置输出读取的数据的情况，同样适用。因此，数据输出时序根据相位差发生偏差，因此可以防止由输出缓冲器的输出操作造成的电源噪声太大。
2.实施例的细节
将更详细地描述实施例。
电子装置(电子设备、模块产品)
举例来说，图1是通过其看到布线的母板的上表面(前表面)的示图，图2是通过其看到布线的母板的下表面(后表面)的示图，图3是通过其看到布线的上表面的示图，图4是通过其看到布线的下表面的示图。
图1、图2、图3和图4中示出的电子装置1是被称为控制板、母板等的装置，它用在诸如打印机、图像扫描仪或移动信息终端装置的电子设备中并且用于控制这些装置的操作。在图1、图2、图3和图4中，通过在安装基板3上安装诸如芯片上系统微计算机的控制装置(SOC)2和“i(大于或等于2的整数)×j(正整数且j<＝i)”个存储器(例如，八个存储器装置(DRAM1至DRAM8)11至18)来形成电子装置1，控制装置2用于根据要受控制的装置实现控制功能，所述存储器装置用作控制装置2的工作区或数据的主存储区。尽管随后将描述细节，但j是列的数量并且i是在同一列中操作的存储器装置的数量。在以下的描述中，八个存储器装置(DRAM1至DRAM8)11至18作为两列的存储器模块进行操作。然而，不限于此。在本实施例中，存储器装置的数量是“i(大于或等于2的整数)×j(正整数，j<＝i且j＝2)”。因此，存储器装置11、13、15和17与控制装置2一起被安装在安装基板3的上表面上并且形成一列，并且存储器装置12、14、16和18被安装在安装基板3的下表面上并且形成另一列。
尽管在图中未示出，但理所当然地，可以在安装基板3上安装其它半导体组件。
在控制装置2中，尽管不受具体限制，但中央处理单元、存储器控制器和其它外围电路连接到内部总线并且中央处理单元根据程序执行命令，从而执行装置控制。尽管不受具体限制，但存储器控制器具有用于DDR3-SDRAM和DDR2-SDRAM的存储器接口控制功能。尽管不受具体限制，但这里，通过在存储器装置上安装DDR3-SDRAM的半导体芯片构成存储器装置11至18。当中央处理单元要访问的目标是存储器装置11至18时，存储器控制器通过根据从内部总线供应的访问地址、在根据DDR3-SDRAM的规范访问存储器装置11至18所需的时序中产生接口信号来控制存储器装置11至18。
控制装置2和存储器装置11至18通过由安装基板3上的多层形成的布线等构成的信号路径连接。信号路径具有时钟信号路径CKL，该时钟信号路径CKL将时钟信号(CK)从控制装置2供应到存储器装置11至18。信号路径具有命令/地址信号路径CAL，该命令/地址信号路径CAL将命令(CMD)/地址(ADR)信号从控制装置2供应到存储器装置11至18。该信号路径具有数据系统信号路径DTL，该数据系统信号路径DTL在微计算机2和存储器装置11至18之间传递诸如数据信号(DQ)和数据选通信号(DQS)的数据系统信号。信号路径具有控制信号路径CNTL，用于将诸如芯片选择信号(CS)、时钟使能信号(CKE)、片内端接信号(ODT)的控制信号从控制装置2供应到存储器装置11至18。
这里，地址信号(ADR)是用于指定要访问的存储器单元的多位的信号。存储体(bank)/地址信号是用于指定要访问的存储器存储体的地址信息。作为数据系统信号，数据信号(DQ)是要访问的数据。数据选通信号(DQS)是指示数据读取操作(和数据写入操作)中的数据确定时序等的时序信号。数据系统信号还包括数据/掩码信号(DM)，该数据/掩码信号(DM)控制是否可以将数据写入装置。时钟信号(CK)是确定用作存储器操作的参考的时序的信号，并且例如，是差分时钟信号。命令(CMD)指示取决于诸如行地址选通信号(RAS)、列地址选通信号(CAS)和写使能信号的选通信号的电平的组合的命令。当时钟使能信号(CKE)有效时，激活时钟信号(CK)，与时钟信号(CK)的上升和下降时序同步地，DDR3-SDRAM可以从外部读取/向外部写入数据。为时钟信号(CK)的各个周期确定地址信号(ADR)。当芯片选择信号(CS)处于使能电平时，激活输入到DDR3-SDRAM的命令，通过信号RAS、CAS和WE的电平的组合来指示命令(CMD)。这些命令包括作为行地址系统命令的激活命令(ACT)、作为列地址系统命令的读命令(RD)和写命令(WR)等。激活命令是用于通过指示行地址激活行地址系统的命令。读命令是使列系统在行地址系统激活之后通过指示列地址来执行读操作的命令。写命令是使列系统在行地址系统激活之后通过指示列地址来执行写操作的命令。通过写命令和读命令指示的列系统操作是突发访问操作，基于通过列地址指示的地址，顺序地读取或写入与突发的次数对应的数据。DDR3-SRAM的突发的次数是基于8。直到列系统电路的操作达到通过写命令和读命令所指示的列系统操作确定第一读数据或者写数据首先变得能够被输入的预定状态之前，才这样。读操作中的这种延迟时间被称为读延迟并且写操作中的这种延迟时间被称为写延迟。读延迟和写延迟被确定为电路构造中的时钟信号(CK)的多个周期的时间。片上端接信号(ODT)是指示布置在DDR3-SDRAM中包括的数据系统布线的端子处的端接寄存器是否激活的信号，并且只有对于诸如DQ和DQS的数据系统信号的片内布线是激活的。
控制装置2将八个存储器装置11至18划分成安装在安装基板3的前表面上的存储器装置11、13、15和17的第一块(第一列)和安装在安装基板3的后表面上的存储器装置12、14、16和18的第二块(第二列)，并且以块为单元执行数据输入/输出。简言之，控制装置2控制八个存储器装置11至18作为两列(j＝2)的存储器模块。尽管不受具体限制，但存储器装置11至18中的每个以8位(1个字节)为单元执行数据的输入/输出并且控制装置2假设四个存储器装置是一个单元(i＝4)并且针对各列以32位为单元执行数据的输入/输出。
对于各列，通过数据系统信号路径DTL在控制装置2和八个存储器装置11至18之间的连接形式是单独的连接。也就是说，控制装置2的存储器数据端子的第一个字CTdw1是在中间分支点PSBd处形成T分支并且连接到存储器装置11和存储器装置12的对应端子MTd1和MTd2。以相同的方式，控制装置2的存储器数据端子的第二个字CTdw2是在中间分支点PSBd处形成T分支并且连接到存储器装置13和存储器装置14的对应端子MTd3和MTd4，控制装置2的存储器数据端子的第三个字CTdw3是在中间分支点PSBd处形成T分支并且连接到存储器装置15和存储器装置16的对应端子MTd5和MTd6。类似地，控制装置2的存储器数据端子的第四个字CTdw4是在中间分支点PSBd处形成T分支并且连接到存储器装置17和存储器装置18的对应端子MTd7和MTd8。
通过时钟信号路径CKL在控制装置2和八个存储器装置11至18之间的连接形式是飞越拓扑，在该飞越拓扑中，两个存储器装置的对应端子公共连接到一个分支点PSBck。也就是说，存储器装置11和12的时钟输入端子MTck连接到来自与控制装置2的时钟输出端子CTck连接的时钟信号路径CKL的上游的第一分支点PSBck，存储器装置13和14的时钟输入端子MTck连接到下一个分支点PSBck，存储器装置15和16的时钟输入端子MTck连接到下一个分支点PSBck，存储器装置17和18的时钟输入端子MTck连接到最后一个分支点PSBck。
通过命令/地址信号路径CAL在控制装置2和八个存储器装置11至18之间的连接形式是飞越拓扑，在该飞越拓扑中，两个存储器装置的对应端子公共连接到一个分支点PSBcan或PSBcaf。也就是说，存储器装置11和12的命令/地址输入端子MTca连接到来自与控制装置2的命令/地址输出端子CTca连接的命令/地址信号路径CAL的上游的分支点PSBcan或PSBcaf。存储器装置13和14的命令/地址输入端子MTca连接到下一个分支点PSBcan或PSBcaf。存储器装置15和16的命令/地址输入端子MTca连接到下一个分支点PSBcan或PSBcaf。存储器装置17和18的命令/地址输入端子MTca连接到最后一个分支点PSBcan或PSBcaf。
通过时钟信号路径CNTL在控制装置2和八个存储器装置11至18之间的连接形式是飞越拓扑，在该飞越拓扑中，对于各列，存储器装置的对应端子是公共连接的。也就是说，存储器装置11、13、15和17的控制信号输入端子MTcnt顺序连接到来自与用于控制装置2的第一列的控制输出端子CTcnt连接的控制信号路径CNTL的上游的控制信号路径CNTL的分支点PSBcnt。另一方面，存储器装置12、14、16和18的控制信号输入端子MTcnt顺序连接到来自与用于控制装置2的第二列的控制输出端子CTcnt连接的控制信号路径CNTL的上游的控制信号路径CNTL的分支点PSBcnt。
在安装基板3上方，差分端接电阻器RD_CK连接到差分时钟信号路径CKL的端子，端接电阻器RT_CA连接到命令/地址信号路径CAL的端子，端接电阻器RT_CNT连接到控制信号路径CNTL的端子。关于数据系统信号路径DTL，通过使用存储器装置11至18的片内端接功能，没有连接外部端接电阻器。芯片电阻器被用作差分端接电阻器RD_CK、端接电阻器RT_CNT和端接电阻器RT_CA中的每个。
在安装基板3上方，在存储器装置11至18的前后方向上的重叠位置处布置命令/地址信号路径CAL的一些分支点PSBcan。另一方面，命令/地址信号路径CAL的其它一些分支点PSBcaf被布置在彼此没有重叠的位置处，但在存储器装置11至18的前后方向上彼此分隔开。当分支点PSBcaf形成在与存储器装置11至18分隔开的位置处时，从分支点PSBcaf到存储器装置11至18的对应端子的分支路径变长。在飞越拓扑中，分支点产生阻抗状态中的不连续并且用作使信号劣化的负载，因此理想的是，为了抑制信号失真，尽可能多地缩短分支路径。当分支路径比其它路径(像是从分支点PSBcaf到存储器装置11至18的对应端子的分支路径)长时，短线电阻(stub resistor)RS_CA连接到分支路径的中途。芯片电阻器用作短线电阻RS_CA。当飞越拓扑中的分支点在存储器装置的前后方向上没有彼此重叠时，通过确定分支路径是长还是短的确定方法，确定分支路径长，并且插入短线电阻RS_CA。
图5示出安装基板3的垂直截面结构。如图5中所示，安装基板是八层基板并且包括八个布线层L1至L8。芯是芯层。PP是用作粘合剂的预浸材层。SR是表面保护层。L1、L3、L6和L8用作信号布线，L2、L4和L7用作地图案等，L5用作电源图案等。TH指示穿通通孔的示例，该穿通通孔用于将布线连接在层之间。
图6示意性示出电子装置1中的命令/地址信号路径CAL的一位信号路径的垂直截面结构。在图6中，在命令/地址信号路径CAL的一位信号路径中，通过从控制装置2的命令/地址输出端子CTca经由L1层布线和L3层布线延伸到端接电阻器RT_CA的命令/地址信号主布线CALmn并且通过从命令/地址信号主布线CALmn的分支点PSBcaf延伸到存储器装置11至18中的每个的命令/地址输入端子MTca的分支布线CALsb，形成飞越拓扑。这里，例如，图5中示出的穿通通孔TH和L3层布线之间的连接部分对应于分支点PSBcaf。因此，分支点PSBcaf要求与形成穿通通孔TH的钻孔的直径(例如，0.3mm)对应的相对大的面积。同时，在图6中，2_CHP是控制器芯片，其是包括在控制装置2中的半导体集成电路芯片。11_CHP至18_CHP是存储器芯片(DDR3-SDRAM芯片)，其是包括在存储器装置11至18中的半导体集成电路芯片。
图7示出具有分支点PSBcaf的命令/地址信号路径的飞越拓扑的细节。这里，使用图5中的八层基板作为示例。命令/地址信号主布线CALmn包括(从控制装置2这侧起)L1层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH和L8层布线。在命令/地址信号主布线CALmn的中途，形成分支点PSBcaf_1、PSBcaf_2、PSBcaf_3和PSBcaf_4，形成从分支点PSBcaf_1延伸到存储器装置11和12的命令/地址信号分支布线CALsb_1和CALsb_2。形成从分支点PSBcaf_2延伸到存储器装置13和14的命令/地址信号分支布线CALsb_3和CALsb_4。形成从分支点PSBcaf_3延伸到存储器装置15和16的命令/地址信号分支布线CALsb_5和CALsb_6。形成从分支点PSBcaf_4延伸到存储器装置17和18的命令/地址信号分支布线CALsb_7和CALsb_8。
L1层布线用于命令/地址信号分支布线CALsb_1、CALsb_3、CALsb_5和CALsb_7，并且短线电阻器RS_CA串联连接到命令/地址信号分支布线CALsb_1、CALsb_3、CALsb_5和CALsb_7中的每个的中途。
L8层布线用作命令/地址信号分支布线CALsb_2、CALsb_4、CALsb_6和CALsb_8，并且短线电阻器RS_CA串联连接到命令/地址信号分支布线CALsb_2、CALsb_4、CALsb_6和CALsb_8中的每个的中途。
同时，尽管在附图中未示出没有分支点PSBcaf的命令/地址信号路径的飞越拓扑的细节，但在这样的飞越拓扑中，相比于图7，没有布置短线电阻器RS_CA。这是因为，如图1中所示，分支点PSBcan布置在对应存储器装置的前后方向上彼此重叠的位置处并且从分支点PSBcan分支出的分支布线没有不期望地长。
图8示出时钟信号路径的飞越拓扑的细节。图8示出差分时钟信号路径的反向路径和非反向路径中的任一个并且在图8中省略了另一个路径。这里，使用图5中的八层基板作为示例。时钟信号主布线CKLmn包括(从控制装置2这侧起)L1层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH和L8层布线。在时钟信号主布线CALmn的中途，形成分支点PSBck_1、PSBck_2、PSBck_3和PSBck_4，并且形成从分支点PSBck_1延伸到存储器装置11和12的时钟信号分支布线CKLsb_1和CKLsb_2。形成从分支点PSBck_2延伸到存储器装置13和14的时钟信号分支布线CKLsb_3和CKLsb_4。形成从分支点PSBck_3延伸到存储器装置15和16的时钟信号分支布线CKLsb_5和CKLsb_6。形成从分支点PSBck_4延伸到存储器装置17和18的时钟信号分支布线CKLsb_7和CKLsb_8。
L1层布线用作时钟信号分支布线CKLsb_1、CKLsb_3、CKLsb_5和CKLsb_7，并且没有短线电阻器插入时钟信号分支布线CKLsb_1、CKLsb_3、CKLsb_5和CKLsb_7中的每个的中途。L8层布线用作时钟信号分支布线CKLsb_2、CKLsb_4、CKLsb_6和CKLsb_8，并且没有短线电阻器插入时钟信号分支布线CKLsb_2、CKLsb_4、CKLsb_6和CKLsb_8中的每个的中途。这是因为，如图1中所示，分支点PSBck布置在对应存储器装置的前后方向上彼此重叠的位置处并且从分支点PSBck分支出的分支布线没有不期望地长。
图9示出第一列的控制信号路径的飞越拓扑的细节。对于各列，控制信号路径是单独的，因此可以以每列四个存储器装置为单元进行存储器控制。这里，使用图5中的八层基板作为示例。控制信号主布线CNTmn包括(从控制装置2这侧起)L1层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH、L3层布线、通孔TH和L8层布线。在控制信号主布线CNTLmn的中途，形成分支点PSBcnt_1、PSBcnt_2、PSBcnt_3和PSBcnt_4，并且形成从分支点PSBcnt_1延伸到存储器装置11的控制信号分支布线CNTLsb_1。形成从分支点PSBcnt_2延伸到存储器装置13的控制信号分支布线CNTLsb_3。形成从分支点PSBcnt_3延伸到存储器装置15的控制信号分支布线CNTLsb_5。形成从分支点PSBcnt_4延伸到存储器装置17的控制信号分支布线CNTLsb_7。
L1层布线用作控制信号分支布线CNTLsb_1、CNTLsb_3、CNTLsb_5和CNTLsb_7，并且没有短线电阻器插入控制信号分支布线CNTLsb_1、CNTLsb_3、CNTLsb_5和CNTLsb_7中的每个的中途。这是因为，如图1中所示，分支点PSBcnt布置在对应存储器装置的前后方向上彼此重叠的位置处并且从分支点PSBcnt分支出的分支布线没有不期望地长。
同时，第二列控制信号路径的飞越拓扑的细节与图9中示出的细节基本上相同，不同之处仅仅在于，L8层布线用作控制信号分支布线CNTLsb_2、CNTLsb_4、CNTLsb_6和CNTLsb_8，因此在图中未示出细节。
图10示出数据系统信号路径的T分支飞越拓扑的细节。对于一对存储器装置11和存储器装置12、一对存储器装置13和存储器装置14、一对存储器装置15和存储器装置16和一对存储器装置17和存储器装置18中的每对，数据系统信号路径是单独的。根据重点放在一对存储器装置11和存储器装置12的图10，数据系统信号路径包括数据系统信号主布线DTLmn和在数据系统信号分支点PSBd处从数据系统信号主布线DTLmn分支出的两个(j＝2)数据系统信号分支布线DTLsb_1和DTLsb_2，对于同一列中的各个存储器装置，数据系统信号主布线DTLmn是单独的，而对于两列(j＝2)之间的各个对应存储器装置，数据系统信号主布线DTLmn是公共设置的。对于其它对的存储器装置，同样适用。
另外，在图10中，使用图5中的八层基板作为示例。数据系统信号主布线DTLmn包括(从控制装置2这侧起)L1层布线、通孔TH、L3层布线和通孔TH。在数据系统信号主布线DTLmn的中途，形成分支点PSBd，并且通过通孔TH和L1层布线形成从分支点PSBd延伸到存储器装置11的数据系统信号分支布线DTLsb_1。通过通孔TH和L8层布线形成从分支点PSBd延伸到存储器装置12的数据系统信号分支布线DTLsb_2。存储器装置11至18的数据系统端子具有片内端接功能，因此既不需要端接电阻器又不需要短线电阻器。
图11示出形成在安装基板3的前表面上的半导体组件的安装区域。图12示出形成在安装基板3的后表面上的半导体组件的安装区域。
在图11和图12中，附图标记20表示控制装置2的安装区域并且附图标记21至28表示存储器装置11至18的安装区域。在控制装置2的安装区域20中，在表面上形成电极焊盘(电极岛)30，其中安装了诸如控制装置2的存储器数据端子CTdw1至CTdw4、时钟输出端子CTck、命令/地址信号输出端子CTca、控制信号输出端子CTcnt的外部端子(例如，焊料凸块电极)。
在存储器装置11至18的安装区域21至28中，在表面上形成电极焊盘(电极岛)31，其中安装了诸如时钟输入端子MTck、命令/地址输入端子MTca、控制信号输入端子MTcnt的外部端子(例如，焊料凸块电极)。
同时，尽管图1和图2示出控制装置2的外部端子的一部分和存储器装置11至18的外部端子的一部分并且以与图11中的控制装置2的安装区域中电极焊盘30的布置相同的方式在控制装置2中省略了其它外部端子，但外部端子同心地布置成从控制装置2的外围起的多行。另外，以安装区域21至28中的电极焊盘31的布置相同的方式，存储器装置11至18的外部端子也在后表面中布置成多行。
图13示出在存储器装置的安装区域附近的图11中的部分A的细节。在图13中，单圆形指示电极焊盘31并且双圆形指示通孔TH。导电材料41流入钻孔40的周边，因此通孔TH形成布线路径。参考符号31_can表示与分支点PSBcan连接的电极焊盘并且参考符号31_caf表示与分支点PSBcaf连接的电极焊盘。使从电极焊盘31_caf到分支点PSBcaf的距离比从电极焊盘31_can到分支点PSBcan的距离长，因此短线电阻器RS_CA经由电极焊盘50串联连接到命令/地址信号分支布线CALsb_3的中途，该命令/地址信号分支布线CALsb_3将电极焊盘31_caf连接到分支点PSBcaf。尽管在图中未示出，但对于其它存储器装置11、12和14至18，同样适用。
这里，通过如图6中所示地封装半导体集成电路的芯片(半导体芯片)构成控制装置2和存储器装置11至18。控制装置2具有诸如微计算机芯片的控制器芯片2_CHP，控制器芯片2_CHP被封装并且控制器芯片2_CHP的电极连接到封装的外部端子，因此形成控制装置2。至于存储器装置11至18中的每个，DDR3-SDRAM芯片11_CHP至18_CHP被单独封装并且DDR3-SDRAM芯片11_CHP至18_CHP的电极连接到封装的外部端子，因此形成存储器装置11至18。
以下，将基于以上描述重申本实施例的电子装置(电子设备、模块产品)的构造。
如图1至图4和图6中所示，电子装置(电子设备、模块产品)1包括安装基板(母板、模块基板)3、安装在安装基板3的上表面(前表面)上的存储器装置(半导体组件、半导体器件、DRAM)11、12、13、14、15、16、17和18、安装在安装基板3的上表面(前表面)上并且控制存储器装置11至18的控制装置(半导体组件、半导体器件、逻辑器件、SOC)2。
此外，安装基板3具有上表面(前表面)和与上表面相对的下表面(后表面)。另外，如图11中所示，安装基板3包括上表面上的存储器装置安装区域(半导体组件安装区域)21中设置的多个岛(电极焊盘)31。此外，如图12中所示，安装基板3包括在下表面上并且在安装基板3的厚度方向上重叠存储器安装区域21的存储器装置安装区域(半导体组件安装区域)22中设置的多个岛(电极焊盘)31。另外，如图11中所示，安装基板3包括在上表面上并且位于存储器装置安装区域21相邻的存储器装置安装区域(半导体组件安装区域)23中设置的多个岛(电极焊盘)31。此外，如图12中所示，安装基板3包括在下表面上、在安装基板3的厚度方向上重叠存储器安装区域23、并且位于存储器装置安装区域22相邻的存储器装置安装区域(半导体组件安装区域)24中设置的多个岛(电极焊盘)31。此外，如图11中所示，安装基板3包括在上表面上并且位于存储器装置安装区域23相邻的存储器装置安装区域(半导体组件安装区域)25中设置的多个岛(电极焊盘)31。另外，如图12中所示，安装基板3包括在下表面上、在安装基板3的厚度方向上重叠存储器安装区域25、并且位于存储器装置安装区域24相邻的存储器装置安装区域(半导体组件安装区域)26中设置的多个岛(电极焊盘)31。此外，如图11中所示，安装基板3包括在上表面上并且位于存储器装置安装区域25相邻的存储器装置安装区域(半导体组件安装区域)27中设置的多个岛(电极焊盘)31。此外，如图12中所示，安装基板3包括在下表面上、在安装基板3的厚度方向上重叠存储器安装区域27、并且位于存储器装置安装区域26相邻的存储器装置安装区域(半导体组件安装区域)28中设置的多个岛(电极焊盘)31。另外，如图11中所示，安装基板3包括在上表面上并且位于存储器装置安装区域21、23、25和27相邻的控制装置安装区域(半导体组件安装区域、逻辑装置安装区域)20中设置的多个岛(电极焊盘)30。
此外，如图1、图3、图6和图11中所示，存储器装置11包括：插入物(布线基板)21a；存储器芯片(半导体芯片)，其安装在插入物21a上方，与时钟信号同步地操作并且在图中未示出；密封主体(树脂)21b，其密封存储器芯片；以及多个焊料球(外部端子)21c，其电连接到存储器芯片。另外，存储器装置11安装在安装基板3的上表面上的存储器装置安装区域21上并且焊料球21c分别电连接到存储器装置安装区域21中设置的岛31。
此外，如图2、图4、图6和图11中所示，存储器装置12包括：插入物(布线基板)22a；存储器芯片(半导体芯片)，其安装在插入物22a上方，与时钟信号同步地操作并且在图中未示出；密封主体(树脂)22b，其密封存储器芯片；多个焊料球(外部端子)22c，其电连接到存储器芯片。另外，存储器装置12安装在安装基板3的下表面上的存储器装置安装区域22上并且焊料球22c分别电连接到存储器装置安装区域22中设置的岛31。
此外，如图1、图3、图6和图11中所示，存储器装置13包括：插入物(布线基板)23a；存储器芯片(半导体芯片)，其安装在插入物23a上方，与时钟信号同步地操作并且在图中未示出；密封主体(树脂)23b，其密封存储器芯片；多个焊料球(外部端子)23c，其电连接到存储器芯片。另外，存储器装置13安装在安装基板3的上表面上的存储器装置安装区域23上并且焊料球23c分别电连接到存储器装置安装区域23中设置的岛31。
此外，如图2、图4、图6和图11中所示，存储器装置14包括：插入物(布线基板)24a；存储器芯片(半导体芯片)，其安装在插入物24a上方，与时钟信号同步地操作并且在图中未示出；密封主体(树脂)24b，其密封存储器芯片；多个焊料球(外部端子)24c，其电连接到存储器芯片。另外，存储器装置14安装在安装基板3的下表面上的存储器装置安装区域24上并且焊料球24c分别电连接到存储器装置安装区域24中设置的岛31。
此外，如图1、图3、图6和图11中所示，存储器装置15包括：插入物(布线基板)25a；存储器芯片(半导体芯片)，其安装在插入物25a上方，与时钟信号同步地操作并且在图中未示出；密封主体(树脂)25b，其密封存储器芯片；多个焊料球(外部端子)25c，其电连接到存储器芯片。另外，存储器装置15安装在安装基板3的上表面上的存储器装置安装区域25上并且焊料球25c分别电连接到存储器装置安装区域25中设置的岛31。
此外，如图2、图4、图6和图11中所示，存储器装置16包括：插入物(布线基板)26a；存储器芯片(半导体芯片)，其安装在插入物26a上方，与时钟信号同步地操作并且在图中未示出；密封主体(树脂)26b，其密封存储器芯片；多个焊料球(外部端子)26c，其电连接到存储器芯片。另外，存储器装置16安装在安装基板3的下表面上的存储器装置安装区域26上并且焊料球26c分别电连接到存储器装置安装区域26中设置的岛31。
此外，如图1、图3、图6和图11中所示，存储器装置17包括：插入物(布线基板)27a；存储器芯片(半导体芯片)，其安装在插入物27a上方，与时钟信号同步地操作并且在图中未示出；密封主体(树脂)27b，其密封存储器芯片；多个焊料球(外部端子)27c，其电连接到存储器芯片。另外，存储器装置17安装在安装基板3的上表面上的存储器装置安装区域27上并且焊料球27c分别电连接到存储器装置安装区域27中设置的岛31。
此外，如图2、图4、图6和图11中所示，存储器装置18包括：插入物(布线基板)28a；存储器芯片(半导体芯片)，其安装在插入物28a上方，与时钟信号同步地操作并且在图中未示出；密封主体(树脂)28b，其密封存储器芯片；多个焊料球(外部端子)28c，其电连接到存储器芯片。另外，存储器装置18安装在安装基板3的下表面上的存储器装置安装区域28上并且焊料球28c分别电连接到存储器装置安装区域28中设置的岛31。
此外，如图1、图3、图6、图11和图15中所示，控制装置2包括：插入物(布线基板)100；控制芯片(半导体芯片、逻辑芯片)2_CHP，其安装在插入物100上方并且控制存储器装置11至18；密封主体(树脂)106，其密封控制芯片2_CHP；多个焊料球(外部端子)107，其电连接到控制芯片2_CHP。另外，控制装置2安装在安装基板3的上表面上的存储器装置安装区域20上并且焊料球107分别电连接到控制装置安装区域20中设置的多个岛30。
如图1、图2和图6中所示，岛30之中的命令/地址信号焊盘(控制装置2的命令/地址输出端子Ctca被连接到的焊盘)经由设置在安装基板3处的多个布线之中的命令/地址信号主布线(主布线)CALmn和在命令/地址信号主布线CALmn的分支点PSBcan或PSBcaf处从命令/地址信号主布线CALmn分支出的命令/地址分支布线(短线布线)CALsb电连接到设置在存储器装置安装区域21至28中的岛31之中的命令/地址信号焊盘(存储器装置11至18的命令/地址输入端子MTca被连接到的焊盘)31_can或31_caf。
这里，如图13中所示，在安装基板3中，分支点PSBcan布置在各个半导体组件安装区域(控制装置安装区域20、存储器装置安装区域21至28)内部，也就是说，布置在重叠各个半导体组件(控制装置2、存储器装置11至18)的位置处。另一方面，如图13中所示，在安装基板3中，分支点PSBcaf布置在各个半导体组件安装区域(控制装置安装区域20、存储器装置安装区域21至28)外部，也就是说，布置在不重叠各个半导体组件(控制装置2、存储器装置11至18)的位置处。
此外，在从控制装置2经由命令/地址信号主布线CALmn到各个存储器装置11至18的一个方向上，执行命令/地址信号的发送(传递)。时钟信号和控制信号的发送也与命令/地址信号的发送相同。另一方面，在从控制装置2到各个存储器装置11至18和从各个存储器装置11至18到控制装置2的两个方向上，执行数据信号的发送。
此外，与各个存储器装置11至18电连接的各个命令/地址信号焊盘(存储器装置11至18的命令/地址输入端子Mtca被连接到的焊盘)31_can或31_caf以飞越模式连接到命令/地址信号主布线CALmn。
另外，芯片电阻器RS_CA串联连接(安装)到各个命令/地址分支布线(短线布线)CALsb。
控制装置(半导体组件、半导体器件、逻辑器件、SOC)
接下来，以下将描述本实施例中使用的控制装置2的构造。
图14是控制装置2的下表面(安装表面)的示图。图15是沿着图14中示出的I-I'截面线截取的截面图。
如图15中所示，控制装置2包括插入物(布线基板)100、控制芯片(半导体芯片、逻辑芯片)2_CHP，其安装在插入物100的上表面(芯片安装表面)上；布线(导电构件)105，其将形成在控制芯片2的主表面(元件形成表面)上方的键合焊盘(电极)103与形成在插入物100的上表面上的键合引线101(电极)电连接；密封主体(树脂)106，其密封控制芯片2和导电构件105；凸块岛(电极焊盘)102，其形成在与插入物100的上表面相对的下表面(安装表面)上并且经由图15中未示出的内层布线电连接到键合引线101；以及焊料球(外部端子)107，其键合到凸块岛102的表面。
另外，如图14中所示，在平面图上，形成在插入物100的下表面上的多个凸块岛102(或多个焊料球107)沿着插入物100的下表面的每侧布置成多行。
同时，尽管将省略对存储器装置11至18的构造的描述，但存储器装置11至18可以具有与控制装置2的构造相同的构造。
控制装置的制造方法
接下来，以下将描述本实施例的控制装置2的制造方法。
图16至图20示出根据控制装置2的组装过程的状态。控制装置2的制造过程主要包括基体材料制备过程、芯片安装(裸片键合)过程、引线键合过程、成型过程和焊球安装过程。
1.基体材料制备
在基体材料制备过程(图16)中，制备母体材料。尽管本实施例中使用的母体材料不受限制，但母体材料不是所谓的多片式基板，而是布线基板100，布线基板100的平面形状是四边形并且键合引线101和凸块岛102分别形成在上表面和下表面上。
2.裸片键合
在芯片安装(裸片键合)过程中，将诸如微计算机芯片的控制器芯片2_CHP安装在布线基板100的器件区域上(参见图17)。经由粘合剂(裸片键合材料)将上述的控制器芯片2_CHP安装到布线基板100的器件区域中的上表面(芯片安装表面)上。更具体地讲，通过粘合剂(裸片键合材料)将控制器芯片2_CHP安装到布线基板100的上表面上，使得控制器芯片2_CHP的背表面(后表面)面对布线基板100的上表面。此时，控制器芯片2_CHP被安装成，使得从控制器芯片2_CHP暴露形成在布线基板100的上表面上形成的多个键合引线101。同时，这里使用的粘合剂是(例如)具有绝缘性质的膜形粘合剂。粘合剂可以是膏型(可流动)粘合剂(具有流动性的粘合剂)。
3.布线键合
在布线键合过程中，如图18中所示，控制器芯片2_CHP的多个电极焊盘103经由作为导电构件的布线105分别电连接到对应的键合引线101。
同时，尽管作为导电构件的控制器2的键合焊盘和布线基板100的键合焊盘(键合指)经由布线彼此电连接，但控制器芯片2的电极焊盘(键合焊盘)和布线基板的电极焊盘(键合指)可以经由突出电极彼此电连接。
4.成型
在成型过程中，通过所谓的片式成型方法形成密封主体106，在片式成型方法中，模具中形成的一个腔体覆盖一个控制器芯片2，使得布线基板100的周边被暴露(参见图19)。例如，可以将基于环氧化物的热固性树脂用于密封主体106。
理所当然地，可以使用包括多个器件形成区域的多片式基板作为布线基板，并且可以通过所谓的集成成型方法形成密封主体，在所谓的集成成型方法中，多个器件区域一起被形成在模具中的一个腔体覆盖并且器件集成地成型。
5.焊球安装
在焊球安装过程中，从图中未示出的模具中取出被密封主体106密封的布线基板100，然后，将成为外部端子的焊料球(焊料材料)107形成在(连接到)各个器件区域的下表面上形成的凸块岛102上(参见图20)。同时，例如，使用由锡(Sn)、银(Ag)和铜(Cu)的合金形成的所谓无铅焊料材料作为焊料球107。另外，无铅焊料是基于RoHS(有害物质限用)指令的含1000ppm(0.1重量％)或更少铅(Pb)的材料。此外，尽管除了可应用于其中使用无铅焊料材料的情况之外，本实施例还可应用于使用含铅(Pb)的焊料材料的情况(因为当使用含锡(Sn)的焊料材料时铜(Cu)容易扩散)，但考虑到环境污染控制措施，优选地像本实施例中一样使用无铅焊料材料。
同时，存储器装置11至18的组装过程包括与控制装置2的组装过程基本上相同的组装过程，因此将省略描述。
模块产品(电子装置)的制造方法
在其中将诸如通过上述组装过程得到的控制装置2和存储器装置11至18的半导体组件安装在安装基板3上的组件安装过程中，主要半导体组件的安装次序可以如下：首先，控制装置2安装在安装基板3的第一表面(前表面)上，然后可以充分安装多个存储器装置11、13、15和17，此后，可以将多个存储器装置12、14、16和18安装在安装基板3的第二表面(背表面)上。可替选地，以倒序，可以将存储器装置12、14、16和18安装到安装基板3的第二表面(背表面)上，然后可以将控制装置2安装在安装基板3的第一表面(前表面)上，此后，可以安装存储器装置11、13、15和17。根据控制装置2和存储器装置11至18的安装次序，可以充分安装端接电阻器和短线电阻器。
根据以上实施例，得到下述的工作效果。
[1]芯片电阻器RS_CA被插入从命令/地址信号路径CAL的飞越拓扑的命令/地址信号主布线CALmn分支出的命令/地址信号分支布线CALsb中。据此，被插入从飞越拓扑的命令/地址信号主布线CALmn分支出的命令/地址信号分支布线CALsb中的芯片电阻器RS_CA可以减轻命令/地址信号分支布线CALsb中不期望的信号反射效果，即使命令/地址信号分支布线CALsb长。因此，当尝试通过用飞越拓扑将存储器装置11至18直接安装在上面安装有控制装置2的安装基板上来实现从控制装置2到存储器装置11至18的高速访问时，可以抑制由于飞越拓扑导致的接口信号的波形质量劣化。更具体地讲，当尝试通过飞越拓扑将通过i个存储器装置×j列(例如，4个存储器装置×2列)形成的存储器装置11至18直接安装在上面安装有控制装置2的安装基板3上来实现从控制装置2到八个存储器装置11至18的高速访问时，可以抑制由于飞越拓扑导致的接口信号的波形质量劣化。例如，图21示出当设置芯片电阻器RS_CA(实线信号波形)时和当没有设置芯片电阻器RS_CA时(虚线信号波形)彼此区别开的靠近控制装置2的位置处的命令/地址信号分支布线的信号波形和远离控制装置2的位置处的命令/地址信号分支布线的信号波形。在图21中清楚的是，在两种情况下，当设置芯片电阻器RS_CA时，可以抑制反射效果。
当i×j个存储器装置是遵照JEDEC标准的半导体存储器装置(诸如，DDR3-SDRAM)时，外部端子的映射被标准化，使得控制信号端子布置在装置的中心部分处，数据系统端子布置在装置的一侧，以及命令/地址信号端子布置在装置的另一侧。在这种情况下，命令/地址端子聚集在存储器装置的一侧，因此可以认为，与命令/地址端子连接的命令/地址信号分支布线CALsb的所有分支点PSBcan和PSBcaf常常不能被布置成在靠近命令/地址端子的地方与存储器装置重叠。此外，假设定义命令/地址信号的周期的时钟信号(CK)和用于存储器装置的激活控制的控制系统信号(CS)是与命令/地址信号的所有位的效用相关的信号，因此认为在飞越拓扑中，考虑尽可能多地缩短对应于这种信号的分支布线CALsb是有用的。从这个意义上来看，优选地，允许对应于命令/地址信号的命令/地址信号分支布线CALsb中的全部或全部长并且通过芯片电阻器RS_CA解决由此造成的问题，因此可以可靠地增强对存储器装置的高速访问性能。
此外，另一个原因是，短线布线的长度变长。也就是说，从减小电子装置的大小的观点看，倾向要减小安装基板的大小，因此大容量存储器被用作存储器装置并且存储器装置不仅安装在安装基板的一侧，而且安装在安装基板的两侧。在这种情形下，当尝试提高控制装置和存储器装置之间的接口信号的波形质量并且执行高速操作时，作为控制装置和存储器装置之间的布线拓扑，使用飞越结构的布线拓扑替代T分支结构的布线拓扑被视为是有前途的。然而，通过这样做，从主布线分支出的短线布线的长度(从分支点(通孔)到各个存储器芯片的外部端子的长度)变长。这样的原因是因为诸如组合基板的多层布线结构的安装基板的厚度大于用于DIMM的插入物的厚度，因此形成在安装基板中的通孔的直径变大并且所有通孔不能布置(形成)为在存储器装置的外部端子附近。具体地讲，安装基板的厚度(例如，1.6mm)大于用于DIMM中使用的插入物的厚度，因此用于在安装板中形成通孔中使用的钻孔的直径(例如，0.3mm)必须大于用于DIMM的插入物的钻孔的直径(例如，0.1mm)。结果，形成的通孔的直径大，因此通孔不能被布置在半导体组件安装区域内。因此，产生与设置在半导体组件安装区域外部的通孔中形成的穿通布线(通孔布线)连接的长分支布线(短线布线)，并且假设长分支布线变成使信号质量降低的原因。可以通过将短线电阻器插入长分支布线CALsb中的每个中，抑制长分支布线CALsb中的信号波形的劣化。
[2]以飞越模式与存储器装置连接的时钟信号布线的分支点不在存储器装置的安装区域外部并且时钟信号布线的分支布线不期望地长，因此时钟信号布线的信号反射效果是可忽略水平并且不必插入芯片电阻器。相反地，当以与命令/地址信号相同的方式，时钟信号主布线的分支点位于没有重叠存储器装置的区域中时，可以将芯片电阻器插入与分支点连接的时钟信号分支布线的中途是足够的。
[3]抑制了命令/地址信号的波形质量劣化，因此不需要命令/地址信号的确定周期延长至时钟信号的多个周期，并且可以与时钟信号的周期同步地输出命令/地址信号，这适合于对存储器装置的高速访问。
[4]以飞越模式与存储器装置连接的控制信号布线的分支点不在存储器装置的安装区域外部并且时钟信号布线的分支布线不期望地长，因此控制信号布线的信号反射效果是可忽略水平并且不必插入芯片电阻器。相反地，当以与命令/地址信号相同的方式，控制信号主布线的分支点位于没有重叠存储器装置的区域中时，可以将芯片电阻器插入与分支点连接的控制信号分支布线的中途是足够的。
[5]数据系统布线包括数据系统信号主布线DTLmn和在数据系统信号主布线的数据系统信号分支点PSBd(数据系统信号路径的分支点)处分支出的两个数据系统信号分支布线DTLsb，对于同一列中的各个存储器装置，数据系统信号主布线DTLmn是单独的，而对于两列之间的各个对应存储器装置，数据系统信号主布线DTLmn是公共设置的。此时，控制装置2可以通过执行在控制装置2和通过芯片选择信号CS激活的列中的存储器装置之间的数据输入或输出，单独地执行控制装置2和各列的存储器装置之间的数据输入/输出。对于同一列中的多个存储器装置，的命令/地址信号和时钟信号被输入有相位差。这是因为，供应信号的路径具有飞越拓扑。数据系统布线单独连接到同一列中的各个存储器装置，因此数据系统信号在从控制装置2输出到同一列中的存储器装置的输出时序中，形成命令/地址信号和时钟信号中包括的相位差。对于其中同一列中的存储器装置输出读取数据的情况，同样适用。因此，数据输出时序根据相位差发生偏差，因此可以防止输出缓冲器的输出操作造成的电源噪声太大。
[6]如图1中所示，在飞越拓扑中，分支点PSBcaf之间的最大距离(也就是说，例如，控制装置2的近端侧(存储器装置11一侧)处的分支点PSBcaf和控制装置2的远端侧(存储器装置17一侧)处的分支点PSBcaf之间的距离)被设置成比控制装置2和第一级分支点PSBcaf之间的距离长。这是因为，存储器装置不是使用像DIMM一样的插座的安装形式，而是存储器是其中通过平面堆叠存储器装置11至18将存储器装置直接安装在安装基板3上的安装形式。即使当由于这种安装形式的飞越拓扑导致如上所述的命令/地址信号的布线长度之间的关系时，也通过短线电阻器解决长分支布线造成的缺点。
修改形式
本发明不限于以上实施例，但毫无疑问，在不脱离本发明主旨的范围内，各种修改是可能的。
修改1
例如，尽管在以上实施例中已经描述了组装各个半导体组件然后将半导体组件安装在安装基板上方，但可以准备已经完成的半导体组件。
修改2
另外，尽管在以上实施例中已经描述了命令/地址信号布线主要铺设在具有多布线层结构的安装基板中的第三布线层(内部布线层)中，但不限于第三层，而是命令/地址信号布线可以铺设在任何内部布线层中(例如，第六层中)的各个存储器装置的附近。
修改3
此外，通过飞越拓扑安装在安装基板上的存储器装置不限于DDR3-SDRAM，但是存储器装置可以是具有另一种构造的存储器，此外，存储器装置可以是另一个半导体组件。
修改4
另外，控制装置不限于微计算机，而是可以是合适的片上系统数据处理装置、存储器控制装置等。
修改5
i×j个存储器装置不限于两列八个存储器装置。可以根据控制装置的存储器控制功能适当地改变列数和一列中存储器装置的数量。
修改6
其中芯片电阻器被作为短线电阻器插入其分支布线中的信号线的类型不限于地址/命令信号线。信号线的类型可以是具有飞越拓扑的分支点的任何类型的信号线，所述分支点远离在半导体组件的前表面和后表面上彼此重叠的位置。
修改7
此外，可以在不脱离以上实施例中描述的技术思路的主旨的范围内，组合和应用这些修改。

Claims (16)

1.一种电子装置，所述电子装置包括：
安装基板；
第一半导体组件，所述第一半导体组件包括第一半导体芯片并且被安装在所述安装基板的第一半导体组件安装区域上，所述第一半导体芯片与时钟信号同步地操作；
第二半导体组件，所述第二半导体组件包括第二半导体芯片并且被安装在所述安装基板的第二半导体组件安装区域上，所述第二半导体芯片与时钟信号同步地操作，所述第二半导体组件安装区域相邻于所述第一半导体组件安装区域；以及
第三半导体组件，所述第三半导体组件包括第三半导体芯片并且被安装在所述安装基板的第三半导体组件安装区域上，所述第三半导体芯片用于控制所述第一半导体芯片和所述第二半导体芯片，所述第三半导体组件安装区域相邻于所述第一半导体组件安装区域和所述第二半导体组件安装区域，
其中，所述第三半导体组件经由主布线和第一分支布线以及所述主布线和第二分支布线而分别电连接到所述第一半导体组件和所述第二半导体组件，所述主布线设置在所述安装基板上，所述第一分支布线是在所述主布线的第一分支点处从所述主布线分支出的，所述第二分支布线是在所述主布线的第二分支点处从所述主布线分支出的，
所述第一分支点和所述第二分支点被分别布置在所述第一半导体组件安装区域以及所述第二半导体组件安装区域的外部，以及
第一芯片电阻器和第二芯片电阻器分别与所述第一分支布线和所述第二分支布线串联连接。
2.根据权利要求1所述的电子装置，
其中，所述第一半导体组件和所述第二半导体组件是与时钟信号同步操作的第一存储器装置和第二存储器装置，以及
其中，所述第三半导体组件是用于控制所述第一存储器装置和所述第二存储器装置的控制装置。
3.根据权利要求2所述的电子装置，其中，
所述主布线是命令/地址信号主布线，以及
所述分支布线是命令/地址信号分支布线。
4.根据权利要求3所述的电子装置，其中，
经由时钟信号主布线和时钟信号分支布线，从所述控制装置向所述第一存储器装置和所述第二存储器装置供应时钟信号，所述时钟信号主布线设置在所述安装基板上，所述时钟信号分支布线是分别在所述时钟信号主布线的第一分支点和第二分支点处从所述时钟信号主布线分支出的。
5.根据权利要求4所述的电子装置，其中，
对于要被输出到所述时钟信号主布线的所述时钟信号的每个周期，所述控制装置将命令/地址信号输出至所述命令/地址信号主布线。
6.根据权利要求3所述的电子装置，其中，
经由控制信号主布线和控制信号分支布线，从所述控制装置向所述第一存储器装置和所述第二存储器装置供应控制信号，所述控制信号主布线设置在所述安装基板上，所述控制信号分支布线是分别在所述控制信号主布线的第一分支点和第二分支点处从所述控制信号主布线分支出的。
7.根据权利要求5所述的电子装置，其中，
所述安装基板包括用于将所述控制装置连接到所述第一存储器装置的第一数据系统布线，和用于将所述控制装置连接到所述第二存储器装置的第二数据系统布线，以及
其中，所述控制装置执行在所述控制装置与通过所述控制信号所激活的所述第一存储器装置以及所述第二存储器装置之间的数据输入或输出。
8.根据权利要求1所述的电子装置，其中，
从所述第一分支点到所述第二分支点的布线长度比从所述控制装置到所述第一分支点的布线长度长。
9.一种电子装置，所述电子装置包括：
安装基板；
i×j个第一半导体组件，每个所述第一半导体组件具有第一半导体芯片并且分别被安装在i×j个器件安装区域中的每个器件安装区域上，所述第一半导体芯片与时钟信号同步地操作，i是大于或等于2的整数，j是正整数，j≤i，以及
第二半导体组件，所述第二半导体组件包括第二半导体芯片并且被安装在所述安装基板上方的相邻于所述器件安装区域的区域上，所述第二半导体芯片控制i×j个第一半导体组件(存储器装置)，
其中，作为用于将所述第二半导体组件与所述i×j个第一半导体组件电连接的多个第一信号路径，所述安装基板包括多个第一信号主布线和第一信号分支布线，所述第一信号分支布线是在每个所述第一信号主布线(命令/地址信号布线)的i个分支点处分支出的，
其中，所述i个分支点中的全部或者一部分的分支点被布置在所述安装基板中的器件安装区域的外部，以及
其中，在从所述全部或者一部分的分支点所分支出的第一信号分支布线的中途，串联连接有芯片电阻器。
10.根据权利要求9所述的电子装置，
其中，所述第一半导体组件是与时钟信号同步操作的存储器装置，以及
其中，所述第二半导体组件是能够控制所述存储器装置的控制装置。
11.根据权利要求10所述的电子装置，
其中，所述第一信号主布线是命令/地址信号主布线，以及
其中，所述第一信号分支布线是命令/地址信号分支布线。
12.根据权利要求11所述的电子装置，其中，
所述控制装置控制所述i×j个存储器装置，作为以i个模块为单元的j列存储器模块。
13.根据权利要求12所述的电子装置，
其中，作为用于将所述控制装置与所述i×j个存储器装置电连接的多个第二信号路径，所述安装基板包括时钟信号主布线和时钟信号分支布线，所述时钟信号分支布线是在所述时钟信号主布线的i个分支点处分支出的，以及
其中，所述时钟信号主布线的i个分支点被布置在所述安装基板中的与所述器件安装区域重叠的位置处。
14.根据权利要求13所述的电子装置，其中，
对于要被输出到所述时钟信号主布线的所述时钟信号的每个周期，所述控制装置向所述命令/地址信号主布线输出命令/地址信号。
15.根据权利要求13所述的电子装置，
其中，作为用于将所述控制装置与所述i×j个存储器装置电连接的多个第三信号路径，所述安装基板包括控制信号主布线和控制信号分支布线，所述控制信号主布线对于属于同一列的i个存储器装置的各个集合而设置在所述安装基板上，所述控制信号分支布线是在所述控制信号主布线的i个控制信号分支点处分支出的，以及
其中，所述控制装置将控制信号输出到对于属于同一列的所述i个存储器装置的各个集合的控制信号主布线。
16.根据权利要求15所述的电子装置，
其中，作为用于将所述控制装置与i×j个存储器装置电连接的多个第四信号路径，所述安装基板包括数据系统信号主布线和j个数据系统信号分支布线，所述数据系统信号主布线对于同一列中的各个存储器装置是单独地并且对于j列之间的各个对应存储器装置是公共地设置的，所述j个数据系统信号分支布线是在数据系统信号分支点处从所述数据系统信号主布线分支出的，以及
其中，所述控制装置执行在所述控制装置和通过所述控制信号所激活的列中的存储器装置之间的数据输入或输出。
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