CN101777550A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置。一个安装板具有多个半导体存储器件，其与一个时钟信号同步地操作，和一个半导体数据处理器件，其存取控制半导体存储器件。按这样方式确定半导体存储器件的数据系统端子关于半导体数据处理器件的存储器存取端子的布局，使得用于数据和数据选通系统(RTdq/dqs)的布线变得比用于命令/地址系统(RTcmd/add)的布线短。利用半导体存储器件之间定义的区域，布置用于数据和数据选通系统(RTdq/dqs)的布线。用于命令/地址系统(RTcmd/add)的布线在安装板的侧面旁路。

Description

半导体装置
本申请是申请日为2006年2月24日、申请号为200610058221.X、发明名称为“半导体装置”的发明专利申请的分案申请。
相关申请的交叉引用
本申请要求于2005年2月25日提交的日本专利申请No.2005-051556的优先权，其内容据此通过参考引入本申请。
技术领域
本发明涉及一种通过在一个安装板上实现多个半导体器件而封装的半导体装置，并且例如涉及一种在应用于一个配置为多芯片组件或SIP(系统封装)的半导体装置时有效的技术，在该半导体装置中安装有一个具有基于JEDEC标准(JESD79)的双数据速率(DDR)的同步DRAM(SDRAM)芯片和一个微型计算机芯片。
背景技术
一个SDRAM中多位的外部数据端子按这样方式配置，使得它们的数据输入/输出定时与一个时钟信号同步。在其中，一个微型计算机与从SDRAM输出的时钟信号(数据选通信号：DQS)同步地读出从SDRAM输出的数据。作为SDRAM的数据输入/输出速率，已知有单数据速率和等于两倍单数据速率的双数据速率。单数据速率以数据选通信号的循环单位来输入和输出数据，而双数据速率与数据选通信号的下降沿和上升沿同步地输入和输出数据。因而，与单数据速率比较，双数据速率的定时容限减小。因此，关于与双倍传送速率的数据输入/输出数据端子(DQ)和用于输入/输出数据选通信号的数据选通端子(DQS)连接的组件内布线，需要实现信号完整性(SI)的改善，以特别防止不正常工作。
在专利文件1(日本未审专利公开No.2003-204030)中，虽然没有直接关注信号完整性的改善，但是描述了一种半导体装置，其中将一个微处理器或一个DDR-SDRAM安装到一个印刷电路板或安装板上。
发明内容
本发明讨论了对在封装尺寸按比例缩小的半导体装置中的信号完整性的改善。为了提高信号质量，可以采用一种方法，其中使布线阻抗与一个驱动器的输出阻抗匹配，从而减少反射波(发射端的终接)，或将一个与布线阻抗匹配的电阻器与接收器侧连接，以减少反射波(接收端的终接)。因为布线阻抗低于驱动器的输出阻抗，所以一般在驱动器的邻近添加一个电阻器(串联电阻器)，以执行发射端的终接，从而使得可以达到阻抗匹配并且减少反射波。
然而，在如同SIP的多芯片组件形式的半导体装置中，内置半导体器件的封装面积较小。因此难以将用于终接发射端的串联电阻器彼此共同设置在一个安装板或衬底上方。另一方面，使用1/2Vccq(Vccq：DDR接口电源电压)作为终接电位，定义为DDR接口的标准，在该DDR接口中接收端终接。为此，需要安装或实现一个调节器、一个电感器和一个电容器，以在母板中产生一个具有相对大电流供给能力的终接电源。这些部分尺寸大，因而带来整个系统的尺寸扩大。因为DC电流也继续流过它们的电路，所以使电流消耗和热量产生增加。从这些观点来说，为了提高在装备有例如DDR-SDRAM的半导体器件的SIP形式的半导体装置的信号质量，关于内置器件中的各信号布线，本发明人论证了避免在发射端和接收端的终接进行处理的实用性。
本发明的一个目的是提高一种半导体装置中的信号质量，在该半导体装置中将多个半导体器件安装到一个安装板上。
本发明的另一个目的是减少一种半导体装置中的布线阻抗和短布线，在该半导体装置中将多个半导体器件安装到一个安装板上。
本发明的又一个目的是提供一种半导体装置，其中将多个半导体器件安装到一个安装板上，它能够在半导体装置中避免安装用于终接发射端的电阻器和应用用于终接接收端的终接电位两者的情况下，提高信号质量。
本发明的以上、其他目的和新颖特征将从本说明书的描述和附图中变得显而易见。
本申请公开的本发明的代表性发明的概要将简短地解释如下：
[1]《关于半导体数据处理器件的半导体存储器件的数据系统端子》
本发明的一个典型半导体装置(1)具有多个半导体器件(3至5)，安装在一个半导体安装板或衬底(2)的一个表面上方。安装板具有在其另一个表面中形成的多个衬底端子(12)，和布线层(L1至L6)，以将衬底端子与半导体器件连接。半导体器件分别具有多个器件端子(10，11)，与安装板的布线层连接。作为多个半导体器件，半导体装置包括多个半导体存储器件(4，5)，与一个时钟信号同步地操作，和一个半导体数据处理器件(3)，以存取控制多个半导体存储器件。作为器件端子(11)，每一个半导体存储器件包括数据输入/输出端子(DQ0至DQ15)，数据选通端子(UDQS，LDQS)，地址输入端子(A0至A13)，和时钟输入端子(CK，/CK)。半导体存储器件按这样方式布置在安装板上方，使得数据输入/输出端子和数据选通端子比地址输入端子更接近于半导体数据处理器件而安置。从以上，将半导体存储器件的数据输入/输出端子和数据选通端子与它们所对应的半导体数据处理器件的器件端子连接的布线(30至33)是短布线，并且从而改善信号质量。
作为本发明的一个典型特定形式，每一个半导体存储器件具有这样一种结构，其中在一个具有基于JEDEC标准的端子阵列的封装中，容纳一个具有双数据速率的同步DRAM芯片。半导体数据处理器件具有这样一种结构，其中将一个微型计算机芯片保持在一个芯片尺寸封装中。因为与单数据速率比较，具有双数据速率的同步DRAM芯片在数据系统的定时容限上严格，所以改善信号质量对于防止不正常操作是主要的。采用具有基于JEDEC标准的端子阵列的封装的各半导体存储器件，而不使用裸芯片。因此，即使依赖半导体制造者，采用裸芯片端子阵列不同的任何半导体存储器件，也无需就端子阵列而基于需要修改安装板上的布线布局等。一般地，半导体数据处理器件是定制而成，而半导体存储器件通常是通用产品。因而，其供应商覆盖广泛。
[2]《用于半导体存储器件的数据系统布线的布局》
作为本发明的一个典型特定形式，安装板的布线层具有选通信号布线(32，33)，使用安装的多个半导体存储器件之间的区域而形成。选通信号布线是将多个半导体存储器件的数据选通端子与它们所对应的半导体数据处理器件的端子连接的布线。在安装的多个半导体存储器件之间密集地布置选通信号布线，使得较容易将选通信号布线与其他信号布线分离。因此，减小其他信号中的串扰变得容易。在这方面，改善信号质量。
作为本发明的另一个典型特定形式，将数据选通信号布线与数据信号布线(30，31)分离。数据信号布线是用于将多个半导体存储器件的数据输入/输出端子与它们所对应的半导体数据处理器件的端子连接的信号布线。因为数据选通信号是用于定义数据读取定时等的定时信号，所以通过将数据信号布线和数据选通信号布线相互分离，能容易地抑制由于数据变化所引起的数据选通信号波形的失真。在数据选通信号的上升沿改变之后，例如在DDR-SDRAM中，即使半导体数据处理器件输出多位的写数据，甚至在数据选通信号与各数据信号之间，数据选通信号也变得几乎不受串扰噪声和耦合噪声的影响。在这方面，改善信号质量。
[3]《用于半导体存储器件的时钟布线的布局》
作为本发明的又一个典型特定形式，安装板的布线层具有一个使用安装的多个半导体存储器件之间的区域所形成的时钟信号布线(34)。时钟信号布线是用于将多个半导体存储器件的时钟端子与它们所对应的半导体数据处理器件的端子连接的布线。而且时钟信号布线在与半导体数据处理器件的中游具有分支或短截线(35，36)作为基点，并且形成延伸到各自半导体存储器件的长度均衡路径。在安装的多个半导体存储器件之间密集地布置时钟信号布线，使得容易将时钟信号布线与其他信号布线分离。因此，变得容易减少其他信号中的串扰。此外，因为将半导体存储器件安置在时钟信号布线的两侧，所以在半导体存储器件的同步操作中所使用的时钟布线的长度均衡变得容易。即使在这方面，改善信号质量。
作为又一个特定形式，时钟信号布线与数据信号布线和选通信号布线分离地布置。数据信号布线与选通信号布线之间的串扰噪声和耦合噪声的影响也能减少。
作为又一个特定形式，时钟信号布线(CKL)通过一个差分对来配置。依靠抵消同相噪声的动作，改善抗噪声特性。
作为又一个特定形式，时钟信号布线具有一对衬底端子(12A和12B)，作为衬底端子(12)，以将一个连接到时钟信号布线的短截线的差分终接电阻器(37)连接。对于除其他信号之外的差分时钟总要求信号质量。考虑到这一点，对于用于差分时钟的时钟布线采用终接处理。
此时，优选地可以将连接差分终接电阻器的一对衬底端子相互邻近地布置。相对于用于差分终接的时钟布线路径的长度均衡和短布线也变得容易。
[4]《在多层布线板的主要信号布线的分配》
作为又一个特定形式，安装板具有一个芯层(8)和在其前表面和背表面中形成的组合层(8，16)。芯层具有一个用于形成电源层的层(L4)和一个用于形成接地层的层(L3)，两者都在其前表面和背表面中形成。使用半导体器件关于芯层的实现侧上的组合层的布线层(L1，L2)，形成用于将半导体存储器件和半导体数据处理器件连接的主要信号布线。使用衬底端子关于芯层的形成侧上的组合层的布线层(L5，L6)，形成信号布线，以将短截线与连接差分终接电阻器的对应衬底端子连接。将半导体存储器件和半导体数据处理器件连接的信号布线的路线长度变短。这样有助于布线阻抗的减小和短布线。
[5]《考虑母板的电源层结构情况下的电源端子的布局》
作为本发明的一个典型特定形式，半导体装置包括芯电源端子(12cor)，以向半导体数据处理器件供给一个芯电路电源，接口电源端子(12io)，以向半导体数据处理器件供给一个外部接口电源，存储电源端子(12ddr)，以向半导体数据处理器件和半导体存储器件供给一个存储电源，和接地端子(12gnd)，作为衬底端子。芯电源端子接近于半导体数据处理器件而布置。存储电源端子接近于半导体存储器件而布置。接口电源端子与信号端子和接地端子一起分散在安装板周围。
虽然信号端子不可避免地分散布置，因为它们数量大，但是就使各信号路径的寄生电感减小而言，优选地可以与信号端子和接地端子一起布置接口电源端子。此时，如果芯电源端子接近于半导体数据处理器件而布置，并且存储电源端子接近于半导体存储器件而安置，那么在其上安装有半导体装置的母板中至少将接口电源层分成两个，并且即使将衬底端子用于一个球栅阵列，其中使它们布置为按多行回转，也能形成为围绕芯电源层和存储电源层。向各个芯和存储电源层引出电源可以使用分开的接口电源层之间定义的一个区域。
[6]《在半导体存储器件和半导体数据处理器件中的存储电源端子的定制》
作为另一个特定形式，可以分离地设置一个第一存储电源端子(12ddr_ram)，以向半导体存储器件供给一个用于半导体存储器件的存储操作的第一存储电源，和一个第二存储电源端子(12ddr_mcu)，以向半导体数据处理器件供给一个用于对半导体存储器件的接口控制的第二存储电源。这是因为当按这样方式作出考虑，即在半导体装置安装到母板上之前，能从半导体数据处理器件单独地测试半导体存储器件时，能可靠地分开存储电源。简短地说，当单独地测试半导体存储器件时，考虑这样一种配置，即使将半导体数据处理器件置于备用状态或未就绪状态，也不使对应存储接口电路部分的输出为高输出阻抗状态。
第一存储电源端子和第二存储电源端子在安装到母板上的状态下，与母板上的一个共同电源布线或电源层连接。
作为又一个特定形式，安装板分离地具有一个第一存储电源层(73)，与第一存储电源端子连接，和一个第二存储电源层(70)，与第二存储电源端子连接。第一存储电源层和第二存储电源层在与相互不同的层所对应的布线层(L5，L4)中形成，并且具有在安装板的邻近层重叠的布局。当信号在半导体数据处理器件与半导体存储器件之间充电和放电时，其中第一存储电源端子和第二存储电源端子相互分离，则用于流过对应电源布线的其充电和放电电流的反馈电流的路径，由半导体装置上的第一存储电源端子和第二存储电源端子分隔，并且电流必须经由母板上的对应电源布线或电源层反馈，因而带来电源系统的阻抗的增加。提供一种竭力抑制它的方式，分离地形成与第一存储电源端子连接的第一存储电源层，和与第二存储电源端子连接的第二存储电源层，并且使它们相互叠加。因为随着半导体数据处理器件与半导体存储器件之间的各信号的输入/输出，流过第一存储电源层的电流和流过第二存储电源层的电流变得方向相反，所以通过允许两个电源层相互耦合，能减小电源系统的有效电感。
作为又一个特定形式，优选地可以相互邻近地布置第一存储电源端子和第二存储电源端子。因而，能缩短在母板上用于将第一存储电源端子和第二存储电源端子连接的电源系统路径。即使在这方面，也能减小电源系统的电感。
作为又一个特定形式，如沿安装板的前/背表面方向观察，第二存储电源层具有一个叠加在信号布线(30至34)上方的布局，该信号布线(30至34)用于将半导体存储器件的数据输入/输出端子、数据选通端子和时钟输入端子，与对应这些端子的半导体数据处理器件的器件端子进行连接。因而，使半导体数据处理器件的存储控制所必需的信号布线和电路的存储控制所必需的电源层耦合，并且因此能减小第二存储电源层的有效电感。因为用于数据和选通信号的操作频率特别在DDR-SDRAM的情况下较高，所以减小有效电感非常重要。
作为又一个特定形式，安装板具有一个芯层和在其前表面和背表面形成的组合层。使用半导体器件关于芯层的实现侧上的组合层的布线层(L2，L1)，形成用于将半导体存储器件和半导体数据处理器件连接的信号布线。如沿其前/背方向观察，芯层具有在分离层中形成的电源层和接地层。第二电源层在一个用于形成芯层的电源层的层(L4)的部分中形成。如沿其前/背表面方向观察，第一电源层使用与电源层形成层邻近的组合层的布线层(L5)形成。可以允许半导体数据处理器件的存储控制所必需的对应信号布线和电路的存储控制所必需的电源层相互有效地耦合。
[7]《用于参考电位的信号质量的改善》
作为本发明的又一个特定形式，半导体装置分离地包括一个第一参考电位端子(12vref1，12vref2)，以向半导体存储器件供给一个参考电位，和一个第二参考电位端子(12vref)，以向半导体数据处理器件供给一个参考电位，作为衬底端子。安装板具有一个存储电源层(70)，与存储电源端子连接。如沿安装板的前/背表面方向观察，第一参考电位端子和第二参考电位端子具有叠加在存储电源层上方的布局。定制第一参考电位端子和第二参考电位端子，使得可以缩短半导体装置之内的参考电位布线的路线。在各DDR-SDRAM的规格中，分别地定义第一和第二参考电位，使得具有等于存储电源一半的电平。因而，各第一参考电位端子和第二参考电位端子与存储电源层耦合，使得两个参考电位的电平关于存储电源层变得几乎不波动或摆动。
作为本发明的又一个特定形式，第一参考电位端子和第二参考电位端子邻近于存储电源端子(12ddr_ram，12ddr_mcu)和接地端子(12gnd)而布置。因而，因为能得到各信号、电源和接地之间的耦合，所以这样能有助于抑制不希望的参考电位波动。
作为本发明的又一个特定形式，衬底端子具有其中多行同心地转圈的布局。此时，第一参考电位端子和第二参考电位端子置于转圈布置的衬底端子阵列的最内周。假定接口电源端子和信号端子一起分散在周围，并且存储电源端子接近于半导体存储器件而布置，则容易得到信号、电源和接地之间的耦合。
将用于截断RF噪声的电阻元件和电容器实现到母板上，并且通过它们的电阻可以分开存储电源，以形成参考电位。
[8]《在PLL电路或DLL电路的电源噪声的抑制》
作为本发明的又一个特定形式，半导体数据处理器件具有一个PLL(相位锁定回路)电路或一个DLL(延迟锁定回路)电路，并且作为其器件端子，具有专用于PLL电路或DLL电路的电源器件端子(10dllvcc)和接地器件端子(10dllgnd)。作为衬底端子，安装板具有专用于PLL电路或DLL电路的衬底电源端子(12dllvcc)和衬底接地端子(12dllgnd)。在一个与安装板的前/背表面方向垂直的平面之内，电源衬底端子安置在电源器件端子的邻近，并且接地衬底端子安置在接地器件端子的邻近。从以上，能将半导体装置内专用于PLL电路或DLL电路的电源系统和接地系统布线制成最短。从专用电源端子流到PLL电路或DLL电路的电流反馈给它们对应的专用接地端子。因此，如果如上所述使电源系统和接地系统布线变得最短，那么经过专用于PLL电路或DLL电路的电源和接地布线的回路的区域变小，并且因此噪声变得难以进入专用于PLL电路或DLL电路的电源系统。可以在不正常工作发生之前防止PLL电路或DLL电路的不正常工作的担心，这些电路特性易受电源噪声的影响。
作为又一个特定形式，使电源衬底端子和接地衬底端子相互邻近。因而，能容易形成专用于DLL电路或DLL电路的电源和接地布线对，并且也改善抗串扰噪声性。
[9]《测试衬底端子的布局》
作为本发明的又一个特定形式，衬底端子包括一个转圈端子组，其中使多行同心地转圈，和一个中央端子组，由回转端子组所围绕。与半导体存储装置的对应器件端子(100至105)连接的测试专用端子分配给中央端子组的部分和回转端子组的内周侧上的端子的部分。形成母板上的布线图形，使得与半导体装置的衬底端子的阵列匹配。因此，必须使与回转端子组的内侧和中央端子组连接的布线图形，在避开与回转端子组的外侧连接的布线图形的情况下延伸。因而，对回转端子组的内侧和中央端子组分配测试专用端子，能有助于简化母板上的安装布线结构。
[10]《用于时钟启动信号的器件端子的定制》
作为又一个特定形式，设置一个时钟启动信号的输入端子(12ckei)，作为各半导体存储器件的器件端子，时钟启动信号用于指示输入到时钟输入端子的信号的有效性。设置一个输出时钟启动信号的输出端子(12ckeo)，作为半导体数据处理器件的器件端子。分离地设置一个与时钟启动信号的输入端子连接的端子和一个与时钟启动信号的输出端子连接的端子，作为衬底端子。因而，当半导体装置在其安装到母板上之前作器件测试时，时钟启动信号设定为禁止电平，从而任意地使各半导体存储器件为备用状态或未就绪状态，由此能单独地测试半导体数据处理器件。
作为又一个特定形式，相互邻近地布置与时钟启动信号的输入端子连接的衬底端子，和与时钟启动信号的输出端子连接的衬底端子。变得容易连接时钟启动信号的输入/输出端子，它们在母板上为了测试而相互分离。
[11]本发明的另一个典型半导体装置具有一个安装衬底或板，和安装在安装板的一个表面上方的多个半导体器件。安装板具有在其另一个表面中形成的多个衬底端子，和用于将衬底端子与半导体器件连接的布线层。半导体器件分别具有多个器件端子，与安装板的布线层连接。作为多个半导体器件，半导体器件包括多个半导体存储器件，与一个时钟信号同步地操作，和一个半导体数据处理器件，以存取控制多个半导体存储器件。作为衬底端子，设置芯电源端子，以向半导体数据处理器件供给一个芯电路电源，接口电源端子，以向半导体数据处理器件供给一个外部接口电源，存储电源端子，以向半导体数据处理器件和半导体存储器件供给一个存储电源，和接地端子。芯电源端子接近于半导体数据处理器件而布置，存储电源端子接近于半导体存储器件而布置，以及接口电源端子和信号端子一起分散在安装板周围。
[12]本发明的又一个典型半导体装置具有一个安装衬底或板，和安装在安装板的一个表面上方的多个半导体器件。安装板具有在其另一个表面中形成的多个衬底端子，和用于将衬底端子与半导体器件连接的布线层。半导体器件分别具有多个器件端子，与安装板的布线层连接。作为多个半导体器件，半导体器件包括多个半导体存储器件，与一个时钟信号同步地操作，和一个半导体数据处理器件，以存取控制多个半导体存储器件。作为衬底端子，设置存储电源端子，以向半导体数据处理器件和半导体存储器件供给一个存储电源，设置接地端子，一个第一参考电位端子，以向半导体存储器件供给一个参考电位，和一个第二参考电位端子，以向半导体数据处理器件供给一个参考电位。安装板具有一个存储电源层，与存储电源端子连接。如沿安装板的前表面和背表面的方向观察，第一参考电位端子和第二参考电位端子具有叠加在存储电源层上方的布局。
[13]本发明的又一个典型半导体装置具有一个安装衬底或板，和安装在安装板的一个表面上方的多个半导体器件。安装板具有在其另一个表面中形成的多个衬底端子，和用于将衬底端子与半导体器件连接的布线层。半导体器件分别具有多个器件端子，与安装板的布线层连接。作为多个半导体器件，半导体器件包括多个半导体存储器件，与一个时钟信号同步地操作，和一个半导体数据处理器件，以存取控制多个半导体存储器件。半导体数据处理器件具有一个PLL电路或一个DLL电路，并且具有专用于PLL电路或DLL电路的电源器件端子和接地器件端子，作为其器件端子。安装板具有专用于PLL电路或DLL电路的衬底电源端子和衬底接地端子，作为衬底端子。在一个与安装板的前/背表面垂直的平面之内，电源衬底端子安置在电源器件端子的邻近，并且接地衬底端子安置在接地器件端子的邻近。
由本申请公开的本发明的代表性发明所得到的有益效果将简短地描述如下：
也就是，可以提高一种半导体装置的信号质量，在该半导体装置中将多个半导体器件安装到一个安装板上。
还可以减小一种半导体装置的布线阻抗和短布线，在该半导体装置中将多个半导体器件安装到一个安装板上。
还可以在一种半导体装置中避免安装用于终接发射端的电阻器，以及应用用于终接接收端的终接电位的情况下，提高信号质量，在该半导体装置中将多个半导体器件安装到一个安装板上。
附图说明
图1是说明根据本发明的半导体装置的垂直截面结构的横截面图；
图2是说明半导体装置的平面布局配置的平面图；
图3是说明遵守JEDEC标准的各DDR-SDRAM的外部端子阵列的平面图；
图4是说明数据系统的布线的布线图形示图，这些布线将布线层L2中的MCU和DDR-SDRAM连接；
图5是基本上表示时钟信号布线的路径的典型图；
图6是表示半导体装置中使用的时钟信号布线的整体路径与半导体器件之间关系的典型图；
图7是表示半导体装置中使用的时钟信号布线的整体路径与衬底突起电极的安置之间关系的典型图；
图8是说明安装到母板上的半导体装置的垂直截面结构的横截面图；
图9是表示在布线层L1中时钟信号布线CKL的路径的平面图；
图10是表示在布线层L2中时钟信号布线CKL的路径的平面图；
图11是表示在布线层L5中时钟信号布线CKL的路径的平面图；
图12是表示构成布线层L6中所形成的时钟信号布线CKL的一部分的衬底突起电极的平面图；
图13是表示衬底突起电极的主要功能分配与母板的电源层(power plane)之间关系的平面图；
图14是表示DDR电源突起电极的功能分配的平面图；
图15是表示在布线层L4中形成的电源布线的平面图；
图16是表示在布线层L5中形成的电源层的平面图；
图17是表示置于图16的布线层L5上方的布线层L4在它们相互重叠的位置处的平面图；
图18是表示通过叠加图16所示的布线层L5的图形和图17所示的布线层L4的图形所得到的图形的平面图；
图19是表示在从MCU输出到DDR-SDRAM的信号改变的情况下，电源系统的反馈电流路径的典型图；
图20是说明衬底突起电极的布局的平面图，这些衬底突起电极专用于分别供给MCU的DDR接口电路中使用的参考电位，和DDR-SDRAM中使用的参考电位；
图21是说明设置在母板上方的用于形成参考电位Vref和Vref2的电路的电路图；
图22是说明设置在母板上方的用于形成参考电位Vref1的电路的电路图；
图23是说明DLL电路的电源端子的布局的平面图；
图24是说明安装在印刷电路板上方的DDR-SDRAM和MCU的主要器件突起电极的布局的平面图；和
图25是说明关于衬底突起电极，各DDR-SDRAM的测试端子的分配的平面图。
具体实施方式
《半导体装置的垂直截面结构》
图1说明根据本发明的半导体装置的垂直横截面图。半导体装置1包括一个微型计算机(MCU)3，配置为半导体数据处理器件，和两个DDR-SDRAM4(5)，配置为多个半导体存储器件，它们两者都设置在一个安装板或印刷电路板2的一个表面上方。微型计算机(MCU)3和两个DDR-SDRAM 4(5)这样配置，使得在这两者与安装板2之间定义的间隙或空间充满底层填充树脂(underfill resin)6。本半导体装置定义为一个系统封装的多芯片组件。
MCU 3面朝下实现到封装衬底上。DDR-SDRAM 4(5)按这样方式配置，使得DDR-SDRAM芯片密封在一个具有基于JEDEC标准(JESD79)的端子阵列的球栅阵列的封装中。因为采用具有基于JEDEC标准的端子阵列的封装DDR-SDRAM，而不使用裸芯片，所以即使依赖于半导体制造者而采用裸芯片端子阵列不同的任何SDRAM，封装的外部端子阵列也总满足JEDEC标准。因此，无需就端子阵列而根据所需来修改安装板上的布线布局等。一般地，MCU是定制而成，而DDR-SDRAM通常是通用产品。因而，其供应商覆盖广泛。
印刷电路板2具有一个芯层8，和在其正面和反面上形成的组合层9和16，并且该印刷电路板2配置为一个多层布线树脂衬底。芯层8例如具有0.8mm左右的厚度。组合层9例如具有从约30μm至40μm范围的厚度。从芯层8侧起，形成布线层L3，L2和L1。组合层16例如具有从约30μm至40μm范围的厚度。从芯层8侧起，形成布线层L4，L5和L6。布线层L1和L2主要用于形成将MCU 3的器件突起电极10和DDR-SDRAM 4(5)的器件突起电极11连接的布线。布线层L3主要用于形成一个接地层。布线层L4主要用于形成一个电源层。布线层L5和L6用于形成将布线层L1至L4中形成的信号布线、接地层和电源层，与用作印刷电路板的外部连接端子的衬底突起电极12连接的布线。器件突起电极10和11是用于半导体器件的器件端子的例子，以及衬底突起电极12是用于印刷电路板2的衬底端子的例子。在图中，标号13指示一个典型说明的通孔，它贯穿芯层8。标号14指示通路。通过对过孔(via hole)或通孔的内表面提供导电镀层所得到的导电截面或部分一般地称为通路。它们使它们的上布线层和下布线层或金属图形相互导电。
《用于数据系统的器件端子的布置》
图2说明半导体装置的平面布局配置。在图中，MCU 3面朝下实现在印刷电路板2的上面中央部分。两个DDR-SDRAM 4和5相互隔开地实现在印刷电路板2之下。例如，图中所示的器件突起电极10和11的位置分别指示如从上方所见的直通位置。
虽然图中未特别说明，但MCU 3具有一个中央处理单元(CPU)，读取命令并且执行命令，一个程序存储器，存储由中央处理单元所执行的程序，一个SDRAM接口控制器，对中央处理单元的工作RAM和DDR-SDRAM实行接口控制，和一个时钟发生器。时钟发生器具有一个DDL电路。该DDL电路对从外部供给的一个系统时钟信号实行同步循环控制，以产生一个时钟信号。所产生的时钟信号定义为微型计算机的内部电路的时钟同步操作的标准或参考。SDRAM接口控制器的功能可以由一个总线状态控制器实现。
图3说明遵守JEDEC标准的各DDR-SDRAM的外部端子阵列。图中所示的端子位置分别指示如从上方所见的直通位置。该图表示一例，其中并行数据输入/输出位数以16位(×16)的形式表示。分别地，DQ0至DQ15指示数据输入/输出端子，LDQS指示一个数据选通信号关于DQ0至DQ7的8位数据的输入端子(数据选通端子)，UDQS指示一个数据选通信号关于DQ8至DQ15的8位数据的输入端子(数据选通端子)，A0至A13指示地址输入端子，以及BA0至BA1指示存储体(bank)地址输入端子。分别地，/RAS，/CAS和/WE指示命令输入端子，/CS指示芯片选择端子，CK和/CK指示差分时钟输入端子，CKE指示时钟启动端子，LDM指示一个数据屏蔽信号关于DQ0至DQ7的8位数据的输入端子(数据屏蔽端子)，以及UDM指示一个数据屏蔽信号关于DQ8至DQ15的8位数据的输入端子(数据屏蔽端子)。分别地，VDD和VDDQ指示存储电源端子，以及VSS和VSSQ指示接地端子。VDDQ和VSSQ是专用于各DDR-SDRAM的数据输入/输出系统和数据选通的输入/输出系统电路的电源和接地。VDD和VSS指示用于DDR-SDRAM的其他电路的电源和接地的外部端子。在本实施例中，对VDDQ和VDD供给相同电平，以及对VSSQ和VSS供给相同电平，并且使他们在这种条件下操作。VREF指示一个参考电位的输入端子，对它供给一个用于SSTL(短截线串联终接收发器逻辑)中的外部接口的判定电平。NC指示一个非连接端子。
虽然这里省略了各DDR-SDRAM的配置的详细描述，因为其配置已经知道，但是使内部操作与来自端子CK和/CK的差分时钟同步。通过使时钟启动端子CKE为启动电平所输入的差分时钟成为有效，以便使得一个输入缓冲器和一个输出驱动器电路可操作。将端子/RAS，/CAS和/WE的输入屏蔽，直到端子/CS变为启动。在读出操作时，从端子LDQS和UDQS输出选通信号，并且与选通信号的交叉边沿同步地，从端子DQ0至DQ7和DQ8至DQ15输出读出数据。在写入操作时，将端子LDQS和UDQS用作选通信号输入端子，并且使选通信号LDQS和UDQS按定时改变边沿，其中建立写入数据。
图2所示的各DDR-SDRAM的端子布局与图3相同。在图2中，参考标号20指示一个区域，其中布置DDR-SDRAM 4和5、数据输入/输出端子DQ0至DQ15和数据选通端子LDQS和UDQS。在图2中，参考标号21指示一个区域，其中大致布置各DDR-SDRAM的地址输入端子A0至A13和命令输入端子/RAS，/CAS和/WE等。参考标号23指示一个区域，其中布置与MCU 3中的各DDR-SDRAM接口的端子(与SDRAM控制器连接的端子)。特别地，数据输入/输出端子和数据选通端子布置在向区域22偏置的区域23中。如图2显而易见，DDR-SDRAM 4和5按这样方式布置在印刷电路板2上方，使得与地址输入端子A0至A13和命令输入端子/RAS，/CAS和/WE比较，使数据输入/输出端子DQ0至DQ15及数据选通端子LDQS和UDQS向MCU偏置。一个与数据输入/输出端子DQ0至DQ15及数据选通端子LDQS和UDQS连接的数据系统(RTdq/dqs)的布线，从区域22分成右侧和左侧，并且能以相对短距离布线。另一方面，一个与地址输入端子A0至A13及命令输入端子/RAS，/CAS和/WE连接的地址/命令系统(RTcmd/add)的布线，沿一个DDR-SDRAM 5的方向旁路，并且其后布线成与DDR-SDRAM 4和5两者交叉。
因为与单数据速率比较，DDR-SDRAM在数据系统的定时容限方面严格，所以信号质量的改善对于防止不正常工作是主要的。关于这点，在考虑上述情况下，使将DDR-SDRAM 4和5中的数据输入/输出端子DQ0至DQ15及数据选通端子LDQS和UDQS与它们所对应的MCU 3的器件端子进行连接的布线缩短，以能够使布线阻抗减小。如果布线阻抗变小，那么即使发射端和接收端不终接，也使数据系统的布线上的信号反射减小，因此改善数据系统中各信号的质量。简短地说，无需在如SIP那样的小半导体装置上安装一个用于终接发射端的串联电阻器。此外，还可以甚至消除一个用于产生终接电源以终接接收端的电路。此外，因为地址/命令系统(RTcmd/add)的布线沿一个DDR-SDRAM 5的方向旁路，并且布线成与DDR-SDRAM 4和5两者交叉，所以能减少地址/命令系统的布线与数据系统(RTdq/dqs)的布线之间的交叉。因此，通过减少数据系统的布线与地址/命令系统的布线之间的交叉，能容易地实行数据系统(RTdq)的布线。因而，优先于和阻抗低的接地层邻近的布线层L2，能对数据系统(RTdq/dqs)的布线进行布线，并且进一步改善各信号的质量。
从以上，例如，能将印刷电路板上的数据系统的布线阻抗设定为60Ω至50Ω或更小，并且还能将布线长度设定为20mm或更小。如从数据系统的各器件端子观察，输出驱动器的阻抗一般在20Ω至30Ω的范围。使数据系统的布线阻抗降低，以便能抑制由于信号反射引起的振荡(ring)。
《用于半导体存储器件的数据系统布线的布局》
图4说明用于数据系统的布线，其将布线层L2中的MCU 3与DDR-SDRAM 4和5进行连接。分别地，参考标号30指示从MCU 3延伸到DDR-SDRAM 4的数据输入/输出端子DQ0至DQ15的数据信号布线，参考标号31指示从MCU 3延伸到DDR-SDRAM 5的数据输入/输出端子DQ0至DQ15的数据信号布线，参考标号32指示从MCU 3延伸到DDR-SDRAM 4的端子LDQS、UDQS、LDM和UDM的信号布线，参考标号33指示从MCU 3延伸到DDR-SDRAM 5的端子LDQS、UDQS、LDM和UDM的信号布线。参考标号34指示从MCU 3延伸到DDR-SDRAM 4和5的时钟端子CK和/CK的时钟信号布线。
如图4所示，使用DDR-SDRAM 4和5之间定义的区域，形成各自信号布线32，33和34。DDR-SDRAM 4和5之间定义的区域在这样一种状态下是空的，即其中与数据端子DQ连接的数据信号布线30和31及用于地址/命令系统的布线数目很少。通过使用DDR-SDRAM 4和5之间定义的区域，以集中形式安置信号布线32，33和34，变得容易使选通信号布线与其他信号布线分离。因此，能容易减小相对于其他信号的串扰。在这方面，改善数据系统中各信号的质量。
此外，使数据选通信号布线与数据信号布线分离。数据选通信号是一个定义用于读取数据的定时等的定时信号。因而，将数据信号布线和数据选通信号布线相互分离，在它们之间保持距离，使得可以容易地抑制由于数据变化引起的数据选通信号波形的失真。例如，即使在数据选通信号产生之后，当MCU 3输出多位的写数据时，数据选通信号也变得甚至几乎不受数据选通信号与各数据信号之间串扰噪声和耦合噪声的影响。即使在这方面，也改善数据系统中各信号的质量。
此外，对于与用于形成接地层的布线层L3所邻近的布线层L2，特别地形成将DDR-SDRAM 4和5与MCU 3连接的布线30，31，32，33和34。因为能如各信号布线接近电源层和接地层那样抑制串扰，所以即使在这方面也能改善信号质量。
《用于半导体存储器件的时钟布线的布局》
如图4说明，时钟信号布线34以差分对配置。参考标号34T指示一个非反向时钟信号布线，以及参考标号34B指示一个反向时钟信号布线。在图4中，非反向时钟信号布线34T在布线层L2中形成，以及反向时钟信号布线34B几乎在布线层L2中形成，但是在中游使用上面布线层L1中的布线(图9所示的布线53)跨越非反向时钟信号布线34T。通过以差分对配置时钟信号布线34，依靠抵消同相噪声的动作，改善抗噪声特性。虽然在布线层L2中按类似于其他信号布线的方式几乎形成连接MCU 3与DDR-SDRAM 4和5的时钟信号布线，但是其确有部分延伸到其他布线层。
时钟信号布线34T和34B是用于将DDR-SDRAM 4和5的时钟端子与它们所对应的MCU 3的端子连接的布线。并且时钟信号布线34T和34B在与MCU 3的中游具有分支或短截线(stub)，作为基点或源，并且形成延伸到各自DDR-SDRAM 4和5的长度均衡或等距路径。参考标号35和36分别指示在中游的分支的位置。因为通过将时钟信号布线34密集地布置在所安装的DDR-SDRAM 4和5之间，使时钟信号布线34变得容易与其他信号布线分离，所以相对于其他信号的串扰的减小变得容易。此外，因为DDR-SDRAM 4和5安置在除时钟信号布线34的分支位置35和36之外的两侧上，所以从MCU 3延伸到DDR-SDRAM 4和5两者的时钟信号布线34的长度均衡变得容易。在这方面，改善信号质量。
时钟信号布线34布置为远离数据信号布线30和31及选通信号布线32和33。也能减小数据信号布线30和31与用于数据选通信号和数据屏蔽等的信号布线32和33之间的串扰和耦合噪声的影响。
图5基本上表示时钟信号布线的路径。包含布线层L2中的时钟信号布线34的时钟信号布线的整体统称为CKL。3Bout指示一个MCU 3中的用于时钟信号的输出缓冲器，4in指示一个DDR-SDRAM4中的用于时钟信号的输入缓冲器，以及5in指示一个DDR-SDRAM5中的用于时钟信号的输入缓冲器。在时钟布线的长度均衡时，在一个预定允许误差范围之内，实现A1＝A2，B1＝B2＝B3＝B4，和C1＝C2。
参考标号12A和12B指示一对衬底突起电极，用于一个差分终接电阻器的连接，它们与时钟信号布线的分支点35和36连接。差分终接电阻器37与衬底突起电极12A和12B连接。对于除其它信号外的差分时钟总要求信号质量。考虑这点，对于差分时钟的时钟布线采用终接处理。此时，优选地可以相互邻近地布置用于连接差分终接电阻器的这对衬底突起电极12A和12B。这是因为相对于差分终接的时钟布线路径的长度均衡和短布线也变得容易。
图6典型地表示半导体装置1中使用的时钟信号布线的整体路径与半导体器件3、4和5之间的关系。如基于图4所述，DDR-SDRAM4和5之间定义的区域用于它们的布线路径。
图7典型地表示半导体装置1中使用的时钟信号布线的整体路径与衬底突起电极12的布局之间的关系。如图4所述，用于连接差分终接电阻器的这对衬底突起电极12A和12B相互邻近，并且如从分支位置35和36观察，分配到它们所对应的接近位置。这里特别地，印刷电路板2的衬底突起电极12在分成一个外周突起电极组和一个中央突起电极组(在其内周部分回转的两行)的情况下布置，在外周突起电极组中布置多行(例如，5行)，使得回转。用于时钟信号的衬底突起电极12A和12B置于中央突起电极组中。
图8是安装到一个母板上的半导体装置1的垂直横截面图。在同一图中说明了在母板40中实现的差分终接电阻器37以及在母板40上方实现的半导体装置1的连接形式。母板40具有一个接地层41和一个电源层42，两者都设置在一个芯的前表面和背表面上方，并且具有与它们的表面层对应的布线层。在母板40上，将衬底突起电极12A制成经由一个通孔44，从一个直接置于衬底突起电极12A之下的表面层布线43，到其背表面的其对应的表面层布线45为导电。差分终接电阻器37的一端与表面层布线45耦合。虽然图中没有特别表示，但在衬底电极侧按类似方式与其邻近还配置一个用于衬底突起电极12B的布线路径，并且与差分终接电阻器37的另一端连接。简短地说，如大体上仅沿印刷电路板40的厚度的方向观察，衬底突起电极12A和12B及差分终接电阻器37在其之间的最短路径上布线。
图9是表示在布线层L1中时钟信号布线CKL的路径的平面图。参考标号50指示在布线层L1中的时钟信号布线，参考标号51指示DDR-SDRAM 4的时钟输入器件突起电极，以及参考标号52指示DDR-SDRAM 5的时钟输入器件突起电极。参考标号53指示在图4中的中游与反向时钟信号布线34B连接的布线。
图10是表示在布线层L2中时钟信号布线CKL的路径的平面图。参考标号34指示在布线层L2中的时钟信号布线。
图11是表示在布线层L5中时钟信号布线CKL的路径的平面图。参考标号54指示在布线层L5中的时钟信号布线，它从时钟信号布线34的分支点位置引出。
图12表示在布线层L6中形成的时钟信号布线CKL的衬底突起电极12A和12B。衬底突起电极12A和12B与时钟信号布线54连接。
如上所述，以差分对的形式配置DDR-SDRAM 4和5的时钟信号布线CKL。如图5所示，沿那里延伸的布线的拓扑为长度均衡。此外，按类似于数据选通布线和数据屏蔽布线的方式，使用SDRAM4和5之间的空间，还布置时钟布线CKL。使用布置在芯8的上表面上方的组合层9，形成这些时钟信号布线CKL的大部分。使用与其中形成接地层的布线层L3接触的布线层L2，形成其大部分。因而，即使关于时钟信号布线CKL，也能达到减小阻抗和减小串扰噪声。
如图9所示的布线50那样，在布线50与数据系统布线31和33交叉的点，数据系统布线优先地布置在布线层L2中，并且时钟信号布线在布线层L1中布线。因为数据系统布线如具有独立信号值的隔离布线那样分别地操作，所以需要降低它们的自阻抗。另一方面，因为时钟信号布线以一个差分对操作，所以可以减小差分阻抗。这是因为由于可以不仅调整与接地层的距离的关系，而且调整差分对之间的距离的关系，所以时钟信号布线的自由度高，并且即使当时钟信号布线在远离接地层的布线层L1中形成时，与数据系统布线比较，其影响也小。
在DDR-SDRAM 4和5两者的布线的分支点邻近，用于衬底突起电极12A和12B的布线(图5中C1和C2的布线)分支并贯穿芯层8，并且使用布线层L5中的布线54对它们布线，因而使得可以有助于短布线。因为在图7的平面图中，时钟布线CKL的分支位置35和36布置在内周突起电极之下，所以衬底突起电极12A和12B关于内周突起电极也与其接近地布置。
如图7说明，与终接电阻器37连接的衬底突起电极12A和12B分配给印刷电路板中央的衬底突起电极。因为终接电阻器37可以简单地与衬底突起电极12A和12B连接，并且无需与其他尺寸的另外大半导体装置连接，所以无问题发生。简短地说，意指无需在母板上将连接到衬底突起电极12A和12B的布线拉出到印刷电路板2的安装区域的外侧。
《在多层布线板中的主要信号布线的分配》
如图1所述，印刷电路板2具有芯层8和在其前表面和背表面上方形成的组合层9和16。芯层8具有在其前表面和背表面上方设置的电源层和接地层。在MCU 3及DDR-SDRAM 4和5的安装侧上，使用组合层9的布线层L1和L2，形成将MCU 3及DDR-SDRAM 4和5连接的对应信号布线。在衬底突起电极关于芯层8的形成侧上，使用组合层16的布线层L5和L6，形成将分支点35和36连接到用于连接差分终接电阻器37的衬底突起电极12A和12B上的对应信号布线。因而，使连接MCU 3及DDR-SDRAM 4和5的信号布线的路线长度变短，因而使得可以有助于减小各信号布线和短布线的布线阻抗。
《考虑母板的电源层结构情况下的电源端子的布局》
图13表示母板的衬底突起电极12和电源层的主要功能分配。在图中，开口方形指示一个衬底突起电极。当然实际衬底突起电极不成为相互接触。实心或填充方形意指接地突起电极12gnd，它们各接收一个接地电源(GND)。接地电位例如是0V。实心圆形或圆形符号意指用于DDR的电源突起电极12ddr，它们各接受一个用于DDR-SDRAM 4和5及MCU 3的DDR-SDRAM接口电路的操作电源(用于DDR的电源)。DDR电源例如是2.5V。×标记意指芯电源突起电极12cor，它们各接受一个MCU 3的芯电源(用于芯的电源)。芯电源例如是1.25V。双圆形或圆形符号意指IO电源突起电极12io，它们各接收一个用于外部接口的电源(IO电源)，而不是MCU 3的芯电源。IO电源例如是3.3V。衬底突起电极12的其他突起电极分配给用于外部接口的各种突起电极，它们主要由数据、地址和控制信号作为代表。
如上所述，衬底突起电极12分成转圈外周突起电极组和从而被围绕的中央突起电极组。芯电源突起电极12cor布置成接近于MCU3，并且主要以较大数目的外周突起电极组布置在图13的上面最内周部分。DDR电源突起电极12ddr布置成接近于DDR-SDRAM 4和5，并且主要以较大数目的外周突起电极组布置在图13的下面最内周部分。IO电源突起电极12io与用于外部接口的突起电极和接地突起电极12gnd一起，以分布形式安置在外周突起电极组中。由于较大数目，用于地址和数据等的外部接口的突起电极应该不可避免地以分布形式布置。然而，从减小信号路径的寄生电感的观点来说，布置IO电源突起电极12io，使得与外部接口的突起电极和接地突起电极12gnd接触。此时，因为衬底突起电极12分成回转外周突起电极组和从而被围绕的中央突起电极组，所以从减少母板上与外部接口的突起电极连接的信号布线的路线的观点来说，适当地将外部接口的突起电极竭力分配给外周突起电极组。因而，以分散形式与外部接口的突起电极相接触地布置在周围的IO电源突起电极12io，也分配给外周突起电极组。因为芯电源突起电极12cor和DDR电源突起电极12ddr中的许多都布置在外周突起电极组的最内周部分，所以将IO电源层分成母板中的60A和60B两个，并且形成为围绕一个芯电源层61和一个DDR电源层62，以便从母板向半导体装置1的各自电源焊盘供给电源。如果这样做，能使用分开的IO电源层60A和60B之间的区域，容易地实行向芯电源层61和DDR电源层62引出电源。将IO电源层60A和60B与IO电源突起电极12io连接，将芯电源层61与芯电源突起电极12cor连接，以及将DDR电源层62与DDR电源突起电极12ddr连接。
使用IO电源的外部接口突起电极执行半导体装置1与母板40之间的信号传送。仅有MCU 3需要芯电源，并且芯电源突起电极12cor可以存在于这样一个区域内，使得在MCU 3的邻近包含MCU3。仅有DDR-SDRAM 4和5及MCU 3的DDR接口电路部分需要DDR电源。因为DDR-SDRAM位于MCU 3之下的侧上，并且MCU3的DDR接口电路部分布置在DDR-SDRAM 4和5侧上，所以DDR电源突起电极12ddr可以布置成接近于DDR-SDRAM 4和5。因为芯电源突起电极12cor与半导体装置1和其他装置之间的信号传送不相关，并且类似地以DDR电源操作的电路也包围在半导体装置之内，所以无需在外周突起电极组的外周布置大量的突起电极12cor和12ddr。将大多数IO电源突起电极12io布置在突起电极12cor和12ddr外侧，使得容易在外侧成对采用用于信号接口的突起电极(外部接口突起电极)，并且能够减小电源系统的阻抗。通过在印刷电路板上方这样实行突起电极的布局，能使一个如母板那样的系统安装板上方的电源层的分开变得容易，并且能减少系统安装板中的布线层数，因而使得可以抑制系统的成本。
《半导体存储器件和半导体处理器件中的存储电源端子的定制》
图14表示DDR电源突起电极的功能分配。在图中，实心方形符号意指接地突起电极12gnd，它们各接受一个接地电源(GND)。接地电位例如是0V。实心或填充圆形符号意指用于DDR的DRAM电源突起电极12ddr_ram，它们各接受一个用于DDR-SDRAM 4和5的操作电源(用于DDR的DRAM电源)。开口圆形或圆形符号意指用于DDR的MCU电源突起电极12ddr_mcu，它们各接受一个用于MCU 3的DDR-SDRAM接口的操作电源(用于DDR的MCU电源)。用于DDR的DRAM电源和用于DDR的MCU电源两者例如都是2.5V。由开口方形指示的衬底突起电极是对其分配其他功能的衬底突起电极。
分开成用于DDR的DRAM电源电极12ddr_ram和用于DDR的MCU电源突起电极12ddr_mcu的理由是，当按这样方式考虑，即在半导体装置1安装到母板上之前，能从MCU 3单独地测试DDR-SDRAM 4和5时，能可靠地分离它们的电源。简短地说，即使当MCU 3置于备用状态或未就绪状态时，即使MCU 3的DDR存储接口电路部分的输出不成为高输出阻抗状态，当单独地测试DDR-SDRAM 4和5时，也能实行其处理。在它们安装到母板上的状态下，使用于DDR的DRAM电源突起电极12ddr_ram和MCU电源突起电极12ddr_mcu与母板上的共同电源布线或电源层连接。简短地说，从母板向电源突起电极12ddr_ram和12ddr_mcu两者供给共同电源。
图15表示在布线层L4中形成的电源层。参考标号70指示一个与用于DDR的MCU电源突起电极12ddr_mcu连接的DDR电源层，参考标号71指示一个与IO电源突起电极12io连接的IO电源层，以及参考标号72指示与芯电源突起电极12cor连接的芯电源层。芯电源层72可以定义为厚电源布线或互连。虽然图中没有特别地表示，但即使在布线层L6中也形成与芯电源层72连接的电源层，并且将两者结合，使得起一个电源层的作用。
图16表示在布线层L5中形成的电源布线。参考标号73指示与用于DDR的DRAM电源突起电极12ddr_ram连接的DDR-SDRAM电源布线。图17表示在其叠加在布线层L5上方的位置处，在图16的布线层L5上方布置的布线层L4。图18表示通过叠加图16所示的布线层L5的图形和图17所示的布线层L4的图形所得到的图形。如从同一图显而易见，DDR电源层73和DDR电源层70具有在印刷电路板2的一个邻近层中相互叠加的布局。
图19典型地表示从MCU向DDR-SDRAM 4输出的信号变化时，电源系统的反馈电流路径。当信号在MCU 3与DDR-SDRAM 4之间充电和放电时，其中用于DDR的DRAM电源突起电极12ddr_ram和用于DDR的MCU电源突起电极12ddr_mcu相互分离，则流过电源布线的它们的充电和放电电流的反馈电流的路径VDPS1和VDPS2，由半导体装置1上的用于DDR的对应DRAM电源突起电极12ddr_ram和对应MCU电源突起电极12ddr_mcu所分隔，并且必须通过置于母板上方的电源布线或电源层VDPL反馈。这导致电源系统的阻抗的增加。然而，为了竭力抑制它，在分立布线层中形成与用于DDR的DRAM电源突起电极12ddr_ram连接的电源布线73，和与用于DDR的MCU电源突起电极12ddr_mcu连接的电源层70，并且布置为相互重叠。因而，在MCU 3与DDR-SDRAM 4之间各信号的输入/输出下，在路径VDPS2上流过电源层70的电流的方向，和在路径VDPS1上流过电源布线73的电流的方向彼此相反。因此，通过将电源层70和电源布线73耦合，能减小电源系统的有效电感。
将用于DDR的DRAM电源突起电极12ddr_ram和用于DDR的MCU电源突起电极12ddr_mcu布置成相互邻接。因而，能缩短母板上将用于DDR的DRAM电源突起电极12ddr_ram和用于DDR的MCU电源突起电极12ddr_mcu连接的电源系统路径。即使在这方面，也能减小电源系统的电感。
电源层70具有这样布局，使得如沿印刷电路板2的前/背表面方向观察，其叠加在与DDR-SDRAM 4和5及MCU 3连接的数据信号布线30和31、用于数据选通信号和数据屏蔽信号的信号布线32和33、以及时钟信号布线34上。信号布线30至34当然也叠加在布线层L3的接地层上方。因而，MCU 3的存储控制所必需的信号布线30至34，和电路中存储控制所必需的电源层70相互耦合，并且因此能减小在存储电源层70的有效电感。因为DDR-SDRAM 4和5特别对于数据和选通信号的操作频率较高，所以从防止不正常工作的观点来说，减小有效阻抗非常重要。
如上所述，从DDR-SDRAM 4和5上单独测试的观点来说，当用于DDR的DRAM电源突起电极12ddr_ram和用于DDR的MCU电源突起电极12ddr_mcu相互分离时，将MCU 3的DDR电源层70安置在将其叠加在用于DDR控制的信号布线30至34上的位置。因而，使两者耦合，并且因此能减小MCU 3的DDR电源系统的电感。此外，将用于DDR的DRAM电源突起电极12ddr_ram和用于DDR的MCU电源突起电极12ddr_mcu相互邻近布置，以使得可以缩短母板上将两者连接的电源系统路径。即使在这方面，也能减小电源系统的电感。因为流过DDR电源层70和DDR电源层73的反馈电流方向相反，所以将这两个DDR电源层布置成相互重叠，由此使它们相互耦合。因此可以对于MCU 3及DDR-SDRAM 4和5各自，减小DDR电源系统的有效电感。
《参考电位的信号质量的改善》
通常将一个SSTL_2(2.5V的短截线串联终接逻辑)接口用作各DDR_SDRAM的外部接口。在SSTL_2中，将一个短截线电阻器串联插入在一个来自总线的信号的分支点(短截线)与一个存储器之间，以在传输线与器件输出之间匹配。此外，用电阻器使终接电压终接，以抑制传输系统的反射。如到现在为止所述，在成为多芯片组件形式的半导体装置1中，在DDR接口的大多数信号布线上，可以不实行短截线电阻器的插入和终接电阻器的外部安装。使用参考电位以检测在SSTL_2的接口信号的高电平和低电平。关于这点，半导体装置1也相同。
从其中固有的衬底突起电极12，分别供给一个用于MCU 3的DDR接口电路的参考电位Vref，一个用于DDR-SDRAM 4的参考电位Vref1，和一个用于DDR-SDRAM 5的参考电位Vref2。这样的衬底突起电极配置为图20说明的参考电位端子12vref，12vref1和12vref2。如沿印刷电路板2的前/背表面方向观察，参考电位端子12vref，12vref1和12vref2分别具有这样的布局，使得叠加在存储电源层70上。执行参考电位端子12vref，12vref1和12vref2的定制，使得可以缩短半导体装置1内部的参考电位布线的路线。简短地说，因为由于参考电位端子按一对一关系与MCU 3及DDR-SDRAM 4和5关联，能在对应器件附近布置对应参考电位端子，所以能缩短各参考电位布线的布线长度。
根据各DDR-SDRAM的规格，分别定义参考电位Vref，Vref1和Vref2，使得具有等于存储电源层70的DDR电源一半的电平。因而，使参考电位端子12vref，12vref1和12vref2与存储电源层70耦合，以便参考电位Vref，Vref1和Vref2的电平关于DDR电源变得几乎不波动或摆动。
如图20所示，参考电位端子12Vref邻近于其对应DDR电源突起电极12ddr_mcu和接地突起电极12gnd。类似地，参考电位端子12vref1和12vref2邻近于它们所对应的DDR电源突起电极12ddr_ram和接地突起电极12gnd。因而，因为能得到参考电位、电源和接地之间的耦合，所以能抑制参考电位的不需要波动。
如图20所示，将参考电位端子12vref，12vref1和12vref2置于外周衬底突起电极组的最内周。假定如上所述，将用于外部接口的电源突起电极12io连同接地突起电极12gnd和信号突起电极一起，分散到外周突起电极组中，并且将DDR电源突起电极12ddr布置成接近于DDR-SDRAM 4和5，则容易得到参考电位、电源和接地之间的耦合。
图21表示一个布置在母板上方的用于形成参考电位Vref和Vref2的电路，以及图22表示一个布置在母板上方的用于形成参考电位Vref1的电路。DDR DRAM电源和DDR MCU电源为相同电压(例如，2.5V)，并且从母板的DDR电源层共同地供给。图21和图22中的VCCQ-DDR分别与一个用于母板的DDR电源层的电压(例如，2.5V)对应。参考电位形成电路80和81各设置有一个电阻分配器，它通过使用电阻器R1和R2，将DDR电源电压VCCQ-DDR关于接地电位GND分成1/2的电平。C1和C2对应于截断RF噪声的电容器。参考电位形成电路80一同形成参考电位Vref和Vref2。这是因为参考电位端子12vref和12verf2相对彼此接近地布置。参考电位形成电路81专用于形成参考电位Vref1。
《DLL电路中的电源噪声的抑制》
图23说明一个DDL电路的电源端子的布局。图23表示这样方式，其中从上面透视半导体装置的部分。在图23中，小圆图形形式指示器件突起电极10，以及大圆图形形式指示衬底突起电极12。MCU 3的时钟发生器例如装有一个DLL电路90。作为器件突起电极10，MCU 3具有专用于DLL电路的DLL器件电源突起电极10dllvcc和DLL器件接地突起电极10dllgnd。作为衬底突起电极12，印刷电路板2具有专用于DLL电路的DLL衬底电源突起电极12dllvcc和DLL衬底接地突起电极12dllgnd。
在一个与印刷电路板2的前/背表面方向垂直的平面之内，在DLL器件电源突起电极10dllvcc的邻近，布置DLL衬底电源突起电极12dllvcc，并且在DLL器件接地突起电极10dllgnd的附近，布置DLL衬底接地突起电极12dllgnd。从以上，能使半导体装置1中专用于DLL电路90的电源系统和接地系统布线最短。从对应的专用电源端子12dllvcc和10dllvcc流到DLL电路90的电流，反馈到它们所对应的专用接地端子10dllgnd和12dllgnd。因此，如果如上所述使电源系统和接地系统布线变得最短，那么经过专用于DLL电路90的电源和接地布线的回路的区域变小，并且因此噪声变得难以进入专用于DLL电路90的电源系统。可以在不正常工作发生之前，防止DLL电路90不正常工作的担心，DLL电路90的电路特性易受电源噪声影响。
此外，使印刷电路板2的电源突起电极12dllvcc和接地突起电极12dllgnd相互邻近。这种情况与该事实等同，即MCU 3的电源突起电极10dllvcc和接地突起电极10dllgnd变得相互邻近。因而，变得容易形成专用于DLL电路90的电源布线和接地布线对，使得相互邻接。也改善抗串扰噪声性。
《用于测试的衬底端子的布局》
图24说明安装在印刷电路板2上方的DDR-SDRAM 4和5及MCU 3的主要器件突起电极的布局。说明内容与图2的布局对应。双圆符号分别对应于时钟端子CK和/CK。黑圆或圆形符号分别对应于DDR-SDRAM 4的DQ，UDQS，LDGS，UDM和LDM的数据系统端子。白圆形符号分别对应于DDR-SDRAM 5的DQ，UDQS，LDGS，UDM和LDM的数据系统端子。实心或填充三角符号分别对应于地址和CKE端子，它们与DDR-SDRAM 4和5的左半侧上安置的地址/命令(A/C)系统端子对应。开口三角符号分别对应于/RAS的命令和地址端子等，它们与DDR-SDRAM 4和5的右半侧上安置的A/C端子对应。11cke指示DDR-SDRAM 4和5中的时钟启动端子，以及10cke指示用于时钟启动端子的输出端子。
图25说明各DDR-SDRAM关于衬底突起电极12的测试端子的分配。MCU 3及DDR-SDRAM 4和5的实际操作所必需的基本连接形式如基于图2等所述那样。由参考标号100至105指示的区域内的端子对应于DDR-SDRAM的测试端子。例如双圆形符号的意义对应于图24。区域102至104中包含的以双圆形符号指定的CK和/CK，以及由三角符号指示的CA系统端子，与它们所对应的DDR-SDRAM4和5两者的端子共同地连接。区域101中包含的由圆形符号所指示的数据系统端子个别地与它们所对应的DDR-SDRAM 4和5的端子连接。区域100至105中的测试端子分配给突起电极12中与一些中央衬底突起电极组12对应的衬底突起电极，和外周衬底突起电极组中与内周侧上的部分对应的衬底突起电极。形成母板上的布线图形，使得与半导体装置1的衬底突起电极12的阵列匹配。因而，母板上与置于印刷电路板2中央的它们所对应的衬底突起电极连接的布线图形，必须在避开母板上与置于印刷电路板2外周侧上的它们所对应的衬底突起电极连接的布线图形的情况下延伸。因而，将测试专用端子分配给印刷电路板2的中央侧，能有助于简化母板上与半导体装置的衬底突起电极连接的布线结构。
按这样方式特别考虑测试衬底突起电极的布局，使得延伸到它们所对应的端子的布线变短，并且在衬底突起电极的中央部分聚集测试端子。也就是，为了实际操作，图24的实心三角符号所指示的A/C系统端子是共同地连接在DDR-SDRAM 4和DDR-SDRAM 5之间的端子。此时，DDR-SDRAM 4侧上区域113内的端子与图25的区域103内它们所对应的衬底突起电极连接，以便起测试专用端子作用。如显而易见，如果使图24和图25在它们的前表面和背表面相互重叠，则如上下观察，区域113和区域103分别具有大体上相互叠加的布局。类似地，为了实际操作，图24的开口三角符号所指示的A/C系统端子也是共同连接在DDR-SDRAM 4和DDR-SDRAM5之间的端子。关于这点，DDR-SDRAM 4侧上区域112内的端子与图25的区域102内它们所对应的衬底突起电极连接，以便起测试专用端子作用。如垂直观察，区域112和区域102大体上相互邻近。DDR-SDRAM 4侧上区域110内的端子与图25的区域100内它们所对应的衬底突起电极连接，以便起测试专用端子作用。DDR-SDRAM5上区域111内的端子与图25的区域101内它们所对应的衬底突起电极连接，以便起测试专用端子作用。
这样使延伸到测试衬底突起电极的布线变短。因而，由于布线层之间的布线传送减少，并且各自布线组之间的交叉减少，所以印刷电路板上延伸到测试端子的布线的设计变得容易。
《用于时钟启动信号的器件端子的定制》
如图24所示，DDR-SDRAM 4和5各具有用于时钟启动信号的输入端子11cke，作为一个器件突起电极11，时钟启动信号用于指示各时钟输入端子CK和/CK所输入的信号的有效性。MCU 3具有用于输出时钟启动信号的输出端子10cke，作为一个器件突起电极10。如图25所示，作为衬底突起电极12的各自电极，分别设置与用于时钟启动信号的输入端子11cke连接的测试端子12ckei，和与用于时钟启动信号的输出端子10cke连接的测试端子12ckeo。因而，当半导体装置1在其安装到母板上之前作器件测试时，将一个时钟启动信号供给其对应的测试端子12cke，从而使得可以在根本不操作MCU 3的情况下，在各DDR-SDRAM 4和5上实行器件测试。在测试时，将端子12ckei的时钟启动信号设定为禁止电平，以使DDR-SDRAM 4和5成为备用状态或未就绪状态，从而启动MCU 3上的单独测试。
在邻近地布置测试端子12ckei和12ckeo的情况下，对于实际操作，变得容易将这两个在母板上分离用于测试的端子相互连接。
虽然基于优选实施例具体地描述了以上由本发明人做出的本发明，但是本发明不限于以上所提到的实施例。不用说在不违反本发明的精神的范围内，可以对其进行各种改变。
例如，各DDR-SDRAM的并行数据输入/输出位数可以是×8或×4。SDRAM还可以是一个装有一种电路格式的SDRAM，这种电路格式以等于两倍DDR的时钟速率执行数据输入/输出。半导体存储器件不限于SDRAM，并且可以是一个同步SRAM。半导体数据处理器件不限于微型计算机。它可以是一个图形控制器、一个执行解码/组合处理的控制器等。一个PLL电路可以用作DLL电路的选择。

Claims (6)

1.一种半导体装置，包括：
一个安装板，其包括布线层、主表面和与所述主表面相对的背表面；
第一半导体器件，其包括第一数据输入/输出端子、第一数据选通端子、第一地址输入端子和第一时钟输入端子，并且安装在所述安装板的主表面之上；
第二半导体器件，其包括第二数据输入/输出端子、第二数据选通端子、第二地址输入端子和第二时钟输入端子，并且安装在所述安装板的主表面之上，使得在平面图中所述第二半导体器件布置在所述第一半导体器件附近；
第三半导体器件，其包括第三数据输入/输出端子、第三数据选通端子、第三地址输入端子和第三时钟输入端子，并且安装在所述安装板的主表面之上，使得在平面图中所述第三半导体器件布置在所述第一和第二半导体器件附近；以及
多个突起电极，其形成在所述安装板的背表面上；
其中所述第二半导体器件是与所述第一半导体器件相同类型的器件；
其中所述第一和第二半导体器件与一个时钟信号同步地运行；
其中所述第三半导体器件对所述第一和第二半导体器件中的每一个进行存取并且对所述第一和第二半导体器件中的每一个进行控制；
其中所述布线层包括第一布线，所述第一布线将所述第三时钟输入端子与所述第一和第二时钟输入端子中的每一个电连接；以及
其中在所述第一和第二半导体器件之间的区域处，所述第一布线被分成与所述第一时钟输入端子连接的第一部分和与所述第二时钟输入端子连接的第二部分。
2.根据权利要求1的半导体装置，其中所述第一和第二半导体器件中的每一个都是具有双数据速率的同步DRAM。
3.根据权利要求2的半导体装置，
其中所述第一和第二半导体器件安装在所述安装板之上，使得所述第一和第二数据输入/输出端子以及所述第一和第二数据选通端子分别布置成比所述第一和第二地址输入端子更靠近所述第三半导体器件；
其中所述布线层包括第二布线和第三布线，所述第二布线将所述第一数据选通端子与所述第三数据选通端子电连接，所述第三布线将所述第二数据选通端子与所述第三数据选通端子电连接；以及
其中在平面图中所述第二和第三布线布置在所述第一和第二半导体器件之间。
4.根据权利要求3的半导体装置，
其中所述布线层包括与所述第一地址输入端子连接的第四布线和与所述第二地址输入端子连接的第五布线；以及
其中所述第四和第五布线中的每一个都从所述第一和第二半导体器件中的一个向所述第一和第二半导体器件中的另一个形成。
5.根据权利要求4的半导体装置，
其中所述第三半导体器件包括PLL电路和DLL电路中的至少一个，
其中所述第三半导体器件包括专用于所述PLL电路或所述DLL电路的电源器件端子和专用于所述PLL电路或所述DLL电路的接地器件端子。
6.根据权利要求5的半导体装置，
其中所述多个突起电极具有用于向所述第三半导体器件供给芯电路电源的芯电源端子、用于所述PLL电路或所述DLL电路专用的安装板的电源端子、用于向所述第三半导体器件供给外部接口电源的接口电源端子、用于向所述第一、第二和第三半导体器件供给存储电源的存储电源端子以及用于所述PLL电路或所述DLL电路专用的安装板的接地端子，
其中所述芯电源端子布置成比所述存储电源端子更靠近所述第三半导体器件，
其中所述存储电源端子布置成比所述芯电源端子更靠近所述第一和第二半导体器件，以及
其中所述接口电源端子与信号端子以及所述接地端子一起布置在所述安装板周围。
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